JPH03217919A - クロック発生器 - Google Patents
クロック発生器Info
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- JPH03217919A JPH03217919A JP2014395A JP1439590A JPH03217919A JP H03217919 A JPH03217919 A JP H03217919A JP 2014395 A JP2014395 A JP 2014395A JP 1439590 A JP1439590 A JP 1439590A JP H03217919 A JPH03217919 A JP H03217919A
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- Japan
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- clock
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- 230000001934 delay Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、クロック発生器に係るもので、特にフェー
ズロックルーブ（以下、ＰＬＬと称す）によって２系統
のクロック間の同期をとるクロック発生器に関するもの
である。
ズロックルーブ（以下、ＰＬＬと称す）によって２系統
のクロック間の同期をとるクロック発生器に関するもの
である。
［従来の技術］
次に従来の技術を説明する。
第５図は中央処理装置チップ（以下、ＣＰＵと略す）の
クロック発生器を示す構成図である。
クロック発生器を示す構成図である。
図において、１はＣＰＵ、２は原クロック、３は内部ク
ロック、４，５はそれぞれ波形整形器とクロックドライ
バであり、内部クロック３を発生するクロック発生器を
構成する。
ロック、４，５はそれぞれ波形整形器とクロックドライ
バであり、内部クロック３を発生するクロック発生器を
構成する。
６は前記ＣＰＵ１が外部とのインタフェースを行うため
の制御信号、７は出力ラッチ、８は出力バツファ、１１
は内部回路である。１２は前記制御信号６のタイミング
を調整するために外部に設けられたエッジトリガフリッ
プフロツブ（以下、単にフリップフロップと略す）であ
り、１３は前記原クロヅク２の入力端子、１４は前記制
御信号６の出力端子である。
の制御信号、７は出力ラッチ、８は出力バツファ、１１
は内部回路である。１２は前記制御信号６のタイミング
を調整するために外部に設けられたエッジトリガフリッ
プフロツブ（以下、単にフリップフロップと略す）であ
り、１３は前記原クロヅク２の入力端子、１４は前記制
御信号６の出力端子である。
次に動作について説明する。
原クロック２はＣＰＵＩに入力されると同時に、フリッ
プフロップ１２にもトリガ信号として供給される。ＣＰ
ＵＩに入力された原クロック２は波形整形器４によって
適当な波形に整形されたのち、クロックドライバ５でド
ライブされ内部クロック３となる。この内部クロック３
は内部回路１１に供給されるばかストローブ信号として
出力ラッチ７にも入力される。制御信号６は出力ラッチ
７が内部クロック３によってストローブされているため
、内部クロック３の立ち上がりで変化し、原クロック２
の次の立ち上がりでフリップフロップ１２に取り込まれ
る。この様子を第７図（ａ）に示す。なお、フリップフ
ロツブ１２に取り込まれた制御信号６はメモリ等をアク
セスする際の制御信号などに使用される。
プフロップ１２にもトリガ信号として供給される。ＣＰ
ＵＩに入力された原クロック２は波形整形器４によって
適当な波形に整形されたのち、クロックドライバ５でド
ライブされ内部クロック３となる。この内部クロック３
は内部回路１１に供給されるばかストローブ信号として
出力ラッチ７にも入力される。制御信号６は出力ラッチ
７が内部クロック３によってストローブされているため
、内部クロック３の立ち上がりで変化し、原クロック２
の次の立ち上がりでフリップフロップ１２に取り込まれ
る。この様子を第７図（ａ）に示す。なお、フリップフ
ロツブ１２に取り込まれた制御信号６はメモリ等をアク
セスする際の制御信号などに使用される。
［発明が解決しようとする課題］
従来のクロック発生器は以上のように構成されているの
で、原クロック２の周波数が高くなり、その周期が波形
整形器４，クロックドライバ５，出力ラッチ７，出力バ
ッファ８の遅延時間の総和（Ｔ２）よりも小さくなった
場合、制御信号６がフリップフロップ１２に正しく取り
込まれないようになってしまう。この様子を第７図（ｂ
）に示すが、図のように取り込まれるタイミングが１周
期遅れてしまうわけである、これはメモリ等のアクセス
に誤動作を招く原因となる。
で、原クロック２の周波数が高くなり、その周期が波形
整形器４，クロックドライバ５，出力ラッチ７，出力バ
ッファ８の遅延時間の総和（Ｔ２）よりも小さくなった
場合、制御信号６がフリップフロップ１２に正しく取り
込まれないようになってしまう。この様子を第７図（ｂ
）に示すが、図のように取り込まれるタイミングが１周
期遅れてしまうわけである、これはメモリ等のアクセス
に誤動作を招く原因となる。
これを避けるためにＰＬＬを用いて原クロック２と内部
クロック３の位相を合せるという方法がある。第６図は
゛臼経マイクロデバイス１９８９年３月号”９４ページ
に記載されているこの方法の例を示したものである。第
６図において、位相比較器１６，ローバスフィルタ１７
が第５図に追加された部分である。２２は第５図におけ
る波形整形器４に相当する電圧制御発振器で、これによ
って発生されたクロックが４段構成のクロックドライバ
５によってドライブされ内部クロック３となる。なお、
上記文献には１／２分周器が記述されているが、これは
第６図では電圧制御発振器２２に含まれるものとする。
クロック３の位相を合せるという方法がある。第６図は
゛臼経マイクロデバイス１９８９年３月号”９４ページ
に記載されているこの方法の例を示したものである。第
６図において、位相比較器１６，ローバスフィルタ１７
が第５図に追加された部分である。２２は第５図におけ
る波形整形器４に相当する電圧制御発振器で、これによ
って発生されたクロックが４段構成のクロックドライバ
５によってドライブされ内部クロック３となる。なお、
上記文献には１／２分周器が記述されているが、これは
第６図では電圧制御発振器２２に含まれるものとする。
次に第６図について動作の説明をする。
この例では位相比較器１６，ローバスフィルタ１７，電
圧制御発振器２２によってＰＬＬが構成されている。つ
まり、電圧制御発振器２２はその出力が常に位相比較器
１６によって原クロック２と比較されており、その位相
差が位相比較器１６から出力される。この出力はローパ
スフィルタ１７によっ平滑化され、両者の位相差が小さ
《なるように電圧制御発振器２２の制御入力にフィード
バックされる。この結果、電圧制御発振器２２は原クロ
ック２と同じ周波数で位相差のない信号を発生すること
になる。したがって、第６図の回路では第５図の回路の
波形整形器４に相当する部分の遅延がなくなるので、よ
り高い周波数の原クロックでも動作することができる。
圧制御発振器２２によってＰＬＬが構成されている。つ
まり、電圧制御発振器２２はその出力が常に位相比較器
１６によって原クロック２と比較されており、その位相
差が位相比較器１６から出力される。この出力はローパ
スフィルタ１７によっ平滑化され、両者の位相差が小さ
《なるように電圧制御発振器２２の制御入力にフィード
バックされる。この結果、電圧制御発振器２２は原クロ
ック２と同じ周波数で位相差のない信号を発生すること
になる。したがって、第６図の回路では第５図の回路の
波形整形器４に相当する部分の遅延がなくなるので、よ
り高い周波数の原クロックでも動作することができる。
この様子を第７図（ｃ）に示す。
しかしながら、第６図の回路では、クロックドライバ５
，出力ラッチ７，出力バッファ８の遅延は考慮されてい
ないので、原クロック２の周期をこれらの総和Ｔ３より
小さくすることはできない。
，出力ラッチ７，出力バッファ８の遅延は考慮されてい
ないので、原クロック２の周期をこれらの総和Ｔ３より
小さくすることはできない。
この発明は、上記のような問題点を解決するためになさ
れたもので、原クロックの周期を出力ラッチのみの遅延
時間にまで小さくすることができ、かつ電圧制御発振器
を用いな《ともよいクロック発生器を提供することを目
的とする。
れたもので、原クロックの周期を出力ラッチのみの遅延
時間にまで小さくすることができ、かつ電圧制御発振器
を用いな《ともよいクロック発生器を提供することを目
的とする。
［課題を解決するための手段１
この発明に係るクロック発生器は、出力回路と並列に設
けられたダミー出力回路と、このダミー出力回路から出
力されるダミークロックと原クロックの位相差を検出す
る位相比較器と、この位相比較器からの出力により、波
形整形される原クロックを遅延させてダミークロックと
の位相差を解消する遅延回路とを設けたものである。
けられたダミー出力回路と、このダミー出力回路から出
力されるダミークロックと原クロックの位相差を検出す
る位相比較器と、この位相比較器からの出力により、波
形整形される原クロックを遅延させてダミークロックと
の位相差を解消する遅延回路とを設けたものである。
この発明においては、波形整形される原クロックとダミ
ー出力回路から出力されるグミークロックの位相差が解
消するように原クロックが遅延され、出力回路から出力
される生成クロックと原クロックの位相差もなくなる。
ー出力回路から出力されるグミークロックの位相差が解
消するように原クロックが遅延され、出力回路から出力
される生成クロックと原クロックの位相差もなくなる。
［実施例］
次に第１図を用いてこの発明の一実施例について説明す
る。
る。
第１図において、第６図と同一符号は同一のものを示し
、９はダミークロックとしてのダミー制御信号、１０は
ダミー出力回路としてのダミー出カバッファで、通常の
出力回路としての出力バッファ８と並列に設けられ、同
じ構成で遅延時間も同じである。１５はダミー出力端子
、１８は遅延回路としての電圧制御遅延素子である。
、９はダミークロックとしてのダミー制御信号、１０は
ダミー出力回路としてのダミー出カバッファで、通常の
出力回路としての出力バッファ８と並列に設けられ、同
じ構成で遅延時間も同じである。１５はダミー出力端子
、１８は遅延回路としての電圧制御遅延素子である。
次にこの実施例の動作について説明する。
この実施例では、内部クロック３をダミー出力バッファ
１０でドライブしたダミー制御信号９が位相比較器１６
の一方の入力に入力されている点に特徴がある。つまり
、位相比較器１６，ローバスフィルタ１７，電圧制御遅
延素子１８，ダミー出力バッファ１０によってＰＬＬが
構成されていることになる。そして、位相比較器１６に
よって原クロック２とダミー制御信号９の位相を比較し
、得られた位相差信号を電圧制御遅延素子１８にフィー
ドバックする。この結果、ダミー制御信号９は原クロッ
ク２に対して位相差がゼロになるように制御される。す
なわち、第２図に示すように、原クロック２とダミー制
御信号９の位相差が解消するように内部クロック３の位
相が調整されることになり、出力バッファ８とダミー出
力バッファ１０の遅延時間が同じであることがら、原ク
ロック２と生成クロックとしての制御信号６どの位相差
を出力ラッチ７のみの遅延時間（Ｔ１）にまで小さくす
ることができる。
１０でドライブしたダミー制御信号９が位相比較器１６
の一方の入力に入力されている点に特徴がある。つまり
、位相比較器１６，ローバスフィルタ１７，電圧制御遅
延素子１８，ダミー出力バッファ１０によってＰＬＬが
構成されていることになる。そして、位相比較器１６に
よって原クロック２とダミー制御信号９の位相を比較し
、得られた位相差信号を電圧制御遅延素子１８にフィー
ドバックする。この結果、ダミー制御信号９は原クロッ
ク２に対して位相差がゼロになるように制御される。す
なわち、第２図に示すように、原クロック２とダミー制
御信号９の位相差が解消するように内部クロック３の位
相が調整されることになり、出力バッファ８とダミー出
力バッファ１０の遅延時間が同じであることがら、原ク
ロック２と生成クロックとしての制御信号６どの位相差
を出力ラッチ７のみの遅延時間（Ｔ１）にまで小さくす
ることができる。
また、位相制御に電圧制御遅延素子１８を用いているの
で、その出力として常に原クロック２と同一周波数の信
号を得ることができ、電圧制御発振器を用いた場合のよ
うにその発振条件に注意を払う必要もなくなる。
で、その出力として常に原クロック２と同一周波数の信
号を得ることができ、電圧制御発振器を用いた場合のよ
うにその発振条件に注意を払う必要もなくなる。
なお、電圧制御遅延素子１８を第３図のようにインバー
タ１９と電圧制御遅延素子１８からなる構成に代えるこ
とにより、電圧制御遅延素子１８の遅延時間を半周期小
さくすることも可能である。
タ１９と電圧制御遅延素子１８からなる構成に代えるこ
とにより、電圧制御遅延素子１８の遅延時間を半周期小
さくすることも可能である。
また、上記実施例ではＣＰＵ１の外部で発生した信号を
原クロック２とする例を示したが、第４図のようにＣＰ
Ｕ１内部に原クロック発生器２ｏを設け、原クロック出
力ドライバ２１にょりｃＰＵ１内外に原クロック２を供
給する構成にしても同様の効果を得ることができる。
原クロック２とする例を示したが、第４図のようにＣＰ
Ｕ１内部に原クロック発生器２ｏを設け、原クロック出
力ドライバ２１にょりｃＰＵ１内外に原クロック２を供
給する構成にしても同様の効果を得ることができる。
〔発明の効果］
以上説明したように、この発明は、出力回路と並列に設
けられたダミー出力回路と、このダミー出力回路から出
力されるダミーク口ツタと原クロックの位相差を検出す
る位相比較器と、この位相比較器からの出力により、波
形整形される原クロックを遅延させてダミークロックと
の位相差を解消する遅延回路とを設けたので、原クロッ
クと生成クロックの位相差が解消され、各回路素子毎の
遅延の影響を最小限に抑えられるため、高い周波数で動
作する集積回路を得ることができるという効果がある。
けられたダミー出力回路と、このダミー出力回路から出
力されるダミーク口ツタと原クロックの位相差を検出す
る位相比較器と、この位相比較器からの出力により、波
形整形される原クロックを遅延させてダミークロックと
の位相差を解消する遅延回路とを設けたので、原クロッ
クと生成クロックの位相差が解消され、各回路素子毎の
遅延の影響を最小限に抑えられるため、高い周波数で動
作する集積回路を得ることができるという効果がある。
第１図はこの発明のクロック発生器の一実施例の構成図
、第２図は第１図のクロック発生器の動作を示すタイミ
ングチャート、第３図は電圧制御遅延素子の変形例を示
す図、第４図はこの発明の変形例を示す図、第５図，第
６図は従来の集積回路のクロック発生器を示す構成図、
第７図は従来の集積回路のクロック発生器の動作を示す
タイミングチャートである。 図において、１はＣＰＵ，２は原クロック、３は内部ク
ロック、４は波形整形器、５はクロックドライバ、６は
制御信号、７は出力ラッチ、８は出力バッファ、９はダ
ミー制御信号、１ｏはダミー出力バッファ、１１は内部
回路、１２はフリップフロップ、１３は入力端子、１４
は出カ端子、１５はダミー出力端子、１６は位相比較器
、１７はローバスフィルタ、１８は電圧制御遅延素子、
１９はインバータ、２０は原クロック発生器、２１は原
クロック出力ドライバである。 なお、各図中の同一符号は同一または相当部分を示す。
、第２図は第１図のクロック発生器の動作を示すタイミ
ングチャート、第３図は電圧制御遅延素子の変形例を示
す図、第４図はこの発明の変形例を示す図、第５図，第
６図は従来の集積回路のクロック発生器を示す構成図、
第７図は従来の集積回路のクロック発生器の動作を示す
タイミングチャートである。 図において、１はＣＰＵ，２は原クロック、３は内部ク
ロック、４は波形整形器、５はクロックドライバ、６は
制御信号、７は出力ラッチ、８は出力バッファ、９はダ
ミー制御信号、１ｏはダミー出力バッファ、１１は内部
回路、１２はフリップフロップ、１３は入力端子、１４
は出カ端子、１５はダミー出力端子、１６は位相比較器
、１７はローバスフィルタ、１８は電圧制御遅延素子、
１９はインバータ、２０は原クロック発生器、２１は原
クロック出力ドライバである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 原クロックを波形整形し、出力回路から生成クロックを
出力するクロック発生器において、前記出力回路と並列
に設けられたダミー出力回路と、このダミー出力回路か
ら出力されるダミークロックと前記原クロックの位相差
を検出する位相比較器と、この位相比較器からの出力に
より、波形整形される前記原クロックを遅延させて前記
ダミークロックとの位相差を解消する遅延回路とを設け
たことを特徴とするクロック発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014395A JPH03217919A (ja) | 1990-01-23 | 1990-01-23 | クロック発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014395A JPH03217919A (ja) | 1990-01-23 | 1990-01-23 | クロック発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03217919A true JPH03217919A (ja) | 1991-09-25 |
Family
ID=11859868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014395A Pending JPH03217919A (ja) | 1990-01-23 | 1990-01-23 | クロック発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03217919A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934585A (ja) * | 1995-07-20 | 1997-02-07 | Nec Corp | 半導体集積回路 |
| US6002732A (en) * | 1996-05-17 | 1999-12-14 | Nec Corporation | Method and apparatus for adjusting phase of internal clock signal |
| US6201423B1 (en) | 1996-08-13 | 2001-03-13 | Fujitsu Limited | Semiconductor device, semiconductor system, and digital delay circuit |
-
1990
- 1990-01-23 JP JP2014395A patent/JPH03217919A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934585A (ja) * | 1995-07-20 | 1997-02-07 | Nec Corp | 半導体集積回路 |
| US6002732A (en) * | 1996-05-17 | 1999-12-14 | Nec Corporation | Method and apparatus for adjusting phase of internal clock signal |
| US6201423B1 (en) | 1996-08-13 | 2001-03-13 | Fujitsu Limited | Semiconductor device, semiconductor system, and digital delay circuit |
| US6298004B1 (en) | 1996-08-13 | 2001-10-02 | Fujitsu Limited | Semiconductor device, semiconductor system, and digital delay circuit |
| US6498524B1 (en) | 1996-08-13 | 2002-12-24 | Fujitsu Limited | Input/output data synchronizing device |
| US6873199B2 (en) | 1996-08-13 | 2005-03-29 | Fujitsu Limited | Variable digital delay line |
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