JP4859610B2 - バッファ回路及びその制御方法 - Google Patents

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Description

この発明は、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路及びその制御方法に関する。
特許文献1及び特許文献2によって開示されているように、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路が知られている。特許文献1には、基準電位側の駆動MOSFETが直列形態にされ、出力制御信号と外部端子に送出すべき信号を受ける第1の論理ゲート回路と、基準電位側の駆動MOSFETが並列形態にされ、出力制御信号と外部端子へ送出すべき信号を受ける第2の論理ゲート回路と、第1及び第2の論理ゲート回路の出力信号に従って相補的に又は共にオフ状態に駆動されるPチャンネルMOSFETとNチャンネルMOSFETとからなる出力回路とを備えたバッファ回路が記載されている。
上記のバッファ回路においては、基準電位側の駆動MOSFETが直列形態にされた第1の論理ゲート回路のロジックスレッショルド電圧と、基準電位側の駆動MOSFETが並列形態にされ第2の論理ゲート回路のロジックスレッショルド電圧との電位差に従った時間差を利用し、出力回路のPチャンネルMOSFET及びNチャンネルMOSFETが同時にオン状態になることを防いでいる。これにより、上記のバッファ回路においては、PチャンネルMOSFET及びNチャンネルMOSFETに貫通電流が流れることを防ぐことができる。
また、特許文献2には、出力制御信号であるイネーブル信号によってデータ信号を出力回路から出力しないように制御されるときに、データ信号の値に関わらず、出力制御回路が信号変換部に出力する信号をローレベルにするバッファ回路が記載されている。
上記のバッファ回路においては、前記ローレベルの信号に応じ、信号変換部が、出力回路のPチャンネルMOSトランジスタのゲートにハイレベルの信号を送出すると共に、NチャンネルMOSトランジスタのゲートにローレベルの信号を送出することにより、両トランジスタをオフ状態にしている。これにより、上記のバッファ回路においても、PチャンネルMOSトランジスタ及びNチャンネルMOSトランジスタが同時にオン状態にならず、両トランジスタに貫通電流が流れることを防ぐことができる。
図6に図示するバッファ回路100においては、データ出力端子(OUT1)からイネーブル制御入力端子(IN2)に入力されるデータ信号を出力するP型チャンネルトランジスタM1及びN型チャンネルトランジスタM2の各ゲート電圧を制御するゲート電圧制御回路120A、120Bを備えている。ゲート電圧制御回路120Aにおいては、P型チャンネルトランジスタM3の電流駆動能力を、N型チャンネルトランジスタM4の電流駆動能力よりも大きくしている。また、ゲート電圧制御回路120Bにおいては、N型チャンネルトランジスタM6の電流駆動能力を、P型チャンネルトランジスタM5の電流駆動能力よりも大きくしている。
上記のバッファ回路100においては、イネーブル制御入力端子(IN2)からローレベルのイネーブル信号が入力され、データ入力端子(IN1)から入力されるデータ信号をデータ出力端子(OUT1)から出力するように制御されているときに、データ信号がローレベルからハイレベルに変化すると、次のように動作する。
上記のバッファ回路100においては、図7中の時間0〜t1までの間に図示するように、イネーブル制御入力端子(IN2)からローレベルのイネーブル信号Cが入力され、データ入力端子(IN1)からハイレベルのデータ信号Aが入力されると、NANDゲート回路NANDには、ハイレベルの信号及びローレベルの信号が入力される。図中の各符号41、43は、インバータを示すものである。NANDゲート回路NANDは、P型チャンネルトランジスタM5及びN型チャンネルトランジスタM6の各ゲートにハイレベルの信号を出力する。これによって、P型チャンネルトランジスタM5よりも電流駆動能力が大きいN型チャンネルトランジスタM6をオン状態にした後に、P型チャンネルトランジスタM5をオフ状態にする。このため、時間0〜t1までの間に図示するように、N型チャンネルトランジスタM2のゲート電圧G2が低レベル電圧に固定され、N型チャンネルトランジスタM2をオフ状態にする。
さらに、上記のバッファ回路100においては、前記N型チャンネルトランジスタM2をオフ状態にした後に、以下に説明する動作により、P型チャンネルトランジスタM1をオン状態にする。なお、符号42は、インバータを示すものである。上記のように、イネーブル制御入力端子(IN2)からローレベルのイネーブル信号が入力され、データ入力端子(IN1)からハイレベルのデータ信号が入力されると、NORゲート回路NORは、P型チャンネルトランジスタM3及びN型チャンネルトランジスタM4の各ゲートにハイレベルの信号を出力する。これによって、N型チャンネルトランジスタM4よりも電流駆動能力が大きいP型チャンネルトランジスタM3をオフ状態にした後に、N型チャンネルトランジスタM4をオン状態にする。このため、時間0〜t1までの間に図示するように、P型チャンネルトランジスタM1のゲート電圧G1が低レベル電圧に固定され、P型チャンネルトランジスタM1をオン状態にする。
上述したように、バッファ回路100においては、N型チャンネルトランジスタM2をオフ状態にした後にP型チャンネルトランジスタM1をオン状態にするから、両トランジスタM1、M2が同時にオン状態にならず、両トランジスタM1、M2に貫通電流が流れること防止することができる。
特開昭62−020423号公報 特開2000−232350号公報
ところで、上記のバッファ回路100においては、イネーブル制御入力端子(IN2)からローレベルのイネーブル信号Cが入力されているときに、データ入力端子(IN1)から入力されるデータ信号Aがハイレベルからローレベルに変化すると、次のように動作する。
バッファ回路100のNANDゲート回路NANDには、すべての入力にハイレベルの信号が入力される。NANDゲート回路NANDは、P型チャンネルトランジスタM5及びN型チャンネルトランジスタM6の各ゲートにローレベルの信号を出力する。これによって、N型チャンネルトランジスタM6をオフ状態にした後に、P型チャンネルトランジスタM5をオン状態にする。このため、N型チャンネルトランジスタM2のゲート電圧G2が高レベル電圧に固定され、N型チャンネルトランジスタM2をオン状態にする。このとき、N型チャンネルトランジスタM2のソースを介し、電流がグランドに流れる。
一方、NORゲート回路NORは、P型チャンネルトランジスタM3及びN型チャンネルトランジスタM4の各ゲートにローレベルの信号を出力する。これによって、P型チャンネルトランジスタM3をオン状態にした後に、N型チャンネルトランジスタM4をオフ状態にする。このため、P型チャンネルトランジスタM1のゲート電圧G1が高レベル電圧に固定され、P型チャンネルトランジスタM1をオフ状態にする。
また、バッファ回路100においては、データ入力端子(IN1)から入力されるデータ信号Aがハイレベルからローレベルに変化し、データ出力端子(OUT1)から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号Cをローレベルからハイレベルに変化させ、データ出力端子(OUT1)をハイインピーダンス状態にする場合には、次のように動作する。
バッファ回路100においては、図7中の時間t1〜t2までの間において、イネーブル制御入力端子(IN2)からローレベルのイネーブル信号Cが入力され、データ入力端子(IN1)からローレベルのデータ信号Aが入力されると、NAND回路NANDは、P型チャンネルトランジスタM5及びN型チャンネルトランジスタM6の各ゲートにローレベルの信号を出力する。これにより、N型チャンネルトランジスタM6をオフ状態にした後に、P型チャンネルトランジスタM5をオン状態にする。このため、時間t3〜t4までの間においては、N型チャンネルトランジスタM2のゲート電圧G2を高レベル電圧に固定してデータ出力端子(OUT1)から出力されるデータ信号をローレベルにするため、ゲート電圧G2が上昇する。
その後、時間t2において、イネーブル制御入力端子(IN2)からハイレベルのイネーブル信号Cが入力されると、NAND回路NANDは、P型チャンネルトランジスタM5及びN型チャンネルトランジスタM6の各ゲートにハイレベルの信号を出力する。これにより、N型チャンネルトランジスタM6をオン状態にした後に、P型チャンネルトランジスタM5をオフ状態にする。このため、時間t4〜t5までの間においては、N型チャンネルトランジスタM2のゲート電圧G2を低レベル電圧に固定してデータ出力端子(OUT1)をハイインピーダンス状態にするために、ゲート電圧G2が、低レベル電圧(接地電位)に向けて急激に下降する。これによって、オン状態のN型チャンネルトランジスタM2を、素早くオフ状態にする。
このような場合には、N型チャンネルトランジスタM2が、急激にオン状態からオフ状態に変化することにより、グランドに向けて流れていた電流が遮断され、グランドに流れる単位時間当たりの電流の変化が増大してしまう。そこで、バッファ回路100が有する接地配線の寄生インダクタンス成分の影響を受けて、図8に図示するように、接地電位がリンギング状に変動したり、出力用配線の寄生インダクタンス成分の影響を受けて、データ出力端子(OUT1)から出力されるデータ信号のレベルが、リンギング状に変動することが考えられる。さらに、バッファ回路100においては、前記データ信号のレベルがリンギング状に変動することに加え、電源供給配線の寄生インダクタンス成分の影響を受けて電源ラインの電圧が、リンギング状に変動することも考えられる。接地電位の変動や電源ラインの電圧の変動が生じると、バッファ回路100やその他の論理回路においては、データ入力端子(IN1)から入力されるデータ信号のレベルが正しく認識されなくなるおそれがあり、バッファ回路100等が、誤動作してしまうことが考えられる。
この発明は、このような状況に鑑み提案されたものであって、接地電位と電源ラインの電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供することを目的とする。
請求項1の発明に係るバッファ回路は、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路において、出力スイッチング素子と、前記出力スイッチング素子を導通状態に制御する第1スイッチング回路及び前記出力スイッチング素子を非導通状態に制御する第2スイッチング回路を有し、前記第1スイッチング回路と前記第2スイッチング回路との接続点が前記出力スイッチング素子に接続され、前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部と、前記第2スイッチング回路に直列接続され、前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更部と、を備えることを特徴とする。
請求項1の発明に係るバッファ回路によれば、入力信号の遷移を受けてバッファ回路を通過する入力信号が変化するタイミングで、出力制御信号が入力信号の通過を禁止する出力禁止状態になり、駆動能力変更部が、出力スイッチング素子の駆動能力を制限すると、出力スイッチング素子を導通状態から非導通状態へゆっくりと移行させ、出力スイッチング素子が急激に導通状態から非導通状態に変化することがなく、出力スイッチング素子に流れる単位時間当たりの電流の変化を抑えることができる。そこで、請求項1の発明に係るバッファ回路によれば、出力スイッチング素子が急激に導通状態から非導通状態に変化することによる接地電位や電源ラインの電圧が変動することを抑え、接地電位と電源ラインとの電位差を規定値に保つことができ、バッファ回路が誤動作することを防ぐことができる。
請求項4の発明に係るバッファ回路の制御方法は、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路の制御方法において、前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御ステップと、前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更ステップと、を備えることを特徴とする。
請求項4の発明に係るバッファ回路の制御方法によれば、入力信号の遷移を受けてバッファ回路を通過する入力信号が変化するタイミングで、出力制御信号が入力信号の通過を禁止する出力禁止状態になり、駆動能力変更ステップによって、出力スイッチング素子の駆動能力を制限すると、出力スイッチング素子を導通状態から非導通状態へゆっくりと移行させ、出力スイッチング素子が急激に導通状態から非導通状態に変化することがなく、出力スイッチング素子に流れる単位時間当たりの電流の変化を抑えることができる。そこで、請求項4の発明に係るバッファ回路の制御方法によれば、出力スイッチング素子が急激に導通状態から非導通状態に変化することによる接地電位や電源ラインの電圧が変動することを抑え、接地電位と電源ラインとの電位差を規定値に保つことができ、バッファ回路が誤動作することを防ぐことができる。
本発明のバッファ回路及びその制御方法によれば、入力信号の遷移を受けてバッファ回路を通過する入力信号が変化するタイミングで、出力制御信号が入力信号の通過を禁止する出力禁止状態になり、出力スイッチング素子の駆動能力を制限すると、出力スイッチング素子を導通状態から非導通状態へゆっくりと移行させ、出力スイッチング素子が急激に導通状態から非導通状態に変化することがなく、出力スイッチング素子に流れる単位時間当たりの電流の変化を抑えることができる。そこで、本発明のバッファ回路及びその制御方法によれば、出力スイッチング素子が急激に導通状態から非導通状態に変化することによる接地電位や電源ラインの電圧が変動することを抑え、接地電位と電源ラインとの電位差を規定値に保つことができ、バッファ回路が誤動作することを防ぐことができる。
本発明の実施形態を、図1及び図2を参照しつつ説明する。ここでは、本発明のバッファ回路を、トライステートバッファ10を例に挙げて説明する。図1は、トライステートバッファ10の回路記号図である。符号(IN1)はデータ入力端子、符号(IN2)はイネーブル制御入力端子、符号(OUT1)はデータ出力端子を示す。トライステートバッファ10は、イネーブル制御入力端子(IN2)から入力されるイネーブル信号のレベルにより、データ出力端子(OUT1)から出力される信号がハイレベルあるいはローレベル、データ出力端子(OUT1)がハイインピーダンス状態にそれぞれ制御される。なお、イネーブル信号は、本発明の出力制御信号に相当し、データ入力端子(IN1)から入力されるデータ信号は、本発明の入力信号に相当する。
図2は、トライステートバッファ10の回路構成図である。なお、図1に図示す各種の端子と同一のものは同一の符号を付すと共に、図6に図示した装置と同一のものは同一の符号を付している。トライステートバッファ10は、P型チャンネルトランジスタM1及びN型チャンネルトランジスタM2と、ゲート電圧制御回路20A、20Bと、電流駆動能力変更回路30A、30Bとを備えている。
P型チャンネルトランジスタM1のソースは、電源電圧Vdd(電源ライン)に接続されている。P型チャンネルトランジスタM1のドレインは、N型チャンネルトランジスタM2のドレインに接続されている。N型チャンネルトランジスタM2のソースは、グランドに接続されている。さらに、P型チャンネルトランジスタM1のドレイン及びN型チャンネルトランジスタM2のドレインは、データ出力端子(OUT1)に接続されている。P型チャンネルトランジスタM1及びN型チャンネルトランジスタM2のL/Wサイズは、後述する各トランジスタM3〜M10のL/Wサイズよりも大きく設定されている。これにより、前記トランジスタM1、M2の電流駆動能力は、各トランジスタM3〜M10の電流駆動能力に比べて大きくなる。
ゲート電圧制御回路20Aは、P型チャンネルトランジスタM3と、N型チャンネルトランジスタM4とを備えている。P型チャンネルトランジスタM3のドレインは、N型チャンネルトランジスタM4のドレインに接続されている。N型チャンネルトランジスタM4のソースは、グランドに接続されている。P型チャンネルトランジスタM3のドレインとN型チャンネルトランジスタM4のドレインとの接続点は、前記P型チャンネルトランジスタM1のゲートに接続されている。
ゲート電圧制御回路20Bは、P型チャンネルトランジスタM5と、N型チャンネルトランジスタM6とを備えている。P型チャンネルトランジスタM5のソースは、電源電圧Vdd(電源ライン)に接続されている。P型チャンネルトランジスタM5のドレインは、N型チャンネルトランジスタM6のドレインに接続されている。P型チャンネルトランジスタM5のドレインとN型チャンネルトランジスタM6のドレインとの接続点は、N型チャンネルトランジスタM2のゲートに接続されている。
電流駆動能力変更回路30Aは、P型チャンネルトランジスタM7と、該トランジスタM7に並列接続されたP型チャンネルトランジスタM8とを備えている。本実施形態では、P型チャンネルトランジスタM7の電流駆動能力は、P型チャンネルトランジスタM8の電流駆動能力よりも大きく設定されている。P型チャンネルトランジスタM7のソース及びP型チャンネルトランジスタM8のソースは、電源電圧Vdd(電源ライン)に接続されている。P型チャンネルトランジスタM7のゲートは、グランドに接続されている。さらに、P型チャンネルトランジスタM7のドレイン及びP型チャンネルトランジスタM8のドレインは、前記ゲート電圧制御回路20Aが備えるP型チャンネルトランジスタM3のソースにそれぞれ直列接続されている。
電流駆動能力変更回路30Bは、N型チャンネルトランジスタM9と、該トランジスタM9に並列接続されたN型チャンネルトランジスタM10とを備えている。本実施形態では、N型チャンネルトランジスタM9の電流駆動能力は、N型チャンネルトランジスタM10の電流駆動能力よりも大きく設定されている。N型チャンネルトランジスタM9のドレイン及びN型チャンネルトランジスタM10のソースは、グランドに接続されている。N型チャンネルトランジスタM9のゲートは、電源電圧Vdd(電源ライン)に接続されている。さらに、N型チャンネルトランジスタM9のドレイン及びN型チャンネルトランジスタM10のドレインは、前記ゲート電圧制御回路20Bが備えるN型チャンネルトランジスタM6のソースにそれぞれ直列接続されている。
本実施形態では、各トランジスタの電流駆動能力の大きさは、下記の大小関係を満たすように設定されている。ここでは、前記P型チャンネルトランジスタM1の電流駆動能力を、該トランジスタの符号M1の一部である1で表し、その他のトランジスタの電流駆動能力を、各トランジスタの符号の一部である番号によって表す。
1・2>3・6・8・10>4・5>7・9
イネーブル制御入力端子(IN2)は、インバータ41の入力に接続されている。インバータ41の出力は、インバータ42の入力と、NANDゲート回路NANDの第2入力と、前記電流駆動能力変更回路30Bが備えるN型チャンネルトランジスタM10のゲートとに接続されている。インバータ42の出力は、前記電流駆動能力変更回路30Aが備えるP型チャンネルトランジスタM8のゲートと、NORゲート回路NORの第2入力とに接続されている。
データ入力端子(IN1)は、インバータ43の入力に接続されている。インバータ43の出力は、NORゲート回路NORの第1入力と、NANDゲート回路NANDの第1入力とに接続されている。NORゲート回路NORの出力は、前記ゲート電圧制御回路20Aが備えるP型チャンネルトランジスタM3のゲート及びN型チャンネルトランジスタM4のゲートに接続されている。NANDゲート回路NANDの出力は、前記ゲート電圧制御回路20Bが備えるP型チャンネルトランジスタM5のゲート及びN型チャンネルトランジスタM6のゲートに接続されている。
次に、本実施形態のトライステートバッファ10の動作を説明する。トライステートバッファ10は、データ入力端子(IN1)からハイレベルのデータ信号が入力され、イネーブル制御入力端子(IN2)からローレベルのイネーブル信号が入力され、データ出力端子(OUT1)からハイレベルのデータ信号を出力するように制御する場合には、次のように動作する。なお、図6に図示するバッファ回路100と同一の動作については、その説明を簡略化する。
トライステートバッファ10においては、インバータ41の出力が、N型チャンネルトランジスタM10のゲートに供給されることにより、N型チャンネルトランジスタM10のゲートが高レベル電圧に固定され、N型チャンネルトランジスタM10をオン状態にする。さらに、電源電圧Vddによって、N型チャンネルトランジスタM9のゲートは高レベル電圧に固定され、N型チャンネルトランジスタM9はオン状態にされている。
その後、前述したバッファ回路100と同様に、トライステートバッファ10においては、P型チャンネルトランジスタM5よりも電流駆動能力が大きいN型チャンネルトランジスタM6をオン状態にした後に、P型チャンネルトランジスタM5をオフ状態にする。これにより、N型チャンネルトランジスタM9及びN型チャンネルトランジスタM10がオン状態であると共に、N型チャンネルトランジスタM6がオン状態になり、N型チャンネルトランジスタM2に対するシンク電流経路が形成される。このため、N型チャンネルトランジスタM2のゲートが低レベル電圧に固定され、N型チャンネルトランジスタM2をオフ状態にする。N型チャンネルトランジスタM6は、オン状態になるとN型チャンネルトランジスタM2のゲートを低レベル電圧に固定し、該トランジスタM2をオフ状態にするから、本発明の第2スイッチング回路に相当する。
N型チャンネルトランジスタM2をオフ状態にした後には、以下に説明するように、P型チャンネルトランジスタM1をオン状態にする。前述したバッファ回路100と同様に、N型チャンネルトランジスタM4よりも電流駆動能力が大きいP型チャンネルトランジスタM3をオフ状態にした後に、N型チャンネルトランジスタM4をオン状態にする。これにより、P型チャンネルトランジスタM1に対するシンク電流経路が形成され、P型チャンネルトランジスタM1のゲートが低レベル電圧に固定され、P型チャンネルトランジスタM1をオン状態し、電流I2が流れる。N型チャンネルトランジスタM4は、オン状態になるとP型チャンネルトランジスタM1のゲートを低レベル電圧に固定し、該トランジスタM1をオン状態にするから、本発明の第1スイッチング回路に相当する。トライステートバッファ10は、P型チャンネルトランジスタM1をオン状態にすると共に、上記のようにN型チャンネルトランジスタM2をオフ状態にすることにより、データ出力端子(OUT1)からハイレベルのデータ信号を出力する。なお、P型チャンネルトランジスタM1及びN型チャンネルトランジスタM2は、本発明の出力スイッチング素子に相当する。
なお、P型チャンネルトランジスタM1をオン状態にするときは、インバータ42の出力が、P型チャンネルトランジスタM8のゲートに供給されることにより、P型チャンネルトランジスタM8のゲートが低レベル電圧に固定され、P型チャンネルトランジスタM8をオン状態にする。さらに、P型チャンネルトランジスタM7のゲートはグランドに接続されており、P型チャンネルトランジスタM7のゲートは低レベル電圧に固定され、P型チャンネルトランジスタM7はオン状態にされている。
その後、イネーブル制御入力端子(IN2)からローレベルのイネーブル信号が入力された状態で、データ入力端子(IN1)から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子(OUT1)からローレベルのデータ信号を出力するように制御する場合には、本実施形態のトライステートバッファ10が、次のように動作する。
トライステートバッファ10においては、上述したように、N型チャンネルトランジスタM10のゲートが高レベル電圧に固定され、N型チャンネルトランジスタM10をオン状態にし、N型チャンネルトランジスタM9のゲートは高レベル電圧に固定され、N型チャンネルトランジスタM9はオン状態にされている。
前述したバッファ回路100と同様に、トライステートバッファ10においては、P型チャンネルトランジスタM5よりも電流駆動能力が大きいN型チャンネルトランジスタM6をオフ状態にした後に、P型チャンネルトランジスタM5をオン状態にする。これにより、N型チャンネルトランジスタM2に対するソース電流経路を形成し、N型チャンネルトランジスタM2のゲートが高レベル電圧に固定され、N型チャンネルトランジスタM2をオン状態し、電流I1がグランドに流れる。P型チャンネルトランジスタM5は、オン状態になるとN型チャンネルトランジスタM2のゲートを高レベル電圧に固定し、該トランジスタM2をオン状態にするから、本発明の第1スイッチング回路に相当する。
加えて、上述したように、インバータ42の出力により、P型チャンネルトランジスタM8のゲートが低レベル電圧に固定され、P型チャンネルトランジスタM8をオン状態にし、P型チャンネルトランジスタM7のゲートは低レベル電圧に固定され、P型チャンネルトランジスタM7はオン状態にされている。
前述したバッファ回路100と同様に、N型チャンネルトランジスタM4よりも電流駆動能力が大きいP型チャンネルトランジスタM3をオン状態にした後に、N型チャンネルトランジスタM4をオフ状態にする。これにより、P型チャンネルトランジスタM7及びP型チャンネルトランジスタM8がオン状態になると共に、P型チャンネルトランジスタM3がオン状態になり、P型チャンネルトランジスタM1に対するソース電流経路が形成される。このため、P型チャンネルトランジスタM1のゲートが高レベル電圧に固定され、P型チャンネルトランジスタM1をオフ状態にする。P型チャンネルトランジスタM3は、オン状態になるとP型チャンネルトランジスタM1のゲートを高レベル電圧に固定し、該トランジスタM1をオフ状態にするから、本発明の第2スイッチング回路に相当する。トライステートバッファ10は、P型チャンネルトランジスタM1をオフ状態にすると共に、上記のようにN型チャンネルトランジスタM2をオン状態にすることにより、データ出力端子(OUT1)からローレベルのデータ信号を出力する。
さらに、本実施形態のトライステートバッファ10は、データ入力端子(IN1)からローレベルのデータ信号が入力された状態で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号をローレベルからハイレベルに変化させ、データ出力端子(OUT1)をハイインピーダンス状態にする場合には、次のように動作し、接地電位が大幅に変動することを抑えている。
インバータ41の出力が、N型チャンネルトランジスタM10のゲートに供給されることにより、N型チャンネルトランジスタM10のゲートが低レベル電圧に固定され、N型チャンネルトランジスタM10をオフ状態にする。
N型チャンネルトランジスタM10がオフ状態になるときは、電源電圧Vddによって、N型チャンネルトランジスタM9のゲートは高レベル電圧に固定され、N型チャンネルトランジスタM9はオン状態にされている。
前述したバッファ回路100と同様に、トライステートバッファ10においては、N型チャンネルトランジスタM6をオン状態にした後に、P型チャンネルトランジスタM5をオフ状態にする。これにより、P型チャンネルトランジスタM5がオフ状態であると共に、N型チャンネルトランジスタM6及びN型チャンネルトランジスタM9がオン状態になり、図2に図示するように、N型チャンネルトランジスタM2に対するシンク電流経路R1が形成される。そこで、N型チャンネルトランジスタM2のゲートが低レベル電圧に固定され、オン状態であったN型チャンネルトランジスタM2をオフ状態にする。
シンク電流経路R1が形成されているときは、上述したイネーブル制御入力端子(IN2)からローレベルのデータ信号が入力されている場合とは異なり、N型チャンネルトランジスタM10はオフ状態であり、トライステートバッファ10には、N型チャンネルトランジスタM6のソースからN型チャンネルトランジスタM10のソースに接続されたグランドに至るシンク電流経路は形成されていない。このため、本実施形態では、シンク電流経路R1に加えて前記トランジスタM6から前記トランジスタM10を介してグランドに至るシンク電流経路を形成する場合に比べ、N型チャンネルトランジスタM2に対するシンク電流経路の電流駆動能力を低減させ、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路の電流駆動能力を低減させている。なお、N型チャンネルトランジスタM2に対するシンク電流経路の電流駆動能力が低減することは、該トランジスタM2に対するシンク電流経路の合成抵抗値が増加することを意味する。
上述したように、N型チャンネルトランジスタM10は、ハイレベルのイネーブル信号によって、データ出力端子(OUT1)をハイインピーダンス状態にするときにオフ状態になるから、本発明の第1スイッチング素子に相当する。N型チャンネルトランジスタM9は、N型チャンネルトランジスタM10と並列に接続されており、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときにオン状態であるから、本発明の第2スイッチング素子に相当する。
また、本実施形態では、シンク電流経路R1に配置されるN型チャンネルトランジスタM9の電流駆動能力が、該トランジスタM9と並列に接続されたN型チャンネルトランジスタM10の電流駆動能力よりも小さく設定されている。本実施形態では、シンク電流経路R1にN型チャンネルトランジスタM9を配置することにより、N型チャンネルトランジスタM9の電流駆動能力を前記N型チャンネルトランジスタM10の電流駆動能力と同じにする場合に比べ、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路R1の電流駆動能力を低減させている。
シンク電流経路R1の電流駆動能力を低減させると、N型チャンネルトランジスタM2のゲートが高レベル電圧から低レベル電圧に切り替わるまでの時間を長くすることができ、従来のように、該トランジスタM2のゲートを高レベル電圧から低レベル電圧に素早く切り替えて電流I1を遮断する場合に比べ、単位時間当たりの電流I1の変化を抑えることができる。このため、単位時間当たりの電流I1の変化が増大することがなく、トライステートバッファ10の接地配線や出力用配線の各寄生インダクタンス成分の影響を受けて、接地電位が大幅に変動することや、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えている。
一方、データ入力端子(IN1)からローレベルの信号が入力された状態で、イネーブル制御入力端子(IN2)から入力される信号をローレベルからハイレベルに変化させたときは、上述したように、インバータ42の出力が、P型チャンネルトランジスタM8のゲートに供給されることにより、P型チャンネルトランジスタM8のゲートが高レベル電圧に固定され、P型チャンネルトランジスタM8をオフ状態にする。
P型チャンネルトランジスタM8がオフ状態になるときは、上述したように、P型チャンネルトランジスタM7のゲートは低レベル電圧に固定され、P型チャンネルトランジスタM7はオン状態にされている。
さらに、NORゲート回路NORの出力が、P型チャンネルトランジスタM3のゲート及びN型チャンネルトランジスタM4のゲートに供給されることにより、P型チャンネルトランジスタM3をオンした後に、N型チャンネルトランジスタM4をオフ状態にする。これにより、P型チャンネルトランジスタM3及びP型チャンネルトランジスタM7がオン状態であると共に、N型チャンネルトランジスタM4がオフ状態になり、図2に図示するように、ソース電流経路R2が形成される。そこで、P型チャンネルトランジスタM1のゲートが高レベル電圧に固定され、オン状態であったP型チャンネルトランジスタM1をオフ状態にする。トライステートバッファ10は、P型チャンネルトランジスタM1をオフ状態にすると共に、上記のようにN型チャンネルトランジスタM2をオフ状態にすることにより、データ出力端子(OUT1)をハイインピーダンス状態にする。
本実施形態のトライステートバッファ10においては、データ入力端子(IN1)から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子(OUT1)から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号をローレベルからハイレベルに変化させ、データ出力端子(OUT1)をハイインピーダンス状態にする場合には、次のように動作し、電源電圧Vddの値が大幅に変動することを抑えている。なお、以下の説明では、上述したトライステートバッファ10の動作と重複する部分は、その説明を簡略化する。
トライステートバッファ10においては、インバータ42の出力が、P型チャンネルトランジスタM8のゲートに供給されることにより、P型チャンネルトランジスタM8のゲートを高レベル電圧に固定し、P型チャンネルトランジスタM8をオフ状態にする。P型チャンネルトランジスタM7のゲートは低レベル電圧に固定され、P型チャンネルトランジスタM7はオン状態にされている。
さらに、上述したように、P型チャンネルトランジスタM3及びP型チャンネルトランジスタM7がオン状態であると共に、N型チャンネルトランジスタM4がオフ状態になり、前記ソース電流経路R2が形成され、オン状態であったP型チャンネルトランジスタM1をオフ状態にする。
ソース電流経路R2が形成されているときは、イネーブル制御入力端子(IN2)からローレベルのデータ信号が入力されている場合とは異なり、P型チャンネルトランジスタM8はオフ状態であり、トライステートバッファ10には、電源電圧VddからP型チャンネルトランジスタM8を介してP型チャンネルトランジスタM3に至るソース電流経路は形成されていない。このため、本実施形態では、ソース電流経路R2に加えて前記電源電圧Vddから前記トランジスタM8を介して前記トランジスタM3に至るソース電流経路を形成する場合に比べ、P型チャンネルトランジスタM1に対するソース電流経路の電流駆動能力を低減させ、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路の電流駆動能力を低減させている。なお、P型チャンネルトランジスタM1に対するソース電流経路の電流駆動能力を低減させることは、該トランジスタM1に対するソース電流経路の合成抵抗値が増加することを意味する。
上述したように、P型チャンネルトランジスタM8は、ハイレベルのイネーブル信号によって、データ出力端子(OUT1)をハイインピーダンス状態にするときにオフ状態になるから、本発明の第1スイッチング素子に相当する。P型チャンネルトランジスタM7は、P型チャンネルトランジスタM8と並列に接続されており、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときにオン状態であるから、本発明の第2スイッチング素子に相当する。
また、本実施形態では、ソース電流経路R2に配置されるP型チャンネルトランジスタM7の電流駆動能力が、該トランジスタM7と並列に接続されたP型チャンネルトランジスタM8の電流駆動能力よりも小さく設定されている。このため、ソース電流経路R2にP型チャンネルトランジスタM7を配置することにより、P型チャンネルトランジスタM7の電流駆動能力を前記P型チャンネルトランジスタM8の電流駆動能力と同じにする場合に比べ、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路R2の電流駆動能力を低減させることができる。
ソース電流経路R2の電流駆動能力を低減させると、P型チャンネルトランジスタM1のゲートが低レベル電圧から高レベル電圧に切り替わるまでの時間を長くすることができ、従来のように、該トランジスタM1のゲートを低レベル電圧から高レベル電圧に素早く切り替えて電流I2を遮断する場合に比べ、単位時間当たりの電流I2の変化を抑えることができる。このため、単位時間当たりの電流I2の変化が増大することがなく、トライステートバッファ10の電源供給配線や出力用配線の各インダクタンス成分の影響を受けて、電源電圧Vddの値が大幅に変動することや、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えている。
一方、図3に図示するように、時間t1において、データ入力端子(IN1)から入力されるデータ信号Aがハイレベルからローレベルに変化し、データ出力端子(OUT1)から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号Cをローレベルからハイレベルに変化させたときは、トライステートバッファ10が、次のように動作する。ここでは、図6に図示したバッファ回路100と同一の動作については、その説明を簡略化する。トライステートバッファ10においては、インバータ41の出力が、N型チャンネルトランジスタM10のゲートに供給されることにより、N型チャンネルトランジスタM10のゲートが低レベル電圧に固定され、N型チャンネルトランジスタM10をオフ状態にする。N型チャンネルトランジスタM10がオフ状態になるときは、電源電圧Vddによって、N型チャンネルトランジスタM9のゲートは高レベル電圧に固定され、N型チャンネルトランジスタM9はオン状態にされている。
さらに、上述したように、時間t1〜t2の間においては、N型チャンネルトランジスタM6をオフ状態にした後に、P型チャンネルトランジスタM5をオン状態にする。その後、上述したように、時間t3〜t4の間において、N型チャンネルトランジスタM2のゲート電圧G2が上昇する。
続いて、時間t2において、イネーブル制御入力端子(IN2)からハイレベルのイネーブル信号Cが入力されると、上述したように、N型チャンネルトランジスタM6をオン状態にした後に、P型チャンネルトランジスタM5をオフ状態にする。このため、時間t4〜t6の間においては、N型チャンネルトランジスタM9はオン状態であり、図2に図示するシンク電流経路R1が形成され、ゲート電圧G2が、低レベル電圧(接地電位)に向けて下降する。これにより、N型チャンネルトランジスタM2をオフ状態にする。トライステートバッファ10は、N型チャンネルトランジスタM2をオフ状態に維持すると共に、上記のようにP型チャンネルトランジスタM1をオフ状態にすることにより、データ出力端子(OUT1)をハイインピーダンス状態にする。
本実施形態のトライステートバッファ10においては、シンク電流経路R1に加えて前記トランジスタM6から前記トランジスタM10を介してグランドに至るシンク電流経路を形成する場合に比べ、N型チャンネルトランジスタM2に対するシンク電流経路の電流駆動能力を低減させることにより、ゲート電圧G2を低レベル電圧(接地電位)に下降させるまでの時間t4〜t6を、従来のバッファ回路100がゲート電圧G2を低レベル電圧(接地電位)に下降させるまでの時間t4〜t5(図7参照。)に比べて長くすることができる。これによって、本実施形態のトライステートバッファ10では、従来のバッファ回路100に比べて、N型チャンネルトランジスタM2が、急激にオン状態からオフ状態に変化することを防ぐことができる。そこで、本実施形態では、図5に図示するように、従来のバッファ回路100(図中の破線部)において、N型チャンネルトランジスタM2を急激にオン状態からオフ状態にする場合に比べ、単位時間当たりの電流I1の変化(図中の実線部)を抑えることができる。このため、図4に図示するように、従来のバッファ回路100の接地電位の変動状態(図中の破線部)に比べて、本実施形態のトライステートバッファ10の接地電位(図中の実線部)が、接地配線の寄生インダクタンス成分の影響を受けて変動することを抑えることができる。加えて、本実施形態では、トライステートバッファ10の出力用配線の寄生インダクタンスの影響を受けて、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えることができる。
本実施形態においては、データ信号及びイネーブル信号が入力されたNORゲート回路の出力により、ゲート電圧制御回路20Aが備えるP型チャンネルトランジスタM3及びN型チャンネルトランジスタM4をオンオフ制御してP型チャンネルトランジスタM1に対するシンク電流経路及びソース電流経路を形成し、ゲート電圧制御回路20Aが、P型チャンネルトランジスタM1のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタM1をオフ状態あるいはオン状態にする。したがって、ゲート電圧制御回路20Aは、本発明の出力スイッチング素子制御部に相当する。また、本実施形態では、データ信号及びイネーブル信号が入力されたNANDゲート回路NANDの出力により、ゲート電圧制御回路20Bが備えるP型チャンネルトランジスタM5及びN型チャンネルトランジスタM6をオンオフ制御してN型チャンネルトランジスタM2に対するシンク電流経路及びソース電流経路を形成し、ゲート電圧制御回路20Bが、N型チャンネルトランジスタM2のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタM2をオン状態あるいはオフ状態する。したがって、ゲート電圧制御回路20Bは、本発明の出力スイッチング素子制御部に相当する。
上記のように、ゲート電圧制御回路20Aが、P型チャンネルトランジスタM1のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタM1をオフ状態あるいはオン状態にすること及びゲート電圧制御回路20Bが、N型チャンネルトランジスタM2のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタM2をオン状態あるいはオフ状態にすることは、本発明の出力スイッチング素子制御ステップに相当する。
本実施形態においては、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、電流駆動能力変更回路30Aが備えるP型チャンネルトランジスタM8をオフ状態にし、電流駆動能力変更回路30Aが、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路の電流駆動能力を低減させている。したがって、電流駆動能力変更回路30Aは、本発明の駆動能力変更部に相当する。また、本実施形態では、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、電流駆動能力変更回路30Bが備えるN型チャンネルトランジスタM10をオフ状態にし、電流駆動能力変更回路30Bが、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路の電流駆動能力を低減させている。したがって、電流駆動能力変更回路30Bは、本発明の駆動能力変更部に相当する。
上記のように、電流駆動能力変更回路30Aが、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路の電流駆動能力を低減させこと及び電流駆動能力変更回路30Bが、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路の電流駆動能力を低減させることは、本発明の駆動能力変更ステップに相当する。
本実施形態のトライステートバッファ10においては、データ入力端子(IN1)からローレベルのデータ信号が入力された状態で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合や、データ入力端子(IN1)から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子(OUT1)から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合には、次に記載する効果を発揮する。本実施形態のトライステートバッファ10においては、電流駆動能力変更回路30Aが、P型チャンネルトランジスタM1のゲートを高レベル電圧に固定するソース電流経路の電流駆動能力を低減させると、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えるまでの時間を長くして、P型チャンネルトランジスタM1をオン状態からオフ状態へゆっくりと移行させることができ、P型チャンネルトランジスタM1に流れる電流I2の単位時間当たりの変化を抑えることができる。さらに、本実施形態のトライステートバッファ10においては、電流駆動能力変更回路30Bが、N型チャンネルトランジスタM2のゲートを低レベル電圧に固定するシンク電流経路の電流駆動能力を低減させると、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えるまでの時間を長くして、N型チャンネルトランジスタM2をオン状態からオフ状態へゆっくりと移行させることができ、N型チャンネルトランジスタM2に流れる電流I1の単位時間当たりの変化を抑えることができる。そこで、本実施形態のトライステートバッファ10によれば、単位時間当たりの電流I1の変化が増大することがなく、トライステートバッファ10の接地配線や出力用配線の各寄生インダクタンス成分の影響を受けて、接地電位が大幅に変動することや、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えたり、単位時間当たりの電流I2の変化が増大することがなく、トライステートバッファ10の電源供給配線や出力用配線の各インダクタンス成分の影響を受けて、電源電圧Vddの値が大幅に変動することや、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑え、接地電位と電源ラインとの電位差を規定値の範囲内に保つことができ、トライステートバッファ10が誤動作することを防ぐことができる。
また、本実施形態のトライステートバッファ10においては、上記のように、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えているから、トライステートバッファ10に接続される論理回路が、前記データ信号のレベルを正しく認識し、前記論理回路が誤動作することを防ぐこともできる。
また、本実施形態のトライステートバッファ10の制御方法によれば、データ入力端子(IN1)からローレベルのデータ信号が入力された状態で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合や、データ入力端子(IN1)から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子(OUT1)から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子(IN2)から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合には、次に記載する効果を発揮する。本実施形態のトライステートバッファ10の制御方法によれば、電流駆動能力変更回路30Aが行う駆動能力変更ステップによって、P型チャンネルトランジスタM1のゲートを高レベル電圧に固定するソース電流経路の電流駆動能力を低減させると、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えるまでの時間を長くして、P型チャンネルトランジスタM1をオン状態からオフ状態へゆっくりと移行させることができ、P型チャンネルトランジスタM1に流れる電流I2の単位時間当たりの変化を抑えることができる。さらに、本実施形態のトライステートバッファ10の制御方法によれば、電流駆動能力変更回路30Bが行う駆動能力変更ステップによって、N型チャンネルトランジスタM2のゲートを低レベル電圧に固定するシンク電流経路の電流駆動能力を低減させると、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えるまでの時間を長くして、N型チャンネルトランジスタM2をオン状態からオフ状態へゆっくりと移行させることができ、N型チャンネルトランジスタM2に流れる電流I1の単位時間当たりの変化を抑えることができる。そこで、本実施形態のトライステートバッファ10の制御方法によれば、単位時間当たりの電流I1の変化が増大することがなく、トライステートバッファ10の接地配線や出力用配線の各寄生インダクタンス成分の影響を受けて、接地電位が大幅に変動することや、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えたり、単位時間当たりの電流I2の変化が増大することがなく、トライステートバッファ10の電源供給配線や出力用配線の各インダクタンス成分の影響を受けて、電源電圧Vddの値が大幅に変動することや、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑え、接地電位と電源ラインとの電位差を規定値の範囲内に保つことができ、トライステートバッファ10が誤動作することを防ぐことができる。
また、本実施形態のトライステートバッファ10の制御方法によれば、上記のように、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えているから、トライステートバッファ10に接続される論理回路が、前記データ信号のレベルを正しく認識し、前記論理回路が誤動作することを防ぐこともできる。
本実施形態のトライステートバッファ10においては、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、P型チャンネルトランジスタM8及びN型チャンネルトランジスタM10をオフ状態にし、各トランジスタM8、M10にそれぞれ並列に接続されたP型チャンネルトランジスタM7及びN型チャンネルトランジスタM9をオン状態にし、ソース電流経路R2、シンク電流経路R1をそれぞれ形成している。本実施形態のトライステートバッファ10においては、データ出力端子(OUT1)をハイインピーダンス状態にするときに、シンク電流経路R1、ソース電流経路R2をそれぞれ形成し、各トランジスタM9、M7の電流駆動能力を発揮させている。この場合には、N型チャンネルトランジスタM10及びN型チャンネルトランジスタM8をオン状態にすることによって、シンク電流経路R1、ソース電流経路R2に加えて前記トランジスタM10が配置されたシンク電流経路、前記トランジスタM8が配置されたソース電流経路をそれぞれ形成する場合に比べ、P型チャンネルトランジスタM1に対するソース電流経路の電流駆動能力や、N型チャンネルトランジスタM2に対するシンク電流経路の電流駆動能力を、それぞれ低減させている。このため、本実施形態のトライステートバッファ10は、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えて、P型チャンネルトランジスタM1をオン状態からオフ状態に移行させるためのソース電流経路の電流駆動能力を低減し、P型チャンネルトランジスタM1に流れる電流I2の単位時間当たりの変化を抑えることができる。加えて、本実施形態のトライステートバッファ10は、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えて、N型チャンネルトランジスタM2をオン状態からオフ状態に移行させるためのシンク電流経路の電流駆動能力を低減し、N型チャンネルトランジスタM2に流れる電流I1の単位時間当たりの変化を抑えることができる。
また、本実施形態のトライステートバッファ10の制御方法によれば、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、前記駆動能力変更ステップによって、P型チャンネルトランジスタM8及びN型チャンネルトランジスタM10をオフ状態にし、各トランジスタM8、M10にそれぞれ並列に接続されたP型チャンネルトランジスタM7及びN型チャンネルトランジスタM9をオン状態にし、ソース電流経路R2、シンク電流経路R1をそれぞれ形成している。本実施形態のトライステートバッファ10の制御方法によれば、データ出力端子(OUT1)をハイインピーダンス状態にするときに、シンク電流経路R1、ソース電流経路R2をそれぞれ形成し、各トランジスタM9、M7の電流駆動能力を発揮させている。この場合には、N型チャンネルトランジスタM10及びN型チャンネルトランジスタM8をオン状態にすることによって、シンク電流経路R1、ソース電流経路R2に加えて前記トランジスタM10が配置されたシンク電流経路、前記トランジスタM8が配置されたソース電流経路をそれぞれ形成する場合に比べ、P型チャンネルトランジスタM1に対するソース電流経路の電流駆動能力や、N型チャンネルトランジスタM2に対するシンク電流経路の電流駆動能力を、それぞれ低減させている。このため、本実施形態のトライステートバッファ10の制御方法によれば、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えて、P型チャンネルトランジスタM1をオン状態からオフ状態に移行させるためのソース電流経路の電流駆動能力を低減し、P型チャンネルトランジスタM1に流れる電流I2の単位時間当たりの変化を抑えることができる。加えて、本実施形態のトライステートバッファ10の制御方法によれば、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えて、N型チャンネルトランジスタM2をオン状態からオフ状態に移行させるためのシンク電流経路の電流駆動能力を低減し、N型チャンネルトランジスタM2に流れる電流I1の単位時間当たりの変化を抑えることができる。
本実施形態のトライステートバッファ10においては、シンク電流経路R1に配置されるN型チャンネルトランジスタM9の電流駆動能力が、該トランジスタM9と並列に接続されたN型チャンネルトランジスタM10の電流駆動能力よりも小さく設定され、ソース電流経路R2に配置されたP型チャンネルトランジスタM7の電流駆動能力が、該トランジスタM7と並列に接続されたP型チャンネルトランジスタM8の電流駆動能力よりも小さく設定されている。そこで、本実施形態のトライステートバッファ10においては、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、シンク電流経路R1にN型チャンネルトランジスタM9を配置することにより、N型チャンネルトランジスタM9の電流駆動能力を前記N型チャンネルトランジスタM10の電流駆動能力と同じにする場合に比べ、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えて、N型チャンネルトランジスタM2をオン状態からオフ状態に移行させるためのシンク電流経路R1の電流駆動能力をより低減させることができる。加えて、本実施形態のトライステートバッファ10においては、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、ソース電流経路R2にP型チャンネルトランジスタM7を配置することにより、P型チャンネルトランジスタM7の電流駆動能力を前記P型チャンネルトランジスタM8の電流駆動能力と同じにする場合に比べ、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えて、P型チャンネルトランジスタM1をオン状態からオフ状態にするためのソース電流経路R2の電流駆動能力をより低減させることができる。
また、本実施形態のトライステートバッファ10の制御方法によれば、シンク電流経路R1に配置されるN型チャンネルトランジスタM9の電流駆動能力が、該トランジスタM9と並列に接続されたN型チャンネルトランジスタM10の電流駆動能力よりも小さく設定され、ソース電流経路R2に配置されたP型チャンネルトランジスタM7の電流駆動能力が、該トランジスタM7と並列に接続されたP型チャンネルトランジスタM8の電流駆動能力よりも小さく設定されている。そこで、本実施形態のトライステートバッファ10の制御方法によれば、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、シンク電流経路R1にN型チャンネルトランジスタM9を配置することにより、N型チャンネルトランジスタM9の電流駆動能力を前記N型チャンネルトランジスタM10の電流駆動能力と同じにする場合に比べ、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えて、N型チャンネルトランジスタM2をオン状態からオフ状態に移行させるためのシンク電流経路R1の電流駆動能力をより低減させることができる。加えて、本実施形態のトライステートバッファ10の制御方法によれば、ハイレベルのイネーブル信号によってデータ出力端子(OUT1)をハイインピーダンス状態にするときに、ソース電流経路R2にP型チャンネルトランジスタM7を配置することにより、P型チャンネルトランジスタM7の電流駆動能力を前記P型チャンネルトランジスタM8の電流駆動能力と同じにする場合に比べ、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えて、P型チャンネルトランジスタM1をオン状態からオフ状態にするためのソース電流経路R2の電流駆動能力をより低減させることができる。
上述した実施形態のトライステートバッファ10は、下記のように構成されることを特徴とする。
(1) 前記出力スイッチング素子は、前記入力信号を通過させる出力端子がドレインに接続されると共にソースがグランドに接続された第1のN型チャンネルトランジスタであり、
前記第1スイッチング回路は、ソースが電源ラインに接続された第1のP型チャンネルトランジスタであり、前記第2スイッチング回路は第2のN型チャンネルトランジスタであって、
前記第1のN型チャンネルトランジスタのゲートは、前記第1のP型チャンネルトランジスタのドレインと前記第2のN型チャンネルトランジスタのドレインとの接続点に接続され、前記第1のP型チャンネルトランジスタのゲート及び前記第2のN型チャンネルトランジスタのゲートには、前記入力信号と前記出力制御信号との論理積反転信号が入力されており、
前記第1スイッチング素子は第3のN型チャンネルトランジスタであり、前記第2スイッチング素子は、前記第3のN型チャンネルトランジスタよりも電流駆動能力が小さい第4のN型チャンネルトランジスタであって、
前記第3のN型チャンネルトランジスタのゲートには前記出力制御信号が入力され、前記第3のN型チャンネルトランジスタのソースはグランドに接続されると共に、前記第3のN型チャンネルトランジスタのドレインと前記第4のN型チャンネルトランジスタのドレインとの接続点が、前記第2のN型チャンネルトランジスタのソースに接続され、
前記第4のN型チャンネルトランジスタのゲートは電源ラインに接続され、前記第4のN型チャンネルトランジスタのソースは前記グランドに接続されていることを特徴とする請求項1又は請求項2に記載のバッファ回路。
(2) 前記出力スイッチング素子は、前記入力信号を通過させる出力端子がドレインに接続されると共にソースが電源ラインに接続された第2のP型チャンネルトランジスタであり、
前記第1スイッチング回路は、ソースがグランドに接続された第5のN型チャンネルトランジスタであり、前記第2スイッチング回路は第3のP型チャンネルトランジスタであって、
前記第2のP型チャンネルトランジスタのゲートは、前記第5のN型チャンネルトランジスタのドレインと前記第3のP型チャンネルトランジスタのドレインとの接続点に接続され、前記第5のN型チャンネルトランジスタのゲート及び前記第3のP型チャンネルトランジスタのゲートには、前記入力信号と前記出力制御信号との論理和反転信号が入力されており、
前記第1スイッチング素子は第4のP型チャンネルトランジスタであり、前記第2スイッチング素子は、前記第4のP型チャンネルトランジスタよりも電流駆動能力が小さい第5のP型チャンネルトランジスタであって、
前記第4のP型チャンネルトランジスタのゲートには前記出力制御信号が入力され、前記第4のP型チャンネルトランジスタのソースは電源ラインに接続されると共に、前記第4のP型チャンネルトランジスタのドレインと前記第5のP型チャンネルトランジスタのドレインとの接続点が、前記第3のP型チャンネルトランジスタのソースに接続され、
前記第5のP型チャンネルトランジスタのゲートはグランドに接続され、前記第5のP型チャンネルトランジスタのソースは前記電源ラインに接続されていることを特徴とする請求項1又は請求項2に記載のバッファ回路。
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、上述した実施形態とは異なり、トライステートバッファを、2つ以上のP型チャンネルトランジスタM8及び1つのP型チャンネルトランジスタM7を有する電流駆動能力変更回路と、2つ以上のN型チャンネルトランジスタM10及び1つのN型チャンネルトランジスタM9を有する電流駆動能力変更回路とを備えるものとしてもよい。そして、イネーブル制御入力端子(IN2)から入力されるイネーブル信号をローレベルからハイレベルに変化させ、データ出力端子(OUT1)をハイインピーダンス状態にするときに、2以上のP型チャンネルトランジスタM8の内の少なくとの1つ及び2つ以上のN型チャンネルトランジスタM10の内の少なくとも1つを、オフ状態にすると共に、P型チャンネルトランジスタM7及びN型チャンネルトランジスタM9をオン状態にしてもよい。
このトライステートバッファは、イネーブル制御入力端子(IN2)からハイレベルの信号が入力されるときに、少なくとも1つのP型チャンネルトランジスタM8及びP型チャンネルトランジスタM7をそれぞれオン状態にすることにより、すべての前記トランジスタM8及び前記トランジスタM7がオン状態のときに比べ、P型チャンネルトランジスタM1に対するソース電流経路の電流駆動能力を低減させ、P型チャンネルトランジスタM1のゲートを低レベル電圧から高レベル電圧に切り替えて、P型チャンネルトランジスタM1をオン状態からオフ状態にするためのソース電流経路の電流駆動能力を低減させることができる。そこで、P型チャンネルトランジスタM1のゲートが低レベル電圧から高レベル電圧に切り替わるまでの時間を長くして、P型チャンネルトランジスタM1をオン状態からオフ状態へゆっくりと移行させることができ、単位時間当たりの電流I2の変化を抑えることができる。加えて、上記のトライステートバッファは、イネーブル制御入力端子(IN2)からハイレベルの信号が入力されるときに、少なくとも1つのN型チャンネルトランジスタM10及びN型チャンネルトランジスタM9をオン状態にすることにより、すべての前記トランジスタM10及び前記トランジスタM9がオン状態のときに比べ、N型チャンネルトランジスタM2に対するシンク電流経路の電流駆動能力を低減させ、N型チャンネルトランジスタM2のゲートを高レベル電圧から低レベル電圧に切り替えて、N型チャンネルトランジスタをオン状態からオフ状態にするためのシンク電流経路の電流駆動能力を低減させることができる。そこで、N型チャンネルトランジスタM2のゲートが高レベル電圧から低レベル電圧に切り替わるまでの時間を長くして、N型チャンネルトランジスタM2をオン状態からオフ状態へゆっくりと移行させることができ、単位時間当たりの電流I1の変化を抑えることができる。
本発明の一実施形態に係るトライステートバッファの回路記号図である。 本発明の一実施形態に係るトライステートバッファの回路構成図である。 本実施形態に係るトライステートバッファの動作を説明する信号波形図である。 本実施形態のトライステートバッファにおける接地電位の変動を示す概略波形図である。 本実施形態のトライステートバッファにおける接地電流の変動を示す概略波形図である。 従来のトライステートバッファの回路構成図である。 従来のトライステートバッファの動作を説明する信号波形図である。 従来のトライステートバッファにおける接地電位の変動を示す概略波形図である。
符号の説明
10 トライステートバッファ
20A、20B ゲート電圧制御回路
30A、30B 電流駆動能力変更回路
M7、M8 P型チャンネルトランジスタ
M9、M10 N型チャンネルトランジスタ

Claims (6)

  1. 出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路において、
    出力スイッチング素子と、
    前記出力スイッチング素子を導通状態に制御する第1スイッチング回路及び前記出力スイッチング素子を非導通状態に制御する第2スイッチング回路を有し、前記第1スイッチング回路と前記第2スイッチング回路との接続点が前記出力スイッチング素子に接続され、前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部と、
    前記第2スイッチング回路に直列接続され、前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更部と、
    を備えることを特徴とするバッファ回路。
  2. 前記駆動能力変更部は、前記出力制御信号が前記出力禁止状態のときに非導通状態になる第1スイッチング素子と、前記第1スイッチング素子に並列接続されて導通状態である第2スイッチング素子と、を備えることを特徴とする請求項1に記載のバッファ回路。
  3. 前記2スイッチング素子の駆動能力は、前記第1スイッチング素子の駆動能力よりも小さいことを特徴とする請求項2に記載のバッファ回路。
  4. 出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路の制御方法において、
    前記入力信号及び前記出力制御信号に応じ、出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御ステップと、
    前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更ステップと、
    を備えることを特徴とするバッファ回路の制御方法。
  5. 前記出力スイッチング素子を導通状態に制御する第1スイッチング回路と、前記出力スイッチング素子を非導通状態に制御する第2スイッチング回路と、前記第2スイッチング回路に直列接続され前記出力スイッチング素子に駆動電流を供給する並列接続された2つのスイッチング素子とを備えるバッファ回路の制御方法であって、
    前記駆動能力変更ステップは、前記出力制御信号が前記出力禁止状態のときに、前記スイッチング素子のうち少なくとも1つのスイッチング素子を非導通状態にすることを特徴とする請求項4に記載のバッファ回路の制御方法。
  6. 前記スイッチング素子のうち導通状態のスイッチング素子の駆動能力は、前記スイッチング素子のうち非導通状態とされるスイッチング素子の駆動能力よりも小さいことを特徴とする請求項5に記載のバッファ回路の制御方法。
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