JP4859610B2 - バッファ回路及びその制御方法 - Google Patents
バッファ回路及びその制御方法 Download PDFInfo
- Publication number
- JP4859610B2 JP4859610B2 JP2006266312A JP2006266312A JP4859610B2 JP 4859610 B2 JP4859610 B2 JP 4859610B2 JP 2006266312 A JP2006266312 A JP 2006266312A JP 2006266312 A JP2006266312 A JP 2006266312A JP 4859610 B2 JP4859610 B2 JP 4859610B2
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- type channel
- output
- state
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
1・2>3・6・8・10>4・5>7・9
また、本実施形態のトライステートバッファ10においては、上記のように、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えているから、トライステートバッファ10に接続される論理回路が、前記データ信号のレベルを正しく認識し、前記論理回路が誤動作することを防ぐこともできる。
また、本実施形態のトライステートバッファ10の制御方法によれば、上記のように、データ出力端子(OUT1)から出力されるデータ信号のレベルが大幅に変動することを抑えているから、トライステートバッファ10に接続される論理回路が、前記データ信号のレベルを正しく認識し、前記論理回路が誤動作することを防ぐこともできる。
(1) 前記出力スイッチング素子は、前記入力信号を通過させる出力端子がドレインに接続されると共にソースがグランドに接続された第1のN型チャンネルトランジスタであり、
前記第1スイッチング回路は、ソースが電源ラインに接続された第1のP型チャンネルトランジスタであり、前記第2スイッチング回路は第2のN型チャンネルトランジスタであって、
前記第1のN型チャンネルトランジスタのゲートは、前記第1のP型チャンネルトランジスタのドレインと前記第2のN型チャンネルトランジスタのドレインとの接続点に接続され、前記第1のP型チャンネルトランジスタのゲート及び前記第2のN型チャンネルトランジスタのゲートには、前記入力信号と前記出力制御信号との論理積反転信号が入力されており、
前記第1スイッチング素子は第3のN型チャンネルトランジスタであり、前記第2スイッチング素子は、前記第3のN型チャンネルトランジスタよりも電流駆動能力が小さい第4のN型チャンネルトランジスタであって、
前記第3のN型チャンネルトランジスタのゲートには前記出力制御信号が入力され、前記第3のN型チャンネルトランジスタのソースはグランドに接続されると共に、前記第3のN型チャンネルトランジスタのドレインと前記第4のN型チャンネルトランジスタのドレインとの接続点が、前記第2のN型チャンネルトランジスタのソースに接続され、
前記第4のN型チャンネルトランジスタのゲートは電源ラインに接続され、前記第4のN型チャンネルトランジスタのソースは前記グランドに接続されていることを特徴とする請求項1又は請求項2に記載のバッファ回路。
(2) 前記出力スイッチング素子は、前記入力信号を通過させる出力端子がドレインに接続されると共にソースが電源ラインに接続された第2のP型チャンネルトランジスタであり、
前記第1スイッチング回路は、ソースがグランドに接続された第5のN型チャンネルトランジスタであり、前記第2スイッチング回路は第3のP型チャンネルトランジスタであって、
前記第2のP型チャンネルトランジスタのゲートは、前記第5のN型チャンネルトランジスタのドレインと前記第3のP型チャンネルトランジスタのドレインとの接続点に接続され、前記第5のN型チャンネルトランジスタのゲート及び前記第3のP型チャンネルトランジスタのゲートには、前記入力信号と前記出力制御信号との論理和反転信号が入力されており、
前記第1スイッチング素子は第4のP型チャンネルトランジスタであり、前記第2スイッチング素子は、前記第4のP型チャンネルトランジスタよりも電流駆動能力が小さい第5のP型チャンネルトランジスタであって、
前記第4のP型チャンネルトランジスタのゲートには前記出力制御信号が入力され、前記第4のP型チャンネルトランジスタのソースは電源ラインに接続されると共に、前記第4のP型チャンネルトランジスタのドレインと前記第5のP型チャンネルトランジスタのドレインとの接続点が、前記第3のP型チャンネルトランジスタのソースに接続され、
前記第5のP型チャンネルトランジスタのゲートはグランドに接続され、前記第5のP型チャンネルトランジスタのソースは前記電源ラインに接続されていることを特徴とする請求項1又は請求項2に記載のバッファ回路。
20A、20B ゲート電圧制御回路
30A、30B 電流駆動能力変更回路
M7、M8 P型チャンネルトランジスタ
M9、M10 N型チャンネルトランジスタ
Claims (6)
- 出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路において、
出力スイッチング素子と、
前記出力スイッチング素子を導通状態に制御する第1スイッチング回路及び前記出力スイッチング素子を非導通状態に制御する第2スイッチング回路を有し、前記第1スイッチング回路と前記第2スイッチング回路との接続点が前記出力スイッチング素子に接続され、前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部と、
前記第2スイッチング回路に直列接続され、前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更部と、
を備えることを特徴とするバッファ回路。 - 前記駆動能力変更部は、前記出力制御信号が前記出力禁止状態のときに非導通状態になる第1スイッチング素子と、前記第1スイッチング素子に並列接続されて導通状態である第2スイッチング素子と、を備えることを特徴とする請求項1に記載のバッファ回路。
- 前記2スイッチング素子の駆動能力は、前記第1スイッチング素子の駆動能力よりも小さいことを特徴とする請求項2に記載のバッファ回路。
- 出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路の制御方法において、
前記入力信号及び前記出力制御信号に応じ、出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御ステップと、
前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更ステップと、
を備えることを特徴とするバッファ回路の制御方法。 - 前記出力スイッチング素子を導通状態に制御する第1スイッチング回路と、前記出力スイッチング素子を非導通状態に制御する第2スイッチング回路と、前記第2スイッチング回路に直列接続され前記出力スイッチング素子に駆動電流を供給する並列接続された2つのスイッチング素子とを備えるバッファ回路の制御方法であって、
前記駆動能力変更ステップは、前記出力制御信号が前記出力禁止状態のときに、前記スイッチング素子のうち少なくとも1つのスイッチング素子を非導通状態にすることを特徴とする請求項4に記載のバッファ回路の制御方法。 - 前記スイッチング素子のうち導通状態のスイッチング素子の駆動能力は、前記スイッチング素子のうち非導通状態とされるスイッチング素子の駆動能力よりも小さいことを特徴とする請求項5に記載のバッファ回路の制御方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006266312A JP4859610B2 (ja) | 2006-09-29 | 2006-09-29 | バッファ回路及びその制御方法 |
TW096134202A TWI345376B (en) | 2006-09-29 | 2007-09-13 | Buffer circuit and control method thereof |
US11/902,567 US7646221B2 (en) | 2006-09-29 | 2007-09-24 | Buffer Circuit and control method thereof |
CN2007101517392A CN101154942B (zh) | 2006-09-29 | 2007-09-27 | 缓冲电路及其控制方法 |
KR1020070097915A KR100958152B1 (ko) | 2006-09-29 | 2007-09-28 | 버퍼 회로 및 그 제어 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006266312A JP4859610B2 (ja) | 2006-09-29 | 2006-09-29 | バッファ回路及びその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008085931A JP2008085931A (ja) | 2008-04-10 |
JP4859610B2 true JP4859610B2 (ja) | 2012-01-25 |
Family
ID=39256429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006266312A Expired - Fee Related JP4859610B2 (ja) | 2006-09-29 | 2006-09-29 | バッファ回路及びその制御方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7646221B2 (ja) |
JP (1) | JP4859610B2 (ja) |
KR (1) | KR100958152B1 (ja) |
CN (1) | CN101154942B (ja) |
TW (1) | TWI345376B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9154119B2 (en) | 2012-02-17 | 2015-10-06 | Power Integrations, Inc. | Latching comparator |
CN103716033B (zh) * | 2013-12-18 | 2017-08-11 | 上海仪电科学仪器股份有限公司 | 一种自动匹配多量程切换点的方法 |
CN110708056B (zh) * | 2019-10-11 | 2023-01-17 | 湖南国科微电子股份有限公司 | 一种输入缓冲电路和输入缓冲方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6220423A (ja) * | 1985-07-19 | 1987-01-29 | Hitachi Ltd | 半導体集積回路装置 |
US4857770A (en) * | 1988-02-29 | 1989-08-15 | Advanced Micro Devices, Inc. | Output buffer arrangement for reducing chip noise without speed penalty |
US5081374A (en) * | 1990-02-22 | 1992-01-14 | National Semiconductor Corporation | Output buffer circuit with signal feed forward for reducing switching induced noise |
JP3093380B2 (ja) * | 1991-11-15 | 2000-10-03 | 株式会社東芝 | 半導体集積回路における信号出力回路 |
US5466614A (en) | 1993-09-20 | 1995-11-14 | At&T Global Information Solutions Company | Structure and method for remotely measuring process data |
JP3073402B2 (ja) * | 1994-08-25 | 2000-08-07 | シャープ株式会社 | 出力バッファ回路 |
US5548237A (en) * | 1995-03-10 | 1996-08-20 | International Business Machines Corporation | Process tolerant delay circuit |
KR100197188B1 (ko) * | 1995-04-17 | 1999-06-15 | 모리시다 요이치 | 고내압회로 및 전압레벨 변환회로 |
JPH09148909A (ja) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 半導体集積回路装置 |
US5894239A (en) * | 1997-04-18 | 1999-04-13 | International Business Machines Corporation | Single shot with pulse width controlled by reference oscillator |
KR20000041373A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 출력 버퍼 |
JP3719868B2 (ja) | 1999-02-09 | 2005-11-24 | ローム株式会社 | 半導体集積回路装置 |
KR100622762B1 (ko) * | 1999-06-29 | 2006-09-12 | 주식회사 하이닉스반도체 | 데이타 출력버퍼 |
US6169438B1 (en) * | 1999-09-20 | 2001-01-02 | Oak Technology, Inc. | Circuit and method for selectively delaying electrical signals |
CN1214531C (zh) * | 1999-10-15 | 2005-08-10 | 威盛电子股份有限公司 | 使用栅极电压控制的单端输入电压电平转换器 |
JP2001285050A (ja) | 2000-03-30 | 2001-10-12 | Mitsubishi Electric Corp | 出力バッファ回路 |
US6680636B1 (en) * | 2000-03-31 | 2004-01-20 | Silicon Graphics, Inc. | Method and system for clock cycle measurement and delay offset |
US6741106B2 (en) * | 2002-09-26 | 2004-05-25 | Agilent Technologies, Inc. | Programmable driver method and apparatus for high and low voltage operation |
JP3701942B2 (ja) * | 2003-01-21 | 2005-10-05 | 沖電気工業株式会社 | レベル変換回路 |
US20070085577A1 (en) * | 2005-10-18 | 2007-04-19 | Texas Instruments Incorporated | High frequency transmission gate buffer |
-
2006
- 2006-09-29 JP JP2006266312A patent/JP4859610B2/ja not_active Expired - Fee Related
-
2007
- 2007-09-13 TW TW096134202A patent/TWI345376B/zh not_active IP Right Cessation
- 2007-09-24 US US11/902,567 patent/US7646221B2/en not_active Expired - Fee Related
- 2007-09-27 CN CN2007101517392A patent/CN101154942B/zh not_active Expired - Fee Related
- 2007-09-28 KR KR1020070097915A patent/KR100958152B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
US20080079475A1 (en) | 2008-04-03 |
US7646221B2 (en) | 2010-01-12 |
TWI345376B (en) | 2011-07-11 |
CN101154942B (zh) | 2010-06-16 |
JP2008085931A (ja) | 2008-04-10 |
KR20080029890A (ko) | 2008-04-03 |
CN101154942A (zh) | 2008-04-02 |
KR100958152B1 (ko) | 2010-05-18 |
TW200820616A (en) | 2008-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4619812B2 (ja) | ゲート駆動回路 | |
US8218377B2 (en) | Fail-safe high speed level shifter for wide supply voltage range | |
US20020149392A1 (en) | Level adjustment circuit and data output circuit thereof | |
JP3953492B2 (ja) | 出力バッファ回路 | |
KR20040098566A (ko) | 레벨시프트회로 | |
US7262642B2 (en) | Semiconductor integrated circuit comprising first and second transmission systems | |
CN1855724B (zh) | 缓冲电路 | |
US7724069B1 (en) | Analog switch for operation outside power rails with low supply current | |
US5500610A (en) | Very high current integrated circuit output buffer with short circuit protection and reduced power bus spikes | |
US8786322B2 (en) | Gate driver circuit and operating method thereof | |
JP2007243585A (ja) | パワーデバイスの駆動回路 | |
JP4859610B2 (ja) | バッファ回路及びその制御方法 | |
US7545175B2 (en) | Slew rate controlled digital output buffer without resistors | |
JP4137118B2 (ja) | 半導体装置 | |
US7514960B2 (en) | Level shifter circuit | |
CN114204926A (zh) | 半导体装置 | |
US7053662B1 (en) | Method and circuit for high speed transmission gate logic | |
US20090009235A1 (en) | Semiconductor memory device | |
US6833749B2 (en) | System and method for obtaining hysteresis through body substrate control | |
US20140184307A1 (en) | Gate driver having function of preventing shoot-through current | |
JP4473293B2 (ja) | 半導体装置の入出力回路 | |
US10101760B1 (en) | Power-on control circuit and input/output control circuit | |
JP5146150B2 (ja) | バッファ回路、トライステートバッファ回路、および半導体装置 | |
KR100336570B1 (ko) | 씨모스 출력 버퍼 회로 | |
JP4680423B2 (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090515 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090515 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110927 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111101 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4859610 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |