JPS6354014A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ等に利用して有効な技術に関
するものである。

〔従来の技術〕

ダイナミック型ＲＡＭ等の半導体集積回路装置について
は、例えば１９８３年９月、■日立製作所発行の「日立
ＩＣＣメモリデータブックの３１４頁〜３２０頁に記載
されている。

上記に記載されるダイナミック型ＲＡＭ等には、その動
作を外部から制御するために、例えばロウアドレススト
ローブ信号ＲＡＳ、カラムアドレスストローブ信号τＸ
１及びライトイネーブル信号Ｗ下等の制御信号が設けら
れる。

〔発明が解決しようとする問題点〕

このような制御信号は、例えば第４図に示すように、外
部端子ＲＡＳ等を介してダイナミック型ＲＡＭに供給さ
れ、ダイナミック型ＲＡＭのタイミング制御回路′ｒＣ
に設けられる複数段のＣＭＯＳインバータ回路Ｎ５〜Ｎ
７等の入力回路に入力される。これらの入力回路の出力
信号は、内部制御信号ｒａｓ等としてタイミング制御回
路内のタイミング信号発生回路に供給される。

ところが、このようなＣＭＯＳインバータ回路を用いて
構成される入力回路は、応答速度という点では効果的で
あるが、外部端子に供給される正常な制御信号だけでな
くこれらの制御信号線に発生する微小時間幅のピークノ
イズや電源ノイズに応答して内部制御信号ｒａｓ等を形
成するため、ダイナミック型ＲＡＭ等の誤動作を招く原
因となっている。

この発明の目的は、制御信号線に発生する微小ノイズを
除去し、誤動作を防止したダイナミ７り型ＲＡＭ等の半
導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部から供給される制御信号に対応して設け
られる入力回路を、この制御信号を受ける第１のＣＭＯ
Ｓインバータ回路と、第１のＣＭＯＳインバータ回路の
出力信号を受ける第２のＣＭＯＳインバータ回路と、直
列形態に接続されるＰチャンネル型の第１及び第２のＭ
ＯＳ　Ｆ　ＥＴとＮチャンネル型の第３及び第４のＭＯ
ＳＦＥＴにより構成され築１及び第４のＭＯＳ　Ｆ　Ｅ
Ｔのゲートに制御信号の遅延信号を受け第２及び第３の
ＭＯＳＦＥＴのゲートに第２のＣＭＯＳインバータ回路
の出力信号を受けまたその出力端子が第２のＣＭＯＳイ
ンバータ回路の入力端子に結合されるレベル制御回路に
より構成し、第１及び第２のＭＯＳＦＥＴ又は第３及び
第４のＭＯＳ　Ｆ　ＥＴが同時にオン状態であるときの
第１のＣＭＯＳインバータ回路のロウレベル又はハイレ
ベルの出力レベルが第２のＣＭＯＳインバータ回路の論
理′０”又は論理“１“の論理スレッシホルトに達しな
いように第１のＣＭＯＳインバータ回路のＰチャンネル
ＭＯＳ　Ｆ　ＥＴと第３及び第４のＭＯＳ　Ｆ　ＥＴ又
は第１のＣＭＯＳインバータ回路のＮチャンネルＭＯＳ
　Ｆ　ＥＴと第１及び第２のＭＯＳ　Ｆ　ＥＴのサイズ
比を設定するものである。

〔作　　用〕

上記した手段によれば、第１のＣＭＯＳインバータ回路
の出力信号のレベルは、制御信号が変化してからその遅
延信号が変化するまでの間第２のＣＭＯＳインバータ回
路の論理スレソシホルドに達しない中間的なレベルとな
り、制御信号の遅延信号が変化したときにはじめて第２
のＣＭＯＳインバータ回路の論理スレッシホルトに達ス
るレベルとなるため、制御信号線に発生する制御信号の
遅延時間以内の微小な時間幅のノイズが除去され、ダイ
ナミック型ＲＡＭ等の半導体集積回路装置の誤動作を防
止することができる。

〔実施例〕

第３図には、この発明が通用されたダイナミ。

り型ＲＡＭの一実施例を示すブロック図が示されている
。同図のダイナミック型ＲＡ　Ｍの各ブロックを構成す
る回路素子は、公知の０ＭＯ３（相補型ＭＯ３）　菓積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上においてそれぞれ
形成される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、外部から制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳ、カラムアドレスストローブ信号
ＣＡＳ及びライトイネーブル信号ＷＥによって、その動
作が制御される。また、これらの制御信号線に発生する
微小ノイズや電源ノイズによる誤動作を防止するため、
後述するように、タイミング制御回路ＴＣには制御信号
線に重畳される所定の時間幅以内の微小ノイズを除去す
るための入力回路が設けられる。

第３図において、外部端子ＡＯ〜Ａｔを介してアドレス
マルチプレクス方式によって供給されるＸ７１’Ｌ／ス
信号ＡＸＯ〜ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｉ
は、アドレスバッファＡＤＨに入力される。すなわち、
Ｘアドレス信号ＡＸＯ〜ＡＸｉは、タイミング制御回路
′ｒｃにおいてロウアドレスストローブ信号ＲＡＳの立
ち下がりを検出して形成されるタイミング信号φａｒに
従ってアドレスバッファＡＤＢに取り込まれ、Ｙアドレ
ス信号ＡＹＯ〜ＡＹｉは、タイミング制御回路ＴＣにお
いてカラムアドレスストローブ信号ＣＡＳの立ち下がり
を検出して形成されるタイミング信号φａＣに従ってア
ドレスバッファＡＤＢに取り込まれる。

アドレスバッファＡＤＢは、これらのＸアドレス信号Ａ
ＸＯ〜ＡＸｌ及びＹアドレス信号ＡＹＯ〜ＡＹｉにより
、相補内部アドレス信号ａｘＱ〜ａｘｌ　　（ここで、
例えば外部アドレス信号ＡＸＯと同相の内部アドレス信
号ａｘＱと逆相の内部アドレス信号ａＸＯをあわせて相
補内部アドレス信号ａｘＯのように表す、以下同じ）及
び相補内部アドレス信号ａｙＱ−ａｙｉを形成し、ロウ
アドレスデコーダＲＤＣＲ及びカラムアドレスデコーダ
ＣＤＣＨに供給する。

メモリアレイＭ−ＡＲＹは、同図の垂直方向に配置され
る複数のワード線と、同図の水平方向に配置される複数
の相補データ線及びこれらのワード線と相補データ線の
交点に格子状に配置される複数のメモリセルによって構
成される。メモリアレイＭ−ＡＲＹの各ワード線は、ロ
ウアドレスデコーダＲＤＣＨに結合され、そのうちの−
本が選択・指定される。

ロウアドレスデコーダＲＤＣＲは、アドレスバッファＡ
ＤＨから供給される相補内部アドレス信号ａｘＱ−ａｘ
ｌをデコードし、これらのアドレス信号によって指定さ
れる一本のワード線を選択し、そのレベルを回路の電源
電圧Ｖｃｃのようなハイレベルの選択状態とする。ロウ
アドレスデコーダＲＤＣＲのワード線選択動作は、タイ
ミング制御回路ＴＣから供給されるワード線選択タイミ
ング信号φＸに同期して行われる。

一方、メモリアレイＭ−ＡＲＹの各相補データ線は、そ
の一方においてセンスアンプＳＡの対応する単位回路に
結合され、またその他方においてカラムスイッチＣ８Ｗ
の対応するスイッチＭＯＳＦＥＴに結合される。カラム
スイッチＣ３Ｗ（７）各スイッチＭＯＳＦＥＴ　（図示
されない）には、カラムアドレスデコーダＣＤＣＲから
対応するデータ線選択信号が供給される。

センスアンプＳＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φρａによって動作状態とされ、
各相補データ線に出力されるメモリセルの微小読み出し
信号を増幅し、ハイレベル／ロウレベルの２値信号とす
る。また、カラムスイッチＣ８Ｗは、カラムアドレスデ
コーダＣＤＣＲから供給されるデータ線選択信号に従っ
て、−組の相補データ線を選択し、相補共通データ線Ｃ
Ｄ・ＣＤに接続する。

カラムアドレスデコーダＣＤＣＲは、アドレスバソフプ
ＡＤＢから供給される相補内部アドレス信号ａｙＱｘａ
ｙｉをデコードし、タイミング制御回路ＴＣから供給さ
れるデータ線選択タイミング信号φｙに同期したデータ
線選択信号を形成してカラムスイッチＣ５Ｗの各スイッ
チＭＯ５ＦＥＴに供給する。

相補共通データ線ＣＤ−０石には、データ人力バッファ
ＤＩＢの出力端子が結合されるとともに、メインアンプ
ＭＡの入力端子が結合される。また、メインアンプＭＡ
の出力端子は、データ出カバソファＤＯＢの入力端子に
結合される。

データ人力バッファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷによって動作状態と
され、入力端子Ｄｉｎを介して外部の装置から供給され
る書き込みデータを相補書き込み信号とし、相補共通デ
ータ線ＣＤ−Ｃ下に伝達する。タイミング信号φＷがロ
ウレベルとされるダイナミック型ＲＡＭの非動作状態又
は読み出し動作モードにおいて、データ人力バッファＤ
ＩＢの出力はハイインピーダンス状態とされる。

メインアンプＭＡは、ダイナミック型ＲＡＭの読み出し
動作モードにおいて、タイミング制御回路ＴＣから供給
されるタイミング信号φｍａによって動作状態とされ、
相補共通データ線ＣＤ　−ＣＬ）を介して伝達されるメ
モリセルの読み出し２値信号をさらに増幅し、データ出
カバソファＤＯＢに送る。データ出力バッファＤＯＢは
、同様にダイナミック型ＲＡＭの読み出し動作モードに
おいて、タイミング制御回路ＴＣから供給されるタイミ
ング信号φｒによって動作状態とされ、メインアンプＭ
Ａから送られる読み出しデータを出力端子Ｄｏｕｔから
送出する。タイミング信号φｒがロウレベルとされるダ
イナミック型ＲＡ　Ｍの非動作状態及び書き込み動作モ
ードにおいて、データ出カバソファＤＯＢの出力はハイ
インピーダンス状態とされる。

以上の各ダイナミック型ＲＡＭの動作は、制御信号とし
て供給されるロウアドレスストローブ信号ＲＡＳ、カラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥによって制御される。タイミング制御回路ＴＣ
は、これらの制御信号に従って、上記各種のタイミング
信号を形成し、各回路に供給する。

第り図には、この実施例のダイナミック型ＲＡＭのタイ
ミング制御回路ＴＣの制御信号用入力回路の一実施例の
回路図が示されている。同図にはロウアドレスストロー
ブ信号ＲＡＳを受ける入力回路が例示的に示されている
が、カラムアドレスストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥにも同様な入力回路が設けられる。以
下、ロウアドレスストローブ信号ＲＡＳ用の入力回路を
例に、この実施例のダイナミック型ＲＡＭの入力回路の
構成と動作の概要を説明する。なお、同図において、チ
ャンネル（バンクゲート）部に矢印が付加されたＭＯＳ
　Ｆ　ＥＴはＰチャンネル型であり、矢印のないＮチャ
ンネルＭＯＳＦＥＴと区別される。

第１図の各回路素子は、特に制限されないが、単結晶Ｎ
型シリコンのような半導体基板上に形成される。Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴは、このような半導体基板表面
に形成されたソース領域、ドレイン領域及びソース領域
とドレイン領域との間の半導体基板表面に薄い厚さのゲ
ート絶縁膜を介して形成されたポリシリコンからなるよ
うなゲート電極から構成される。ＮチャンネルＭＯＳ　
Ｆ　ＥＴは、上記半導体基板表面に形成されたＰ型ウェ
ル領域に形成される。

第１図において、外部端子ＲＡＳを介して外部の装置か
ら供給されるロウアドレスストローブ信号正Ｘ１は、第
１　ＣＤ　ＣＭ　ＯＳインバータ回路Ｎ１の入力端子に
人力されるとともに、遅延回路ＤＬの入力端子に供給さ
れる。ＣＭＯＳインバータ回路Ｎｌは、回路の電源電圧
Ｖｃｃと接地電位との間に直列形態に設けられるＰチャ
ンネルＭＯＳＦＥＴＱＩ及びＮチャ’／２．ルＭＯＳ　
Ｆ　ＥＴＱ　５により構成される。ＭＯＳＦＥＴＱＩ及
びＱ５の共通接続されたゲートは、ＣＭＯＳインバータ
回路Ｎ回路Ｎ力端子とされる。また、ＭＯＳＦＥＴＱＩ
及びＱ５の共通接続されたドレインは、ＣＭＯＳインバ
ータ回路Ｎ回路Ｎ力端子とされる。ＣＭＯＳインバータ
回路Ｎ１の出力信号は、同様な構成とされる第２のＣＭ
ＯＳインバータ回路Ｎ４の入力端子に供給される。

ＣＭＯＳインバータ回路Ｎ４の出力信号は、反転内部制
御信号ｒａｓとして、タイミング制御回路Ｔ　Ｃ内に設
けられるタイミング信号発生回路に供給されるとともに
、レベル制御回路ＬＶの一方の人力信号として供給され
る。

レベル制御回路ＬＶは、回路の電源電圧Ｖｃｃと接地電
位との間に直列形態に設けられるＰチャンネル型の第１
のＭＯ３ＦＥ’ｌ’Ｑ２と第２のＭＯＳＦＥＴＱ３及び
Ｎチャンネル型の第３のＭＯＳＦＥＴＱ６と第４　（７
）　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７　ニより構成される
。ＭＯＳＦＥＴＱ３及びＱ６の共通接続されたゲートは
、レベル制御回路ＬＶの一方の入力端子とされ、上記イ
ンバータ回路Ｎ４の出力信号が供給される。また、ＭＯ
ＳＦＥ’ｌ’Ｑ２及びＱ７の共通接続されたゲートは、
レベル制御口ｆ９ＬＶの他方の入力端子とされ、ロウア
ドレスストローブ信号ＲＡＳの遅延回路ＤＬによる遅延
出力信号が供給される。

遅延回路ＤＬは、偶数個のＣＭＯＳインバータ回路Ｎ２
〜Ｎ３により構成され、ロウアドレスストローブ信号Ｒ
ＡＳを設定された遅延時間Ｔ　ｄだけ遅延させる。

ＭＯＳＦＥＴＱ３及びＱ６の共通接続されたドレインは
、レベル制御回路ＬＶの出力端子とされ、インバータ回
路Ｎ４の入力端子に結合される。これにより、インバー
タ回路Ｎ４の入出力端子とレベル制御回路ＬＶの一方の
入力端子及び出力端子は互いに交差接続され、選択的に
フリップフロップのような形態とされる。

ロウアドレスストローブ信号ＲＡＳがハイレベルとされ
るダイナミック型ＲＡＭの非選択状態において、インバ
ータ回路Ｎ１のＭＯＳＦＥＴＱ５がオン状態となる。こ
れにより、インバータ回路Ｎ１の出力信号ｖｂがロウレ
ベルとなり、インバータ回路Ｎ４の出力信号ｒａｓがハ
イレベルとなる。また、ロウアドレスストローブ信号Ｒ
ＡＳのハイレベルにより、遅延回路ＤＬの出力信号Ｖａ
もハイレベルとなる。したがって、レベル制御回路ＬＶ
（７）ＭＯＳＦＥＴＱ６及びＱ７がともにオン状態とな
り、レベル制御回路ＬＶとインバータ回路Ｎ４はフリッ
プフロップ形態とされ、反転内部制御信号７丁１がハイ
レベルとなるようなリセット状態にランチされる。

−・方、ロウアドレスストローブ信号ＲＡＳがロウレベ
ルとなり、ダイナミック型ＲＡ　Ｍが起動された後の選
択状態において、インバータ回路Ｎ１のＭＯＳ　Ｆ　Ｅ
ＴＱ　１がオン状態となる。これにより、インバータ回
路Ｎ１の出力信号ｖｂはハイレベルとなり、インバータ
回路Ｎ４の出力信号ｒａゴはロウレベルとなる。また、
ロウアドレスストローブ信号ＲＡＳのロウレベルにより
、遅延回路ＤＬの出力信号Ｖａもロウレベルとなる。し
たがって、レベル制御回路ＬＶのＭＯＳ　Ｆ　ＥＴＱ　
２及びＱ３がともにオン状態となり、レベル制御回路Ｌ
Ｖとインバータ回路Ｎ４はフリップフロップ形態とされ
、反転内部制御信号「丁］がロウレベルとなるようなセ
ット状態にラッチされる。

第２図には、この実施例のダイナミック型ＲＡＭのタイ
ミング制御回路ＴＣの制御信号用入力回路の一実施例の
タイミング図が示されている。このタイミング図により
、この実施例のダイナミ。

り型ＲＡＭにおける制御信号線の微小ノイズの除去動作
の概要を説明する。

第２図の（ａ）に示されるように、ロウアドレスストロ
ーブ信号ＲＡＳがロウレベルとされ、ダイナミック型Ｒ
ＡＭが選択状態とされる正常の起動動作の場合、ロウア
ドレスストローブ信号ＲＡ茗のロウレベルによってイン
バータ回路Ｎ１のＭＯＳＦＥＴＱＩがオン状態となり、
その出力信号ｖｂをハイレベルに引き上げようとする。

前述のように、ロウアドレスストローブ信号ＲＡＳのハ
イレベルにおいてレベル制御回路ＬＶとインバー夕回路
Ｎ４はフリップフロップ形態とされ、リセット状態にあ
る。このため、ロウアドレスストローブ信号ＲＡＳのロ
ウレベルによって遅延回路ＤＬの出力信号Ｖａがロウレ
ベルになるまでの間すなわらロウアドレスストローブ信
号ＲＡＳの立ち下がりから遅延回路ＤＬの設定遅延時間
Ｔｄが経過するまでの間は、ＭＯＳＦＥＴＱ６及びＱ７
がともにオン状態であり、インバータ回路Ｎ１の出力信
号ｖｂは、ＭＯ５ＦＥＴＱＩを介して供給される電源電
圧ＶｃｃとＭＯＳＦＥＴＱ６及びＱ７を介して供給され
る回路の接地電位とにより、中間的なレベルとなる。な
お、ＭＯ３ＦＦ、ＴＱＩとＭＯＳＦＥＴＱ６及びＱ７は
、これらのＭＯＳＦＥＴがすべてオン状態であるとき、
インバータ回路Ｎｌの出力信号ｖｂのレベルをインバー
タ回路Ｎ４の論理“ｌ”のスレッシホルトレベルよりも
低い中間レベルＶｏにするコンダクタンス比となるよう
に、そのサイズ比が設計される。

次に、ロウアドレスストローブ信号ＲＡＳの立ち下がり
から遅延回路ＤＬの設定遅延時間７’ｄが経過すると、
遅延回路ＤＬの出力信号Ｖａがロウレベルとなるため、
ＭＯ５ＦＥＴＱ７がオフ状態となる。これにより、イン
バータ回路Ｎ１の出力信号ｖｂはＭＯ５ＦＥＴＱＩを介
して供給される電源電圧Ｖｃｃによってハイレベルとな
り、インバータ回路Ｎ４の論理“１”のスレッシホルト
レベルを超える。したがって、インパーク回路Ｎ４の出
力信号すなわち反転内部制御信号７丁τがロウレベルと
なる０反転内部制御信号ｒａｓがロウレベルとなること
で、タイミング制御回路ＴＣの図示されないタイミング
信号発生回路では各種のタイミング信号が形成され、ダ
イナミック型ＲＡＭは起動状態となる。また、反転内部
制御信号πτのロウレベルにより、レベル制御回路ＬＶ
のＭＯＳＦＥＴＱ６がオフ状態、ＭＯＳＦＥＴＱ３がオ
ン状態となり、インバータ回路Ｎ４とレベル制御回路Ｌ
Ｖはフリップフロップ形態とされ、セント状態とされる
。

一方、第２図の（ｂ）に示されるように、ロウアドレス
ストローブ信号ＲＡＳの制御信号線に遅延回路ＤＬＩ）
）設定遅延時間Ｔ　ｄより短い時間幅′ｒＳとされるロ
ウレベルのノイズが発生した場合、上記の（ａ）の場合
と同様に、インバータ回路Ｎ１　（７）ＭＵ　Ｓ　Ｉ・
’　Ｅ′ｒＱ　１がロウアドレスストローブ信号）くΔ
Ｓのロウレベルとなる時間’［’ｓだけオン状、籾とμ
る。これにより、インバータ回路Ｎｌの出力信号ｖｂは
、ロウアドレスストロ−１１３号ＲＡＳのロウレベルと
なる時間′１゛ｓたけ中間レヘルｖＯとなる。

次に、ロウアドレスストａ−ブ（ｉ号ｉ＜　Ａ　Ｓがロ
ウレベルになってから遅延回路１）Ｌの設定遅延時間′
１゛ｄを経過すると、Ｊ！！延回路ＬＪＬ、の出力信号
Ｖａがロウレベルとなる。これにより、レベル制御回路
ＬＶのＭ　ＯＳ　ト’　Ｅ　”ｒＱ　７がオフ状態とな
るが、設定遅延時間′１゛ｄを経過した後はすでにロウ
アドレスストローブ信号ＲＡ　Ｓがハイレー＼ルにもど
っているため、Ｍ　ＯＳ　ＦＥ、　ＴＱ　１はオフ状態
となり、Ｍ　ＯＳ　Ｆ’　Ｅ　’ｒＱ５がオフ状態とな
っている。したがって、インバータ回路Ｎｌの出力信号
ｖｂはロウレベルを持わｒし、インバータ回路Ｎ４の出
力信号すなわち反転内部制御信号「７丁はハイレベルの
ままとなる。つまり、ロウアドレスストローブ信号ＲＡ
Ｓの制御信号線に発生するロウレベルの微小ノイズは、
その時間幅Ｔｓが遅延回路ＤＬの設定遅延時間Ｔｄを超
えない限り、反転内部制御信号ｒａｓに影響を与えない
ものとなり、除去される結果となる。

以上の動作は、ロウアドレスストローブ信号πＡＳがロ
ウレベルとされるダイナミック型ＲＡＭの選択状態にお
いて、制’ａｎｔｓ号線に発生するハイレベルの微小ノ
イズについても同様な効果を得ることができる。すなわ
ち、インバータ回路ＮｌのＭＯ５ＦＥＴＱ５とレベル制
御回路ＬＶのＭＯ３Ｆ　Ｅ　Ｔ　Ｑ　２及びＱ３は、こ
れらのＭＯ５ＦＥ’ｌｌ）＜すべてオン状態になったと
きにおいて、インバータ回ｉＮ１の出力信号ｖｂのレベ
ルがインバータ回路Ｎ４の論理ａ０１のスレッシホルド
レベル以下とならないように、そのサイズ比等の定数が
設計される。したがって、上記の場合と同様に、ロウア
ドレスストローブ信号ＲＡＳがロウレベルとなるダイナ
ミック型ＲＡＭの選択状態において、制御信号線に発生
するハイレベルの微小ノイズは、その時間幅Ｔｓが遅延
回路ＤＬの設定遅延時間Ｔｄを超えない限り、反転内部
制御ｆδ号ｒａｓには影響を与えないものとなり、除去
される。

以上のように、この実施例のダイナミック型ＲＡＭのタ
イミング制御回路ＴＣには、ＣＭＯＳインバータ回路Ｎ
４とレベル制御回路ＬＶが設けられる。これらの回路は
、選択的にフリップフロップ形態とされ、ロウアドレス
ストローブ信号ＲＡＴ等の制御信号を受けるＣＭＯＳイ
ンバータ回路Ｎｌの出力信号と制御信号の遅延回路ＤＬ
による遅延信号がともに変化した時点でセット又はリセ
フトされる。また、ＣＭＯＳインバータ回路Ｎ１を構成
するＭＯＳＦＥＴとレベル制御回路ＬＶを構成するＭＯ
Ｓ　Ｆ　ＥＴのサイズ比を適当に設計することで、ノイ
ズ時間幅の判定を行うための論理回路を簡素化している
。このため、簡単な回路構成にもかかわらず、制御信号
線に発生するロウレベル又はハイレベルの微小ノイズを
除去し、ダイナミック型ＲＡＭ等の半導体集積回路装置
の誤動作を防止することができるものである。

以上の本実施例に示されるように、この発明をダイナミ
ック型ＲＡＭ等の半導体集積回路装置に通用した場合、
次のような効果が得られる。すなわち、 （１１外部から供給される制御信号に対応して設けられ
る入力回路を、制御信号を受ける第１のＣＭＯＳインバ
ータ回路と、この第１のＣＭＯＳインバータ回路の出力
信号を受ける第２のＣＭＯＳインバータ回路と、直列形
態に接続されるＰチャンネル型の第１及び第２のＭＯＳ
　Ｆ　ＥＴとＮチャンネル型の第３及び第４のＭＯＳＦ
ＥＴにより構成され第１及び第４のＭＯＳＦＥＴのゲー
トに制御信号の遅延信号を受け第２及び第３のＭＯＳ　
Ｆ　ＥＴのゲートに第２のＣＭＯＳインバータ回路の出
力信号を受けまたその出力端子が第２のＣＭＯＳインバ
ータ回路の入力端子に結合されるレベル制御回路により
構成し、第１及び第２のＭＯＳＦＥＴ又は第３及び第４
のＭ　ＯＳ　ＦＥ　Ｔが同時にオン状態であるときの第
１のＣＭＯＳインバータ回路のロウレベル又はハイレベ
ルの出力レベルが第２のＣＭＯＳインバータ回路の論理
“Ｏ”又は論理“１″のスレソシホルドレベルに達しな
いように第１のＣＭＯＳインバータ回路のＰチャンオル
ＭＯＳＦＥＴと第３及び第４のＭ　ＯＳ　Ｉ”　Ｅ　Ｔ
又は第１のＣＭＯＳインパーク回路のＮチャンネルＭＯ
ＳＦＥＴと第１及び第２のＭＯＳＦＥＴｒのサイズ比壱
設定することで、第１のＣＭ　ＯＳインバータ回路の出
力信号のレベルを制御信号が変化してからその遅延信号
が変化するまでの間中量的なレベルとし、制御信号線に
発生ずる遅延回路の遅延時間以内の微小ノイズを除去す
ることができるという効果が得られる。

（２）上記（１１項により、比較的簡単な回路を追加す
ることで、制御信号線に発生する微小ノイズ及び電源ノ
イズ等による誤動作を防止し、信頼性の向上を図ったダ
イナミック型ＲＡＭ等の半導体＝ａ回路装置を実現でき
るという効果が得られる。

以上本発明者によってなされた発明をに絶倒に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図のダイ
ナミック型ＲＡＭの制御信号用入力回路において、イン
バータ回路Ｎ１、Ｎ２及びＮ４！！は、他の内部制御信
号によるゲート制御を行うために、ナントゲート回路等
の論理回路に置き換えられるものであってもよい。

また、この１ｊ御信号用入力回路を構成するＭＯＳ１”
　Ｅ’ｌ’は、逆の導電型のＭ　ＯＳ　１”　Ｅ　Ｔに
より構成されるものであってもよい。この場合、ｉ　Ｉ
Ｊ端電圧極性を入れ換える必要がある。さらに、第１図
のＣＭＯＳインバータ回路Ｎ１及び遅延回路ＤＬと外部
端子ＲＡＳの間に複数のＣＭＯＳインバータ回路が設け
られるものであってもよいし、遅延回路ＤＬは特に複数
のインバータ回路を用いるものでなくてもよい、第３図
のダイナミック型ＲＡＮｌのメモリアレイＭ−ＡＲＹや
周辺回路の構成等は、種々の実施形態を採りつるもので
ある。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型ＲＡＭなど各
種の半導体記憶装置にも通用できる０本発明は、少なく
ともその動作が外部から供給される制御信号に従って制
御される半導体集積回路装置には通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、外部から供給される制御信号に対応して
設けられる入力回路を、制御信号を受ける第１のＣＭＯ
Ｓインバータ回路と、この第１のＣＭＯＳインパーク回
路の出カイ吉号を受ける第２のＣＭＯＳインバータ回路
と、直列形態に接続されるＰす中ンネル型の第１及び第
２のＭＯＳＦＥＴとＮチャンネル型の第３及び第４のＭ
ＯＳＦＥＴにより構成され第１及び第４のＭＯＳＦＥＴ
のゲートに制御信号の遅延信号を受け第２及び第３のＭ
　ＯＳ　Ｆ　Ｅ　’ｌ’のゲートに第２のＣＭＯＳイン
バータ回路の出力信号を受けるとともにその出力端子が
第２のＣＭＯＳインバータ回路の入力端子に結合される
レベル制御回路により構成し、第１及び第２のＭＯＳ　
Ｆ　ＥＴ又は第３及び第４のＭＯＳＦＥＴが同時にオン
状態であるときの第１のＣＭＯＳインバータ回路のロウ
レベル又はハイレベルの出力レベルを中間的なレベルと
なるように第１のＣＭＯＳインパーク回路の■）チャン
ネルＭＯ５ＦＥ’ｒ’と第３及び第４のＭ　ＯＳ　Ｆ　
ＩＥ　Ｔ又は第１のＣＭＯＳインバータ回路のＮチャン
ネルＭＯ５ＦＥＴと第１及び第２（８ＭＯＳＦＥＴ（Ｄ
サイズ比を設定することで、第１のＣＭＯＳインバータ
回路の出力信号のレベルを制御信号が変化してからその
遅延信号が変化するまでの間第２のＣＭＯＳインバータ
回路の論理スレッシホルトレベルに達しない中間的なレ
ベルとし、制御１ｇ号線に発生する制御信号の遅延時間
以内の微小なノイズを除去し、誤動作を防止したダイナ
ミック型ＲＡＭ等の半導体集積回路装置を実現できるも
のである。

【図面の簡単な説明】

第１図は、この発明が通用されたダ・ｆナミフク型ＲＡ
Ｍのタイミング制御回路の制御信号用入力回路の一実施
例を示す回路図、 第２図は、第１図の制御信号用入力回路の動作を説明す
るための夕・Ｃミング図、 第３図は、第１図の制御信号用入力回路を含むダイナミ
ック型ＲＡＭの一実施例を示すブロック図、 第４図は、従来のダイナミック型ＲＡＭのタイミング制
御回路の制御信号用入力回路を示す回路図である。 ＴＣ・・・タイミング制御回路、ＤＬ・・・遅延回路、
Ｎ　−１〜Ｎ７・・・ＣＭＯＳインバータ回路、ＬＶ・
・・レベル制御回路、Ｑｌ−Ｑ４・・・ＰチャンネルＭ
ＯＳＦＥＴ、Ｑ５〜Ｑ８・・・ＮチャンネルＭＯＳＦＥ
Ｔ。 Ｍ−ＡＲＹ・・・メモリアレ・イ、Ｃ５Ｗ・・・カラム
スイッチ、ＳＡ・・・センスアンプ、ＲＤＣＲ・・・ロ
ウアドレスデコーダ、ＣＤＣＲ・・・カラムアドレスデ
コーダ、ＡＤＢ・・・アドレスバッファ、ＭＡ・・・メ
インアンプ、ＤＯＢ・・・データ出カバソファ、ＤＩＢ
・・・データ人力バッファ・ 代理人弁理士　小川　勝馬！′　＼ ゛＼ 第１図 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、外部から供給される入力信号を受ける第１のＣＭＯ
   Ｓインバータ回路と、上記第１のＣＭＯＳインバータ回
   路の出力信号を受ける第２のＣＭＯＳインバータ回路と
   、第１の電源電圧と第２の電源電圧との間に直列形態に
   設けられる第１導電型の第１及び第２のＭＯＳＦＥＴと
   第２導電型の第３及び第４のＭＯＳＦＥＴにより構成さ
   れ上記第１及び第４の共通接続されたゲートに上記入力
   信号の遅延信号を受け上記第２及び第３のＭＯＳＦＥＴ
   の共通接続されたゲートに上記第２のＣＭＯＳインバー
   タ回路の出力信号を受けまたその出力端子とされる上記
   第２及び第３のＭＯＳＦＥＴの共通接続されたドレイン
   が上記第２のＣＭＯＳインバータ回路の入力端子に結合
   されるレベル制御回路を含む入力回路を具備し、上記レ
   ベル制御回路の第１及び第２のＭＯＳＦＥＴ又は第３及
   び第４のＭＯＳＦＥＴが同時にオン状態であるときの上
   記第１のＣＭＯＳインバータ回路のロウレベル又はハイ
   レベルの出力信号が上記第２のＣＭＯＳインバータ回路
   の論理“０”のスレッシホルドレベルよりも高く又は論
   理“１”のスレッシホルドレベルよりも低くされること
   を特徴とする半導体集積回路装置。 ２、上記第１の電源電圧は回路の動作電圧また上記第２
   の電源電圧は回路の接地電位であり、上記第１導電型の
   ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴまた上記第２
   導電型のＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであ
   り、上記レベル制御回路の第１及び第２のＭＯＳＦＥＴ
   又は第３及び第４のＭＯＳＦＥＴがオン状態であるとき
   の上記第１のＣＭＯＳインバータ回路のロウレベル又は
   ハイレベルの出力信号のレベルは、上記第１のＣＭＯＳ
   インバータ回路のＮチャンネルＭＯＳＦＥＴと上記第１
   及び第２のＭＯＳＦＥＴ又は上記第１のＣＭＯＳインバ
   ータ回路のＰチャンネルＭＯＳＦＥＴと上記第３及び第
   ４のＭＯＳＦＥＴのサイズ比によって設定されるもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、上記半導体集積回路装置はダイナミック型ＲＡＭで
   あり、上記外部から供給される制御信号は、ロウアドレ
   スストローブ信号及びカラムアドレスストローブ信号で
   あることを特徴とする特許請求の範囲第１項又は第２項
   記載の半導体集積回路装置。