JPH06338197A

JPH06338197A - アドレスデコーダ回路

Info

Publication number: JPH06338197A
Application number: JP23852593A
Authority: JP
Inventors: Hideki Arakawa; 秀貴荒川; Hiromi Nobukata; 浩美信方
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-03-31
Filing date: 1993-09-24
Publication date: 1994-12-06

Abstract

(57)【要約】【目的】高集積化を図れ、各種モードによる動作を実現
できるアドレスデコーダ回路を実現する。【構成】印加する電源電圧が任意の値に設定され、トラ
ンジスタＰＴ₁₁，ＮＴ₁₁などにより選択時の出力電圧を
切り替えて出力するアドレス選択回路１と、入力と出力
とが交差結合された一対のＣＭＯＳインバータからなる
レベル変換回路３ａと、アドレス選択回路１とレベル変
換回路３との間に設けられた１個のｎチャネルＭＯＳト
ランジスタＮＴ_21aから構成された転送ゲート２ａとを
設ける。これにより、回路面積の縮小化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、特に
電気的に書き換え可能な不揮発性メモリ、たとえばフラ
ッシュＥＥＰＲＯＭのロー（ＲＯＷ）デコーダとして適
用されるアドレスデコーダ回路に関するものである。

【０００２】

【従来の技術】スタックゲートセル型（フローティング
ゲート型）不揮発性メモリは、特開平１−１５８７７７
号公報にも紹介されているように、コントロールゲート
に正電圧を印加してフローティングゲートにエレクトロ
ンを注入することにより書き込みが行なわれ、その消去
はコントロールゲート、すなわち、ワード線に負電圧を
印加してフローティングゲートにホールを注入するとい
う方法で行われる場合が多い。

【０００３】スタックゲートセル型不揮発性メモリにお
いて、読み出しを行うときはセルのドレイン（ビット
線）に、たとえば１Ｖの電位を、ソース（コモン線）に
０Ｖの電位を与え、コントロールゲート（ワード線）に
Ｖ_CC、たとえば５Ｖの電位を与え、チャネル電流が流れ
るか否かによってデータが書き込まれているか否かを検
出する。すなわち、フローティングゲートへのエレクト
ロンの注入による書き込みがなされている場合には電流
が流れず、逆の場合には電流が流れるので、電流の有無
により書き込みの有無を検出できる。

【０００４】ところで、ワード線は、読み出し時におい
て選択した場合には読み出しのためＶ_CC（たとえば５
Ｖ）を与えなければならないが、非選択の場合には０Ｖ
にしなければならないことはいうまでもない。また、書
き込みのときは、ソース（コモン線）を０Ｖにし、ドレ
イン（ビット線）をたとえば５Ｖにし、コントロールゲ
ート、すなわち、ワード線に正の高い電圧Ｖ_PP（＋１０
〜１２Ｖ、たとえば１２Ｖ）を印加して相当に大きなチ
ャネル電流を流し、エレクトロンをドレイン側からトン
ネル効果によりフローティングゲートへ注入する。この
場合もワード線は非選択の場合には０Ｖにしなければな
らない読み出しの場合と全く同じである。

【０００５】消去する場合には、ドレイン（ビット線）
をオープンにし、ソース（コモン線）を５Ｖにし、フロ
ーティングゲート、すなわちワード線に負の高い電圧Ｖ
_BBたとえば−１０Ｖを印加してフローティンゲートに注
入されたエレクトロンをソースへ抜き取り、これにより
書き込まれたデータを消失させる。しかし、これはワー
ドが選択された場合であって、選択されないワードにつ
いてはワード線をＶ_CC（５Ｖ）にする。

【０００６】このように、スタックゲートセル型不揮発
性メモリにおいては、消去時には選択ワード線に高い負
電圧Ｖ_BB（たとえば−１０Ｖ）を印加し、読み出し、書
き込みモードのときには非選択ワード線に０Ｖを、選択
ワード線にＶ_CC（５Ｖ）あるいはＶ_PP（１２Ｖ）をかけ
るか、消去モードのときには非選択ワード線にＶ_CCを、
選択ワード線には負電圧Ｖ_BBを印加する必要がある。す
なわち、ワード線の論理レベルを読み出しおよび書き込
みモードと消去モードとで反転させる必要がある。この
ワード線の論理レベルは、アドレスデコーダ回路側で動
作モードに応じて所定のレベルに設定される。

【０００７】図１３は、スタックゲートセル型不揮発性
メモリに適用される従来のアドレスデコーダ回路を示す
回路図である。図１３において、１はアドレス選択回
路、２は転送ゲート、３はレベル変換回路、Ｖ_A，
Ｖ_B，Ｖ_C，Ｖ_PP，Ｖ_BBは電源電圧、Ｐ，Ｅは制御電
圧をそれぞれ示している。

【０００８】アドレス選択回路１は、ｐチャネルＭＯＳ
トランジスタＰＴ₁₁と直列に接続されたｎ個のｎチャネ
ルＭＯＳトランジスタＮＴ₁₁〜ＮＴ_1nとから構成されて
いる。ｐチャネルＭＯＳトランジスタＰＴ₁₁のソースは
電源電圧Ｖ_Aの供給ラインに接続され、ゲートは電源電
圧Ｖ_Bの入力ラインに接続され、ドレインはｎチャネル
ＭＯＳトランジスタＮＴ₁₁のドレインに接続されてい
る。また、直列接続されたｎチャネルＭＯＳトランジス
タＮＴ_1nのソースは電源電圧Ｖ_Cの供給ラインに接続さ
れ、各ｎチャネルＭＯＳトランジスタＮＴ₁₁〜ＮＴ _1nの
ゲートは図示しないプリデコーダからのアドレス信号Ａ
ＤＲの入力ラインに接続されている。このアドレス選択
回路１は、ｐチャネルＭＯＳトランジスタＰＴ₁₁のドレ
インとｎチャネルＭＯＳトランジスタのドレインとの接
続中点により出力ノードＮＤ ₁₁が構成され、ノードＮＤ
₁₁から動作モードに応じた値に設定される電源電圧
Ｖ _A，Ｖ_B，Ｖ_Cのレベルおよびアドレス信号ＡＤＲの
入力に応じたレベルの信号を出力する。

【０００９】転送ゲート２は、ｐチャネルＭＯＳトラン
ジスタＰＴ₂₁とｎチャネルＭＯＳトランジスタＮＴ₂₁と
が並列に接続されて構成されている。ｐチャネルＭＯＳ
トランジスタＰＴ₂₁のウェル（チャネル）は電源電圧Ｖ
_PPの供給ラインに接続され、ゲートは制御電圧Ｐの供給
ラインに接続されている。

【００１０】一方、ｎチャネルＭＯＳトランジスタＮＴ
₂₁は、図１４に示すように二重ウェル構造、すなわち、
ｐ型半導体基板４内にｎ型ウェル５が形成され、ｎ型ウ
ェル５内にｐ型ウェル６が形成され、ｐ型ウェル６にｎ
チャネルＭＯＳトランジスタが形成された構造を有す
る。このように二重ウェル構造を採用する理由は、負電
圧を扱う関係上ｎチャネルＭＯＳトランジスタＮＴ₂₁の
ｎ−型領域に負電圧が加わったときに、この領域と基板
４との間が順バイアスされてしまうことを避けるためで
ある。ｎチャネルＭＯＳトランジスタＮＴ₂₁のウェル６
は電源電圧Ｖ_BBの入力ラインに接続され、ゲートは消去
指令信号Ｅを反転した信号Ｅの入力ラインに接続され
ている。また、ＮＤ₂₁はアドレス選択回路１の出力ノー
ドＮＤ₁₁に接続された入力ノード、ＮＤ₂₂はレベル変換
回路３の入力ノードＮＤ₃₁に接続された出力ノードであ
る。

【００１１】レベル変換回路３は、ｐチャネルＭＯＳト
ランジスタＰＴ₃₁およびｎチャネルＭＯＳトランジスタ
ＮＴ₃₁のドレイン同士およびゲート同士を接続してなる
ＣＭＯＳインバータＩＮＶ₁と、ｐチャネルＭＯＳトラ
ンジスタＰＴ₃₂およびｎチャネルＭＯＳトランジスタＮ
Ｔ₃₂のドレイン同士およびゲート同士を接続してなるＣ
ＭＯＳインバータＩＮＶ₂とを主構成要素とし、インバ
ータＩＮＶ₁におけるドレイン同士の接続中点（入力ノ
ードＮＤ₃₁）とインバータＩＮＶ₂におけるゲート同士
の接続中点とが接続され、インバータＩＮＶ₁における
ゲート同士の接続中点とインバータＩＮＶ₂におけるド
レイン同士（出力ノードＮＤ₃₂）の接続中点とが接続さ
れて構成されている。

【００１２】ｐチャネルＭＯＳトランジスタＰＴ₃₁，Ｐ
Ｔ₃₂のソースは電源電圧Ｖ_PPの入力ラインに接続され、
ｎチャネルＭＯＳトランジスタＮＴ₃₁，ＮＴ₃₂のソース
は電源電圧Ｖ_BBの入力ラインに接続されている。ｎチャ
ネルＭＯＳトランジスタＮＴ₃₁，ＮＴ₃₂は、転送ゲート
２のｎチャネルＭＯＳトランジスタＮＴ₂₁と同様に、二
重ウェル構造を有する。また、インバータＩＮＶ₂を構
成するｐチャネルＭＯＳトランジスタＰＴ₃₂およびｎチ
ャネルＭＯＳトランジスタＮＴ₃₂は、両者のドレイン同
士の接続中点が出力ノードＮＤ₃₂としてワード線ＷＬに
接続され、インバータＩＮＶ₂はワード線ＷＬ駆動用イ
ンバータとして機能する。そのため、ｐチャネルＭＯＳ
トランジスタＰＴ₃₂およびｎチャネルＭＯＳトランジス
タＮＴ₃₂のサイズは、他のＭＯＳトランジスタより大き
く設定されている。

【００１３】次に、上記構成による動作を図１５を参照
しながら説明する。読み出しおよび書き込みのときは、
電源電圧Ｖ_Aが５Ｖに、電源電圧Ｖ_Bが０〜２Ｖに、電
源電圧Ｖ_Cが０Ｖに設定される。ここで、アドレス信号
ＡＤＲにより当該ワード線ＷＬが選択された場合には、
アドレス選択回路１の出力ノードＮＤ₁₁から出力される
信号レベルは「ロー」になり、非選択の場合には「ハ
イ」になる。

【００１４】これに対して、消去モードのときは、電源
電圧Ｖ_Aが０Ｖに、電源電圧Ｖ_Bが０〜−２Ｖに、電源
電圧Ｖ_Cが５Ｖ（Ｖ_CC）に設定される。この場合は、ワ
ード線ＷＬが選択された場合には、出力ノードＮＤ₁₁か
ら出力される信号レベルは「ハイ」になり、非選択の場
合には「ロー」になる。このように、読み出し／書き込
みと、消去とで電源電圧の極性を逆転させるので、論理
の逆転ができる。

【００１５】アドレス選択回路１の出力信号は転送ゲー
ト２を介してレベル変換回路３に伝送される。読み出し
／書き込みのときは、電源電圧Ｖ_BBが０Ｖに設定され、
電源電圧Ｖ_PPが５Ｖ■（読み出し）あるいは１２Ｖ（書
き込み）に設定される。したがって、非選択のときは、
５Ｖの入力電圧がレベル変換回路３によって反転されて
ワード線ＷＬに伝達され、ワード線ＷＬのレベルは「ロ
ー」（＝０Ｖ）になる。逆に、選択のときは、電源電圧
Ｖ_PPレベルがワード線ＷＬに出力される。すなわち、ワ
ード線ＷＬは読み出しのときには５Ｖ、書き込みのとき
には１２Ｖとなる。このようにして、アドレス選択回路
１からの０Ｖ／５Ｖの信号が、レベル変換回路３におい
て５〜１２Ｖ／０Ｖにレベル変換されてワード線ＷＬに
出力される。

【００１６】また、消去のときには、電源電圧Ｖ_PPが５
Ｖに設定され、電源電圧Ｖ_BBが−１０Ｖという負電圧に
設定される。消去の場合、非選択のときには、アドレス
選択回路１の出力ノードＮＤ₁₁から出力される信号レベ
ルは「ロー」、すなわち０Ｖになり、５ＶのＶ_PPがレベ
ル変換回路３からワード線ＷＬへ出力される。すなわ
ち、消去モードの下では非選択ワード線は＋５Ｖにな
る。

【００１７】一方、消去の場合における選択のときに
は、アドレス選択回路１の出力ノードＮＤ₁₁から出力さ
れる信号レベルは「ハイ」、すなわち５Ｖになり、レベ
ル変換回路３によって現在−１０ＶにあるＶ_BBがワード
線ＷＬへ出力される。すなわち、消去モードの下では、
選択ワード線は負の高い電圧−１０Ｖになる。

【００１８】また、転送ゲート２は、出力ノードＮＤ₂₂
の１２Ｖあるいは−１０Ｖの電位が入力ノードＮＤ₂₁側
に漏れないようにするために設けられている。たとえ
ば、書き込み時には、出力ノードＮＤ₂₂が１２Ｖになり
うるが、この時ｐチャネルＭＯＳトランジスタＰＴ₂₁の
ゲートには、図１５に示すように、１２Ｖが印加され、
その結果、ｐチャネルＭＯＳトランジスタＰＴ₂₁はオフ
状態となる。一方、ｎチャネルＭＯＳトランジスタＮＴ
₂₁は、書き込み時には５Ｖの消去指令信号Ｅの反転信号
Ｅ（０Ｖ）をゲートに受け、オンしても、ノードＮＤ
₂₁はそのゲートに受ける５Ｖよりも高くはなり得ない。
したがって、正の高い電圧１２ＶがノードＮＤ₂₂からＮ
Ｄ₂₁側へ侵入することはない。

【００１９】次に、消去時には、ノードＮＤ₂₂が−１０
Ｖになる場合があるが、まず、ｎチャネルＭＯＳトラン
ジスタＮＴ₂₁は、消去時にはゲートにチャネルと同じ１
０Ｖを受けるのでオフ状態となる。したがって、ｎチャ
ネルＭＯＳトランジスタＮＴ₂₁を通して負の絶対値の高
い電圧−１０ＶがノードＮＤ₂₁側へ侵入することはな
い。また、ｐチャネルＭＯＳトランジスタＰＴ₂₁は、消
去時には、ゲートに０Ｖを受けオン状態となるが、ノー
ドＮＤ₂₁側はその０Ｖよりも低い電圧にはならない。し
たがって、やはり負電位がノードＮＤ₂₂からノードＮＤ
₂₁へ伝わるおそれはない。

【００２０】以上のように、図１３のアドレスデコーダ
回路は、ワード線ＷＬをレベル変換回路によって直接駆
動しており、ワード信号の伝送速度を低下させることが
なく、モードによってレベルの異なる電圧をワード線Ｗ
Ｌへ高速に供給できる。

【００２１】

【発明が解決しようとする課題】しかしながら、上述し
たアドレスデコーダ回路では、転送ゲートにｐチャネル
ＭＯＳトランジスタＰＴ₂₁とｎチャネルＭＯＳトランジ
スタＮＴ₂₁との２つのＭＯＳトランジスタにより構成さ
れているため、回路面積の増大を招き、特にｐチャネル
ＭＯＳトランジスタＰＴ₂₁の存在による影響は大きい。

【００２２】また、電源電圧Ｖ_PPは、消去確認(Erase V
erify)やＶth読み出しモードを考えると、１Ｖ〜１２Ｖ
と変化できることが望ましいが、上述した回路は対応し
ていない。

【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、高集積化を図れ、各種モードに
よる動作を実現できるアドレスデコーダ回路を提供する
ことにある。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、印加する電源電圧が任意の値に設定さ
れ、トランジスタにより選択時の出力電圧を切り替えて
出力するアドレス選択回路と、入力と出力とが交差結合
された一対のＣＭＯＳインバータからなるレベル変換回
路と、上記アドレス選択回路とレベル変換回路との間に
設けられた１個のトランジスタからなる転送ゲートとを
有するようにした。

【００２５】本発明では、上記転送ゲートのトランジス
タはｎチャネルＭＯＳトランジスタから構成されてい
る。

【００２６】本発明では、上記レベル変換回路からワー
ド線に印加されるワード線印加用電圧が電源電圧より大
きい場合は電源電圧を、小さい場合にはワード線印加用
電圧を発生して転送ゲートのトランジスタのゲートに出
力する回路を有するようにした。

【００２７】本発明では、上記レベル変換回路からワー
ド線に印加されるワード線印加用電圧が第１の電源電圧
より大きい場合は第１の電源電圧を、小さい場合にはワ
ード線印加用電圧を発生し、所定の動作信号に応じて、
発生した第１の電源電圧およびワード線印加用電圧また
は第３の電源電圧を上記転送ゲートのトランジスタのゲ
ートに出力する回路を有するようにした。

【００２８】本発明では、信号の入力レベルに応じて複
数レベルの制御電圧を発生可能で、所定の動作信号を入
力すると、上記アドレス選択回路のトランジスタのしき
い値電圧を相殺するレベルの制御電圧を発生し、当該ト
ランジスタのゲートに供給する回路を有するようにし
た。

【００２９】本発明では、上記レベル変換回路の一対の
ＣＭＯＳトランジスタのうち上記転送ゲートの出力と接
続されたＣＭＯＳトランジスタにおけるドレイン同士の
接続中点と各ドレイン間に外部信号によりオン／オフ可
能なトランジスタがそれぞれ接続された。

【００３０】本発明では、２つの転送ゲートが、アドレ
ス選択回路の出力に対して並列に接続され、一方の転送
ゲートの出力はレベル変換回路の一方のＣＭＯＳインバ
ータの出力および他方のＣＭＯＳインバータの入力に接
続され、他方の転送ゲートの出力は一方のＣＭＯＳイン
バータの入力および他方のＣＭＯＳインバータの出力に
接続された

【００３１】

【作用】本発明によれば、アドレス選択回路が印加する
電源電圧が変化され、これがトランジスタの切り替えに
より適宜選択されて、出力される。出力電圧は、１個の
トランジスタからなる転送ゲートを介して、レベル変換
回路に入力され、選択、非選択並びに動作モードに応じ
たレベルの電圧に変換されてワード線に出力される。

【００３２】本発明によれば、レベル変換回路からワー
ド線に印加されるワード線印加用電圧が電源電圧より大
きい場合は電源電圧が発生され、小さい場合にはワード
線印加用電圧が発生される。そして、発生電圧により転
送ゲートのゲート電圧が制御される。

【００３３】また、本発明によれば、所定の動作信号に
応じて、発生した第１の電源電圧およびワード線印加用
電圧か、第３の電源電圧かが選択され、転送ゲートのト
ランジスタのゲートに出力される。

【００３４】本発明によれば、所定の動作信号、たとえ
ば消去信号を入力すると、アドレス選択回路のトランジ
スタのしきい値電圧を相殺するレベルの制御電圧が発生
され、トランジスタのゲートに供給される。これによ
り、アドレス選択回路の出力ノードは、トランジスタの
しきい値電圧部の電圧降下を受けることなく、所定のレ
ベルに保持される。

【００３５】本発明によれば、レベル変換回路に挿入さ
れたトランジスタが、外部信号により動作状態に応じて
オン／オフされる。

【００３６】本発明によれば、２つの転送ゲートが相補
的にオン／オフされてアドレス選択回路の出力が制御さ
れる。

【００３７】

【実施例１】図１は、本発明に係るアドレスデコーダ回
路の第１の実施例を示す回路図であって、従来例を示す
図１３と同一構成部分は同一符号をもって表す。すなわ
ち、１はアドレス選択回路、２ａは転送ゲート、３はレ
ベル変換回路、１１は第１の電圧切替回路、１２は第２
の電圧切替回路、Ｖ_A，Ｖ_C，Ｖ_PP，Ｖ _BBは電源電圧、
Ｖ_GE，Ｖ_TEは制御電圧をそれぞれ示している。

【００３８】転送ゲート２ａは、１個のｎチャネルＭＯ
ＳトランジスタＮＴ_21aにより構成され、入力ノードＮ
Ｄ_21aはアドレス選択回路１の出力ノードＮＤ₁₁に接続
され、出力ノードＮＤ_22aはレベル変換回路３の入力ノ
ードＮＤ₃₁に接続されている。ｎチャネルＭＯＳトラン
ジスタＮＴ_21aのゲートは、第２の電圧切替回路１２の
制御電圧Ｖ_TEの出力ラインに接続され、制御電圧Ｖ_TEに
よりゲート電圧が制御される。

【００３９】第１の電圧切替回路１１は、動作信号、た
とえば消去信号Ｅの入力レベルに応じて「０Ｖ」または
「−１Ｖ」の制御電圧を発生し、すなわち消去動作であ
るか否かに応じて「０Ｖ」および「−１Ｖ」のうちのい
ずれかの電圧に切り替えて制御電圧Ｖ_GEとしてアドレス
選択回路１のｐチャネルＭＯＳトランジスタＰＴ₁₁のゲ
ートに出力する。

【００４０】図２は、第１の電圧切替回路１１の構成例
を示すブロック図である。図２ににおいて、ＩＶ₁₁₁，
ＩＶ₁₁₂はインバータ、ＮＴ₁₁₁，ＮＴ₁₁₂はｎチャネ
ルＭＯＳトランジスタ、１１１はＶ_CC／Ｖ_EEレベル変換
回路をそれぞれ示している。

【００４１】インバータＩＶ₁₁₁の入力は消去信号Ｅの
入力ラインに接続され、出力はインバータＩＶ₁₁₂の入
力およびｎチャネルＭＯＳトランジスタＮＴ₁₁₁のゲー
トに接続されている。インバータＩＶ₁₁₂の出力はレベ
ル変換回路１１１の入力に接続され、レベル変換回路１
１１の出力はｎチャネルＭＯＳトランジスタＮＴ₁₁₂の
ゲートに接続されている。レベル変換回路１１１は、入
力信号レベルがローレベルの場合には、ローレベル、す
なわちＶ_EE≒−１０Ｖの信号を出力し、入力信号がハイ
レベルの場合にはハイレベル、すなわちＶ_CCレベルの信
号を出力する。

【００４２】また、ｎチャネルＭＯＳトランジスタＮＴ
₁₁₁のドレインは接地され、ソースは基板ウェルに接続
されているとともに、ｎチャネルＭＯＳトランジスタＮ
Ｔ₁₁ ₂のドレインに接続されている。ｎチャネルＭＯＳ
トランジスタＮＴ₁₁₂のソースは電源電圧Ｖ_EEに接続さ
れている。ｎチャネルＭＯＳトランジスタＮＴ₁₁₁のサ
イズはｎチャネルＭＯＳトランジスタＮＴ₁₁₂のサイズ
より大きく設定されている。具体的には、ｎチャネルＭ
ＯＳトランジスタＮＴ₁₁₁の抵抗が小さく設定され、ｎ
チャネルＭＯＳトランジスタＮＴ₁₁₂の抵抗がｎチャネ
ルＭＯＳトランジスタＮＴ₁₁₁の抵抗より大きく設定さ
れており、ｎチャネルＭＯＳトランジスタＮＴ₁₁₁のし
きい値電圧Ｖthは約０．７〜０．９Ｖとなる。また、ｎ
チャネルＭＯＳトランジスタＮＴ₁₁₁のソースとｎチャ
ネルＭＯＳトランジスタＮＴ₁₁₂のドレインとの接続中
点により制御電圧Ｖ_GEの出力端Ｔ₁₁₁が構成されてい
る。

【００４３】図２の回路において、消去信号Ｅがローレ
ベル（非消去モード）の場合には、レベル変換回路１１
１にはローレベルの信号が入力されることから、レベル
変換回路１１１からはローレベル（Ｖ_EEレベル）の信号
が出力され、ｎチャネルＭＯＳトランジスタＮＴ₁₁₂の
ゲートに入力される。その結果、ｎチャネルＭＯＳトラ
ンジスタＮＴ₁₁₂はオフ状態となる。一方、ｎチャネル
ＭＯＳトランジスタＮＴ₁₁₁のゲートには、ローレベル
の消去信号ＥがインバータＩＶ₁₁₁で反転されてＶ_CCレ
ベルの信号として入力される。その結果、ｎチャネルＭ
ＯＳトランジスタＮＴ₁₁₁はオン状態となる。したがっ
て、出力端Ｔ₁₁₁のレベルは接地レベル（０Ｖ）とな
り、制御電圧Ｖ _GEは０Ｖで出力される。

【００４４】これに対して、消去信号Ｅがハイレベル
（消去モード）の場合には、レベル変換回路１１１には
ハイレベルの信号が入力されることから、レベル変換回
路１１１からはハイレベル（Ｖ_CCレベル）の信号が出力
され、ｎチャネルＭＯＳトランジスタＮＴ₁₁₂のゲート
に入力される。その結果、ｎチャネルＭＯＳトランジス
タＮＴ₁₁₂はオン状態となる。一方、ｎチャネルＭＯＳ
トランジスタＮＴ₁₁₁のゲートには、ハイレベルの消去
信号ＥがインバータＩＶ₁₁₁で反転されたローレベルの
信号が入力される。その結果、ｎチャネルＭＯＳトラン
ジスタＮＴ₁₁₁はオフ状態となる。したがって、出力端
Ｔ₁₁₁のレベルはＶ_EEレベルまで降下しようとするが、
出力端Ｔ₁₁₁のレベルがｎチャネルＭＯＳトランジスタ
ＮＴ₁₁₁のゲートレベル、すなわち０Ｖよりしきい値電
圧Ｖth分下がると、ｎチャネルＭＯＳトランジスタＮＴ
₁₁₁がオン状態となり、出力端Ｔ₁₁₁のレベルがそれ以
上降下することが抑止される。これは、ｎチャネルＭＯ
ＳトランジスタＮＴ₁₁₁のサイズがｎチャネルＭＯＳト
ランジスタＮＴ₁₁₂より大きく設定されていることによ
るものであり、出力端Ｔ₁₁₁を約−１Ｖ（≒Ｖth）のレ
ベルに設定できる。これにより、制御電圧Ｖ_GEは約−１
Ｖで出力される。

【００４５】しかし、図２の回路では、出力端Ｔ₁₁₁の
駆動能力を大きくしようとすると、ｎチャネルＭＯＳト
ランジスタＮＴ₁₁₁，ＮＴ₁₁₂のいわゆる貫通電流が大
きくなってしまう。図３は、これを改善するために構成
した第１の電圧切替回路１１の他の構成例を示すブロッ
クで、３．５Ｖ／−２Ｖの出力に拡大し、一段のバッフ
ァを介することで、上述の問題の解決を図っている。図
３において、ＮＴ₁₁₃〜ＮＴ₁₁₆はｎチャネルＭＯＳト
ランジスタ、ＰＴ₁₁1 はｐチャネルＭＯＳトランジスタ
をそれぞれ示している。

【００４６】ｎチャネルＭＯＳトランジスタＮＴ₁₁₃の
ドレインは電源電圧Ｖ_CCに接続され、ソースは基板ウェ
ルに接続されているとともに、ｎチャネルＭＯＳトラン
ジスタＮＴ₁₁₄のドレインに接続され、ゲートはインバ
ータＩＶ₁₁₁の出力に接続されている。ｎチャネルＭＯ
ＳトランジスタＮＴ₁₁₄はドレインとゲートが接続され
た、いわゆるダイオード接続され、ソースは基板ウェル
に接続されているとともに、ｎチャネルＭＯＳトランジ
スタＮＴ₁₁₅のドレイン、ｎチャネルＭＯＳトランジス
タＮＴ₁₁₆およびｐチャネルＭＯＳトランジスタＰＴ
₁₁₁のゲートに接続されている。ｎチャネルＭＯＳトラ
ンジスタＮＴ₁₁₅のソースは電源電圧Ｖ_EEに接続され、
ゲートはレベル変換回路１１１の出力に接続されてい
る。また、ｎチャネルＭＯＳトランジスタ₁₁₄のソース
とｎチャネルＭＯＳトランジスタＮＴ₁₁₅のドレインと
の接続中点によりノードＮＤ₁₁₁が構成されている。

【００４７】ｎチャネルＭＯＳトランジスタＮＴ₁₁₆の
ドレインは接地され、ソースは基板ウェルに接続されて
いるとともに、ｐチャネルＭＯＳトランジスタＰＴ₁₁₁
のドレインに接続されている。ｐチャネルＭＯＳトラン
ジスタＰＴ₁₁₁₁のソースは電源電圧Ｖ_EEに接続され、基
板ウェルは電源電圧Ｖ_CCに接続されている。また、ｎチ
ャネルＭＯＳトランジスタＮＴ₁₁₆のソースとｐチャネ
ルＭＯＳトランジスタＰＴ₁₁₁のドレインとの接続中点
により制御電圧Ｖ_GEの出力端Ｔ₁₁₂が構成されている。

【００４８】図３の回路において、消去信号Ｅがローレ
ベル（非消去モード）の場合には、レベル変換回路１１
１にはローレベルの信号が入力されることから、レベル
変換回路１１１からはローレベル（Ｖ_EEレベル）の信号
が出力され、ｎチャネルＭＯＳトランジスタＮＴ₁₁₅の
ゲートに入力される。その結果、ｎチャネルＭＯＳトラ
ンジスタＮＴ₁₁₅はオフ状態となる。一方、ｎチャネル
ＭＯＳトランジスタＮＴ₁₁₃のゲートには、ローレベル
の消去信号ＥがインバータＩＶ₁₁₁で反転されてＶ_CCレ
ベルの信号として入力される。その結果、ｎチャネルＭ
ＯＳトランジスタＮＴ₁₁₃はオン状態となる。したがっ
て、ノードＮＤ₁₁₁のレベルは（Ｖ_CC−２Ｖth）とな
り、ｎチャネルＭＯＳトランジスタＮＴ₁₁₆およびｐチ
ャネルＭＯＳトランジスタＰＴ₁₁₁のゲートに供給され
る。このとき、ｎチャネルＭＯＳトランジスタＮＴ₁₁₆
がオン状態となり、ｐチャネルＭＯＳトランジスタＰＴ
₁₁₁はオフ状態となる。したがって、出力端Ｔ₁₁₂のレ
ベルは接地レベル（０Ｖ）となり、制御電圧Ｖ _GEは０Ｖ
で出力される。

【００４９】これに対して、消去信号Ｅがハイレベル
（消去モード）の場合には、レベル変換回路１１１には
ハイレベルの信号が入力されることから、レベル変換回
路１１１からはハイレベル（Ｖ_CCレベル）の信号が出力
され、ｎチャネルＭＯＳトランジスタＮＴ₁₁₅のゲート
に入力される。その結果、ｎチャネルＭＯＳトランジス
タＮＴ₁₁₅はオン状態となる。一方、ｎチャネルＭＯＳ
トランジスタＮＴ₁₁₃のゲートには、ハイレベルの消去
信号ＥがインバータＩＶ₁₁₁で反転されたローレベルの
信号が入力される。その結果、ｎチャネルＭＯＳトラン
ジスタＮＴ₁₁₃はオフ状態となる。したがって、ノード
ＮＤ₁₁₁のレベルはＶ_EEレベルまで降下しようとする
が、ノードＮＤ₁₁₁のレベルがｎチャネルＭＯＳトラン
ジスタＮＴ₁₁₃，ＮＴ₁₁₄のゲートレベル、すなわち０
Ｖより電圧２Ｖth分下がると、ｎチャネルＭＯＳトラン
ジスタＮＴ₁₁₃がオン状態となり、ノードＮＤ₁₁₁のレ
ベルがそれ以上降下することが抑止される。これによ
り、ノードＮＤ₁₁₁のレベルは−２Ｖthとなり、ｎチャ
ネルＭＯＳトランジスタＮＴ₁₁₆およびｐチャネルＭＯ
ＳトランジスタＰＴ₁₁₁のゲートに供給される。このと
き、ｎチャネルＭＯＳトランジスタＮＴ₁₁₆がオフ状態
となり、ｐチャネルＭＯＳトランジスタＰＴ₁₁₁はオン
状態となる。ここで、ｐチャネルＭＯＳトランジスタＰ
Ｔ₁₁₁のソースに−１０Ｖ、ゲートに−２Ｖ、基板に５
Ｖの電圧が供給されていることから、ドレイン電圧Ｖ_D
はｐチャネルＭＯＳトランジスタＰＴ₁₁₁のしきい値電
圧Ｖthを−２Ｖthから減じた−Ｖth≒−１Ｖとなる。す
なわち、出力端Ｔ₁₁₂のレベルが約−１Ｖとなり、制御
電圧Ｖ_GEは約−１Ｖで出力される。

【００５０】図４は、図３の回路のレベル変換回路を具
体的な回路で示した回路図である。本回路では、ｎチャ
ネルＭＯＳトランジスタＮＴ₁₁₅のソースと電源電圧Ｖ
_EEとの間に電流制御用のｎチャネルＭＯＳトランジスタ
ＮＴ₁₁₇が挿入され接続されている。このｎチャネルＭ
ＯＳトランジスタＮＴ₁₁₇のゲートは接地されている。

【００５１】また、ｎチャネルＭＯＳトランジスタＮＴ
₁₁₈，ＮＴ₁₁₉およびｐチャネルＭＯＳトランジスタＰ
Ｔ₁₁₂〜ＰＴ₁₁₄により、インバータＩＶ₁₁₁の出力信
号レベルを反転させ、インバータＩＶ₁₁₁の出力信号レ
ベルがＶ_CCレベルのときは電源電圧Ｖ_EEレベルで、イン
バータＩＶ₁₁₁の出力信号レベルが０Ｖレベルのときは
Ｖ_CCレベルでｎチャネルＭＯＳトランジスタＮＴ₁₁₅の
ベースに供給する。

【００５２】ｐチャネルＭＯＳトランジスタＰＴ₁₁₂の
ソースはインバータＩＶ₁₁₁の出力に接続され、ゲート
は接地され、ドレインはｐチャネルＭＯＳトランジスタ
ＰＴ ₁₁₂のソースに接続され、基板ウェルは電源電圧Ｖ
_CCの供給ラインに接続されている。ｐチャネルＭＯＳト
ランジスタＮＴ₁₁₃のゲートは電源電圧Ｖ_EEに接続さ
れ、ドレインはｐチャネルＭＯＳトランジスタＰＴ₁₁₄
およびｎチャネルＭＯＳトランジスタＮＴ₁₁₈のゲート
に接続されるとともに、ｎチャネルＭＯＳトランジスタ
ＮＴ₁₁₉のドレインに接続され、基板ウェルは電源電圧
Ｖ_CCに接続されている。ｐチャネルＭＯＳトランジスタ
ＰＴ₁₁₄のソースは電源電圧Ｖ_CCおよび基板ウェルに接
続され、ドレインはｎチャネルＭＯＳトランジスタＮＴ
₁₁₈のドレインに接続されている。ｐチャネルＭＯＳト
ランジスタＰＴ₁₁₄のドレインとｎチャネルＭＯＳトラ
ンジスタＮＴ₁₁₈のドレインとの接続中点によりレベル
変換回路１１１の出力ノードＮＤ₁₁₂が構成され、この
出力ノードＮＤ₁₁₂がｎチャネルＭＯＳトランジスタＮ
Ｔ₁₁₅のゲートに接続されている。ｎチャネルＭＯＳト
ランジスタＮＴ₁₁₉のソースは電源電圧Ｖ_EEおよび基板
ウェルに接続され、ゲートはノードＮＤ₁₁₂とｎチャネ
ルＭＯＳトランジスタＮＴ ₁₁₅のゲートとの接続中点に
接続されている。

【００５３】このような構成において、非消去モードで
は、インバータＩＶ₁₁₁の出力信号レベルがＶ_CCレベル
となり，ｐチャネルＭＯＳトランジスタＰＴ₁₁₂，ＰＴ
₁₁₃を介してｐチャネルＭＯＳトランジスタＰＴ₁₁₄お
よびｎチャネルＭＯＳトランジスタＮＴ₁₁₈のゲートに
供給される。その結果、ｐチャネルＭＯＳトランジスタ
ＰＴ₁₁₄がオフ状態、ｎチャネルＭＯＳトランジスタＮ
Ｔ₁₁₈がオン状態となり、ノードＮＤ₁₁₂のレベルは電
源電圧Ｖ_EEレベルまで降下し、ｎチャネルＭＯＳトラン
ジスタＮＴ₁₁₅およびＮＴ₁₁ ₉のゲートに供給される。
これにより、ｎチャネルＭＯＳトランジスタＮＴ₁₁₅お
よびＮＴ₁₁₉はオフ状態となる。

【００５４】これに対して、消去モードでは、インバー
タＩＶ₁₁₁の出力信号レベルが０Ｖレベルとなり，ｐチ
ャネルＭＯＳトランジスタＰＴ₁₁₂，ＰＴ₁₁₃を介して
ｐチャネルＭＯＳトランジスタＰＴ₁₁₄およびｎチャネ
ルＭＯＳトランジスタＮＴ₁₁ ₈のゲートに供給される。
その結果、ｐチャネルＭＯＳトランジスタＰＴ₁₁₄がオ
ン状態、ｎチャネルＭＯＳトランジスタＮＴ₁₁₈がオフ
状態となり、ノードＮＤ₁₁₂のレベルは電源電圧Ｖ_CCレ
ベルまで上昇し、ｎチャネルＭＯＳトランジスタＮＴ
₁₁₅およびＮＴ₁₁ ₉のゲートに供給される。これによ
り、ｎチャネルＭＯＳトランジスタＮＴ₁₁₅およびＮＴ
₁₁₉はオン状態となる。ｎチャネルＭＯＳトランジスタ
ＮＴ₁₁₉がオン状態となると、ｐチャネルＭＯＳトラン
ジスタＰＴ₁₁₄のゲートレベルが電源電圧Ｖ_EEレベルに
保持されるため、ノードＮＤ₁₁₂のレベルがＶ_CCレベル
に安定に保持される。

【００５５】第２の電圧切替回路１２は、チップの動作
状態に応じて、ワード線ＷＬ印加用電源電圧Ｖpxが電源
電圧Ｖ_CCより大きい場合には電源電圧Ｖ_CCを選択し小さ
い場合には電源電圧Ｖpxを選択して信号ＩＶpxを発生す
る電圧切替部と、動作信号、たとえば書き込み信号Ｗお
よび消去信号Ｅの入力レベルに応じて電圧切替部１２１
による信号ＩＶpxまたは電源電圧Ｖ_BBの制御電圧Ｖ_TEを
発生し、すなわち書き込みおよび消去動作であるか否か
に応じて「ＩＶpx」および「Ｖ_BB」のうちのいずれかの
電圧に切り替えて制御電圧Ｖ_GEとして転送ゲート２ａの
ｎチャネルＭＯＳトランジスタＮＴ_21aのゲートに出力
する制御電圧切替部とから構成されている。

【００５６】図５は、第２の電圧切替回路１２の構成例
を示すブロック図である。図５において、１２１は電源
電圧切替部、１２２は制御電圧切替部をそれぞれ示して
いる。

【００５７】電源電圧切替部１２１は、インバータＩＶ
₁₂₁₁，ＩＶ₁₂₁₂、ｎチャネルＭＯＳトランジスタＮＴ
₁₂₁₁，ＮＴ₁₂₁₂，ＮＴ₁₂₁₃およびＶ_CC／Ｖ_PPレベル変換
回路１２１１により構成されている。

【００５８】インバータＩＶ₁₂₁₁ の入力は信号Ｇの入
力ラインに接続され、出力はインバータＩＶ₁₂₁₂の入力
およびｎチャネルＭＯＳトランジスタＮＴ₁₂₁₃のゲート
に接続されている。インバータＩＶ₁₂₁₂の出力はレベル
変換回路１２１１の入力に接続され、レベル変換回路１
１１の出力はｎチャネルＭＯＳトランジスタＮＴ₁₂₁₁の
ゲートおよびドレイン、並びにｎチャネルＭＯＳトラン
ジスタＮＴ₁₂₁₂のゲートに接続されている。レベル変換
回路１２１１は、入力信号レベルがローレベルの場合に
は、ローレベル、すなわち接地レベル０Ｖの信号を出力
し、入力信号がハイレベルの場合にはハイレベル、すな
わちＶ_PPレベルの信号を出力する。

【００５９】また、ｎチャネルＭＯＳトランジスタＮＴ
₁₂₁₁のソースは電源電圧Ｖ_CCの入力ラインに接続されて
いる。上述したように、ｎチャネルＭＯＳトランジスタ
ＮＴ ₁₂₁₁のドレインとゲートとが接続されているため、
レベル変換回路１２１１の出力がハイレベルの場合に
は、ドレインがノードＮＤ₁₂₁₁のレベル（Ｖcc＋Ｖth）
となる。ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₂のソー
スは電源電圧Ｖpxの入力ラインに接続され、ドレインは
ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₃のドレインに接
続され、ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₃のソー
スは電源電圧Ｖ_CCの入力ラインに接続されている。ま
た、ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₂のドレイン
とｎチャネルＭＯＳトランジスタＮＴ₁₂₁₃のドレインと
の接続中点により電圧切替部１２１の信号ＩＶpxの出力
端Ｔ₁₂₁が構成されている。

【００６０】電源電圧切替部１２１において、信号Ｇが
ローレベル（非動作状態）の場合には、レベル変換回路
１２１１にはローレベルの信号が入力されることから、
レベル変換回路１２１１からはローレベル（０Ｖ）の信
号が出力され、ｎチャネルＭＯＳトランジスタＮ
Ｔ₁₂₁₁，ＮＴ₁₂₁₂のゲートに入力される。その結果、ｎ
チャネルＭＯＳトランジスタＮＴ₁₂₁₁，ＮＴ₁₂₁₂はオフ
状態となる。一方、ｎチャネルＭＯＳトランジスタＮＴ
₁₂₁₃のゲートには、ハイレベルの信号が入力される。そ
の結果、ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₃はオン
状態となる。したがって、出力端Ｔ₁₂₁のレベルは（Ｖ
_CC−Ｖth）レベルとなり、信号ＩＶpxは（Ｖ_CC−Ｖth）
Ｖで出力される。この場合、出力信号ＩＶpxのレベルは
Ｖ_CCレベルよりしきい値Ｖthより低下してしまうが、非
動作状態であるので問題はない。

【００６１】これに対して、信号Ｇがハイレベル（動作
状態）の場合には、レベル変換回路１２１１にはハイレ
ベルの信号が入力されることから、レベル変換回路１２
１１からはハイレベル（Ｖ_PPレベル）の信号が出力さ
れ、ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₁のゲートに
入力される。その結果、ｎチャネルＭＯＳトランジスタ
ＮＴ₁₂₁₁はオン状態となる。一方、ｎチャネルＭＯＳト
ランジスタＮＴ₁₂₁₃のゲートには、ローレベルの信号が
入力される。その結果、ｎチャネルＭＯＳトランジスタ
ＮＴ₁₂₁₃はオフ状態となる。

【００６２】ｎチャネルＭＯＳトランジスタＮＴ
₁₂₁₁は、ゲートにハイレベルのＶ_PPが入力されオン状態
となったことから、ノードＮＤ₁₂₁₁のレベルはＶ_PP（≧
８Ｖ）レベルとならず、（Ｖ_CC＋Ｖth）レベルとなり、
このレベルがｎチャネルＭＯＳトランジスタＮＴ1₁₂₁₂
のゲートに供給される。このとき、Ｖ_PX≧Ｖ_CCの場合に
は出力端Ｔ₁₂₁のレベルはＶ_CCとなる。一方、Ｖ_PX＜Ｖ
_CCの場合には出力端Ｔ₁₂₁のレベルはＶ_PXとなる。すな
わち、動作状態時、電源電圧切替回路１２１から出力信
号ＩＶpxは、ワード線ＷＬ印加用電源電圧Ｖ_PXが電源電
圧Ｖ_CCより大きい場合にはＶ_CCレベルに設定されて出力
され、小さい場合にはＶ_PXレベルに設定されて出力され
る。

【００６３】制御電圧切替部１２２は、インバータＩＶ
₁₂₂₁、ｐチャネルＭＯＳトランジスタＰＴ₁₂₂₁，ＰＴ
₁₂₂₂、ｎチャネルＭＯＳトランジスタＮＴ₁₂₂₁，ＮＴ
₁₂₂₂およびＶ_cc／Ｖ_BBレベル変換回路１２２１により構
成されている。

【００６４】インバータＩＶ₁₂₂₁の入力は信号Ｗ／Ｅの
入力ラインに接続され、出力はレベル変換回路１２２１
の入力に接続され、レベル変換回路１１１の出力はｐチ
ャネルＭＯＳトランジスタＰＴ₁₂₂₁およびｎチャネルＭ
ＯＳトランジスタＮＴ₁₂₂₁のゲートに接続されている。
レベル変換回路１２２１は、入力信号レベルがローレベ
ルの場合には、ローレベル、すなわちＶ_BBレベルの信号
を出力し、入力信号がハイレベルの場合にはハイレベ
ル、すなわちＶ_CCレベルの信号を出力する。

【００６５】また、ｐチャネルＭＯＳトランジスタＮＴ
₁₂₂₁のソースは電源電圧Ｖ_CCの入力ラインに接続され、
ドレインはｎチャネルＭＯＳトランジスタＮＴ₁₂₂₁のド
レイン、並びにｐチャネルＭＯＳトランジスタ₁₂₂₂およ
びｎチャネルＭＯＳトランジスタＮＴ₁₂₂₂のゲートに接
続されている。また、ｎチャネルＭＯＳトランジスタＮ
Ｔ₁₂₂₁およびＮＴ₁₂₂₂のソースは電源電圧Ｖ_BBの入力ラ
インに接続されている。ｐチャネルＭＯＳトランジスタ
ＰＴ₁₂₂₂のソースは電源電圧切替部１２１の出力端Ｔ
₁₂₁および基板ウェルに接続され、ドレインはｎチャネ
ルＭＯＳトランジスタＮＴ₁₂₂₂のドレインに接続されて
いる。また、ｐチャネルＭＯＳトランジスタＰＴ₁₂₂₂の
ドレインとｎチャネルＭＯＳトランジスタＮＴ₁₂₂₂のド
レインとの接続中点により制御電圧切替部１２２の制御
電圧Ｖ_TEの出力端Ｔ₁₂₂が構成されている。

【００６６】制御電圧切替部１２２において、たとえば
消去信号Ｅがローレベル（非消去モード）の場合には、
レベル変換回路１２２１にはハイレベルの信号が入力さ
れることから、レベル変換回路１２２１からはハイレベ
ル（Ｖ_CCレベル）の信号が出力され、ｐチャネルＭＯＳ
トランジスタＰＴ₁₂₂₁およびｎチャネルＭＯＳトランジ
スタＮＴ₁₂₂₁のゲートに入力される。その結果、ｐチャ
ネルＭＯＳトランジスタＰＴ₁₂₂₁はオフ状態となり、ｎ
チャネルＭＯＳトランジスタＮＴ₁₂₂₁はオン状態とな
る。これにより、ローレベル電源電圧Ｖ_BBがｐチャネル
ＭＯＳトランジスタＰＴ₁₂ ₂₂およびｎチャネルＭＯＳト
ランジスタＮＴ₁₂₂₂のゲートに入力される。その結果、
ｐチャネルＭＯＳトランジスタＰＴ₁₂₂₂はオン状態とな
り、ｎチャネルＭＯＳトランジスタＮＴ₁₂₂₂はオフ状態
となる。したがって、非消去モード（または書き込みモ
ード）時には、制御電圧Ｖ_TEはＶ_CCレベルおよびＶ_PXレ
ベルのうちいずれか低い電圧レベルで電源電圧切替部１
２１から出力された信号ＩＶ_PXに切り替えられて出力さ
れる。

【００６７】これに対して、消去信号Ｅがハイレベル
（消去モード）の場合には、レベル変換回路１２２１に
はローレベルの信号が入力されることから、レベル変換
回路１２２１からはローレベル（Ｖ_BBレベル）の信号が
出力され、ｐチャネルＭＯＳトランジスタＰＴ₁₂₂₁およ
びｎチャネルＭＯＳトランジスタＮＴ₁₂₂₁のゲートに入
力される。その結果、ｐチャネルＭＯＳトランジスタＰ
Ｔ₁₂₂₁はオン状態となり、ｎチャネルＭＯＳトランジス
タＮＴ₁₂₂₁はオフ状態となる。これにより、ハイレベル
電源電圧Ｖ_CCがｐチャネルＭＯＳトランジスタＰＴ₁₂ ₂₂
およびｎチャネルＭＯＳトランジスタＮＴ₁₂₂₂のゲート
に入力される。その結果、ｐチャネルＭＯＳトランジス
タＰＴ₁₂₂₂はオフ状態となり、ｎチャネルＭＯＳトラン
ジスタＮＴ₁₂₂₂はオン状態となる。したがって、非消去
モード（または書き込みモード）時には、制御電圧Ｖ_TE
は、０Ｖおよび−１０Ｖの負電圧に設定される電源電圧
Ｖ_BBレベルにり替えられて出力される。

【００６８】図６は、図５の電源電圧切替部１２１およ
び制御電圧切替部１２２におけるレベル変換回路１２１
１，１２２１を具体的な回路で示した回路図である。

【００６９】図６では、図５の電源電圧切替部１２１の
インバータＩＶ₁₂₁₂およびレベル変換回路１２１１は、
ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₄〜ＮＴ₁₂₁₅およ
びｐチャネルＭＯＳトランジスタＰＴ₁₂₁₁，ＰＴ₁₂₁₂に
より構成され、かつ、レベル変換回路１２１１の出力と
ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₁のベースおよび
ドレインとの間に電流制御用ｐチャネルＭＯＳトランジ
スタＰＴ₁₂₁₃が接続されている。

【００７０】また、制御電圧切替部１２２のレベル変換
回路１２２１は、ｐチャネルＭＯＳトランジスタＰＴ
₁₂₂₃〜ＰＴ₁₂₂₆およびｎチャネルＭＯＳトランジスタＮ
Ｔ₁₂₂₃，ＮＴ₁₂₂₄により構成されている。

【００７１】これらレベル変換回路１２１１および１２
２１は、以下のように接続されて構成されている。な
お、両者の動作は上述した動作と同様であるため、その
説明は省略する。

【００７２】すなわち、レベル変換回路１２１１におい
ては、ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₄のソース
がインバータ₁₂₁₁の出力に接続され、ドレインがｐチャ
ネルＭＯＳトランジスタＮＴ₁₂₁₂のドレインおよびｐチ
ャネルＭＯＳトランジスタＰＴ₁₂₁₁とｎチャネルＭＯＳ
トランジスタＮＴ₁₂₁₅のゲートに接続され、ゲートが電
源電圧Ｖ_CCに接続されている。ｐチャネルＭＯＳトラン
ジスタＰＴ₁₂₁₁，ＰＴ₁₂₁₂のソースは電源電圧Ｖ_PPに接
続され、ｎチャネルＭＯＳトランジスタＮＴ₁₂₁₅のソー
スは接地されている。さらに、ｐチャネルＭＯＳトラン
ジスタＰＴ₁₂₁₁のドレインとｎチャネルＭＯＳトランジ
スタＮＴ₁₂₁₅のドレインとが接続されてレベル変換回路
１２１１の出力ノードＮＤ₁₂₁₁が構成され、このノード
ＮＤ₁₂₁₁がｐチャネルＭＯＳトランジスタＰＴ₁₂₁₂のゲ
ートに接続されている。

【００７３】また、レベル変換回路１２２２において
は、ｐチャネルＭＯＳトランジスタＰＴ₁₂₂₃とＰＴ₁₂₂₄
とが並列に接続され、ｐチャネルＭＯＳトランジスタＰ
Ｔ₁₂₂₅とＰＴ₁₂₂₆とが並列に接続され、ソース同士の接
続中点が電源電圧Ｖ_CCにそれぞれ接続されている。ｐチ
ャネルＭＯＳトランジスタＰＴ₁₂₂₃のゲートがインバー
タＩＶ₁₂₂₁の出力に接続され、ｐチャネルＭＯＳトラン
ジスタＰＴ₁₂₂₄のゲートがｎチャネルＭＯＳトランジス
タＮＴ₁₂₂₃のゲートに接続され、ｐチャネルＭＯＳトラ
ンジスタＰＴ₁₂₂₃とＰＴ₁₂₂₄とのドレイン同士の接続中
点がｎチャネルＭＯＳトランジスタＮＴ₁₂₂₃のドレイ
ン、並びにｐチャネルＭＯＳトランジスタＰＴ₁₂₂₅およ
びｎチャネルＭＯＳトランジスタＮＴ₁₂₂₄のゲートに接
続されている。ｎチャネルＭＯＳトランジスタＮＴ₁₂₂₃
のソースは電源電圧Ｖ_BBおよび基板ウェルに接続されて
いる。

【００７４】ｐチャネルＭＯＳトランジスタＰＴ₁₂₂₆の
ゲートは信号Ｗ／Ｅの入力ラインに接続され、ｐチャネ
ルＭＯＳトランジスタＰＴ₁₂₂₅とＰＴ₁₂₂₆とのドレイン
同士の接続中点がｎチャネルＭＯＳトランジスタＮＴ
₁₂₂₄のドレイン、並びにｐチャネルＭＯＳトランジスタ
ＰＴ₁₂₂₄およびｎチャネルＭＯＳトランジスタＮＴ₁₂₂₃
のゲートに接続されている。ｎチャネルＭＯＳトランジ
スタＮＴ₁₂₂₄のソースは電源電圧Ｖ_BBおよび基板ウェル
に接続されている。また、ｐチャネルＭＯＳトランジス
タＰＴ₁₂₂₅とＰＴ₁₂₂₆とのドレイン同士の接続中点とｎ
チャネルＭＯＳトランジスタＮＴ₁₂₂₄のドレインとの接
続中点によりレベル変換回路１２２１の出力ノードＮＤ
₁₂₂₁が構成されている。

【００７５】レベル変換回路１２２１においては、ｐチ
ャネルＭＯＳトランジスタＰＴ₁₂₂₄およびＰＴ₁₂₂₆のＷ
サイズは、ｎチャネルＭＯＳトランジスタＮＴ₁₂₂₃，Ｎ
Ｔ₁₂ ₂₄より大きく設定されている。

【００７６】図７は、図１における各電源電圧Ｖ_A，Ｖ
_C，Ｖ_PX，Ｖ_BBおよび制御電圧Ｖ_GE，Ｖ_TEの各動作モー
ド時の設定電圧を示す図である。図７中、Ｖth読み出し
とは、外部より特定のピンに印加した電圧がワード線Ｗ
Ｌに供給されるようにしたテストモードの機能である。

【００７７】次に、図１の構成による動作を、図７を参
照しながら説明する。読み出しおよび書き込みのとき
は、電源電圧Ｖ_Aが５Ｖに、電源電圧Ｖ_Cが０Ｖに設定
され、さらに第１の電圧切替回路１１により制御電圧Ｖ
_GEが０Ｖに設定され、アドレス選択回路１のｐチャネル
ＭＯＳトランジスタＰＴ₁₁のゲートに入力される。ここ
で、アドレス信号ＡＤＲにより当該ワード線ＷＬが選択
された場合には、アドレス選択回路１の出力ノードＮＤ
₁₁から出力される信号レベルは「ロー」になり、非選択
の場合には「ハイ」になる。

【００７８】また、第２の電圧切替回路１２により制御
電圧Ｖ_TEが５Ｖ（書き込み時は０Ｖ）に設定されて、転
送ゲート２ａのｎチャネルＭＯＳトランジスタＮＴ_21a
のゲートに入力される。これにより、ｎチャネルＭＯＳ
トランジスタＮＴ_21aはオン状態となる。

【００７９】これに対して、消去モードのときは、電源
電圧Ｖ_Aが０Ｖに、電源電圧Ｖ_Cが５Ｖ（ＶCC）に設定
される。このとき、第１の電圧切替回路１１により制御
電圧Ｖ_GEが−１Ｖに設定されて、ｐチャネルＭＯＳトラ
ンジスタＰＴ₁₁のゲートに入力される。これにより、ｐ
チャネルＭＯＳトランジスタＰＴ₁₁のしきい値Ｖthによ
る影響が相殺されて、アドレス選択回路１の出力ノード
ＮＤ₁₁のレベルは、安定に０Ｖに保持される。この場合
は、ワード線ＷＬが選択された場合には、出力ノードＮ
Ｄ₁₁から出力される信号レベルは「ハイ」になり、非選
択の場合には「ロー」になる。

【００８０】また、第２の電圧切替回路１２により制御
電圧Ｖ_TEが０Ｖからさらに−１０Ｖに設定されて、転送
ゲート２ａのｎチャネルＭＯＳトランジスタＮＴ_21aの
ゲートに入力される。

【００８１】アドレス選択回路１の出力信号は転送ゲー
ト２ａを介してレベル変換回路３に伝送される。読み出
し／書き込みのときは、電源電圧Ｖ_BBが０Ｖに設定さ
れ、Ｖ_PXが５Ｖ■（読み出し）あるいは１２Ｖ（書き込
み）に設定される。したがって、非選択のときは、５Ｖ
の入力電圧がレベル変換回路３によって反転されてワー
ド線ＷＬに伝達され、ワード線ＷＬのレベルは「ロー」
（＝０Ｖ）になる。逆に、選択のときは、電源電圧Ｖ_PP
レベルがワード線ＷＬに出力される。すなわち、ワード
線ＷＬは読み出しのときには５Ｖ、書き込みのときには
１２Ｖとなる。このようにして、アドレス選択回路１か
らの０Ｖ／５Ｖの信号が、レベル変換回路３において５
〜１２Ｖ／０Ｖにレベル変換されてワード線ＷＬに出力
される。

【００８２】また、消去のときには、電源電圧Ｖ_PPが５
Ｖに設定され、電源電圧Ｖ_BBが−１０Ｖという負電圧に
設定される。消去の場合、非選択のときには、アドレス
選択回路１の出力ノードＮＤ₁₁から出力される信号レベ
ルは「ロー」、すなわち０Ｖになり、５ＶのＶ_PPがレベ
ル変換回路３からワード線ＷＬへ出力される。すなわ
ち、消去モードの下では非選択ワード線は＋５Ｖにな
る。

【００８３】一方、消去の場合における選択のときに
は、アドレス選択回路１の出力ノードＮＤ₁₁から出力さ
れる信号レベルは「ハイ」、すなわち５Ｖになり、レベ
ル変換回路３によって現在−１０ＶにあるＶ_BBがワード
線ＷＬへ出力される。すなわち、消去モードの下では、
選択ワード線は負の高い電圧−１０Ｖになる。

【００８４】書き込み確認時は、第２の電圧切替回路１
２による制御電圧Ｖ_TEのレベルが、０Ｖから５Ｖに設定
され、電源電圧Ｖ_PXが約７．５Ｖに設定され、他のバイ
アス条件は上述の読み出しの場合と同様である。

【００８５】また、消去確認時は、第２の電圧切替回路
１２による制御電圧Ｖ_TEおよび電源電圧Ｖ_PXが３．５Ｖ
に設定され、他のバイアス条件は上述の読み出しの場合
と同様である。

【００８６】また、Ｖth読み出し時は、第２の電圧切替
回路１２による制御電圧Ｖ_TEのレベルが、Ｖ_PX≧５Ｖ
（Ｖ_CC）の場合は５Ｖに設定され、Ｖ_PX＜５Ｖの場合に
はＶ_PXレベルに設定される。他のバイアス条件は上述の
読み出しの場合と同様である。

【００８７】また、転送ゲート２ａは、出力ノードＮＤ
_22aの１２Ｖあるいは−１０Ｖなどの電位の入力ノード
ＮＤ_21a側への漏れ防止機能を有する。たとえば、書き
込み時には、出力ノードＮＤ_22aが１２Ｖになりうる
が、この時ｎチャネルＭＯＳトランジスタＮＴ₂₁のゲー
トには、図７に示すように、０Ｖが印加され、その結
果、ｎチャネルＭＯＳトランジスタＮＴ_21aはオフ状態
となる。したがって、正の高い電圧１２ＶがノードＮＤ
_22aからＮＤ_21a側へ侵入することはない。

【００８８】次に、消去時には、ノードＮＤ_22aが−１
０Ｖになる場合があるが、まず、ｎチャネルＭＯＳトラ
ンジスタＮＴ_21aは、消去時にはゲートにチャネルと同
じ−１０Ｖを受けるのでオフ状態となる。したがって、
ｎチャネルＭＯＳトランジスタＮＴ_21aを通して負の絶
対値の高い電圧−１０ＶがノードＮＤ_21a側へ侵入する
ことはない。

【００８９】以上説明したように、本実施例によれば、
転送ゲートを１個のｎチャネルＭＯＳトランジスタＮＴ
_21aより構成し、かつ、アドレス選択回路１のｐチャネ
ルＭＯＳトランジスタＰＴ₁₁のゲート電圧Ｖ_GEを消去モ
ードの時のみ−１Ｖに設定し、他のノード時には０Ｖに
設定する第１の電圧切替回路１１を設けるとともに、ワ
ード線ＷＬ印加用電源電圧Ｖ_PXが電源電圧Ｖ_CCより大き
い場合にはＶ_CCレベルに切り替え、小さい場合はＶ_PXレ
ベルに切り替えた信号ＩＶ_PXを発生し、転送ゲートＮＴ
_21aのゲート電圧Ｖ_TEを、書き込み／消去信号Ｗ／Ｅが
ハイレベルの場合にのみ０Ｖレベルまたは電源電圧Ｖ_BB
レベルに設定し、他のモード時には信号ＩＶ_PXレベルに
設定する第２の電圧切替回路１２を設けたので、回路面
積の縮小化を図れ、また、電源電圧Ｖ_PPが電源電圧Ｖ_CC
より低い場合においても、ワード線ＷＬにその電圧を出
力でき、消去確認やＶth読み出しモードなど、各種モー
ドにおける動作が可能となる。また、第１および第２の
電圧切替回路１１，１２は、トランジスタのしきい値を
使用した回路としているため、回路構成が簡単になるな
どの利点がある。

【００９０】

【実施例２】図８は、本発明に係るアドレスデコーダ回
路の第２の実施例を示す回路図である。本実施例が上記
実施例１と異なる点は、レベル変換回路３ａの入力ノー
ドＮＤ ₃₁とｐチャネルＭＯＳトランジスタＰＴ₃₁のドレ
インとの間にｐチャネルＭＯＳトランジスタＰＴ₃₃を直
列に接続するとともに、入力ノードＮＤ₃₁とｎチャネル
ＭＯＳトランジスタＮＴ₃₁のドレインとの間にｎチャネ
ルＭＯＳトランジスタＮＴ₃₃を直列に接続したことにあ
る。

【００９１】ｐチャネルＭＯＳトランジスタＰＴ₃₃のゲ
ートは信号ＬＴの入力ラインに接続され、基板ウェル
は電源電圧Ｖ_PXの供給ラインに接続されている。ｎチャ
ネルＭＯＳトランジスタＮＴ₃₃のゲートは信号ＬＴの入
力ラインに接続され、基板ウェルは電源電圧Ｖ_BBの供給
ラインに接続されている。

【００９２】以下に、ｐチャネルＭＯＳトランジスタＰ
Ｔ₃₃およびｎチャネルＭＯＳトランジスタＮＴ₃₃をレベ
ル変換回路３の入力段に設けた理由およびその効果につ
いて説明する。

【００９３】図１の構成において、レベル変換回路３の
入力ノードＮＤ₃₁がハイレベルのとき、アドレス信号Ａ
ＤＲの入力に応じてノードＮＤ₃₁のレベルをローレベル
に変化させる場合には、レベル変換回路３のｐチャネル
ＭＯＳトランジスタＰＴ₃₁、転送ゲート２ａのｎチャネ
ルＭＯＳトランジスタＮＴ_21aおよびアドレス選択回路
１のｎチャネルＭＯＳトランジスタＮＴ₁₁〜ＮＴ_1nのチ
ャネル長Ｌおよびチャネル幅Ｗを調整して、ｐチャネル
ＭＯＳトランジスタＰＴ₃₁のコンダクタンスに比べ、ｎ
チャネルＭＯＳトランジスタＮＴ_21aおよびｐチャネル
ＭＯＳトランジスタＰＴ₁₁のコンダクタンスを十分に大
きくとる必要がある。

【００９４】また、入力ノードＮＤ₃₁がローレベルのと
き、アドレス信号ＡＤＲの入力に応じてノードＮＤ₃₁の
レベルをハイレベルに変化させる場合には、レベル変換
回路３のｎチャネルＭＯＳトランジスタＮＴ₃₁、転送ゲ
ート２ａのｎチャネルＭＯＳトランジスタＮＴ_21aおよ
びアドレス選択回路１のｐチャネルＭＯＳトランジスタ
ＰＴ₁₁のチャネル長Ｌおよびチャネル幅Ｗを調整して、
ｎチャネルＭＯＳトランジスタＮＴ₃₁のコンダクタンス
に比べ、ｎチャネルＭＯＳトランジスタＮＴ₂₁ _aおよび
ｐチャネルＭＯＳトランジスタＰＴ₁₁のコンダクタンス
を十分に大きくとる必要がある。

【００９５】このように、図１の回路ではトランジスタ
サイズに制約があるため、最小サイズのＭＯＳトランジ
スタでｐチャネルＭＯＳトランジスタＰＴ₁₁，ＰＴ₃₁、
ｎチャネルＭＯＳトランジスタＮＴ₁₁〜ＮＴ_1n、ＮＴ
_21a，ＮＴ₃₁を構成することが困難で、回路面積の縮小
化を妨げる要因の一つとなる。

【００９６】これに対して、本実施例に係る図８の構成
において、レベル変換回路３ａの入力ノードＮＤ₃₁がハ
イレベルのとき、アドレス信号ＡＤＲの入力に応じてノ
ードＮＤ₃₁のレベルをローレベルに変化させる場合に
は、まず、信号ＬＴをハイレベルでｐチャネルＭＯＳ
トランジスタＰＴ₃₃のゲートに入力させるとともに、信
号ＬＴをローレベルでｎチャネルＭＯＳトランジスタＮ
Ｔ₃₃のゲートに入力させることにより、ｐチャネルＭＯ
ＳトランジスタＰＴ₃₃およびｎチャネルＭＯＳトランジ
スタＮＴ₃₃をオフ状態とする。この状態では、ｐチャネ
ルＭＯＳトランジスタＰＴ₃₁とｎチャネルＭＯＳトラン
ジスタＮＴ₃₁とは電流を流そうとして互いに牽制しない
ため、アドレス選択回路１のｐチャネルＭＯＳトランジ
スタＰＴ₁₁およびｎチャネルＭＯＳトランジスタＮＴ₁₁
〜ＮＴ_1nのレシオを所望の値に設定しておけば、アドレ
ス選択回路１の出力ノードＮＤ₁₁とレベル変換回路３ａ
の入力ノードＮＤ₃₁はローレベルとなる。

【００９７】この後、信号ＬＴをローレベル、信号Ｌ
Ｔをハイレベルに設定して、ｐチャネルＭＯＳトランジ
スタＰＴ₃₃およびｎチャネルＭＯＳトランジスタＮＴ₃₃
をオン状態とする。これにより、レベル変換回路３ａ
は、図１の場合と同様にフリップフロップとして機能
し、通常のデータのラッチが行われる。この場合、転送
ゲート２ａのｎチャネルＭＯＳトランジスタＮＴ_21a、
レベル変換回路３ａのｐチャネルＭＯＳトランジスタＰ
Ｔ₃₁，ＰＴ₃₃およびｎチャネルＭＯＳトランジスタＮＴ
₃₁，ＮＴ₃₃のサイズは、特に相互に制約を受けることは
ない。

【００９８】また、入力ノードＮＤ₃₁がローレベルのと
き、アドレス信号ＡＤＲの入力に応じてノードＮＤ₃₁の
レベルをハイレベルに変化させる場合にも、まず、信号
ＬＴをハイレベルでｐチャネルＭＯＳトランジスタＰＴ
₃₃のゲートに入力させるとともに、信号ＬＴをローレベ
ルでｎチャネルＭＯＳトランジスタＮＴ₃₃のゲートに入
力させることにより、ｐチャネルＭＯＳトランジスタＰ
Ｔ₃₃およびｎチャネルＭＯＳトランジスタＮＴ₃₃をオフ
状態とする。この後の動作も、上述の場合と同様であ
り、この場合も転送ゲート２ａのｎチャネルＭＯＳトラ
ンジスタＮＴ_21a、レベル変換回路３ａのｐチャネルＭ
ＯＳトランジスタＰＴ₃₁，ＰＴ₃₃およびｎチャネルＭＯ
ＳトランジスタＮＴ₃₁，ＮＴ₃₃のサイズが、相互に制約
を受けることは特にない。

【００９９】以上説明したように、本実施例によれば、
レベル変換回路３ａの入力段にｐチャネルＭＯＳトラン
ジスタＰＴ₃₃およびｎチャネルＭＯＳトランジスタＮＴ
₃₃を挿入したので、転送ゲート２ａのｎチャネルＭＯＳ
トランジスタＮＴ_21a、レベル変換回路３ａのｐチャネ
ルＭＯＳトランジスタＰＴ₃₁，ＰＴ₃₃およびｎチャネル
ＭＯＳトランジスタＮＴ₃₁，ＮＴ₃₃として最小サイズ、
すなわち最小面積のＭＯＳトランジスタを用いることが
できる。したがって、本実施例では、２つのトランジス
タＰＴ₃₃およびＮＴ₃₃を増設したとしても、回路全体と
しては、図１の構成より面積を小さくすることができ
る。

【０１００】また、読み出し時には、ｐチャネルＭＯＳ
トランジスタＰＴ₃₃およびｎチャネルＭＯＳトランジス
タＮＴ₃₃を常時オフ状態としておくことにより、レベル
変換回路３ａのワード線ＷＬとの接続点である出力ノー
ドＮＤ₃₂におけるハイレベルからローレベルへの遷移の
高速化を図れ、ひいてはアクセス時間の短縮化を図れる
利点がある。

【０１０１】図９は本実施例に係る図８の構成のアドレ
スデコーダ回路の各部のレシオ（Ｗ／Ｌ）を示す図で、
図１０は実施例１に係る図１の構成のアドレスデコーダ
回路の各部のレシオを示す図である。両図からもわかる
ように、本実施例に係る図８の回路は図１の回路に比べ
て、アドレス選択回路１のレシオをとる必要がない分、
チャネル幅Ｗを多少小さくでき、転送ゲート２ａのｎチ
ャネルＭＯＳトランジスタＮＴ_21a、レベル変換回路３
ａのｐチャネルＭＯＳトランジスタＰＴ₃₁，ＰＴ₃₃およ
びｎチャネルＭＯＳトランジスタＮＴ₃₁，ＮＴ₃₃は、チ
ャネル長Ｌを大幅に小さくできる。

【０１０２】

【実施例３】図１１は、本発明に係るアドレスデコーダ
回路の第３の実施例を示す回路図である。本実施例が上
記実施例１と異なる点は、転送ゲートをアドレス選択回
路１およびレベル変換回路３に対して並列に接続したｎ
チャネルＭＯＳトランジスタＮＴ _21bおよびＮＴ_22bに
より構成し、各ｎチャネルＭＯＳトランジスタＮＴ_21b
およびＮＴ_22bのゲートには、電圧切替回路１２ａでモ
ードに応じて設定された制御電圧Ｖ_TE1、Ｖ_TE2をそれ
ぞれ入力させ、さらに、ｎチャネルＭＯＳトランジスタ
ＮＴ_21bの出力側（ドレイン）をレベル変換回路３の入
力段を構成するインバータＩＮＶ₃₁のドレイン同士の接
続中点（インバータＩＮＶ₃₁の出力）およびインバータ
ＩＮＶ₃₂のゲート同士の接続中点（インバータＩＮＶ₃₂
の入力）に接続し、ｎチャネルＭＯＳトランジスタＮＴ
_22bの出力側（ドレイン）をレベル変換回路３の入力段
を構成するインバータＩＮＶ₃₁のゲート同士の接続中点
（インバータＩＮＶ₃₁に入力）およびインバータＩＮＶ
₃₂のドレイント同士の接続中点（インバータＩＮＶ₃₂の
出力）、すなわち出力ノードＮＤ₃₂に接続したことにあ
る。

【０１０３】図１２は、図１１の構成における転送ゲー
ト２ｂおよびレベル変換回路３の各部電圧の変化を示し
ており、以下に図１２に基づいて図１１の回路の動作を
説明する。読み出し／書き込み時には、電圧切替回路１
２ａによりＶ_ccレベルに設定された制御電圧Ｖ_TE1が転
送ゲートのｎチャネルＭＯＳトランジスタＮＴ_21bのゲ
ートに入力される。その結果、ｎチャネルＭＯＳトラン
ジスタＮＴ_21bはオン状態となる。一方、ｎチャネルＭ
ＯＳトランジスタＮＴ_22bのゲートには、電圧切替回路
１２ａにより接地（ＧＮＤ）レベル、すなわち０Ｖに設
定された制御電圧Ｖ_TE2が入力される。その結果、ｎチ
ャネルＭＯＳトランジスタＮＴ_22bはオフ状態となる。

【０１０４】これにより、アドレス選択回路１の出力
は、レベル変換回路３のｐチャネルＭＯＳトランジスタ
ＰＴ₃₂およびｎチャネルＭＯＳトランジスタＮＴ₃₂のゲ
ート入力となる。したがって、ワード線ＷＬの電圧は、
アドレス選択回路１の出力レベルの反転レベルとなる。
また、選択ワード線はアドレス選択回路１の出力信号が
ローレベルの場合に、ワード線電圧はハイレベルのＶ_CC
／Ｖ_PPレベルとなり、非選択ワード線は、ＧＮＤレベル
となる。

【０１０５】消去時には、初めのある期間、電源電圧Ｖ
_BBがＧＮＤレベルに保持される。この間、電圧切替回路
１２ａによりＧＮＤレベルに設定された制御電圧Ｖ_TE1
が転送ゲートのｎチャネルＭＯＳトランジスタＮＴ_21b
のゲートに入力される。その結果、ｎチャネルＭＯＳト
ランジスタＮＴ_21bはオフ状態となる。一方、ｎチャネ
ルＭＯＳトランジスタＮＴ_22bのゲートには、電圧切替
回路１２ａによりＶ_ccレベルに設定された制御電圧Ｖ
_TE2が入力される。その結果、ｎチャネルＭＯＳトラン
ジスタＮＴ_22bはオン状態となる。したがって、アドレ
ス選択回路１の出力がそのままワード線電圧となる。

【０１０６】その後、電源電圧Ｖ_BBはＶ_GGレベル（たと
えば−１０Ｖ）まで下げられる。このとき、アドレス選
択回路１の出力がローレベルならばワード線電圧はＧＮ
ＤレベルからＶ_GGレベルまで降下し、最終的には、ロー
レベルのＶ_GGが出力される。これに対して、アドレス選
択回路１の出力がハイレベルならば、ワード線ＷＬにハ
イレベルのＶ_CCが出力される。

【０１０７】以上のように、本実施例よれば、トランジ
スタ１個の追加で、選択ワード線の電圧を、読み出し／
書き込み時にはハイレベルのＶ_CC／Ｖ_PPを出力でき、消
去時にはローレベルのＶ_GGを出力できる。本実施例で
は、回路設計が容易となるという利点がある。

【０１０８】なお、以上の説明は、ホットエレクトロン
／ＦＮトンネルでデータの読み出し／書き込みおよび消
去を行うフラッシュＥＥＰＲＯＭの場合を例に説明した
ものであるが、ＦＮトンネル／ＦＮトンネルで行うタイ
プの場合にも同様に適用できる。ただし、図１２のバイ
アス条件のうち書き込みと消去とのバイアス条件を入れ
替える必要がある。

【０１０９】

【発明の効果】以上説明したように、本発明によれば、
回路面積の縮小化を図れる。また、電源電圧Ｖ_PPが電源
電圧Ｖ_CCより低い場合においても、ワード線にその電圧
を出力でき、消去確認やＶth読み出しモードなど、各種
モードにおける動作が可能となる。

【図面の簡単な説明】

【図１】本発明に係るアドレスデコーダ回路の第１の実
施例を示す回路図である。

【図２】本発明に係る第１の電圧切替回路の一構成例を
示すブロック図である。

【図３】本発明に係る第１の電圧切替回路の他の構成例
を示すブロック図である。

【図４】図３の回路のレベル変換回路を具体的な回路で
示した回路図である。

【図５】第２の電圧切替回路の構成例を示すブロック図
である。

【図６】図５の回路のレベル変換回路を具体的な回路で
示した回路図である。

【図７】図１の回路の各モードの変化による各電圧の変
化を示す図である。

【図８】本発明に係るアドレスデコーダ回路の第２の実
施例を示す回路図である。

【図９】図８の構成のアドレスデコーダ回路の各部のレ
シオを示す図である。

【図１０】図１の構成のアドレスデコーダ回路の各部の
レシオを示す図である。

【図１１】本発明に係るアドレスデコーダ回路の第３の
実施例を示す回路図である。

【図１２】図１１の回路の各モードの変化による各電圧
の変化を示す図である。

【図１３】従来のアドレスデコーダ回路の構成例を示す
図である。

【図１４】二重ウェル構造のＭＯＳトランジスタの概略
断面図である。

【図１５】図１３の回路の各モードの変化による各電圧
の変化を示す図である。

【符号の説明】

１…アドレス選択回路２ａ，２ｂ…転送ゲート３，３ａ…レベル変換回路１１…第１の電圧切替回路１２…第２の電圧切替回路１２ａ…電圧切替回路

Claims

【特許請求の範囲】

【請求項１】印加する電源電圧が任意の値に設定さ
れ、トランジスタにより選択時の出力電圧を切り替えて
出力するアドレス選択回路と、入力と出力とが交差結合された一対のＣＭＯＳインバー
タからなるレベル変換回路と、上記アドレス選択回路とレベル変換回路との間に設けら
れた１個のトランジスタからなる転送ゲートとを有する
ことを特徴とするアドレスデコーダ回路。
【請求項２】上記転送ゲートのトランジスタはｎチャ
ネルＭＯＳトランジスタから構成された請求項１記載の
アドレスデコーダ回路。
【請求項３】上記レベル変換回路からワード線に印加
されるワード線印加用電圧が電源電圧より大きい場合は
電源電圧を、小さい場合にはワード線印加用電圧を発生
して転送ゲートのトランジスタのゲートに出力する回路
を有する請求項１または請求項２記載のアドレスデコー
ダ回路。
【請求項４】上記レベル変換回路からワード線に印加
されるワード線印加用電圧が第１の電源電圧より大きい
場合は第１の電源電圧を、小さい場合にはワード線印加
用電圧を発生し、所定の動作信号に応じて、発生した第
１の電源電圧およびワード線印加用電圧または第３の電
源電圧を上記転送ゲートのトランジスタのゲートに出力
する回路を有する請求項１、２または３記載のアドレス
デコーダ回路。
【請求項５】信号の入力レベルに応じて複数レベルの
制御電圧を発生可能で、所定の動作信号を入力すると、
上記アドレス選択回路のトランジスタのしきい値電圧を
相殺するレベルの制御電圧を発生し、当該トランジスタ
のゲートに供給する回路を有する請求項１、２、３また
は４記載のアドレスデコーダ回路。
【請求項６】上記レベル変換回路の一対のＣＭＯＳト
ランジスタのうち上記転送ゲートの出力と接続されたＣ
ＭＯＳトランジスタにおけるドレイン同士の接続中点と
各ドレイン間に外部信号によりオン／オフ可能なトラン
ジスタがそれぞれ接続された請求項１、２、３、４また
は５記載のアドレスデコーダ回路。
【請求項７】２つの転送ゲートが、アドレス選択回路
の出力に対して並列に接続され、一方の転送ゲートの出
力はレベル変換回路の一方のＣＭＯＳインバータの出力
および他方のＣＭＯＳインバータの入力に接続され、他
方の転送ゲートの出力は一方のＣＭＯＳインバータの入
力および他方のＣＭＯＳインバータの出力に接続された
請求項１、２、３、４、５または６記載のアドレスデコ
ーダ回路。