KR0147369B1 - 비휘발성 메모리의 어드레스 디코더 회로 - Google Patents

비휘발성 메모리의 어드레스 디코더 회로

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KR0147369B1 KR1019890014724A KR890014724A KR0147369B1 KR 0147369 B1 KR0147369 B1 KR 0147369B1 KR 1019890014724 A KR1019890014724 A KR 1019890014724A KR 890014724 A KR890014724 A KR 890014724A KR 0147369 B1 KR0147369 B1 KR 0147369B1
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오오가 노리오
소니 가부시끼 가이샤
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Abstract

내용없음.

Description

비휘발성 메모리의 어드레스 디코더 회로
제1도는 본 발명에 따른 비휘발성 메모리의 어드레스 디코더 회로의 한 실시예를 나타내는 회로도.
제2도는 제 1 단자의 레벨을 제어하는 레벨 제어 회로의 한 예를 도시한 회로도.
제3도는 제 2 단자 레벨을 제어하는 레벨 제어 회로의 한예를 도시하는 회로도.
제4도는 워드 라인에 부전압을 인가하는 회로의 회로도.
제5도는 제 1 의 종래예의 회로도.
제6도는 제 2 의 종래에의 회로도.
제7도는 제 3 의 종래예의 회로도.
제8도는 제 4 의 종래예의 회로도,
제9도는 본원 발명자가 종래에 개발한 어드레스 디코더 회로의 회로도.
*도면의 주요부분에 대한 부호의 설명
Bu:버퍼 회로 Qℓ:부하용 MOS 트랜지스터
Q1∼Qn:어드레스 입력용 MOS 트랜지스터 A1∼An:어드레스 신호
본 발명은 비휘발성 메모리의 어드레스 디코더 회로, 특히 부유 게이트형 비휘발성 메모리의 제어 게이트에 부전압(음의 전압)을 인가하여 부유 게이트에 정공을 주입함으로써 전기적으로 소거를 행하는 것이 가능한 어드레스 디코더 회로에 관한 것이다. 본 발명은, 비휘발성 메모리의 어드레스 디코더 회로에 있어서, 소자수를 필요 이상으로 많게 하지 않고도 소거를 가능하게 하기 위하여, 소거시에는 부하용 MOS 트랜지스터와 어드레스 입력용 MOS 트랜지스터로 형성되는 디코드 부분(논리 게이트 부분)에 대한 전원 전압의 인가방법(극성)을 기록시에는 판독할때와 다르게하여, 어드레스 입력용 MOS 트랜지스터측의 전원단자(제 2 의 단자) 및 버퍼 회로의 전원단자(제 3 의 단자)에 대해서 제 3 의 전위를 부여하므로써, 출력을 모두 로우로 하는 경우(전체 비선택)에 소거를 방지하기 위한 제 3 의 전위를 출력시키도록 한 것이다. 전기적으로 재기록 가능한 PROM인 EPROM 이나 EEPROM의 어드레스 디코더 회로는, 다른 메모리(정적 RAM, 다이나믹 RAM)의 어드레스 디코더 회로와 비교하면, 출력 레벨이 고전압(10 내지 30V), 중전압(5V), 기준 전위(OV)의 3레벨이며, 또한 시험을 이해 전체 선택(모든 출력이 하이)또는 전체 비선택(모든 출력이 로우)모드를 준비할 필요성이 있는 특징을 가지고 있다.
따라서, EPROM, EEPROM 용의 어드레스 디코더 회로, 특히 EPROM용의 어드레스 디코더 회로에 대한 회로구성 소자수를 감소시킬 필요가 있다. 이러한 것은, EPROM이 1 트랜지스터 셀에서 1M 비트의 용량을 지닐 때 행(ROW) 디코더 1 회로를 4 내지 5㎛ 길이내의 범위에 있도록 해야 하기 때문이다. 여기에서, EPROM, EEPROM 용의 어드레스 디코더 회로의 고집적화의 역사를 더듬어 본다. 제5도는 일본국 특허 공개 소화 제 63-22396 호 공보에 있어서, 종래의 예로서 소개된 어드레스 디코더 회로를 나타내는 것이다. 도면에 있어서, Q1내지 Qn은 어드레스 신호 A1내지 An을 입력 신호로서 수신하는 예를들자면, 어드레스 입력용 n 채널 MOS 트랜지스터로서, 서로 직렬 접속이 되어 있으며, 이 직렬 회로의 일단(MOS 트랜지스터 Q1의 소스)은 접지되어 있다. Qℓ은 P채널의 부하용 MOS 트랜지스터로서, 소스 및 채널이 전원 VCC단자에 접속되어 있고, 게이트 전극이 접지되고, 드레인이 어드레스 입력용 MOS 트랜지스터 Q1내지 Qn의 직렬 회로의 다른단(MOS 트랜지스터 Q1내지 Qn의 드레인)에 접속이 되어있다.
그래서, 이 접속점이 어드레스 디코더 회로의 디코드부(논리 게이트부)의 출력점으로 되어, 여기에서 출력되는 신호가 전송 게이트를 형성하는 n채널 MOS트랜지스터 Qt를 거쳐서 CMOS 인버터로 형성되는 버퍼 회로Bu에 입력된다. 이 버퍼회로 Bu는 기록시에는 예를들자면, 10 내지 30V의 높은 전원전압(기록 전압) VPP를, 그밖의 경우에는 예를 들자면, 5V 의 통상의 전원전압 VCC를 전원전압으로서 받아서 동작한다. Qf는 P채널의 귀환용 및 풀업용의 MOS 트랜지스터로서, 소스 및 채널 영역이 기록시에는 기록전압 VPP를, 그밖의 경우에는 통상의 전원전압 VCC을 인가받고, 게이트 전극은 버퍼회로 Bu의 출력을 인가받는다. 따라서, 드레인은 버퍼회로 Bu의 입력에 접속되어 있다. 또한, 상기 전송 게이트를 형성하는 MOS 트랜지스터 Qt는 기록시에 가변 전원단자(VPP/VCC)에서 MOS 트랜지스터 Qf및 부하용 MOS 트랜지스터 Qℓ를 거쳐 통상의 전원단자(VCC)로 큰전류가 흐르는 것을 저지하기 위한 것이다. 그런데, 이 MOS 트랜지스터 Qf가 필요없는 어드레스 디코더 회로가 상기 일본국 특허공개 소화 제 63-22396호 공보에 소개되어 있으며, 이는 제 5도에 도시되 있다. 이 어드레스 디코더 회로는 부하용 MOS 트랜지스터 Qℓ의 채널 영역을 통상의 전원 단자(VCC)가 아닌 가변 전원단자(VPP/VCC)에 접속함과 동시에 게이트 전극을 접지하는 것은 아니고, 부하용 MOS 트랜지스터 Q1의 드레인에 접속하도록 한 것이다. 이와같이 하면, 기록시에 있어서 버퍼회로 Bu의 입력 측이 귀환용 MOS 트랜지스터 Qf에 의해 기록전압 VPP레벨로 되었다고 해도 부하용 MOS트랜지스터 Qℓ의 채널과 게이트 전극이 함께 이 기록전압 VPP레벨로 되고, 또한 채널과 게이트 전극과의 전위차가 0으로 되며, 따라서, 부하 MOS트랜지스터 Qℓ의 게이트 소스간 전압이 0으로 된다.[또한, 이와같이 트랜지스터 Qℓ을 전류가 역류되게 하는 경우에는, 트랜지스터 Qℓ의 어드레스 입력용 n채널 MOS 트랜지스터에 접속된 쪽의 영역(보통은 드레인인 영역)이 드레인이 아닌 소스로 되도록 한다]. 따라서, 증가형 MOS트랜지스터인 부하용 MOS트랜지스터 Qℓ은 컷오픈(cut off)상태로 되어, 가변 전원단자에서 통상의 전원단자로의 손실 전류가 방지된다. 따라서 전송 게이트인 MOS 트랜지스터 Qt는 필요하지 않게되어, 어드레스 디코더 회로 1 개당 소자수가 1개 감소한다. 그런점에서 제6도에 도시하는 어드레스 디코더 회로는 제5도에 도시하는 것보다 우수하다고 할 수 있다. 제7도는 더욱 소형화를 도모한 어드레스 디코더 회로를 도시한 것으로, 이것은 1985 ISSCC다이제스트의 166 내지 167 페이지에 소개되어 있다. 이 어드레스 디코더 회로는 어드레스 입력용 MOS 트랜지스터 Q1내지 Qn과 부하용 MOS트랜지스터 Qℓ로 형성되는 회로의 출력을 직접 버퍼회로 Bu에 입력하여, 버퍼회로 Bu와 메모리셀 어레이의 워드라인 WL사이에 공핍형 MOS트랜지스터 Qt를 전송 게이트로서 개재서켜, 가변 전원단자(VPP/VCC)와 워드라인 WL사이에, 폴리실리콘 P채널 MOS 트랜지스터를 개재 시킨 것이며, MOS 트랜지스터 Qt및 폴리실리콘 MOS트랜지스터는 함께 프로그램 신호 PGM을 반전한 신호를 게이트 전극에서 수신한다.
이 어드레스 디코더 회로에 있어서 버퍼회로 Bu는 가변 전원단자가 아닌 통상의 전원단자(VCC)에서 전원을 받는다. 그래서, 기록은 폴리실리콘 P채널 MOS트랜지스터를 거쳐서 행해진다. 그러나, 이 어드레스 디코더 회로는 고집적화라는 점에서 우수하나, 공핍형 MOS 트랜지스터 Qt를 형성해야 하기 때문에 마스크가 1 개 더 필요하여, 또한 공정도 증가하여 비용의 증가를 초래하는 문제가 있다. 또한, 기록을 하는 트랜지스터를 형성하는 폴리실리콘 MOS 트랜지스터는 온저항이 커져, 고속성의 향상을 저해하는 요인으로 된다는 문제도 있다. 제8도는 어드레스 입력용 MOS 트랜지스터 Q1내지 Qn과 부하용 MOS 트랜지스터 Qℓ로 형성되는 논리 게이트 부분에 가변전원 전압 VPP/VCC을 부가하도록 한 어드레스 디코더 회로를 도시하는 것으로, 이것은 1988 ISSCC 다이제스트의 120 내지 121 페이지에 소개되 있다. 이것에 의하면, 부하용 MOS 트랜지스터 Qℓ의 소스가 버퍼회로 Bu의 전원단자와 같이 가변전원단자(VPP/VCC)에 접속되어 있으므로, 그 두 전원단자 사이에 전위차가 생기지 않는다. 따라서, 전송게이트를 설치할 필요는 없다. 또한, 풀업(pull-up)기능은 부하용 MOS 트랜지스터 Qℓ로 충분하므로 부귀환용의 MOS 트랜지스터를 설치할 필요도 없다. 따라서, 제8도에 도시된 어드레스 디코더 회로가 가장 소자 수가 적고, 집적도를 크게 할 수 있다는 점에서 우수하다고 할 수 있다.
그런데, 이들의 어드레스 디코더 회로에서는 비휘발성 메모리에 대한 전기적 소거가 불가능하다. 또한 종래에 EPROM은 전기적 소거가 불가능 하다고 생각되어, 소거가 자외선의 조사에 의해 행해 지고 있었다. 그러나, 본 발명은 EPROM과 같은 구조이면서 전기적 소거가 가능한 비휘발성 메모리(일본국 특허출원 소화 제 62-318172 호로 출원됨)에 관한 것이다. 본 발명은 제어 게이트에 부전압을 인가하여 부유 게이트에 정공(hole)을 주입하므로써 소거를 행하도록 한 것을 특징으로 하는 것이며, 제어 게이트에 부전압을 부가하면 게이티드 졍션(gated junction)의 내압이 낮아지고, 그 상태에서 드레인 전압을 메모리에 인가하면 부유 게이트 바로 아래의 드레인 근처 부분에서 브레이크 다운(breakdown)이 생기고, 이 브레이크 다운에 의해 발생한 정공이 제어 게이트에 인가된 부전압에 의한 전계에 의해 부유 게이트에 주입되어서 소거를 행하는 원리이다. 따라서, 본 발명은 1 개의 워드라인 WL(선택 워드라인) 에만 부전압을 인가하므로써 1 비트 마다의 소거를 가능하게 하는 등 각종의 잇점이 얻어진다. 따라서, EPROM용의 어드레스 디코더 회로로서 전기적 소거가 가능해야 할 것이다.
따라서, 그 요구에 응할 수 있는 어드레스 디코더 회로는 본 발명자에 의해 고안되어, 상기 출원의 원서에 첨부한 명세서 및 도면(제 3도)에 도시되어 있다. 제9도에 이 어드레스 입력용 MOS 트랜지스터를 개량하여 도시한다. 제9도에 있어서 Q4내지 Q7은 어드레스 신호를 수신하는 N채널의 어드레스 입력용 MOS 트랜지스터이고, Qs는 상기 트랜지스터 Q4내지 Q7에 대해서 부하 수단을 형성하는 P채널 MOS 트랜지스터이며, 이 Q4내지 Q8로 형성되는 디코드부의 출력신호 VN1이 Q9및 Q10으로 형성되는 CMOS 인버터에 의해 반전되어, MOS 트랜지스터 Q11및 전송 P채널 MOS 트랜지스터 Q1를 거쳐서 워드라인 WL에 전송되도록 되어있다.
상기 트랜지스터 Q11은 소거신호 Erase의 반전신호에 의해 구동되어, 소거시는 오프, 그 이외인때는 온된다. Q12는 트랜지스터 Q11와 Q1과의 접속점과, 상기 Q4내지 Q8로 형성되는 디코드부의 출력점 사이에 접속된 MOS 트랜지스터로, 소거신호 Erase에 의해 구동되어, 소거시에 온되어 전압 VN2의 논리를 반전한다. Q14, Q15는 워드라인 WL의 전압 VWL을 반전하는 CMOS 인버터를 구성하는 트랜지스터로, 이 CMOS 인버터의 출력이 가변전원(VPP/VCC)단자와 워드라인 WL 사이에 접속된 P 채널 MOS 트랜지스터 Q13의 게이트에 인가된다. 이 Q13내지 Q15로 형성되는 회로에 의해 워드라인 WL은 선택적 기록시에 VPP에서, 판독시에는 VCC로 된다. Q2, Q3은 부하전압 발생용 충전 펌프를 구성하는 트랜지스터이고, C1은 동일한 상기 충전 펌프를 구성하는 콘덴서이며, 이 충전 펌프의 접지측 단자는 소거신호 Erase에 의해 구동되는 MOS 트랜지스터 Q16를 거쳐서 접지되어 있다. NOR1은 한쪽의 입력 단자에 소거용 펄스를, 다른쪽 입력단자에는 워드라인 WL의 전압 VWL을 받는 NOR 회로로서, 그 출력 단자가 충전 펌프를 구성하는 콘덴서 C1의 일단에 접속된다. 또한, 제9도중에는 엄밀하게는 어드레스 디코더 회로만이 아니고 부전압 발생 회로도 도시되어 있게 된다. 하기한 표 1 은 각 동작 모드에 있어서 각 노드의 전압을 표시하는 표이다.
Figure kpo00001
상기한 표 1에 있어서, V/V는 행(ROW)계의 V/V단자이고, V는 예를들자면 12.5V 이며,V는 5V이다. 또한, 소스는 메모리셀 어레이의 소스이고, Vthp는 전송용의 상기 P채널 MOS 트랜지스터 Tr1의 역치전압이며, 0 내에 -를 넣은 표는 부전압, F1은 부유(floating)를 나타낸다. 또한 부유 F1을 대신하여 5V로 하여도 좋다. 제9도에 도시한 행 디코더 회로는, 소거시에는 트랜지스터 Q가 오프되어 Q가 온되고, 소거가 아닌 경우 논리를 역으로 하며, 전압 V2는 선택시에는 OV, 비선택시에는 +5V로 되도록하여, 선택시에 워드라인 WL의 전압 V이 부하전압으로 되도록 하고 있다. 이 제9도에 도시하는 어드레스 디코더 회로는 전기적 소거가 가능한 PRAM용의 어드레스 디코더 회로이며, 전기적 소거가 가능하다는 점에서 제5도 내지 제8도에 도시한 것과 다르다. 그러나, 이 어드레스 디코더 회로에는 소자수가 많은 결점이 있었다. 따라서, 본 발명은 비휘발성 메모리의 어드레스 디코더 회로에 있어서 소자수를 필요이상으로 많게 하지 않으면서도 전기적인 소거를 가능하게 하는 것을 목적으로 한다. 본 발명의 비휘발성 메모리의 어드레스 디코더 회로는 상기한 문제점을 해결하기 위해, 소거시에 부하용 MOS 트랜지스터와 어드레스 입력용 MOS 트랜지스터로 형성되는 디코드 부분에 대한 전원의 인가방법(극성)을 기록시에, 판독시의 경우와 달리(극성을 역으로 하여)어드레스 입력용 MOS 트랜지스터측의 전원 단자(제 2 의 단자) 및 버퍼 회로의 전원단자(제 3의 단자)에 대해서 소거를 하지 않도록 제 3 의 전위를 인가하므로써 비선택에 따르는 소거를 막는 제 3 의 전위를 출력시키도록 한 것을 특징으로 한다. 본 발명의 비휘발성 메모리의 어드레스 디코더 회로에 의하면, 판독시 및 기록시에는 선택의 경우에 출력하고, 비선택의 경우는 출력하지 않는 반면, 소거시에는 선택의 경우 출력을 하지 않으므로 워드 라인에 대한 부전압의 인가를 허용할 수 있다. 따라서 부전압에 의한 소거가 가능하고, 또한 비선택의 경우에는 워드라인에 제 3 의 전위를 인가하여 소거를 방지할 수 있다. 따라서, 1 비트씩의 소거가 가능해진다. 그러므로, 부하용 MOS 트랜지스터와 어드레스 입력용 MOS 트랜지스터로 형성되는 회로 양단의 전원 단자에 인가하는 전위를 변화시키므로써, 판독 및 기록시와, 소거시에 출력 논리를 역전시키므로, 거의 부하용 MOS 트랜지스터와 어드레스 입력용 MOS 트랜지스터로 형성되는 디코드부(논리 게이트부)와 버퍼 회로 만으로 어드레스 디코더 회로를 구성하여도 전기적으로 소거할 수가 있다. 따라서, 전기적 소거를 어드레스 디코더 회로의 소자수를 필요 이상으로도 증가시키지 않고도 실현할 수가 있다. 이하, 본 발명의 비휘발성 메모리의 어드레스 디코더 회로를 실시예에 따라서 상세히 설명을 한다. 제1도는 본 발명의 비휘발성 메모리의 어드레스 디코더 회로의 일 실시예를 도시하는 회로도이다. 제1도에 있어서, Q, Q....Q은 어드레스 신호를 받는 n채널의 어드레스 입력용 MOS 트랜지스터로서 서로 직렬 접속되어 있다. 이 직렬 회로의 일단인 어드레스 입력용 MOS 트랜지스터 Q의 소스는 제2의 단자(Vb)에 접속되어 있다. Qℓ은 P 채널의 부하용 MOS 트랜지스터로서, 드레인이 어드레스 입력용 MOS 트랜지스터 Q, Q.... Q으로 형성되는 직렬 회로의 다른단인 어드레스 입력용 MOS 트랜지스터 Qℓ의 소스는 제 1의 단자(Va)에 접속되고, 게이트는 접지되며, 따라서 채널은 제 3의 단자인 가변 전원단자(V/V)에 접속되어 있다. B는 CMOS 인버터로 형성되는 버퍼회로로서, N채널 MOS 트랜지스터 Qa와 P채널 MOS 트랜지스터 Qb로 형성되며, 입력단자는 어드레스 입력용 MOS 트랜지스터 Q과 부하용 MOS 트랜지스터 Qℓ과의 접속점에 접속되어 있다. 따라서, P채널 MOS 트랜지스터 Qb의 소스는 제 3의 단자인 가변 전원단자(V/V)에 접속되어 있으며, n채널 MOS 트랜지스터 Qa의 소스는 접지되어 있다. 그러므로, 제 1의 단자 전위 Va는, 판독시에는 V(예를들자면 5V)이고, 기록시에는 V(예를들자면 12V)이며, 소거시에는 기준 전위인 OV로 되도록 변화한다. 제 2의 단자 전위 Vb는 판독 및 기록시에는 OV로 되며, 소거시에는 V로 되도록 변화한다. 따라서, 제 3자의 단자인 가변 전원단자(V/V)전위는, 판독시에는 V, 기록시에는 V, 소거시에는 V로 되도록 변화한다. 아래 표 2는 이들 각 단자의 전위의 변화를 나타낸 것이다.
Figure kpo00002
그 결과 어드레스 디코더 회로는, 판독시에는 제 1의 단자(Va)의 전위가 V이고, 제 2의 단자(Vb)의 전위가 OV이며, 제 3의 단자인 가변 전원단자(V)는 V가 되므로, 선택 상태의 경우에는 V를 출력하고, 비선택 상태의 경우에는OV를 출력한다. 다음에 기록시의 경우에는, 판독시의 경우와는 가변전원단자의 레벨이 V로 된다는 점에서 다른데 불과하고, 선택상태의 경우에는 V를 출력하고, 비선택의 경우에는 OV를 출력한다. 다음에, 소거시에는 제 1의 단자(Va)는 OV로, 제 2 의 단자(Vb)는 V로, 제 3의 단자인 가변 전원 단자는 V로 된다. 따라서, 선택 상태의 경우 어드레스 디코더 회로의 출력이 OV로 되고, 비선택 상태의 경우에는 어드레스 디코더 회로의 출력이 V로 된다. 즉, 버퍼 회로의 소거시에 있어서의 출력과, 판독 및 기록시에 있어서의 출력은 논리가 서로 반대로 된다. 구체적으로 설명을 하면, 소거시에 있어서는 제 2의 단자(Vb)가 V로 되고, 제 1의 단자(Va)가 OV로 되므로, 선택 상태일때(즉, 전체 어드레스 입력용 MOS 트랜지스터 Q내지 Q이 온되었을때)에 디코드부가 V-Vthn(Vthn; 어드레스 입력용 MOS 트랜지스터의 역치전압)로 되어, 그 결과, 버퍼회로 B의 출력이 OV로 된다. 따라서, 비선택 상태일 때(즉, 어드레스 입력용 MOS 트랜지스터 Q내지 Q의 최소한 1개가 오프되었을때)에는, 디코드부의 출력이 OV 내지 | Vthp|(Vthp; 부하용 MOS 트랜지스터의 역치전압)으로 되어, 그 결과, 버퍼회로 B의 출력이 V로 된다. 이것은 설계시 부하용MOS 트랜지스터 Qℓ과 어드레스 입력용 MOS 트랜지스터 Q내지 Q과의 임피던스비를 적당히 설정하여 둠으로서 용이하게 할 수 있는 것이다. 이와같이 비선택의 경우 출력을 OV가 아닌 그것보다 높은 전압인 V(V로 하여도 좋다)로 하는 것은 비선택 워드라인까지 소거되는 일이 없도록 하기 위한 것이다. V(또는 V)로 하면 왜 소거되지 않게 되는가에 대해서는 후의 제 4도에 도시하는 회로의 설명에 의해 명백하게 된다. 하기한 표 3 은 판독시, 기록시 및 소거시에 있어서 선택상태의 경우와 비선택 상태의 경우의 어드레스 디코더 회로의 출력을 표시하는 표이다.
Figure kpo00003
제2도는 제 1의 단자(어드레스 디코더 회로의 부하용 MOS 트랜지스터 Qℓ의 소스)의 전위(레벨)를 제어하는 레벨 제어 회로의 한예를 도시하는 회로도이다. NAND회로는 소거신호 Erase를 반전한 신호를 한쪽 입력 단자에서 수신하고, 전체 워드라인을 선택하는 명령을 하는 신호(전체 출력 H)를 반전한 신호를 다른쪽 입력 단자에서 수신한다. 따라서 이 NAND 회로의 출력은 전승 게이트인 n채널 MOS 트랜지스터 Q를 거쳐서 CMOS인 버터로 형성되는 버퍼회로 Ba에 입력된다. 따라서, 이 버퍼회로 Ba 출력단자가 제 1의 단자(Va)로 되어 있다. Qf는 부귀환용 P채널 MOS 트랜지스터이다. 이 제2도에 도시하는 회로에 의하면, 소거시에 출력 Va를 OV로 하고, 그 이외인때는 출력 Va을 V(기록시)나 V(판독시)로 할 수 가 있는 것이다. 단, 전체 워드라인을 선택하는 신호가 발생하였을때도 Va가 OV로 된다. 전체 워드라인을 선택하는 것은 시험시에 필요하나, 그 경우도 NAND 회로의 출력이 하이로 되어, 버퍼회로 Ba 의 출력 Va가 OV로 된다. 그러면, 어드레스 디코더 회로(제 1 도 참조)의 출력은 V(기록시) 또는 V(판독시)로 되어, 모두 판독 또는 기록이 가능하다. 또한, 시험등을 위해 전체 워드라인을 비선택으로 할 필요가 있는 경우도 있으나, 이 경우는 각 어드레스 디코더 회로에 있어서 어드레스 입력용 MOS 트랜지스터 Q내지 Q중 어느 하나를 오프시키도록 어드레스 신호를 제어하면 좋다. 즉, 어드레스 디코더 회로에 입력되는 어드레스 신호의 어느 하나를 로우로 하는 것을 전체 행 어드레스 디코더 회로에 대해서 행하면 좋다. 또한, 전체 워드라인을 비선택으로 하는 방법으로서 어드레스 신호에 의하지 않고 제 2의 단자 Vb의 레벨을 울리는 방법도 있으나, 대기시의 DC 전류의 차단, 대기에서 활성 상태로의 전환 속도등을 고려한 경우, 어드레스 신호에 이해 전부 비선택을 실현하도록 하는 것이 좋다. 제3도는 제 2 의 단자(어드레스 디코더 회로의 어드레스 입력용 MOS 트랜지스터 Q의 소스)의 전위(레벨)를 제어하는 레벨 제어 회로를 도시하는 것이며, 이 회로는 소거 신호 Erase를 반전한 신호를 인버터 INT에 의해 반전하도록 한 것이다. 본 어드레스 디코더 회로를 사용한 비휘발성 메모리에는 제 2 도에 도시하는 레벨 제어회로와, 제 3도에 도시하는 레벨 제어 회로가 필요하지만, 레벨 제어 회로는 각 어드레스 디코더 회로마다 설치하지 않으면 안되는 까닭은 없다. 전체 어드레스 디코더 회로에 대해서 하나만 설치하도록 하는 것도 가능하다. 따라서, 레벨 제어회로가 필요한 것은 집적도의 향상을 방해하지는 않는다. 이러한 것은, 제 9도에 도시된 것 이전에 개발한 어드레스 디코더 회로는, 부하용 MOS 트랜지스터, 어드레스 입력용 MOS 트랜지스터 및 버퍼 회로외에 MOS 트랜지스터 Q∼Q가 필요하므로, 어드레스 디코더 회로 1 개당의 소자수는 많으나, 본 어드레스 디코더 회로에 의하면 부하용 MOS 부하용 트랜지스터, 어드레스 입력용 MOS 트랜지스터 및 버퍼회로 B이외에는 제4도에 도시하는 회로(뒤에 설명)의 전송 게이트인 MOS 트랜지스터 Qc가 더 필요할 뿐이며, 어드레스 디코더 회로 1 개당의 소자수가 적어도 되기 때문이다. 제 4도는 워드라인 WL에 부전압을 인가하는 회로를 도시한 것이다. Qc는 공핍형 P채널 MOS 트랜지스터로, 어드레스 디코더 회로의 버퍼회로 B와 워드라인 WL사이에 설치되어 있다. 구체적으로는 소스 S가 버퍼회로 B에 접속되고, 드레인 D가 워드라인 WL에 접속되며, 게이트 G 에서는 소거신호 Erase를 수신한다. Qd는 공핍형의 P 채널 MOS 트랜지스터이고, Qe는 증가형 P채널 MOS 트랜지스터이며, 이 MOS 트랜지스터 Qd와 Qe는 서로 직렬로 접속되어 있고, 이 직렬 회로가 워드라인 WL 과 부전압 전원단자(V)사이에 접속되어 있으며, MOS 트랜지스터 Qd의 소스와 게이트는 서로 연결되어 있다. 따라서, MOS 트랜지스터 Qe 의 게이트에는 소거 신호 Erase를 반전한 신호(-10 내지 -20V)가 인가된다. 부전압 V는 예를 들자면 -10 내지 -20V 값을 가지고, 제4도에서는 도시되지 않은 부전압 발생회로(예를 들자면 제9도중의 충전펌프)에 의해 발생된다. 따라서, 소거시에는 MOS 트랜지스터 Qe가 도통하여 V라인과 워드라인 WL이 MOS 트랜지스터 Qd, Qe를 거쳐서 접속된다. 소거시 이외의 때는 V라인과 워드라인 WL 사이는 전기적으로 분리된다. 그런데, 소거시에 있어서 어드레스 디코더 회로의 버퍼회로 B의 출력은 선택 상태의 경우에는 상술한 대로 OV로 된다. 따라서, 공핍한 MOS 트랜지스터 Qc는 예를들자면, 5V의 소거 신호 Erase를 수신하며, 게이트 소스간 전압이 5V로 되는데 대해서 역치 전압은 2 내지 3V이므로 컷오프(cut off)된다. 따라서, MOS 트랜지스터 Qc에 의해 워드라인 WL은 어드레스 디코더 회로에서 분리 되어 그 결과 전압 V레벨로 된다. 따라서, 소거를 행할 수가 있다. 또한, 소거시에 있어서 비선택 상태의 경우에는 버퍼회로 B의 출력이 V레벨(5V)에, 즉 게이트 소스간 전압이 OV와 역치전압 이하로 되어, MOS 트랜지스터 Qc는 온된다. 그결과, 워드라인 WL 은 V레벨(5V)로 된다. 이와같이, 비선택일때에 어드레스 디코더 회로가 발생하는 전압은 전승 게이트인 공핍형 MOS 트랜지스터 Qc를 오프 상태로 하는 값이면 좋고, 반드시 V(5V)인 것을 필요로 하지 않는다. 예를들자면 V보다 높은 V(12V)라도 좋다. 아래 표 4는 버퍼회로 B의 출력, MOS 트랜지스터 Qc 의 상태, 워드라인 WL의 레벨을 표시하는 표이다.
Figure kpo00004
또한, 본 발명은 어드레스 입력용 MOS 트랜지스터의 수가 하나인 경우라도 적용이 된다. 이상에서 설명한 바와 같이, 본 발명의 비휘발성 메모리의 어드레스 디코더 회로에 의하면, 판독 및 기록시에는 선택의 경우 출력하고, 비선택의 경우 출력하지 않는데 대해서, 소거시에는 선택의 경우 출력하지 않고 워드라인에 대한 부전압의 인가를 허용함으로써 소거가 가능해지며, 또한 비선택의 경우에는 워드라인에 제3의 전위를 인가하여 소거를 방지할 수가 있다. 따라서, 1 비트씩의 소거가 가능해진다. 따라서, 부하용 MOS 트랜지스터와 어드레스 입력용 MOS 트랜지스터로 형성되는 회로의 양단 전원 단자에 인가하는 전위를 변화시키므로써 판독 및 기록시와 소거시에 출력의 논리를 역전시키므로, 부하용 MOS 트랜지스터와 어드레스 입력용 MOS 트랜지스터로 형성되는 디코드부와 버퍼회로만으로 어드레스 디코더 회로를 구성할 수 있다. 따라서, 전기적 소거를 어드레스 디코더 회로의 소자수가 필요이상으로 증가되지 않아도 가능하게 할 수가 있다.

Claims (3)

  1. 선택상태에서 판독시에 제1의 전위를, 기록시에는 제1의 전위보다도 절대치가 큰 제2의 전위를 출력하는 비휘발성 메모리의 어드레스 디코더 회로에 있어서, 일단이 제 1의 단자에 접속된 부하용 MOS 트랜지스터와; 어드레스 신호를 게이트에서 수신하고, 상기 부하용 MOS 트랜지스터의 다른단과 제2의 단자 사이에 설치된 1 개 또는 직력 접속된 복수의 어드레스 입력용 MOS 트랜지스터와; 상기 부하용 MOS 트랜지스터와 상기 어드레스 입력용 MOS 트랜지스터와의 접속점으로부터의 신호를 입력 신호로서 수신하고, 제 3의 단자와 기준전위 단자 사이의 전압을 전원전압으로서 수신하는 버퍼 회로를 포함하며; 판독시에 제 1 의 단자 및 제 3 의 단자에 제 1 의 전위를 인가하는 것에 의해 선택 버퍼회로에서 제 1 의 전위를 출력시키며; 기록시에 제 1의 단자 및 제 3 의 단자에 제 2의 전위를 인가하는 것에 의해 선택버퍼 회로로부터 제 2의 전위를 출력시키고; 소거시에 제 2의 단자 및 제 3의 단자에 제 3의 전위를 부여하여 비선택의 경우에 제 3의 전위를 출력 시키도록 형성되는 것을 특징으로 하는 비휘발성 메모리의 어드레스 디코더 회로.
  2. 제 1항에 있어서, 소거시에 있어서 선택의 경우 기준 전위를 출력시키는 것에 의해, 비휘발성 메모리의 제어 게이트에 부전압이 인가되어 부유 게이트로의 정공의 주입을 행하는 것을 허용하도록 형성되는 것을 특징으로 하는 비휘발성 메모리으 어드레스 디코더 회로.
  3. 제1항에 있어서, 부하용 MOS 트랜지스터의 채널 영역이 제 3의 단자에 접속된 것을 특징으로 하는 비휘발성 메모리의 어드레스 디코더회로.
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