JPH02108293A - 不揮発性メモリのアドレスデコーダ回路 - Google Patents
不揮発性メモリのアドレスデコーダ回路Info
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- JPH02108293A JPH02108293A JP63260189A JP26018988A JPH02108293A JP H02108293 A JPH02108293 A JP H02108293A JP 63260189 A JP63260189 A JP 63260189A JP 26018988 A JP26018988 A JP 26018988A JP H02108293 A JPH02108293 A JP H02108293A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以ドの順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ８発明の概要
Ｃ０背、ｌｉ（技術［第５図乃至第９図］Ｄ１発明が解
決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第４図］ Ｈ１発明の効果 （Ａ 産業上の利用分野） 本発明は不揮発性メモリのアドレスデコーダ回路、特に
フローティングケート型不揮発性メモリのコントロール
ケートに負電圧を印加してフローティングゲートにホー
ルを注入することにより′電気的に消去を行うことを可
能にできるアドレスデコーダ回路に関する。
決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第４図］ Ｈ１発明の効果 （Ａ 産業上の利用分野） 本発明は不揮発性メモリのアドレスデコーダ回路、特に
フローティングケート型不揮発性メモリのコントロール
ケートに負電圧を印加してフローティングゲートにホー
ルを注入することにより′電気的に消去を行うことを可
能にできるアドレスデコーダ回路に関する。
（Ｂ、発明の概要）
本発明は、不揮発性メモリのアドレスデコーダ回路にお
いて、 素子数を徒らに多くすることなく電気的消去を可能にす
るため、 消去時には負荷用ＭＯＳトランジスタとアドレス人力用
ＭＯＳトランジスタからなるデコート部分（論理ゲート
部分）に対する電源電圧の与え方（極性）を占き込み時
、読み出し時の場合と界ならせアドレス入力用ＭＯＳト
ランジスタ側の電源端子（第２の端子）及びバッファ回
路の電源端子（第３の端子）に対して第３の電位を与え
ることにより非選択に係る場合消去を阻むための第３の
電位を出力させるようにしたものである。
いて、 素子数を徒らに多くすることなく電気的消去を可能にす
るため、 消去時には負荷用ＭＯＳトランジスタとアドレス人力用
ＭＯＳトランジスタからなるデコート部分（論理ゲート
部分）に対する電源電圧の与え方（極性）を占き込み時
、読み出し時の場合と界ならせアドレス入力用ＭＯＳト
ランジスタ側の電源端子（第２の端子）及びバッファ回
路の電源端子（第３の端子）に対して第３の電位を与え
ることにより非選択に係る場合消去を阻むための第３の
電位を出力させるようにしたものである。
（Ｃ，背景技術）［第５図乃至第９図］電気的に計き換
えが可能なＰＲＯＭであるＥＰＲＯＭやＥ’ ＰＲＯＭ
のアドレスデコーダ回路は、他のメモリ（スターティッ
クＲＡＭ、ダイナミックＲＡＭ）のアドレスデコーダ回
路に比較Ｊ−ると、出力のレベルが高電圧（１０〜３０
Ｖ）、中電圧（５Ｖ）、基準電位（ＯＶ）と３レベルあ
り、また、試験のために全選択（全出力か「ハイ」）あ
るいは全非選択（全出力が「ロウ」）のモードを用意す
る必要性があるという特徴点を４丁してし入る。
えが可能なＰＲＯＭであるＥＰＲＯＭやＥ’ ＰＲＯＭ
のアドレスデコーダ回路は、他のメモリ（スターティッ
クＲＡＭ、ダイナミックＲＡＭ）のアドレスデコーダ回
路に比較Ｊ−ると、出力のレベルが高電圧（１０〜３０
Ｖ）、中電圧（５Ｖ）、基準電位（ＯＶ）と３レベルあ
り、また、試験のために全選択（全出力か「ハイ」）あ
るいは全非選択（全出力が「ロウ」）のモードを用意す
る必要性があるという特徴点を４丁してし入る。
そして、ＥＰＲＯＭ、Ｅ２ ＰＲＯＭ用のアドレスデコ
ーダ回路、特にＥＰＲＯＭ用のアドレスデコーダ回路に
対する回路構成素子数を低減する要求が強い。というの
は、ＥＰＲＯＭは１トランジスタセルで１Ｍビットの容
量のものになるとＲＯＷデコーダ１回路を４〜５μｍの
長さの範囲に納めなければならないからである。そこで
、ＥＰＲＯＭ、ＥＰＲＯＭ用のアドレスデコーダ回路の
高集積化の歴史を辿ってみる。第５図は特公昭６３−２
２３９６号公報において従来例として紹介されたアドレ
スデコーダ回路を示すものである。図面において、Ｑ、
〜Ｑ、はアドレス信号Ａ１〜Ａ、１を人力（１ｊ号とし
て受ける例えばｎチャンネルのアドレス人力用Ｍｏｌ・
ランジスタであり、直列接続されており、この直列回路
の一端（ＭＯＳトランジスタＱ１のソース）は接地され
ている。ＱｌはＰチャンネルの工′１荷用ＭＯＳトラン
ジスタで、ソース及びチャンネルが電源Ｖ（：ｃ端ｒ−
に接続され、ゲート電極が接地され、そして、ドレイン
がアドレス人力用ＭＯＳトランジスタＱ１〜Ｑ、の直列
回路の他端（ＭＯＳトランジスタＱ。のトレイン）に接
続さＪｌでいる。そして、この接続点がアドレスデコー
ダ回路のデコード部（論理ゲート部）の出力点となり、
ここから出力される信号かトランスファーケートを成す
ｎチャンネルＭＯＳトランジスタＱｔを介してＣＭＯＳ
インバータからなるバッファ回路Ｂ Ｌｌに人力される
。このバッファ回路Ｂｕは−Ｆき込み時には例えば１０
〜３０Ｖの高い電源電圧（書き込み電圧）Ｖ ４．ｐを
、それ以外のときには例えば５ｖという通常の電源電圧
ＶＣＣを電源電圧として受けて動作をする。ＱｆはＰチ
ャンネルの帰還用及びプルアップ用のＭＯＳ）ランジス
タで、そのソース及びチャンネル領域は書き込み時には
書き込み電圧ｖＰＰを、それ以外の時には通常の電源電
圧ＶＣＣを受け、ゲート電極はバッファ回路Ｂｕの出力
を受ける。そして、ドレインはバッファ回路Ｂｕの人力
に接続されている。尚、上記トランスファーゲートを成
すＭＯＳｌ−ランジスタＱｔは古き込み時に可変電源端
ｆ （Ｖ ｐＰ／ Ｖ ＣＣ）からＭＯＳトランジスタ
Ｑｆ及び負荷用ＭＯＳトランジスタＱＩ１．を経て通常
の電源端子（Ｖｃｃ）へ大きな電流が流れることを阻止
するためのものである。ところで、このＭＯＳ）ランジ
スタＱｔを不要にしたアドレスデコーダ回路が上記の特
公昭６３−２２３９６号公報に出願に係る発明として紹
介されており、それを第５図に示す。このアドレスデコ
ーダ回路は負荷用ＭＯＳトランジスタＱ２のチャンネル
領域を通常の電源端子（Ｖ ｃｃ）ではなく可変電源端
子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続すると共にゲート電
極を接地するのではなく、負荷用Ｍ ＯＳ ｔ−ランジ
スタＱ２のドレインに接続するようにしたものである。
ーダ回路、特にＥＰＲＯＭ用のアドレスデコーダ回路に
対する回路構成素子数を低減する要求が強い。というの
は、ＥＰＲＯＭは１トランジスタセルで１Ｍビットの容
量のものになるとＲＯＷデコーダ１回路を４〜５μｍの
長さの範囲に納めなければならないからである。そこで
、ＥＰＲＯＭ、ＥＰＲＯＭ用のアドレスデコーダ回路の
高集積化の歴史を辿ってみる。第５図は特公昭６３−２
２３９６号公報において従来例として紹介されたアドレ
スデコーダ回路を示すものである。図面において、Ｑ、
〜Ｑ、はアドレス信号Ａ１〜Ａ、１を人力（１ｊ号とし
て受ける例えばｎチャンネルのアドレス人力用Ｍｏｌ・
ランジスタであり、直列接続されており、この直列回路
の一端（ＭＯＳトランジスタＱ１のソース）は接地され
ている。ＱｌはＰチャンネルの工′１荷用ＭＯＳトラン
ジスタで、ソース及びチャンネルが電源Ｖ（：ｃ端ｒ−
に接続され、ゲート電極が接地され、そして、ドレイン
がアドレス人力用ＭＯＳトランジスタＱ１〜Ｑ、の直列
回路の他端（ＭＯＳトランジスタＱ。のトレイン）に接
続さＪｌでいる。そして、この接続点がアドレスデコー
ダ回路のデコード部（論理ゲート部）の出力点となり、
ここから出力される信号かトランスファーケートを成す
ｎチャンネルＭＯＳトランジスタＱｔを介してＣＭＯＳ
インバータからなるバッファ回路Ｂ Ｌｌに人力される
。このバッファ回路Ｂｕは−Ｆき込み時には例えば１０
〜３０Ｖの高い電源電圧（書き込み電圧）Ｖ ４．ｐを
、それ以外のときには例えば５ｖという通常の電源電圧
ＶＣＣを電源電圧として受けて動作をする。ＱｆはＰチ
ャンネルの帰還用及びプルアップ用のＭＯＳ）ランジス
タで、そのソース及びチャンネル領域は書き込み時には
書き込み電圧ｖＰＰを、それ以外の時には通常の電源電
圧ＶＣＣを受け、ゲート電極はバッファ回路Ｂｕの出力
を受ける。そして、ドレインはバッファ回路Ｂｕの人力
に接続されている。尚、上記トランスファーゲートを成
すＭＯＳｌ−ランジスタＱｔは古き込み時に可変電源端
ｆ （Ｖ ｐＰ／ Ｖ ＣＣ）からＭＯＳトランジスタ
Ｑｆ及び負荷用ＭＯＳトランジスタＱＩ１．を経て通常
の電源端子（Ｖｃｃ）へ大きな電流が流れることを阻止
するためのものである。ところで、このＭＯＳ）ランジ
スタＱｔを不要にしたアドレスデコーダ回路が上記の特
公昭６３−２２３９６号公報に出願に係る発明として紹
介されており、それを第５図に示す。このアドレスデコ
ーダ回路は負荷用ＭＯＳトランジスタＱ２のチャンネル
領域を通常の電源端子（Ｖ ｃｃ）ではなく可変電源端
子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続すると共にゲート電
極を接地するのではなく、負荷用Ｍ ＯＳ ｔ−ランジ
スタＱ２のドレインに接続するようにしたものである。
このようにすれば、古き込み時においてバッファ回路Ｂ
ｕの入力端が帰還用ＭＯＳトランジスタＱｆによって書
き込み電圧ＶＰＰレベルになったとしても負荷用ＭＯＳ
ｌ−ランジスタＱＪ２のチャンネルとゲート電極が共に
その書き込み電圧ＶＰＰレベルになり、また、チャンネ
ルとゲート電極との電位差が０になり、そして、負荷Ｍ
ＯＳトランジスタＱｆのゲート・ソース間電圧が０にな
る［尚、このようにトランジスタＱ２を電流が逆流しよ
うとする場合にはトランジスタＱ２のアドレス入力用ｎ
チャンネルＭＯＳトランジスタに接続された方の領域（
１−通のときはドレインである領域）がドレインではな
くソースになることになる。］。従って、エンファンス
メントモードのＭＯＳトランジスタである負荷用ＭＯＳ
トランジスタＱＩｌはカットオフ状態になり、可変電源
端子から通常の電源端子への無駄な電流が阻止される。
ｕの入力端が帰還用ＭＯＳトランジスタＱｆによって書
き込み電圧ＶＰＰレベルになったとしても負荷用ＭＯＳ
ｌ−ランジスタＱＪ２のチャンネルとゲート電極が共に
その書き込み電圧ＶＰＰレベルになり、また、チャンネ
ルとゲート電極との電位差が０になり、そして、負荷Ｍ
ＯＳトランジスタＱｆのゲート・ソース間電圧が０にな
る［尚、このようにトランジスタＱ２を電流が逆流しよ
うとする場合にはトランジスタＱ２のアドレス入力用ｎ
チャンネルＭＯＳトランジスタに接続された方の領域（
１−通のときはドレインである領域）がドレインではな
くソースになることになる。］。従って、エンファンス
メントモードのＭＯＳトランジスタである負荷用ＭＯＳ
トランジスタＱＩｌはカットオフ状態になり、可変電源
端子から通常の電源端子への無駄な電流が阻止される。
依ってトランスファーゲートであるＭＯＳトランジスタ
Ｑｔは不必要となり、アドレスデコーダ回路１個あたり
素子数が１個減少する。その点で第６図に示すアドレス
デコーダ回路は第５図に示すものよりも優れているとい
える。
Ｑｔは不必要となり、アドレスデコーダ回路１個あたり
素子数が１個減少する。その点で第６図に示すアドレス
デコーダ回路は第５図に示すものよりも優れているとい
える。
第７図は更に小型化を図ったアドレスデコーダ回路を示
すものであり、これは１９８５Ｉｓｓｃｃ Ｄｉｇｅ
ｓｔの１６６〜１６７頁に紹介されている。このアドレ
スデコーダ回路はアドレス人力用ＭＯＳトランジスタＱ
１〜Ｑｎと負荷用ＭＯＳトランジスタＱ 、Ｑかうなる
回路の出力を直接バッファ回路Ｂｕに人力し、バッファ
回路ＢｕとメモリセルアレイのワードラインＷＬとの間
にデプレッションモードのＭＯＳトランジスタＱｔをト
ランスファーゲートとして介在させ、そして、可変電源
端子（Ｖ ｐｐ／ Ｖ ｃｃ）とワードラインＷＬとの
間にポリシリコンＰチャンネルＭＯＳトランジスタを介
在させたものであり。
すものであり、これは１９８５Ｉｓｓｃｃ Ｄｉｇｅ
ｓｔの１６６〜１６７頁に紹介されている。このアドレ
スデコーダ回路はアドレス人力用ＭＯＳトランジスタＱ
１〜Ｑｎと負荷用ＭＯＳトランジスタＱ 、Ｑかうなる
回路の出力を直接バッファ回路Ｂｕに人力し、バッファ
回路ＢｕとメモリセルアレイのワードラインＷＬとの間
にデプレッションモードのＭＯＳトランジスタＱｔをト
ランスファーゲートとして介在させ、そして、可変電源
端子（Ｖ ｐｐ／ Ｖ ｃｃ）とワードラインＷＬとの
間にポリシリコンＰチャンネルＭＯＳトランジスタを介
在させたものであり。
ＭＯＳトランジスタＱｔ及びポリシリコンＭＯＳトラン
ジスタは共にプログラム信号ＰＧＭを反転した信号をゲ
ート電極に受ける。このアドレスデコーダ回路において
バッファ回路Ｂｕは可変電源端子ではなく通常の電源端
子（Ｖｃ、ｃ）から電源電圧を受ける。そして、古き込
みはポリシリコンＰチャンネルＭＯＳトランジスタを介
して行われる。
ジスタは共にプログラム信号ＰＧＭを反転した信号をゲ
ート電極に受ける。このアドレスデコーダ回路において
バッファ回路Ｂｕは可変電源端子ではなく通常の電源端
子（Ｖｃ、ｃ）から電源電圧を受ける。そして、古き込
みはポリシリコンＰチャンネルＭＯＳトランジスタを介
して行われる。
尚、このアドレスデコーダ回路は高集積化という点で優
れているが、デブレッシＥｌンモー・ドのＭＯＳトラン
ジスタＱｔを形成する必要があるためにマスクを１枚多
く必要とし、また工程も増え、コスト増を招くという問
題がある。また１、！トき込みを行うトランジスタとな
るポリシリコンＭＯＳトランジスタはオン抵抗が大きく
なり、高速性の向上を阻む要因となるという問題もある
。
れているが、デブレッシＥｌンモー・ドのＭＯＳトラン
ジスタＱｔを形成する必要があるためにマスクを１枚多
く必要とし、また工程も増え、コスト増を招くという問
題がある。また１、！トき込みを行うトランジスタとな
るポリシリコンＭＯＳトランジスタはオン抵抗が大きく
なり、高速性の向上を阻む要因となるという問題もある
。
第８図はアドレス人力用ＭＯ３）ランジスタＱ、〜Ｑｎ
と負荷用ＭＯ３）ランジスタＱ２からなる論理ゲート部
分に可変電源電圧Ｖ ｐｐ／ Ｖ ｃｃを印加するよう
にしたアドレスデコーダ回路を示すもので、これは１９
８８ １ＳＳＣＣ Ｄｉｇｅｓｔの１２０〜１２１頁に紹介されて、いる。
と負荷用ＭＯ３）ランジスタＱ２からなる論理ゲート部
分に可変電源電圧Ｖ ｐｐ／ Ｖ ｃｃを印加するよう
にしたアドレスデコーダ回路を示すもので、これは１９
８８ １ＳＳＣＣ Ｄｉｇｅｓｔの１２０〜１２１頁に紹介されて、いる。
これによれば、負荷用ＭＯＳトランジスタＱｌのソース
がバッファ回路Ｂｕの電源端子と同じように可変電源端
子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続されているので、そ
の両’Ｉ’； 源端子間に電位差が生じない。従って、
トランスファーゲートを設ける必要はない。また、プル
アップの機能は負荷用ＭＯＳトランジスタＱ１自身が果
し得るので負帰逼用のＭＯＳトランジスタを設ける必要
もない。
がバッファ回路Ｂｕの電源端子と同じように可変電源端
子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続されているので、そ
の両’Ｉ’； 源端子間に電位差が生じない。従って、
トランスファーゲートを設ける必要はない。また、プル
アップの機能は負荷用ＭＯＳトランジスタＱ１自身が果
し得るので負帰逼用のＭＯＳトランジスタを設ける必要
もない。
従って、この第８■１に示すアドレスデコーダ回路か最
す素ｒ数が少なくて済み、集積度を大きくでき、その点
で優れているといえる。
す素ｒ数が少なくて済み、集積度を大きくでき、その点
で優れているといえる。
ところで、こわ等のアドレスデコーダ回路では不揮発性
メモリに対する電気的消去が不可能である。また、従来
においてはＥＰＲＯＭは電気的消去か不可能であると考
えられ、消去は紫外線の照射により行われていた。
メモリに対する電気的消去が不可能である。また、従来
においてはＥＰＲＯＭは電気的消去か不可能であると考
えられ、消去は紫外線の照射により行われていた。
しかし、本発明者はＥＰＲＯＭと同じ構造てありながら
電気的消去のできる不揮発性メモリを発明（特願昭６２
−３１８１７２号で出頼済み）した。この発明はコント
ロールゲートに負電圧を印加してフローティングゲート
にホールを注入することにより消去を行うようにしたこ
とを特勺とするものであり、コントロールケ−１・に負
電圧を印加するとゲーテイツトシャンクシミ】、ノの耐
圧が低下し、その状態でドレイン電圧をメモリに印加づ
−るとフローティングゲート直下のドレイン返傍部分で
ブレークダウンが生じ、このブレークタウンによって生
じたホールがコントロールゲートに印加された負電圧に
よる電界によってフローティングゲートに注入されで消
去を行うというのか原理である。そして、この発明は１
本のワードラインＷ Ｌ （ｇ択ワードライン）のみに
ｒ１電圧を印／＋０することにより１ビツト１１１の消
去を可能に′１−る等種４・の利益をもたらす。従って
、ＥＰＲＯＭ川のアドレスデコーダ回路として電気的消
去かてきるように配慮したものの出現が要求されること
か−ｒ５忠されるのである。そして、その要求に応える
ことのてきるアドレスデコーダ回路は本発明者によって
案出され、ト記出願の願書に添付した明細書及び図面（
第３図）において示されている。第９図にそのアドレス
入力用ＭＯＳトランジスタを改めて図示する。
電気的消去のできる不揮発性メモリを発明（特願昭６２
−３１８１７２号で出頼済み）した。この発明はコント
ロールゲートに負電圧を印加してフローティングゲート
にホールを注入することにより消去を行うようにしたこ
とを特勺とするものであり、コントロールケ−１・に負
電圧を印加するとゲーテイツトシャンクシミ】、ノの耐
圧が低下し、その状態でドレイン電圧をメモリに印加づ
−るとフローティングゲート直下のドレイン返傍部分で
ブレークダウンが生じ、このブレークタウンによって生
じたホールがコントロールゲートに印加された負電圧に
よる電界によってフローティングゲートに注入されで消
去を行うというのか原理である。そして、この発明は１
本のワードラインＷ Ｌ （ｇ択ワードライン）のみに
ｒ１電圧を印／＋０することにより１ビツト１１１の消
去を可能に′１−る等種４・の利益をもたらす。従って
、ＥＰＲＯＭ川のアドレスデコーダ回路として電気的消
去かてきるように配慮したものの出現が要求されること
か−ｒ５忠されるのである。そして、その要求に応える
ことのてきるアドレスデコーダ回路は本発明者によって
案出され、ト記出願の願書に添付した明細書及び図面（
第３図）において示されている。第９図にそのアドレス
入力用ＭＯＳトランジスタを改めて図示する。
第９図においてＱ４〜Ｑ７はアドレス信号を受けるＮチ
ャンネルのアドレス人力用ＭＯＳトランジスタ、Ｑ８は
上記トランジスタＱ４〜Ｑ７に対して負荷手段となるＰ
チャンネルＭＯ３Ｉ−ラジスクであり、該Ｑ４〜Ｑ８か
らなるデコード部の出力信−号Ｖ、ｌがＱ９及びＱＩＯ
からなるＣＭＯＳインバータによって反転され、ＭＯＳ
トランジスタＱｌｌ及びトランスファＰヂャンネルＭＯ
ＳトランジスタＱ１を介してワードラインＷ Ｌに伝送
されるようになっている。上記トランジスタＱＩＬは消
去信号Ｅｒｄｓｅの反転信号によって駆動され、消去時
はオフ、それ以外のときはオンする。Ｑｌ２はトランジ
スタＱｌｌとＱｌとの接続点と、上記Ｑ４〜Ｑ８からな
るデコード部の出力点との間に接続されたＭｏＳトラン
ジスタで、消去信号Ｅｒａｓｅによって駆動され、消去
時にオンして電圧ｖ）１２の論理を反転する。
ャンネルのアドレス人力用ＭＯＳトランジスタ、Ｑ８は
上記トランジスタＱ４〜Ｑ７に対して負荷手段となるＰ
チャンネルＭＯ３Ｉ−ラジスクであり、該Ｑ４〜Ｑ８か
らなるデコード部の出力信−号Ｖ、ｌがＱ９及びＱＩＯ
からなるＣＭＯＳインバータによって反転され、ＭＯＳ
トランジスタＱｌｌ及びトランスファＰヂャンネルＭＯ
ＳトランジスタＱ１を介してワードラインＷ Ｌに伝送
されるようになっている。上記トランジスタＱＩＬは消
去信号Ｅｒｄｓｅの反転信号によって駆動され、消去時
はオフ、それ以外のときはオンする。Ｑｌ２はトランジ
スタＱｌｌとＱｌとの接続点と、上記Ｑ４〜Ｑ８からな
るデコード部の出力点との間に接続されたＭｏＳトラン
ジスタで、消去信号Ｅｒａｓｅによって駆動され、消去
時にオンして電圧ｖ）１２の論理を反転する。
Ｑｌ４、Ｑｌ５はワードラインＷＬの電圧ＶＷ。
を反転するＣＭＯＳインバータを構成するトランジスタ
で、該ＣＭＯＳインバータの出力が可変電源（Ｖ ｐｐ
／ Ｖ ｃｃ）端子とワードラインＷＬとの間に接続さ
れたＰチャネルＭＯＳトランジスタＱ１３のゲートに印
加される。このＱ１３〜１５からなる回路によりワード
ラインＷＬは選択の書き込み時にはＶｐｐに、読出し時
にはＶ。Ｃになる。
で、該ＣＭＯＳインバータの出力が可変電源（Ｖ ｐｐ
／ Ｖ ｃｃ）端子とワードラインＷＬとの間に接続さ
れたＰチャネルＭＯＳトランジスタＱ１３のゲートに印
加される。このＱ１３〜１５からなる回路によりワード
ラインＷＬは選択の書き込み時にはＶｐｐに、読出し時
にはＶ。Ｃになる。
Ｑｌ、Ｑ３は負電圧発生用チャージポンプを構成するト
ランジスタ、Ｃ１は同じくコンデンサであり、該チャー
ジポンプのアース側端子は消去１５号Ｅｒａｓｅによっ
て駆動されるＭＯＳトランジスタＱ１６を介して接地さ
れている。Ｎ０ＲＩは一方の入力端子に消去用パルスを
、他方の入力端子にワードラインＷＬの電圧Ｖｗ、、を
受けるノア回路で、その出力端子がチャージポンプを構
成するコンデンサＣ１の一端に接続される。尚、第９図
中には厳密にはアドレスデコーダ回路だけでなく負電圧
発生回路も示されていることになる。
ランジスタ、Ｃ１は同じくコンデンサであり、該チャー
ジポンプのアース側端子は消去１５号Ｅｒａｓｅによっ
て駆動されるＭＯＳトランジスタＱ１６を介して接地さ
れている。Ｎ０ＲＩは一方の入力端子に消去用パルスを
、他方の入力端子にワードラインＷＬの電圧Ｖｗ、、を
受けるノア回路で、その出力端子がチャージポンプを構
成するコンデンサＣ１の一端に接続される。尚、第９図
中には厳密にはアドレスデコーダ回路だけでなく負電圧
発生回路も示されていることになる。
下記の表１は各動作モードにおける各ノートの電圧を示
す表である。
す表である。
表１
して消去でないときと論理を逆にし、電圧ｖＮ２は選択
時にはＯＶ、非選択時には＋５ｖとなるようにして、選
択時にワードラインＷＬの電圧ｖｗ、が負電圧になり得
るようにしている。
時にはＯＶ、非選択時には＋５ｖとなるようにして、選
択時にワードラインＷＬの電圧ｖｗ、が負電圧になり得
るようにしている。
上記表１において、選とは選択、非とは非選択、Ｖ ｐ
ｐ／ Ｖ ｃｃはロー（ＲＯＷ）系のＶ ｐｐ／ Ｖ
ｃｃ端子で、ＶＰＰは例えば１２．５ｖ、ｖＣｃは５ｖ
である。また、ソースはメモリセルアレイのソース、Ｖ
ｔｈｐはトランスファ用の上記ＰチャンネルＭＯＳトラ
ジスタＴｒｌのしきい値電圧、Ｏ内に−を入れた印は負
電圧、Ｆｌはフローティングを示す。尚、フローティン
グＦｌに代えて５Ｖにしても良い。
ｐ／ Ｖ ｃｃはロー（ＲＯＷ）系のＶ ｐｐ／ Ｖ
ｃｃ端子で、ＶＰＰは例えば１２．５ｖ、ｖＣｃは５ｖ
である。また、ソースはメモリセルアレイのソース、Ｖ
ｔｈｐはトランスファ用の上記ＰチャンネルＭＯＳトラ
ジスタＴｒｌのしきい値電圧、Ｏ内に−を入れた印は負
電圧、Ｆｌはフローティングを示す。尚、フローティン
グＦｌに代えて５Ｖにしても良い。
この第９図に示したローデコーダ回路は、消去時にはト
ランジスタＱｌｌがオフしＱｌ２がオン（Ｄ、発明が解
決しようとする問題点）この第９図に示すアドレスデコ
ーダ回路は電気的消去が可能なＰＲＡＭ用のアドレスデ
コーダ回路であり、電気的消去が可能であるという点て
第５図乃至第８図に示したものと異なりている。しかし
ながら、このアドレスデコーダ回路には素子数が多いと
いう欠点があった。
ランジスタＱｌｌがオフしＱｌ２がオン（Ｄ、発明が解
決しようとする問題点）この第９図に示すアドレスデコ
ーダ回路は電気的消去が可能なＰＲＡＭ用のアドレスデ
コーダ回路であり、電気的消去が可能であるという点て
第５図乃至第８図に示したものと異なりている。しかし
ながら、このアドレスデコーダ回路には素子数が多いと
いう欠点があった。
そこで、本発明は不揮発性メモリのアドレスデコーダ回
路において素子数を徒らに多くすることなく電気的な消
去を可能にすることを目的とする。
路において素子数を徒らに多くすることなく電気的な消
去を可能にすることを目的とする。
（Ｅ、問題点を解決するための手段）
本発明不揮発性メモリのアドレスデコーダ回路は上記問
題点を解決するため、消去時に負荷用ＭｏＳトランジス
タとアドレス人力用ＭＯＳトランジスタからなるデコー
ド部分に対する電源電圧の与え方（Ｖｆｉ性）を古き込
み時、読み出し時の場合と変え（Ｍ性を逆にし）アドレ
ス人力用ＭＯＳトランジスタ側の電源端子（第２の端子
）及びバッファ回路の電源端子（第３の端子）に対して
消去をさせないように第３の電位を与えることにより非
選択に係るとき消去を阻む第３の電位を出力させるよう
にしたことを特徴とする。
題点を解決するため、消去時に負荷用ＭｏＳトランジス
タとアドレス人力用ＭＯＳトランジスタからなるデコー
ド部分に対する電源電圧の与え方（Ｖｆｉ性）を古き込
み時、読み出し時の場合と変え（Ｍ性を逆にし）アドレ
ス人力用ＭＯＳトランジスタ側の電源端子（第２の端子
）及びバッファ回路の電源端子（第３の端子）に対して
消去をさせないように第３の電位を与えることにより非
選択に係るとき消去を阻む第３の電位を出力させるよう
にしたことを特徴とする。
（Ｆ、作用）
本発明不揮発性メモリのアドレスデコーダ回路によれば
、読み出し時及び書き込み時には選択の場合出力し、非
選択の場合出力しないのに対して消去時には選択の場合
出力をしないのでワードラインに対する負電圧の印加を
許容することができる。従って負電圧による消去が可能
になり、また非選択の場合にはワードラインに第３の電
位を与えて消去を防止することができる。従って、１ビ
ツトずつの消去が可能になる。
、読み出し時及び書き込み時には選択の場合出力し、非
選択の場合出力しないのに対して消去時には選択の場合
出力をしないのでワードラインに対する負電圧の印加を
許容することができる。従って負電圧による消去が可能
になり、また非選択の場合にはワードラインに第３の電
位を与えて消去を防止することができる。従って、１ビ
ツトずつの消去が可能になる。
そして、負荷用ＭＯ３ｈラントランジスタレス人力用Ｍ
ＯＳトランジスタからなる回路の両端の電源端子に９６
える電位を変化させることにより読み出し及び書き込み
時と、消去時とで出力の論理を逆転させるので、概ね負
荷用ＭＯＳ）ランジスタとアドレス人力用ＭＯＳトラン
ジスタからなるデコード部（？ｉｉ理ゲート部）とバッ
ファ回路のみでアドレスデコーダ回路を構成しても電気
的に消去することが可能である。従って、電気的消去を
アドレスデコーダ回路の素子数の徒らな増加を伴うこと
なく実現することができる。
ＯＳトランジスタからなる回路の両端の電源端子に９６
える電位を変化させることにより読み出し及び書き込み
時と、消去時とで出力の論理を逆転させるので、概ね負
荷用ＭＯＳ）ランジスタとアドレス人力用ＭＯＳトラン
ジスタからなるデコード部（？ｉｉ理ゲート部）とバッ
ファ回路のみでアドレスデコーダ回路を構成しても電気
的に消去することが可能である。従って、電気的消去を
アドレスデコーダ回路の素子数の徒らな増加を伴うこと
なく実現することができる。
（Ｇ、実施例）［第１図乃至第４図］
以下、本発明不揮発性メモリのアドレスデコーダ回路を
図示実施例に従って詳細に説明する。
図示実施例に従って詳細に説明する。
第１図は本発明不揮発性メモリのアドレスデコーダ回路
の一つの実施例を示す回路図である。
の一つの実施例を示す回路図である。
同図において、Ｑｌ、Ｑ２．・・・Ｑ、はアドレス信号
を受けるｎチャンネルのアドレス人力用ＭＯＳ）ランジ
スタで直列接続されている。該直列回路の一端であるア
ドレス入力用ＭＯ３Ｉ−ランジスタＱ、のソースは第２
の端子（ｖｂ）に接続されている。
を受けるｎチャンネルのアドレス人力用ＭＯＳ）ランジ
スタで直列接続されている。該直列回路の一端であるア
ドレス入力用ＭＯ３Ｉ−ランジスタＱ、のソースは第２
の端子（ｖｂ）に接続されている。
Ｑ２はＰチャンネルの負荷用ＭＯＳトランジスタで、ト
イレインがアドレス入力用ＭＯＳトランジスタＱ １．
Ｑ２ 、・・・Ｑ、からなる直列回路の他端であるア
ドレス人力用ＭＯＳトランジスタＱ０のドレインに接続
されている。そして、負荷圧ＭＯＳトランジスタＱＪ２
のソースは第１の端子（Ｖａ）に接続され、ゲートは接
地され、そしてチャンネルは第３の端子である可変電源
端子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続されている。
イレインがアドレス入力用ＭＯＳトランジスタＱ １．
Ｑ２ 、・・・Ｑ、からなる直列回路の他端であるア
ドレス人力用ＭＯＳトランジスタＱ０のドレインに接続
されている。そして、負荷圧ＭＯＳトランジスタＱＪ２
のソースは第１の端子（Ｖａ）に接続され、ゲートは接
地され、そしてチャンネルは第３の端子である可変電源
端子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続されている。
ＢｕはＣＭＯＳインバータからなるバッファ回路で、ｐ
チャンネルＭＯＳトランジスタＱａとｎチャンネルＭＯ
ＳトランジスタＱｂからなり、入力端子はアドレス入力
用ＭＯＳトランジスタＱｎと負荷用ＭＯＳトランジスタ
Ｑ２どの接続点に接続されている。そして、ｐチャンネ
ルＭＯＳトランジスタＱｂのソースは第３の端子である
可変電源端子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続されてお
り、ｎチャンネルＭＯＳトランジスタＱａのソースは接
地されている。
チャンネルＭＯＳトランジスタＱａとｎチャンネルＭＯ
ＳトランジスタＱｂからなり、入力端子はアドレス入力
用ＭＯＳトランジスタＱｎと負荷用ＭＯＳトランジスタ
Ｑ２どの接続点に接続されている。そして、ｐチャンネ
ルＭＯＳトランジスタＱｂのソースは第３の端子である
可変電源端子（Ｖ ｐｐ／ Ｖ ｃｃ）に接続されてお
り、ｎチャンネルＭＯＳトランジスタＱａのソースは接
地されている。
そして、第１の端子の７「位Ｖａは、読み出し時にはＶ
ｃｃ（例えば５Ｖ）、ｉＩき込み時にはＶＰＰ（例えば
１２Ｖ）、消去時には基準電位であるＯＶになるように
変化する。第２の端子の電位ｖｂは読み出し時及び書き
込み時にはＯＶになり消去時にはＶＣＣになるように変
化する。そして、第３の端子である可変電源端子（ｖ
ｐｐ／ ｖ ｃｃ）の電位は、読み出し時にはＶＣＣ１
書き込み時にはＶｐｐ、消去時にはＶｃＣになるように
変化する。
ｃｃ（例えば５Ｖ）、ｉＩき込み時にはＶＰＰ（例えば
１２Ｖ）、消去時には基準電位であるＯＶになるように
変化する。第２の端子の電位ｖｂは読み出し時及び書き
込み時にはＯＶになり消去時にはＶＣＣになるように変
化する。そして、第３の端子である可変電源端子（ｖ
ｐｐ／ ｖ ｃｃ）の電位は、読み出し時にはＶＣＣ１
書き込み時にはＶｐｐ、消去時にはＶｃＣになるように
変化する。
下記の表２はこれ等各端子の電位の変化を表わしたもの
である。
である。
その結果アドレスデコーダ回路は、読み出し時には第１
の端子（Ｖａ）の電位がＶＣｃ、第２の端子（ｖｂ）の
′電位がＯｖ、第３の端子である可変電源端′ｆ−（Ｖ
Ｐｐ／Ｖｃｃ）がＶＣＣであるので、選択状態の場合に
はＶＣＣを出力し、非選択状態の場合にはｏｖを出力す
る。次に書き込み時の場合には、読み出し時の場合とは
可変電源端子のレベルがＶｐｐになるという点で異なる
°に過ぎず、選択状態の場合にはＶＩＩＰを出力し、非
選択の場合にはＯＶを出力する。
の端子（Ｖａ）の電位がＶＣｃ、第２の端子（ｖｂ）の
′電位がＯｖ、第３の端子である可変電源端′ｆ−（Ｖ
Ｐｐ／Ｖｃｃ）がＶＣＣであるので、選択状態の場合に
はＶＣＣを出力し、非選択状態の場合にはｏｖを出力す
る。次に書き込み時の場合には、読み出し時の場合とは
可変電源端子のレベルがＶｐｐになるという点で異なる
°に過ぎず、選択状態の場合にはＶＩＩＰを出力し、非
選択の場合にはＯＶを出力する。
次に、消去時には第１の端子（Ｖａ）はＯＶに、第２の
端子（ｖｂ）はＶＣＣに、第３の端子である可変電源端
子はＶＣｃになる。従って、選択状態の場合アドレスデ
コーダ回路の出力がＯＶになり、非選択状態の場合アド
レスデコーダ回路の出力がＶｃｃになる。即ち、バッフ
ァ回路の消去時における出力と、読み出し及び書き込み
時における出力とでは論理が逆になる。具体的に説明す
ると、消去時においては第２の端子（ｖｂ）がｖｃｃに
なり、第１の端子（Ｖａ）がＯＶになるので、選択状態
のときくつまり全アドレス入力用ＭＯＳトランジスタＱ
、〜Ｑｎがオンしたとき）にデコード部がＶｃｃ−Ｖｔ
ｈｎ （Ｖｔｈｎ ；アドレス人力用ＭＯＳトランジス
タのしきい値電圧）になり、その結果、バッファ回路Ｂ
ｕの出力が０■になる。そして、非選択状態のとき（つ
まりアドレス人力用ＭＯＳトランジスタＱ、〜Ｑｏの少
なくとも１つがオフしたとき）には、デコード部の出力
がＯＶ〜１Ｖｔｈｐｌ （Ｖｔｈｐ：負荷圧ＭｏＳト
ランジスタのしきい値の電圧）になり、その結果、バッ
ファ回路Ｂｕの出力がＶＣＣになる。これは設計にあた
って負荷用ＭＯＳトランジスタＱＩｌと、アドレス人力
用ＭＯＳトランジスタＱ１〜Ｑｎとのインピーダンスの
レシオを適宜に設定しておくことにより容易に為し得る
ことである。このように非選択の場合出力をＯＶてはな
くそれより高い電圧であるＶｃｃ（尤もＶ ｐｐにして
も良い）にするのは非選択ワードラインまで消去される
ことのないようにするためであるが、ｖｒ、ｃ（あるい
はｖｐｐ）にすると何枚消去されないようになるかにつ
いては後の第４図に示す回路の説明によって明らかにさ
れる。
端子（ｖｂ）はＶＣＣに、第３の端子である可変電源端
子はＶＣｃになる。従って、選択状態の場合アドレスデ
コーダ回路の出力がＯＶになり、非選択状態の場合アド
レスデコーダ回路の出力がＶｃｃになる。即ち、バッフ
ァ回路の消去時における出力と、読み出し及び書き込み
時における出力とでは論理が逆になる。具体的に説明す
ると、消去時においては第２の端子（ｖｂ）がｖｃｃに
なり、第１の端子（Ｖａ）がＯＶになるので、選択状態
のときくつまり全アドレス入力用ＭＯＳトランジスタＱ
、〜Ｑｎがオンしたとき）にデコード部がＶｃｃ−Ｖｔ
ｈｎ （Ｖｔｈｎ ；アドレス人力用ＭＯＳトランジス
タのしきい値電圧）になり、その結果、バッファ回路Ｂ
ｕの出力が０■になる。そして、非選択状態のとき（つ
まりアドレス人力用ＭＯＳトランジスタＱ、〜Ｑｏの少
なくとも１つがオフしたとき）には、デコード部の出力
がＯＶ〜１Ｖｔｈｐｌ （Ｖｔｈｐ：負荷圧ＭｏＳト
ランジスタのしきい値の電圧）になり、その結果、バッ
ファ回路Ｂｕの出力がＶＣＣになる。これは設計にあた
って負荷用ＭＯＳトランジスタＱＩｌと、アドレス人力
用ＭＯＳトランジスタＱ１〜Ｑｎとのインピーダンスの
レシオを適宜に設定しておくことにより容易に為し得る
ことである。このように非選択の場合出力をＯＶてはな
くそれより高い電圧であるＶｃｃ（尤もＶ ｐｐにして
も良い）にするのは非選択ワードラインまで消去される
ことのないようにするためであるが、ｖｒ、ｃ（あるい
はｖｐｐ）にすると何枚消去されないようになるかにつ
いては後の第４図に示す回路の説明によって明らかにさ
れる。
下記の表３は読み出し時、書き込み時、消去時における
選択状態の場合と非選択状態の場合のアドレスデコーダ
回路の出力を示す表である。
選択状態の場合と非選択状態の場合のアドレスデコーダ
回路の出力を示す表である。
第２図は第１の端子（アドレスデコーダ回路の負荷用Ｍ
ＯＳトランジスタＱＩＬのソース）の電位（レベル）を
制御するレベル制御回路の一例を示す回路図である。Ｎ
ＡＮＤはナンド回路で、イレース信号Ｅｒａｓｅを反転
した信号を一方の入力端子に受け、全ワードラインを選
択する指令をする信号（全出力Ｈ）を反転した信号を他
方の入力端子に受ける。そして、このナンド回路ＮＡＮ
Ｄの出力はトランスファーゲートであるｎチャンネルＭ
ＯＳトランジスタＱｔを介してＣＭＯＳインバータから
なるバッファ回路Ｂｕａに人力される。そして、このバ
ッファ回路Ｂｕａの出力端子が第１の端子（Ｖａ）とな
っている。Ｑｆは負帰還用ｐチャンネルＭＯＳトランジ
スタである。
ＯＳトランジスタＱＩＬのソース）の電位（レベル）を
制御するレベル制御回路の一例を示す回路図である。Ｎ
ＡＮＤはナンド回路で、イレース信号Ｅｒａｓｅを反転
した信号を一方の入力端子に受け、全ワードラインを選
択する指令をする信号（全出力Ｈ）を反転した信号を他
方の入力端子に受ける。そして、このナンド回路ＮＡＮ
Ｄの出力はトランスファーゲートであるｎチャンネルＭ
ＯＳトランジスタＱｔを介してＣＭＯＳインバータから
なるバッファ回路Ｂｕａに人力される。そして、このバ
ッファ回路Ｂｕａの出力端子が第１の端子（Ｖａ）とな
っている。Ｑｆは負帰還用ｐチャンネルＭＯＳトランジ
スタである。
この第２図に示す回路によれば、消去時に出力ＶａをＯ
ｖにし、それ以外のときは出力ＶａをＶｐｐ（書き込み
時）かＶｃｃ（読み出し時）にすることができるのであ
る。但し、全ワードラインを選択する信号が発生した時
もＶａがＯｖになるのである。全ワードラインを選択す
ることは試験の際に必要となるが、その場合もナンド回
路ＮＡＮＤの出力がｒハイＨｉｇｈ」になり、バッファ
回路Ｂｕａの出力ＶａがＯｖになる。すると、アドレス
デコーダ回路（第１図参照）の出力はＶｐｐ（書き込み
時）あるいはＶｃｃ（読み出し時）になり、−斉読み出
しあるいは書き込みが可能である。、尚、試験等のため
に全ワードラインを非選択にする必要がある場合もある
が、この場合は各アドレスデコーダ回路においてアドレ
ス入力用ＭＯＳトランジスタＱ１〜Ｑｎのうちのいずれ
か−・つをオフさせるようにアドレス信号を制御すわば
良い。即ち、アドレスデコーダ回路に人力されるアドレ
ス信号のいずれか一つをｒＬｏｗ ロウ」にすること
を全ローアドレスデコーダ回路に対して行えば良い。尤
も、全ワードラインを非選択にする方法としてアドレス
信号によらず第２の端子ｖｂのレベルを上げる方法もあ
るが、スタンバイ時のＤＣ電流のカット、スタンバイか
らアクティブ状態への切換スピード等を考えた場合、ア
ドレス信号により全部非選択を実現するようにする方が
良いといえる。
ｖにし、それ以外のときは出力ＶａをＶｐｐ（書き込み
時）かＶｃｃ（読み出し時）にすることができるのであ
る。但し、全ワードラインを選択する信号が発生した時
もＶａがＯｖになるのである。全ワードラインを選択す
ることは試験の際に必要となるが、その場合もナンド回
路ＮＡＮＤの出力がｒハイＨｉｇｈ」になり、バッファ
回路Ｂｕａの出力ＶａがＯｖになる。すると、アドレス
デコーダ回路（第１図参照）の出力はＶｐｐ（書き込み
時）あるいはＶｃｃ（読み出し時）になり、−斉読み出
しあるいは書き込みが可能である。、尚、試験等のため
に全ワードラインを非選択にする必要がある場合もある
が、この場合は各アドレスデコーダ回路においてアドレ
ス入力用ＭＯＳトランジスタＱ１〜Ｑｎのうちのいずれ
か−・つをオフさせるようにアドレス信号を制御すわば
良い。即ち、アドレスデコーダ回路に人力されるアドレ
ス信号のいずれか一つをｒＬｏｗ ロウ」にすること
を全ローアドレスデコーダ回路に対して行えば良い。尤
も、全ワードラインを非選択にする方法としてアドレス
信号によらず第２の端子ｖｂのレベルを上げる方法もあ
るが、スタンバイ時のＤＣ電流のカット、スタンバイか
らアクティブ状態への切換スピード等を考えた場合、ア
ドレス信号により全部非選択を実現するようにする方が
良いといえる。
第３図は第２の端子（アドレスデコーダ回路のアドレス
人力用ＭＯＳ）ランジスタＱ、のソース）の電位（レベ
ル）を制御するレベル制御回路を示すものであり、この
回路はイレース信号Ｅｒａｓｅを反転した信号をインバ
ータＩＮＶにより反転するようにしたものである。
人力用ＭＯＳ）ランジスタＱ、のソース）の電位（レベ
ル）を制御するレベル制御回路を示すものであり、この
回路はイレース信号Ｅｒａｓｅを反転した信号をインバ
ータＩＮＶにより反転するようにしたものである。
本アドレスデコーダ回路を用いた不揮発性メモリには第
２図に示すレベル制御回路と、第３図に示すレベル制御
回路が必要であるが、この１組のレベル制御回路は各ア
ドレスデコーダ回路毎に設けなけわばならないというわ
けではない。全アドレスデコーダ回路に対して１組だけ
設けるようにすることもｉ４能である。従ってレベル制
御回路が必要であることは集積度の向上を妨げることに
つながらない。というのは、第９図に示すところの前に
開発したアドレスデコーダ回路は、負荷用ＭＯＳトラン
ジスタ、アドレス人力用ＭＯＳ）−ランジスタ及びバッ
ファ回路のばかＭＯＳトランジスタＱ１１、Ｑｆ２、Ｑ
ｆ３、Ｑ１４、Ｑｆ５が必要であり、アドレスデコーダ
回路１個当りの素子数が多いが、本アドレスデコーダ回
路によれば負荷用ＭＯＳトランジスタ、アドレス人力用
ＭＯＳトランジスタ及びバッファ回路Ｂｕ以外には第４
図に示す回路（後で説明）のトランスファーゲートであ
るＭＯＳｌ−ランジスタＱｃが必要となるだけであり、
アドレスデコーダ回路１個当りの素子数が少なくて済む
からである。
２図に示すレベル制御回路と、第３図に示すレベル制御
回路が必要であるが、この１組のレベル制御回路は各ア
ドレスデコーダ回路毎に設けなけわばならないというわ
けではない。全アドレスデコーダ回路に対して１組だけ
設けるようにすることもｉ４能である。従ってレベル制
御回路が必要であることは集積度の向上を妨げることに
つながらない。というのは、第９図に示すところの前に
開発したアドレスデコーダ回路は、負荷用ＭＯＳトラン
ジスタ、アドレス人力用ＭＯＳ）−ランジスタ及びバッ
ファ回路のばかＭＯＳトランジスタＱ１１、Ｑｆ２、Ｑ
ｆ３、Ｑ１４、Ｑｆ５が必要であり、アドレスデコーダ
回路１個当りの素子数が多いが、本アドレスデコーダ回
路によれば負荷用ＭＯＳトランジスタ、アドレス人力用
ＭＯＳトランジスタ及びバッファ回路Ｂｕ以外には第４
図に示す回路（後で説明）のトランスファーゲートであ
るＭＯＳｌ−ランジスタＱｃが必要となるだけであり、
アドレスデコーダ回路１個当りの素子数が少なくて済む
からである。
第４図はワードラインＷＬに負電圧を印加する回路を示
すものである。
すものである。
ＱｃはデプレッションモードのｐチャンネルＭＯＳトラ
ンジスタで、アドレスデコーダ回路のバッファ回路Ｂｕ
とワードラインＷＬとの間に介在せしめられている。具
体的にはソースＳがバッファ回路Ｂｕに接続され、トレ
インＤがワードラインＷＬに接続され、ゲートＧにはイ
レース信号Ｅｒａｓｅを受ける。
ンジスタで、アドレスデコーダ回路のバッファ回路Ｂｕ
とワードラインＷＬとの間に介在せしめられている。具
体的にはソースＳがバッファ回路Ｂｕに接続され、トレ
インＤがワードラインＷＬに接続され、ゲートＧにはイ
レース信号Ｅｒａｓｅを受ける。
ＱｄはデプレッションモードのｐチャンネルＭＯ５Ｉ−
ランジスタ、Ｑｅは導通（エンファンスメントモート）
のｐチャンネルＭＯＳトランジスタで、このＭＯＳ）、
ランシスタＱｄとＱｅとは互いに直列に接続されており
、この直列回路がワードラインＷしと負電圧電源端子（
ＶＥＥ）との間に接続されており、ＭＯ５Ｉ−ランジス
タＱｄのソースとゲートは接続されている。そして、Ｍ
ＯＳトランジスタＱｅのケートにはイレースイ言号Ｅｒ
ａｓｅを反転した信号（−１０〜−２０Ｖ）か印加され
る。負電圧Ｖ、、Ｆ、は例えば−１０〜２０Ｖの値を有
し、第４図では図示しない負電圧発生回路（例えば第９
図中のチャージポンプ）によりつくられる。そして、消
去時にはＭＯＳトランジスタＱｅが導通してｖＥｌニラ
インとワードラインＷＬとがＭＯＳトランジスタＱｄ、
Ｑｅを介して接続される。消火時以外のときはｖｌ：Ｉ
ニラインとワードラインＷＬとの間は電気的に分離され
る。
ランジスタ、Ｑｅは導通（エンファンスメントモート）
のｐチャンネルＭＯＳトランジスタで、このＭＯＳ）、
ランシスタＱｄとＱｅとは互いに直列に接続されており
、この直列回路がワードラインＷしと負電圧電源端子（
ＶＥＥ）との間に接続されており、ＭＯ５Ｉ−ランジス
タＱｄのソースとゲートは接続されている。そして、Ｍ
ＯＳトランジスタＱｅのケートにはイレースイ言号Ｅｒ
ａｓｅを反転した信号（−１０〜−２０Ｖ）か印加され
る。負電圧Ｖ、、Ｆ、は例えば−１０〜２０Ｖの値を有
し、第４図では図示しない負電圧発生回路（例えば第９
図中のチャージポンプ）によりつくられる。そして、消
去時にはＭＯＳトランジスタＱｅが導通してｖＥｌニラ
インとワードラインＷＬとがＭＯＳトランジスタＱｄ、
Ｑｅを介して接続される。消火時以外のときはｖｌ：Ｉ
ニラインとワードラインＷＬとの間は電気的に分離され
る。
ところで、消去時においてアドレスデコーダ回路のバッ
ファ回路Ｂｕの出力は選択状態の場合には前述のとおり
０■になる。そして、デプレッションモードのＭＯＳ）
ランジスタＱｃは例えば５Ｖのイレースイ、′シ号Ｅｒ
ａｓｅを受けており、ゲート・ソース間電圧が５Ｖにな
るのに対してしきい値電圧は２〜３Ｖであるのでカット
オフ−Ｙる。従って、ＭＯＳトランジスタＱｃによ−フ
てワードラインＷＬはアドレスデコーダ回路から分離さ
れ、その結果負電圧Ｖ１４１．ｌ：レヘルになる。従っ
て、消去を行うことができる３、 また、消去時において非選択状態の場合にはバッファ回
路Ｂｕの出力かＶＣＣレベル（５ｖ）に、即ち、ゲート
・ソース間電圧がＯ■としきい値電圧以下になり、ＭＯ
３＋−ランジスタＱｃはオンする。その結果、ワードラ
インＷＬはｖＣｃレベル（５Ｖ）になる。このように、
非選択のときにアドレスデコーダ回路か発生する電圧は
トランスファーゲートであるデプレッションモードＭＯ
５ｈランジスタＱｃをオフ状態にするような値であれば
良く、必ずしもｖｃｃ（ｓｖ）であることは必要としな
い。例えば■。Ｃよりも高いＶｐｐ（１２Ｖ）であって
も良い。下記の表４はバッファ回路Ｂ ｕの出力、ＭＯ
ＳトランジスタＱｃの状態、ワードラインＷＬのレベル
を示す表である。
ファ回路Ｂｕの出力は選択状態の場合には前述のとおり
０■になる。そして、デプレッションモードのＭＯＳ）
ランジスタＱｃは例えば５Ｖのイレースイ、′シ号Ｅｒ
ａｓｅを受けており、ゲート・ソース間電圧が５Ｖにな
るのに対してしきい値電圧は２〜３Ｖであるのでカット
オフ−Ｙる。従って、ＭＯＳトランジスタＱｃによ−フ
てワードラインＷＬはアドレスデコーダ回路から分離さ
れ、その結果負電圧Ｖ１４１．ｌ：レヘルになる。従っ
て、消去を行うことができる３、 また、消去時において非選択状態の場合にはバッファ回
路Ｂｕの出力かＶＣＣレベル（５ｖ）に、即ち、ゲート
・ソース間電圧がＯ■としきい値電圧以下になり、ＭＯ
３＋−ランジスタＱｃはオンする。その結果、ワードラ
インＷＬはｖＣｃレベル（５Ｖ）になる。このように、
非選択のときにアドレスデコーダ回路か発生する電圧は
トランスファーゲートであるデプレッションモードＭＯ
５ｈランジスタＱｃをオフ状態にするような値であれば
良く、必ずしもｖｃｃ（ｓｖ）であることは必要としな
い。例えば■。Ｃよりも高いＶｐｐ（１２Ｖ）であって
も良い。下記の表４はバッファ回路Ｂ ｕの出力、ＭＯ
ＳトランジスタＱｃの状態、ワードラインＷＬのレベル
を示す表である。
尚、本発明はアドレス人力用ＭＯＳトランジスタの数か
１の場合でも通用できる。
１の場合でも通用できる。
（Ｈ，発明の効果）
以１−に述べたように、本発明不揮発性メモリのアドレ
スデコーダ回路によりば、読み出し時及び書き込み時に
は選択の場合出力し、非選択の場合出力しないのに対し
て消去時には選択の場合出力をせずワードラインに対す
る負電圧の印加を許容するので消去かｉｉ丁能になり、
また非選択の場合にはワードラインに第３の電位を与え
て消去を防止することができる。従って、１ビツトずつ
の消去か可能になる。
スデコーダ回路によりば、読み出し時及び書き込み時に
は選択の場合出力し、非選択の場合出力しないのに対し
て消去時には選択の場合出力をせずワードラインに対す
る負電圧の印加を許容するので消去かｉｉ丁能になり、
また非選択の場合にはワードラインに第３の電位を与え
て消去を防止することができる。従って、１ビツトずつ
の消去か可能になる。
そして、負（専用ＭＯＳトランジスタとアドレス入力用
ＭＯＳトランジスタからなる回路の両端の電源端子に与
える電位を変化させることにより読み出し及び書き込み
時と消去時とで出力の論理を逆転させるので、負荷用Ｍ
ＯＳトランジスタとアドレス人力用ＭＯＳトランジスタ
からなるデコード部とバッファ回路のみでアドレスデコ
ーダ回路を構成できる。従って、電気的消去をアドレス
デコーダ回路の素子数の徒らな増加を伴うことなく可能
にすることができる。
ＭＯＳトランジスタからなる回路の両端の電源端子に与
える電位を変化させることにより読み出し及び書き込み
時と消去時とで出力の論理を逆転させるので、負荷用Ｍ
ＯＳトランジスタとアドレス人力用ＭＯＳトランジスタ
からなるデコード部とバッファ回路のみでアドレスデコ
ーダ回路を構成できる。従って、電気的消去をアドレス
デコーダ回路の素子数の徒らな増加を伴うことなく可能
にすることができる。
第１図は本発明不揮発性メモリのアドレスデコーダ回路
の一つの実施例を示す回路図、第２図は第１の端子のレ
ベルを制御するレベル制御回路の一例を示す回路図、第
３図は第２の端子のレベルを制御するレベル制御回路の
一例を示す回路図、第４図はワードラインに負電圧を印
加する回路の回路図、第５図は第１の従来例の回路図、
第６図は第２の従来例の回路図、第７図は第３の従来例
の回路図、第８図は第４の従来例の回路図、第９図は本
願発明者が航に開発したアドレスデコーダ回路の回路図
である。 Ｖ ｐｐ／ Ｖ ｃｃ・・・第３の端子の電位、ＶＣＣ
・・・第１の電位、 ＶＰＰ・・・第２の電位、 Ｖｃｃ（又はＶ ｐｐ）・・・第３の電位（消去時にお
いて非選択のときアドレス デコーダ回路が消去防止のた め出力する電位）。 符号の説明 Ｂｕ・・・バッファ回路、 ＱＩｌ・・・負荷用ＭＯＳトランジスタ、ＱＩ−Ｑｎ・
・・アドレス人力用ＭＯＳトランジスタ、 Ａ１〜Ａ、 ・・・アドレス信号、 Ｖａ・・・第１の端子に与える電位、 ｖｂ・・・第２の端子に与える電位、 第２図 ゆρ／Ｖｃｃ 第４ｏ従来倒の回路図 第８図
の一つの実施例を示す回路図、第２図は第１の端子のレ
ベルを制御するレベル制御回路の一例を示す回路図、第
３図は第２の端子のレベルを制御するレベル制御回路の
一例を示す回路図、第４図はワードラインに負電圧を印
加する回路の回路図、第５図は第１の従来例の回路図、
第６図は第２の従来例の回路図、第７図は第３の従来例
の回路図、第８図は第４の従来例の回路図、第９図は本
願発明者が航に開発したアドレスデコーダ回路の回路図
である。 Ｖ ｐｐ／ Ｖ ｃｃ・・・第３の端子の電位、ＶＣＣ
・・・第１の電位、 ＶＰＰ・・・第２の電位、 Ｖｃｃ（又はＶ ｐｐ）・・・第３の電位（消去時にお
いて非選択のときアドレス デコーダ回路が消去防止のた め出力する電位）。 符号の説明 Ｂｕ・・・バッファ回路、 ＱＩｌ・・・負荷用ＭＯＳトランジスタ、ＱＩ−Ｑｎ・
・・アドレス人力用ＭＯＳトランジスタ、 Ａ１〜Ａ、 ・・・アドレス信号、 Ｖａ・・・第１の端子に与える電位、 ｖｂ・・・第２の端子に与える電位、 第２図 ゆρ／Ｖｃｃ 第４ｏ従来倒の回路図 第８図
Claims (3)
- （１）選択状態で読み出し時に第１の電位を、書き込み
時に第１の電位よりも絶対値の大きな第２の電位を出力
する不揮発性メモリのアドレスデコーダ回路において、 一端が第１の端子に接続された負荷用ＭＯＳトランジス
タと、 アドレス信号をゲートに受け、上記負荷用ＭＯＳトラン
ジスタの他端と第２の端子との間に設けられた１個若し
くは直列接続された複数のアドレス入力用ＭＯＳトラン
ジスタと、 上記負荷用ＭＯＳトランジスタと上記アドレス人力用Ｍ
ＯＳトランジスタとの接続点からの信号を入力信号とし
て受け、第３の端子と基準電位端子との間の電圧を電源
電圧として受けるバッファ回路と、 を有し、 読み出し時に第１の端子及び第３の端子に第１の電位を
与えることにより選択バッファ回路から第１の電位を出
力させ、 書き込み時に第１の端子及び第３の端子に第２の電位を
与えることにより選択バッファ回路から第２の電位を出
力させ、 消去時に第２の端子及び第３の端子に第３の電位を与え
て非選択の場合に第３の電位を出力させる ようにしてなることを特徴とする不揮発性メモリのアド
レスデコーダ回路 - （２）消去時において選択の場合基準電位を出力させる
ことにより、 不揮発性メモリのコントロールゲートに負電圧が印加さ
れてフローティングゲートへの正孔の注入を行われるこ
とを許容させるようにしてなることを特徴とする請求項
（１）記載の不揮発性メモリのアドレスデコーダ回路 - （３）負荷用ＭＯＳトランジスタのチャンネル領域が第
３の端子に接続されたことを特徴とする請求項（１）記
載の不揮発性メモリのアドレスデコーダ回路
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26018988A JP2722536B2 (ja) | 1988-10-15 | 1988-10-15 | 不揮発性メモリのアドレスデコーダ回路 |
| GB8923058A GB2226727B (en) | 1988-10-15 | 1989-10-13 | Address decoder circuits for non-volatile memories |
| US07/421,144 US5039882A (en) | 1988-10-15 | 1989-10-13 | Address decoder circuit for non-volatile memory |
| DE3934303A DE3934303C2 (de) | 1988-10-15 | 1989-10-13 | Adreßdecoder für nichtflüchtige Speicher |
| KR1019890014724A KR0147369B1 (ko) | 1988-10-15 | 1989-10-14 | 비휘발성 메모리의 어드레스 디코더 회로 |
| US07/697,205 US5099143A (en) | 1988-10-15 | 1991-05-08 | Dual voltage supply circuit with multiplier-controlled transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26018988A JP2722536B2 (ja) | 1988-10-15 | 1988-10-15 | 不揮発性メモリのアドレスデコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02108293A true JPH02108293A (ja) | 1990-04-20 |
| JP2722536B2 JP2722536B2 (ja) | 1998-03-04 |
Family
ID=17344566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26018988A Expired - Fee Related JP2722536B2 (ja) | 1988-10-15 | 1988-10-15 | 不揮発性メモリのアドレスデコーダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2722536B2 (ja) |
| KR (1) | KR0147369B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174588A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210030516A (ko) | 2019-08-28 | 2021-03-18 | 노영규 | 흡입력을 이용한 필터링에 의한 식물성분 추출 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647992A (en) * | 1979-09-27 | 1981-04-30 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS6061996A (ja) * | 1983-09-14 | 1985-04-09 | Toshiba Corp | 不揮発性メモリのアドレスデコ−ダ回路 |
| JPS6145496A (ja) * | 1984-08-08 | 1986-03-05 | Fujitsu Ltd | デコ−ダ回路 |
-
1988
- 1988-10-15 JP JP26018988A patent/JP2722536B2/ja not_active Expired - Fee Related
-
1989
- 1989-10-14 KR KR1019890014724A patent/KR0147369B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647992A (en) * | 1979-09-27 | 1981-04-30 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS6061996A (ja) * | 1983-09-14 | 1985-04-09 | Toshiba Corp | 不揮発性メモリのアドレスデコ−ダ回路 |
| JPS6145496A (ja) * | 1984-08-08 | 1986-03-05 | Fujitsu Ltd | デコ−ダ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174588A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2722536B2 (ja) | 1998-03-04 |
| KR900007112A (ko) | 1990-05-09 |
| KR0147369B1 (ko) | 1998-08-01 |
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