JP2011175708A - 半導体記憶装置のデコーダ回路 - Google Patents

半導体記憶装置のデコーダ回路 Download PDF

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Abstract

【課題】動作速度の高速性を維持しつつ、回路面積が大きくなるのを防ぐ。
【解決手段】半導体記憶装置のロウデコーダ１４は、複数のワード線及び複数のビット線が交差する位置に配列された複数のメモリセルの中から選択したメモリセルに対応するワード線に対して、予め定めた通常動作時には通常電圧を印加し、予め定めた高電圧動作時には、前記高電圧を印加するための電圧印加用ＭＯＳトランジスタとしてのＰＭＯＳトランジスタＰ３０、Ｐ３１・・・を、前記複数のワード線毎に備えたワード線選択回路２４と、前記通常動作時には、前記通常電圧及び前記通常電圧よりも低い接地電圧を前記電圧印加用ＭＯＳトランジスタに出力し、前記高電圧動作時には、前記通常電圧及び前記高電圧を前記電圧印加用ＭＯＳトランジスタに出力するレベルシフト回路２２と、を備える。
【選択図】図２

Description

本発明は、半導体記憶装置のデコーダ回路、特に、電気的に書き換え可能な不揮発性の半導体記憶装置のデコーダ回路に関するものである。
従来、フラッシュメモリ等の不揮発性半導体記憶装置は、データの書き込みや消去に高電圧を印加する必要があるため、高耐圧トランジスタを使用する必要がある。トランジスタを高耐圧にするためには、ゲート酸化膜を厚くし、ゲート長を長くする等の必要があるが、これによってトランジスタの駆動力が低下してしまう。
このため、特許文献１には、高耐圧ドライバ回路と低耐圧ドライバ回路を切り替えて、ワード線の選択を行うＸデコーダ回路が開示されている。この回路は、データの書き込みや消去時のように高電圧が必要なときには高耐圧ドライバ回路を使用し、データの読み出し時のように高電圧が必要でないときには低耐圧ドライバ回路を使用することにより、高電圧が必要でないときの動作速度が低下するのを防いでいる。
しかしながら、この回路は、高耐圧ドライバ回路だけでなく、低耐圧ドライバ回路も必要となるため、回路面積が大きくなってしまう、という問題があった。
また、特許文献２には、高耐圧トランジスタを用いたドライバ回路を使用したロウデコーダが開示されている。
しかしながら、この回路も高耐圧トランジスタを用いるため、動作速度を高速にするのが困難であると共に、ドライバ回路の回路面積も大きくなってしまう、という問題があった。
図１３には、従来におけるロウデコーダの一例を示した。図１３に示すロウデコーダ１００は、図示しないメモリセルへアクセスする際に、アクセス対象のメモリセルのアドレスに応じたワード線を選択し、選択したワード線に対して、データの読み出しには通常電圧を、データの書き込み時や消去時には高電圧を印加するための回路である。
図１３に示すように、ロウデコーダ１００は、レベルシフト回路１０２及びワード線選択回路１０４を含んで構成されている。レベルシフト回路１０２は、高耐圧ＰＭＯＳトランジスタＰ１０１、Ｐ１０２、ＮＭＯＳトランジスタＮ１０１〜Ｎ１０４、及びインバータ１０６を含んで構成されている。ワード線選択回路１０４は、高耐圧ＰＭＯＳトランジスタＰ１０３、後述する信号ＨＶＰＸＢ［ｎ：０］に応じて設けられた高耐圧ＰＭＯＳトランジスタＰ２００〜Ｐ２０ｎ、後述する信号ＸＰＢ［ｎ：０］に応じて設けられたＮＭＯＳトランジスタＮ３００〜３０ｎ、Ｎ４００〜Ｎ４０ｎ、Ｎ５００〜Ｎ５０ｎを含んで構成されている。
また、図１４には、データの読み出しに通常電圧を使用する通常動作時（ＮＯＲＭＡＬ）、例えばデータ書き込み時や消去時に高電圧を使用する高電圧動作時（ＨＶ）におけるワード線の選択時及び非選択時における各信号の電圧値を示し、図１５（Ａ）には、通常動作時における各信号のタイミングチャートを、図１５（Ｂ）には高電圧動作時における各信号のタイミングチャートを示した。
なお、図１４に示すＶＰＰは、図示しない外部電源より供給される高電圧であり、一例として１０［Ｖ］である。また、ＶＣＣは、図示しない外部電源より供給される電圧であり、一例として３〜４［Ｖ］である。また、ＶＣＷは、図示しない内部電源より供給される電圧であり、一例として３．６Ｖである。また、ＶＮＮは、接地電位であり、一例として０．０［Ｖ］である。
信号ＳＬＣＴは、通常動作時及び高電圧動作時の何れであるかに拘わらず、ワード線ＷＬ［ｎ：０］の何れかを選択する際に“Ｈ”（ハイレベル：ＶＣＣ）となり、ワード線の非選択時には“Ｌ”（ローレベル：０Ｖ）となる信号である。
このＳＬＣＴが“Ｈ”となり、選択するワード線の番号に応じたＨＶＸＰＢ［ｎ：０］が通常動作時、高電圧動作時に拘わらず０．０［Ｖ］となることにより、その番号のワード線ＷＬに通常動作時は３．６［Ｖ］、高電圧動作時は１０．０［Ｖ］が供給される。
ＨＶ＿ＳＬＣＴＢは、ワード線の非選択時に“Ｈ” （通常動作時：ＶＣＷ、高電圧動作時：ＶＰＰ）となる信号である。
ＸＰＢは、通常動作時、高電圧動作時に拘わらず、ワード線の選択時には“Ｌ”、非選択時には“Ｈ”（ＶＣＣ）となる信号である。
また、信号ＶＷＬＸは、ワード線の選択、非選択に拘わらず、通常動作時は、ＶＣＷとなり、高電圧動作時は、ＶＰＰとなる信号である。
ここで、通常動作時における選択状態の一例として、ワード線ＷＬ０を選択し、ＷＬ０にＶＣＷを供給する場合の動作について説明する。
この場合、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［０］＝０．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＣＷ＝３．６［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”が入力される。ここで、ｎは正の整数とし、ＨＶＸＰＢ［ｎ：０］、ＸＰＢ［ｎ：０］はｎ＋１本のワード線ＷＬｎ〜ＷＬ０に対応する。
この場合、レベルシフト回路１０２は、入力されたＳＬＣＴ＝“Ｈ”＝ＶＣＣを、ＨＶ＿ＳＬＣＴＢ＝“Ｌ”＝０．０［Ｖ］にシフトしてワード線選択回路１０４に出力する。
また、ワード線選択回路２４のＮＭＯＳトランジスタＮ５００〜Ｎ５０ｎのゲートには、インバータ１０６によりＳＬＣＴ＝“Ｈ”の反転信号が入力されるため、全て非導通状態である。
そして、ここではワード線ＷＬ０を選択するため、ＨＶ＿ＳＬＣＴＢ＝“Ｌ”及びＨＶＸＰＢ［０］＝“Ｌ”であり、高耐圧ＰＭＯＳトランジスタＰ１０３、Ｐ２００は導通状態である。また、ＸＰＢ［０］＝“Ｌ”によりＮＭＯＳトランジスタＮ３００は非導通状態である。これにより、ワード線ＷＬ０は、ＶＷＬＸ＝ＶＣＷ＝３．６［Ｖ］に接続される一方、ＶＮＮ＝０．０［Ｖ］とは切断されるため、ＷＬ０＝ＶＣＷ＝３．６［Ｖ］となる。その他のＷＬについては、ＨＶＸＰＢ［ｎ：１］＝ＶＣＷ＝３．６［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”により、ＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：１］＝０．０［Ｖ］となる。
ちなみに、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［ｎ：０］＝０．０［Ｖ］、ＸＰＢ［ｎ：０］＝“Ｌ”とすれば、前述のＷＬ０を選択する場合と同様に、ＷＬ［ｎ：０］を全て選択状態にできるため、ＷＬ［ｎ：０］＝ＶＣＷ＝３．６［Ｖ］となる。
次に、ＷＬ［ｎ：０］を全て非選択とする場合の動作を説明する。この場合、ＳＬＣＴ＝“Ｌ”が入力される。ＨＶＸＰＢ［ｎ：０］については、ＶＣＷ＝３．６［Ｖ］若しくは０．０［Ｖ］、ＸＰＢ［ｎ：０］については“Ｈ”もしくは“Ｌ”の任意の入力状態を許容する。
ＳＬＣＴ＝“Ｌ”が入力されることで、ＨＶ＿ＳＬＣＴＢ＝“Ｈ”＝３．６［Ｖ］となる。従って、高耐圧ＰＭＯＳトランジスタＰ１０３は非導通状態である。一方、ＳＬＣＴの反転信号が入力されるＮＭＯＳトランジスタＮ５００〜Ｎ５０ｎは全て導通状態である。これにより、ＷＬ［ｎ：０］はＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：０］＝０．０［Ｖ］となる。
次に、高電圧動作時における選択動作の一例として、ワード線ＷＬ０を選択し、ＷＬ０＝ＶＰＰ＝１０［Ｖ］を供給する場合の動作を説明する。この場合、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［０］＝０．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”を入力する。
レベルシフト回路１０２は、通常動作時と同様に、ＳＬＣＴ＝“Ｈ”＝ＶＣＣを、ＨＶ＿ＳＬＣＴＢ＝“Ｌ”＝０．０［Ｖ］にシフトしてワード線選択回路２４に出力する。
また、ワード線選択回路２４のＮＭＯＳトランジスタＮ５００〜Ｎ５０ｎのゲートには、インバータ１０６によりＳＬＣＴ＝“Ｈ”の反転信号が入力されるため、全て非導通状態である。
そして、ここではワード線ＷＬ０を選択するため、ＨＶＸＰＢ［０］＝“Ｌ”、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＰＰ＝１０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”である。ＨＶ＿ＳＬＣＴＢ＝０．０［Ｖ］及びＨＶＸＰＢ［０］＝０．０［Ｖ］により、高耐圧ＰＭＯＳトランジスタＰ１０３、Ｐ２００は導通状態であり、ＸＰＢ［０］＝“Ｌ”によりＮＭＯＳトランジスタＮ３００は非導通状態である。これにより、ワード線ＷＬ０はＶＷＬＸ＝ＶＰＰ＝１０．０［Ｖ］に接続される一方、ＶＮＮ＝０．０［Ｖ］とは切断されるため、ＷＬ０＝ＶＰＰ＝１０．０［Ｖ］となる。その他のＷＬについては、ＨＶＸＰＢ［ｎ：１］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”により、ＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：１］＝０．０［Ｖ］となる。
ちなみに、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［ｎ：０］＝０．０［Ｖ］、ＸＰＢ［ｎ：０］＝“Ｌ”とすれば、前述のＷＬ０を選択する場合と同様に、ＷＬ［ｎ：０］を全て選択状態にできるため、ＷＬ［ｎ：０］＝ＶＰＰ＝１０［Ｖ］となる。
次に、ＷＬ［ｎ：０］を全て非選択とする場合の動作を説明する。この場合、ＳＬＣＴ＝“Ｌ”を入力する。ＨＶＸＰＢ［ｎ：０］については、ＶＰＰ＝１０．０［Ｖ］若しくは０．０［Ｖ］、ＸＰＢ［ｎ：０］については“Ｈ”若しくは“Ｌ”の任意の入力状態を許容する。
ＳＬＣＴ＝“Ｌ”を入力することで、ＨＶ＿ＳＬＣＴＢ＝“Ｈ”＝１０．０［Ｖ］となる。従って、高耐圧ＰＭＯＳトランジスタＰ１０３は非導通状態である。一方、ＳＬＣＴの反転信号が入力されるＮＭＯＳトランジスタＮ５００〜Ｎ５０ｎは全て導通状態である。これにより、ＷＬ［ｎ：０］はＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：０］＝０．０［Ｖ］となる。図１６には、高電圧動作時におけるワード線の選択時の電圧状態を、図１７には、高電圧動作時におけるワード線の非選択時の電圧状態をそれぞれ示した。
特開平１１−１８５４８９号公報 特開２００７−３１０９３６号公報
図１６、図１７に示すように、従来のロウデコーダ１００では、レベルシフト回路１０２のＰＭＯＳトランジスタＰ１０１、Ｐ１０２、ワード線選択回路１０４のＰＭＯＳトランジスタＰ１０３、Ｐ２００、Ｐ２０１、・・・Ｐ２０ｎの電極間に０．０［Ｖ］〜１０．０［Ｖ］の高電圧が印加されるため、これらを高耐圧にする必要があった。このため、動作速度を高速にするのが困難であると共に、ドライバ回路の回路面積も大きくなってしまう、という問題があった。
本発明は、上述した課題を解決するために提案されたものであり、動作速度の高速性を維持しつつ、回路面積が大きくなるのを防ぐことができる半導体記憶装置のデコーダ回路を提供することを目的とする。
上記目的を達成するために、請求項１記載の発明は、複数のワード線及び複数のビット線が交差する位置に配列された複数のメモリセルの中から選択したメモリセルに対応するワード線に対して、予め定めた通常動作時に通常電圧を印加し、且つ、予め定めた高電圧動作時に前記通常電圧よりも高い高電圧を印加するための電圧印加用ＭＯＳトランジスタを、前記複数のワード線毎に備えたワード線選択回路と、前記通常動作時には、前記ワード線の選択状態に応じて、前記通常電圧及び前記通常電圧よりも低い接地電圧の少なくとも一方を前記電圧印加用ＭＯＳトランジスタに出力し、前記高電圧動作時には、前記ワード線の選択状態に応じて、前記通常電圧及び前記高電圧の少なくとも一方を前記電圧印加用ＭＯＳトランジスタに出力するレベルシフト回路と、を備えたことを特徴とする。
請求項２記載の発明は、前記ワード線選択回路の前記電圧印加用ＭＯＳトランジスタがＰＭＯＳトランジスタであると共に、前記ワード線選択回路が、前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力され、ドレインが前記電圧印加用ＭＯＳトランジスタのソースに接続された、前記電圧印加用ＭＯＳトランジスタへの電圧の出力を制御するための制御用ＰＭＯＳトランジスタを備え、前記レベルシフト回路は、前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力され、前記通常動作時における前記ワード線の選択時には前記通常電圧が、前記通常動作時の前記ワード線の非選択時には前記接地電圧がゲートに入力され、前記高電圧動作時には、前記通常電圧が固定でゲートに入力されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタに直列接続され、ゲートとソースが短絡されて前記制御用ＰＭＯＳトランジスタのゲートに接続された第１のＤＭＯＳトランジスタと、前記第１のＤＭＯＳトランジスタに直列接続され、前記ワード線の選択時にアクティブになる選択信号が前記ゲートに入力される第２のＤＭＯＳトランジスタと、前記第２のＤＭＯＳトランジスタに直列接続され、前記選択信号がゲートに入力される第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに並列接続され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記高電圧がゲートに入力され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記通常電圧がソースに入力される第２のＮＭＯＳトランジスタと、を備えたことを特徴とする。
請求項３記載の発明は、前記ワード線選択回路の前記電圧印加用ＭＯＳトランジスタが、前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力されるＰＭＯＳトランジスタであり、前記レベルシフト回路は、前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力され、前記通常動作時における前記ワード線の選択時には前記通常電圧が、前記通常動作時の前記ワード線の非選択時には前記接地電圧がゲートに入力され、前記高電圧動作時には、前記通常電圧が固定でゲートに入力されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタに直列接続され、ゲートとソースが短絡されて前記電圧印加用ＭＯＳトランジスタのゲートに接続された第１のＤＭＯＳトランジスタと、前記第１のＤＭＯＳトランジスタに直列接続され、前記ワード線の選択時にアクティブになる選択信号が前記ゲートに入力される第２のＤＭＯＳトランジスタと、前記第２のＤＭＯＳトランジスタに直列接続され、前記選択信号がゲートに入力される第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに並列接続され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記高電圧がゲートに入力され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記通常電圧がソースに入力される第２のＮＭＯＳトランジスタと、を備えたことを特徴とする。
請求項４記載の発明は、前記第１のＤＭＯＳトランジスタに並列接続された第３のＤＭＯＳトランジスタを備えたことを特徴とする。
本発明によれば、動作速度の高速性を維持しつつ、回路面積が大きくなるのを防ぐことができる、という効果を奏する。
第１実施形態に係る半導体記憶装置の概略構成図である。 第１実施形態に係るロウデコーダの回路図である。 第１実施形態に係るロウデコーダの各部の信号を示す図である。 （Ａ）は第１実施形態に係るロウデコーダの通常動作時における各部の電圧を示す図、（Ｂ）は第１実施形態に係るロウデコーダの高電圧動作時における各部の電圧を示す図である。 第２実施形態に係るロウデコーダの回路図である。 第２実施形態に係るロウデコーダの各部の信号を示す図である。 （Ａ）は第２実施形態に係るロウデコーダの通常動作時における各部の電圧を示す図、（Ｂ）は第２実施形態に係るロウデコーダの高電圧動作時における各部の電圧を示す図である。 第２実施形態に係るロウデコーダの高電圧動作時におけるワード線の選択状態での各部の電圧状態を示す図である。 第２実施形態に係るロウデコーダの高電圧動作時におけるワード線の非選択状態での各部の電圧状態を示す図である。 第３実施形態に係るロウデコーダの回路図である。 第３実施形態に係るロウデコーダの各部の信号を示す図である。 第４実施形態に係るロウデコーダの回路図である。 従来例に係るロウデコーダの回路図である。 従来例に係るロウデコーダの各部の信号を示す図である。 （Ａ）は従来例に係るロウデコーダの通常動作時における各部の電圧を示す図、（Ｂ）は従来例に係るロウデコーダの高電圧動作時における各部の電圧を示す図である。 従来例に係るロウデコーダの高電圧動作時におけるワード線の選択状態での各部の電圧状態を示す図である。 従来例に係るロウデコーダの高電圧動作時におけるワード線の非選択状態での各部の電圧状態を示す図である。
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
（第１実施形態）
以下、本発明の第１実施形態について説明する。なお、前述した図１３、１４と同一部分については同一の符号を付し、その詳細な説明を省略する。
図１には、半導体記憶装置１０の概略構成を示した。同図に示すように、半導体記憶装置１０は、ＭＯＳトランジスタ等を含んで構成されたメモリセルが複数設けられたメモリセルアレイ１２を備えている。すなわち、メモリセルアレイ１２には、行方向に設けられた複数のワード線ＷＬと、行方向と直交する列方向に複数のビット線ＢＬが交差して配置されており、各ワード線ＷＬと各ビット線ＢＬの交差部にそれぞれ図示しないメモリセルが設けられている。
各メモリセルのゲートは、ワード線ＷＬに接続されている。また、各メモリセルのソース及びドレインは、それぞれビット線ＢＬに接続されている。
各ワード線ＷＬは、ロウデコーダ１４に接続されており、各ビット線ＢＬは、カラムデコーダ１６に接続されている。このロウデコーダ１４及びカラムデコーダ１６は各々、コントローラ１８に接続されている。
コントローラ１８は、メモリセルアレイ１２へのデータの書き込み、読み出し、消去の各動作を制御する。コントローラ１８は、外部よりデータの書き込み、読み込み、及び消去の何れかの処理が指示された場合、指示された処理内容に応じて、ワード線ＷＬやビット線ＢＬを選択するための電圧や信号をロウデコーダ１４やカラムデコーダ１６に対して出力する。
図２には、本実施形態に係るロウデコーダ１４の回路図を示した。同図に示すように、ロウデコーダ１４は、ＬＶ＿ＳＬＣＴ信号出力回路２０、レベルシフト回路２２、及びワード線選択回路２４を含んで構成されている。
ＬＶ＿ＳＬＣＴ出力回路２０は、インバータ２６及びＮＡＮＤ回路２８を含んで構成されている。ＮＡＮＤ回路２８の一方の入力端にはコントローラ１８より信号ＨＶＸＢが入力され、他方の入力端には、インバータ２６の出力信号が入力される。ＮＡＮＤ回路ＮＤは、これらの否定論理積である信号ＬＶ＿ＳＬＣＴをレベルシフト回路２２に出力する。
レベルシフト回路２２は、ＰＭＯＳトランジスタＰ１、ＤＭＯＳトランジスタＤ１、Ｄ２、ＮＭＯＳトランジスタＮ１、Ｎ２を含んで構成されている。
レベルシフト回路２２には、後述するＬＶ＿ＳＬＣＴ、ＳＬＣＴ、ＶＷＬＸ、ＨＶＸＤ、ＶＷＬＸＤがコントローラ１８より入力され、これらの入力状態に応じて、信号ＨＶ＿ＳＬＣＴＢをワード線選択回路２４に出力する。
ワード線選択回路２４は、ＰＭＯＳトランジスタＰ２、後述する信号ＨＶＰＸＢ［ｎ：０］に応じて設けられたＰＭＯＳトランジスタＰ３０、Ｐ３１、・・・Ｐ３ｎ、後述する信号ＶＷＬＸＰが入力され、ワード線ＷＬの数に応じて設けられたＰＭＯＳトランジスタＰ３０Ａ、Ｐ３１Ａ、・・・Ｐ３ｎＡ、後述する信号ＸＰＢ［ｎ：０］に応じて設けられたＮＭＯＳトランジスタＮ３０、Ｎ３１、・・・Ｎ３ｎ、Ｎ４０、Ｎ４１、・・・Ｎ４ｎ、Ｎ５０、Ｎ５１、・・・Ｎ５ｎを含んで構成されている。
また、図３には、データの読み出し時に通常電圧を使用する通常動作時（ＮＯＲＭＡＬ）、例えばデータ書き込み時や消去時に高電圧を使用する高電圧動作時（ＨＶ）におけるワード線の選択時及び非選択時における各信号の電圧値を示し、図４（Ａ）には、通常動作時における各信号のタイミングチャートを、図４（Ｂ）には高電圧動作時における各信号のタイミングチャートを示した。
なお、図３に示すＶＰＰは、図示しない外部電源より供給される高電圧であり、一例として１０［Ｖ］である。また、ＶＣＣは、図示しない外部電源より供給される電圧であり、一例として３〜４［Ｖ］である。また、ＶＮＮは、接地電位であり、一例として０．０［Ｖ］である。
ＳＬＣＴは、通常動作時及び高電圧動作時の何れであるかに拘わらず、ワード線ＷＬ［ｎ：０］の何れかを選択する際に“Ｈ”となり、ワード線の非選択時には“Ｌ”となる。ここで、“Ｈ”はＶＣＣ＝３．０［Ｖ］、“Ｌ”は０．０［Ｖ］である。
このＳＬＣＴが“Ｈ”となり、選択するワード線の番号に応じたＨＶＸＰＢ［ｎ：０］が通常動作時は３．０［Ｖ］、高電圧動作時は１０．０［Ｖ］となることにより、その番号のワード線ＷＬに通常動作時は３．０［Ｖ］が、高電圧動作時は１０．０［Ｖ］が供給される。
また、ＨＶＸＢは、ワード線の選択、非選択に拘わらず、通常動作時は、“Ｈ”となり、高電圧動作時は、“Ｌ”となる。
また、ＶＷＬＸは、ワード線の選択、非選択に拘わらず、通常動作時は３．０［Ｖ］、高電圧動作時は１０．０［Ｖ］となる。
また、ＨＶＸＤは、ワード線の選択、非選択に拘わらず、通常動作時は０．０［Ｖ］、高電圧動作時は１０．０［Ｖ］となる。
また、ＶＷＬＸＤは、ワード線の選択、非選択に拘わらず、通常動作時は０．０［Ｖ］、高電圧動作時は３．０［Ｖ］となる。
ＸＰＢは、通常動作時、高電圧動作時に拘わらず、ワード線の選択時には“Ｌ”、非選択時には“Ｈ”となる。
また、信号ＶＮＮは、ワード線の選択、非選択、通常動作時、高電圧動作時に拘わらず０．０［Ｖ］である。
まず、通常動作時にワード線を選択する動作について説明する。
ワード線ＷＬを選択する場合、コントローラ１８は、信号ＨＶＸＢ＝“Ｈ”をＬＶ＿ＳＬＣＴ出力回路２０に出力する。
また、コントローラ１８は、レベルシフト回路２２にＨＶＸＤ＝０．０［Ｖ］、ＶＷＬＸＤ＝０．０［Ｖ］、ＶＷＬＸ＝ＶＣＣ＝３．０［Ｖ］を出力する。
また、コントローラ１８は、ワード線選択回路２４にＶＷＬＸＰ＝０．０［Ｖ］、ＶＮＮ＝０．０［Ｖ］を出力する。
ここで、通常動作時における選択状態の一例として、ワード線ＷＬ０を選択し、ワード線ＷＬ０にＶＣＣを供給する場合の動作について説明する。なお、“Ｈ”＝ＶＣＣ＝３．０［Ｖ］、“Ｌ”＝０．０［Ｖ］である。
この場合、コントローラ１８は、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［０］＝０．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＣＣ＝３．０［Ｖ]、ＸＰＢ［ｎ：１］＝“Ｈ”を各回路へ入力する。ここで、ｎは正の整数とし、ＨＶＸＰＢ［ｎ：０］、ＸＰＢ［ｎ：０］はｎ＋１本のＷＬに対応する。
ＬＶ＿ＳＬＣＴ出力回路２０の動作について説明する。ＬＶ＿ＳＬＣＴ出力回路２０は、ＨＶＸＢ＝“Ｈ”により、ＬＶ＿ＳＬＣＴ＝ＳＬＣＴとして動作する。従って、ＳＬＣＴ＝“Ｈ”から、ＬＶ＿ＳＬＣＴ＝“Ｈ”となる。
レベルシフト回路２２の動作について説明する。レベルシフト回路２２は、ＨＶＸＤ＝０．０［Ｖ］、ＶＷＬＸＤ＝０．０［Ｖ］、ＶＷＬＸ＝ＶＣＣ＝３．０［Ｖ］により、ＤＭＯＳトランジスタＤ１、Ｄ２は、ＳＬＣＴ及びＬＶ＿ＳＬＣＴの論理値に関わらず、常に導通状態である。このため、レベルシフト回路２２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１で構成するインバータ回路として動作する。従って、レベルシフト回路２２は、ＬＶ＿ＳＬＣＴ出力回路２０から入力されたＬＶ＿ＳＬＣＴ＝“Ｈ”を、ＨＶ＿ＳＬＣＴＢ＝“Ｌ”としてワード線選択回路２４に出力する。
ワード線選択回路２４の動作について説明する。ＳＬＣＴ＝“Ｈ”により、ＳＬＣＴの反転論理がゲートに入力されるＮＭＯＳトランジスタＮ５０、Ｎ５１、・・・Ｎ５ｎは全て非導通状態である。ここではワード線ＷＬ０を選択するため、ＨＶＸＰＢ［０］＝０．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＣＣ＝３．０［Ｖ]、ＸＰＢ［ｎ：１］＝“Ｈ”である。ＨＶ＿ＳＬＣＴＢ＝“Ｌ”、ＨＶＸＰＢ［０］＝０．０［Ｖ］、ＶＷＬＸＰ＝０．０［Ｖ］により、ＰＭＯＳトランジスタＰ２、Ｐ３０、Ｐ３０Ａは導通状態であり、ＸＰＢ［０］＝“Ｌ”によりＮＭＯＳトランジスタＮ３０は非導通状態である。これにより、ワード線ＷＬ０はＶＷＬＸ＝ＶＣＣ＝３．０［Ｖ］に接続される一方、ＶＮＮ＝０．０［Ｖ］とは切断されるため、ＷＬ０＝ＶＣＣ＝３．０［Ｖ］となる。その他のワード線については、ＨＶＸＰＢ［ｎ：１］＝３．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”により、ＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：１］＝０．０［Ｖ］となる。
ちなみに、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［ｎ：０］＝０．０［Ｖ］、ＸＰＢ［ｎ：０］＝“Ｌ”とすれば、前述のワード線ＷＬ０を選択する場合と同様に、ＷＬ［ｎ：０］を全て選択状態にできるため、ＷＬ［ｎ：０］＝ＶＣＣ＝３．０［Ｖ］となる。
次に、ＷＬ［ｎ：０］を全て非選択とする場合の動作を説明する。この場合、コントローラ１８は、ＳＬＣＴ＝“Ｌ”をＬＶ＿ＳＬＣＴ出力回路２０に出力する。ＨＶＸＰＢ［ｎ：０］については、ＶＣＣ＝３．０［Ｖ］もしくは０．０［Ｖ］、ＸＰＢ［ｎ：０］ については”Ｈ”もしくは”Ｌ”の任意の入力状態を許容する。
ＳＬＣＴ＝“Ｌ”が入力されることで、ＬＶ＿ＳＬＣＴ＝０．０［Ｖ］から、ＨＶ＿ＳＬＣＴＢ＝３．０［Ｖ］となる。従って、ＰＭＯＳトランジスタＰ２は非導通状態である。一方、ＳＬＣＴの反転論理が入力されるＮＭＯＳトランジスタＮ５０、Ｎ５１、・・・Ｎ５ｎは全て導通状態である。これにより、ＷＬ［ｎ：０］はＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：０］＝０．０［Ｖ］となる。
次に、高電圧動作時のワード線の選択動作について説明する。
コントローラ１８は、ＬＶ＿ＳＬＣＴ出力回路２０に、ＳＬＣＴ＝“Ｈ”、ＨＶＸＢ＝“Ｌ”、を入力する。また、コントローラ１８は、レベルシフト回路２２に、ＨＶＸＤ＝ＶＰＰ＝１０．０［Ｖ］、ＶＷＬＸＤ＝３．０［Ｖ］、ＶＷＬＸ＝ＶＰＰ＝１０．０［Ｖ］を入力する。また、コントローラ１８は、ワード線選択回路２４に、ＶＷＬＸＰ＝３．０［Ｖ］、ＶＮＮ＝０．０［Ｖ］を入力する。ここで、“Ｈ”＝ＶＣＣ＝３．０［Ｖ］、”Ｌ”＝０．０［Ｖ］とする。
レベルシフト回路２２のＳＬＣＴ、レベルシフト回路２２のＨＶ＿ＳＬＣＴＢ、ワード線選択回路２４のＨＶＸＰＢ［ｎ：０］およびＸＰＢ［ｎ：０］は、ワード線ＷＬの選択状態により電圧値が異なる。
ここで、ワード線の選択状態の一例として、ワード線ＷＬ０を選択し、ＷＬ０＝ＶＰＰ＝１０．０［Ｖ］を供給する場合の動作を説明する。この場合、コントローラ１８は、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［０］＝ＶＣＣ＝３．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”を各回路に入力する。ここで、ｎは正の整数とし、ＨＶＸＰＢ［ｎ：０］、ＸＰＢ［ｎ：０］はｎ＋１本のＷＬに対応する。
ＬＶ＿ＳＬＣＴ出力回路２０の動作について説明する。ＳＬＣＴ＝“Ｈ”、ＨＶＸＢ＝“Ｌ”により、ＬＶ＿ＳＬＣＴ出力回路２０から出力されるＬＶ＿ＳＬＣＴは、ＬＶ＿ＳＬＣＴ＝ＶＣＣ＝３．０［Ｖ］で固定となる。
レベルシフト回路２２の動作について説明する。ＬＶ＿ＳＬＣＴ＝３．０［Ｖ］、ＨＶＸＤ＝ＶＰＰ＝１０．０［Ｖ］、ＶＷＬＸＤ＝３．０［Ｖ］、ＶＷＬＸ＝ＶＰＰ＝１０．０［Ｖ］により、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１は、ＳＬＣＴの論理値に関わらず、常に導通状態である。
ＳＬＣＴ＝“Ｈ”でＤＭＯＳトランジスタＤ２のゲート電圧＝“Ｈ”＝３．０［Ｖ］の場合、ＤＭＯＳトランジスタＤ２はＶＷＬＸＤに接続され、ＨＶ＿ＳＬＣＴＢの電圧を引き下げる。ＨＶ＿ＳＬＣＴＢの電圧低下により、ゲート端子がＨＶ＿ＳＬＣＴＢに接続されたＤＭＯＳトランジスタＤ１の駆動力は一層低下する。この時、ＨＶ＿ＳＬＣＴＢの電圧をＶＷＬＸＤ＝３．０［Ｖ］近傍に低下させるため、ＤＭＯＳトランジスタＤ１の駆動力がＤＭＯＳトランジスタＤ２に比較して相当低くなるように調整する。
逆に、ワード線を非選択状態の場合、レベルシフト回路２２にＳＬＣＴ＝“Ｌ”が入力され、ＤＭＯＳトランジスタＤ２のゲート電圧＝“Ｌ”＝０．０［Ｖ］の場合、ソース電圧＝ＶＷＬＸＤ＝３．０［Ｖ］により、ＤＭＯＳトランジスタＤ２は非導通状態となる。
一方、ＤＭＯＳトランジスタＤ１は導通状態を維持するため、ＨＶ＿ＳＬＣＴＢはＶＷＬＸ＝１０．０［Ｖ］まで上昇する。このように、レベルシフト回路２２は、ＤＭＯＳトランジスタＤ１、Ｄ２で構成された、ＶＣＣ＝３．０［Ｖ］／０．０［Ｖ］の電圧範囲を、ＶＰＰ＝１０．０［Ｖ］／ＶＣＣ＝３．０［Ｖ］の電圧範囲にレベルシフトするレベルシフタ及びインバータ回路として動作する。ここでは、ＳＬＣＴ＝“Ｈ”＝３．０［Ｖ］から、ＨＶ＿ＳＬＣＴＢ＝３．０［Ｖ］となる。
ワード線選択回路２４の動作について説明する。ＳＬＣＴ＝“Ｈ”により、ＳＬＣＴの反転論理がゲート端子に入力されるＮＭＯＳトランジスタＮ５０、Ｎ５１、・・・Ｎ５ｎは全て非導通状態である。ここではワード線ＷＬ０を選択するため、ＨＶＸＰＢ［０］＝３．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”である。
ＨＶ＿ＳＬＣＴＢ＝３．０［Ｖ］、ＨＶＸＰＢ［０］＝３．０［Ｖ］およびＶＷＬＸＰ＝３．０［Ｖ］により、ＰＭＯＳトランジスタＰ２、Ｐ３０、Ｐ３０Ａは導通状態であり、ＸＰＢ［０］＝“Ｌ”によりＮＭＯＳトランジスタＮ３０は非導通状態である。これにより、ワード線ＷＬ０はＶＷＬＸ＝ＶＰＰ＝１０．０［Ｖ］に接続される一方、ＶＮＮ＝０．０［Ｖ］とは切断されるため、ＷＬ０＝ＶＰＰ＝１０．０［Ｖ］となる。その他のワード線ＷＬ１〜ＷＬｎについては、ＨＶＸＰＢ［ｎ：１］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”により、ＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：１］＝０．０［Ｖ］となる。
ちなみに、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［ｎ：０］＝３．０［Ｖ］、ＸＰＢ［ｎ：０］＝“Ｌ”とすれば、前述のワード線ＷＬ０を選択する場合と同様に、ＷＬ［ｎ：０］を全て選択状態にできるため、ＷＬ［ｎ：０］＝ＶＰＰ＝１０．０［Ｖ］となる。
次に、ＷＬ［ｎ：０］を全て非選択とする場合の動作を説明する。この場合、コントローラ１８は、ＳＬＣＴ＝“Ｌ”を入力する。ＨＶＸＰＢ［ｎ：０］については、ＶＰＰ＝１０．０［Ｖ］もしくはＶＣＣ＝３．０［Ｖ］、ＸＰＢ［ｎ：０］については”Ｈ”もしくは”Ｌ”の任意の入力状態を許容する。
ＳＬＣＴ＝“Ｌ”を入力することで、ＨＶ＿ＳＬＣＴＢ＝１０．０［Ｖ］となる。従って、ＰＭＯＳトランジスタＰ２は非導通状態である。一方、ＳＬＣＴの反転論理が入力されるＮＭＯＳトランジスタＮ５０、Ｎ５１、・・・Ｎ５ｎは全て導通状態である。これにより、ＷＬ［ｎ：０］はＶＷＬＸと切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：０］＝０．０［Ｖ］となる。
このように、本実施形態に係るロウデコーダ１４は、ワード線選択回路２４のＰＭＯＳトランジスタＰ３０等の電極間に印加される電圧が、通常動作時には０．０［Ｖ］〜ＶＣＣとなるように、高電圧動作時には、０．０［Ｖ］〜ＶＰＰではなく、ＶＣＣ〜ＶＰＰとなるように、電圧範囲をシフトするレベルシフト回路２２を備えているので、ワード線選択回路２４のＰＭＯＳトランジスタＰ３０等に高耐圧のＰＭＯＳトランジスタを使用する必要がない。このため、動作速度の高速性を維持しつつ、回路面積が大きくなるのを防ぐことができる。
（第２実施形態）
次に、本発明の第２実施形態について説明する。
図５には、本発明に係るロウデコーダ１４Ａの回路図を示した。本実施形態に係るロウデコーダ１４Ａが第１実施形態で説明した図２に示すロウデコーダ１４と異なるのは、ＬＶ＿ＳＬＣＴ出力回路２０に変えてレベルシフト回路３０が設けられている点である。
なお、レベルシフト回路２２、ワード線選択回路２４については、ロウデコーダ１４と同様である。
レベルシフト回路３０は、ＰＭＯＳトランジスタＰ４、Ｐ５、ＮＭＯＳトランジスタＮ６、Ｎ７、Ｎ８が図５のように接続されて構成されている。
また、図６には、データの読み出し時に通常電圧を使用する通常動作時（ＮＯＲＭＡＬ）、例えばデータ書き込み時や消去時に高電圧を使用する高電圧動作時（ＨＶ）におけるワード線の選択時及び非選択時における各信号の電圧値を示し、図７（Ａ）には、通常動作時における各信号のタイミングチャートを、図７（Ｂ）には高電圧動作時における各信号のタイミングチャートを示した。
まず、通常動作時のワード線の選択動作について説明する。
コントローラ１８は、レベルシフト回路３０に、ＨＶＸ＝“Ｌ”、ＨＶＸＢ＝“Ｈ”、ＶＣＷＸ＝ＶＣＷ＝３．６［Ｖ］を入力する。なお、ＶＣＷは、図示しない内部電源より供給される電圧である。
また、コントローラ１８は、レベルシフト回路２２に、ＨＶＸＤ＝０．０［Ｖ］、ＶＷＬＸＤ＝０．０［Ｖ］、ＶＷＬＸ＝ＶＣＷ＝３．６［Ｖ］を入力する。
また、コントローラ１８は、ワード線選択回路２４に、ＶＷＬＸＰ＝０．０［Ｖ］、ＶＮＮ＝０．０［Ｖ］を入力する。ここで、“Ｈ”＝ＶＣＣ＝３．０［Ｖ］、”Ｌ”＝０．０［Ｖ］とする。
レベルシフト回路３０のＳＬＣＴ及びＬＶ＿ＳＬＣＴ、レベルシフト回路２２のＨＶ＿ＳＬＣＴＢ、ワード線選択回路２４のＨＶＸＰＢ［ｎ：０］及びＸＰＢ［ｎ：０］は、ワード線ＷＬの選択状態により電圧値が異なる。
ここで、ワード線の選択状態の一例として、ワード線ＷＬ０を選択し、ＷＬ０＝ＶＣＷ＝３．６［Ｖ］を供給する場合の動作について説明する。
この場合、コントローラ１８は、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰＢ［０］＝０．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰＢ［ｎ：１］＝ＶＣＷ＝３．６［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”を各回路に入力する。ここで、ｎは正の整数とし、ＨＶＸＰＢ［ｎ：０］、ＸＰＢ［ｎ：０］はｎ＋１本のＷＬに対応する。
レベルシフト回路３０の動作について説明する。レベルシフト回路３０は、ＨＶＸ＝“Ｌ”、ＨＶＸＢ＝“Ｈ”によりＶＣＣ＝３．０［Ｖ］→ＶＣＷ＝３．６［Ｖ］のレベルシフト回路として動作する。従って、レベルシフト回路３０は、ＳＬＣＴ＝“Ｈ”＝ＶＣＣを、ＬＶ＿ＳＬＣＴ＝ＶＣＷ＝３．６［Ｖ］にシフトして後段のレベルシフト回路２２に 出力する。その他の動作については、第１の実施形態と同様のため、説明を省略する。
図８には、高電圧動作時においてワード線を選択した状態の各部の電圧状態を示し、図９には、高電圧動作時においてワード線を非選択の状態の各部の電圧状態を示した。
このように、本実施形態に係るロウデコーダ１４は、ワード線選択回路２４のＰＭＯＳトランジスタＰ３０等の電極間に印加される電圧が、通常動作時には０．０［Ｖ］〜ＶＣＣとなるように、高電圧動作時には、０．０［Ｖ］〜ＶＰＰではなく、ＶＣＣ〜ＶＰＰとなるように、電圧範囲をシフトするレベルシフト回路２２を備えているので、ワード線選択回路２４のＰＭＯＳトランジスタＰ３０等に高耐圧のＰＭＯＳトランジスタを使用する必要がない。このため、動作速度の高速性を維持しつつ、回路面積が大きくなるのを防ぐことができる。
（第３実施形態）
次に、本発明の第３実施形態について説明する。
図１０には、本発明に係るロウデコーダ１４Ｂの回路図を示した。本実施形態に係るロウデコーダ１４Ｂが第２実施形態で説明した図５に示すロウデコーダ１４Ａと異なるのは、ワード線選択回路２４のＰＭＯＳトランジスタＰ２が削除されており、これに伴って、ＰＭＯＳトランジスタＰ３０、Ｐ３１、・・・Ｐ３ｎのゲートにＨＶ＿ＳＬＣＴＢが入力され、ソースにＨＶＸＰが入力されている点である。なお、レベルシフト回路３０、２２については、ロウデコーダ１４Ａと同様である。
また、図１１には、データの読み出し時に通常電圧を使用する通常動作時（ＮＯＲＭＡＬ）、例えばデータ書き込み時や消去時に高電圧を使用する高電圧動作時（ＨＶ）におけるワード線の選択時及び非選択時における各信号の電圧値を示した。
まず、通常動作時のワード線の選択動作について説明する。
通常時の選択動作において、コントローラ１８は、レベルシフト回路３０に、ＨＶＸ＝“Ｌ”、ＨＶＸＢ＝“Ｈ”、ＶＣＷＸ＝ＶＣＷ＝３．６［Ｖ］を入力する。また、コントローラ１８は、レベルシフト回路２２に、ＨＶＸＤ＝０．０［Ｖ］、ＶＷＬＸＤ＝０．０［Ｖ］、ＶＷＬＸ＝ＶＣＷ＝３．６［Ｖ］を入力する。また、コントローラ１８は、ワード線選択回路２４に、ＶＷＬＸＰ＝０．０［Ｖ］、ＶＮＮ＝０．０［Ｖ］を入力する。ここで、“Ｈ”＝ＶＣＣ＝３．０［Ｖ］、”Ｌ”＝０．０［Ｖ］とする。レベルシフト回路３０のＳＬＣＴおよびＬＶ＿ＳＬＣＴ、レベルシフト回路２２のＨＶ＿ＳＬＣＴＢ、ワード線選択回路２４のＨＶＸＰ［ｎ：０］およびＸＰＢ［ｎ：０］は、ワード線ＷＬの選択状態により電圧値が異なる。
ここで、ワード線の選択状態の一例として、ワード線ＷＬ０を選択し、ＷＬ０＝ＶＣＷ＝３．６［Ｖ］を供給する場合の動作を説明する。この場合、コントローラ１８は、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰ［０］＝ＶＣＷ＝３．６［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰ［ｎ：１］＝ ０．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”を各回路に入力する。ここで、ｎは正の整数とし、ＨＶＸＰ［ｎ：０］、ＸＰＢ［ｎ：０］はｎ＋１本のＷＬに対応する。
レベルシフト回路３０の動作について説明する。レベルシフト回路３０は、ＨＶＸ＝“Ｌ”、ＨＶＸＢ＝“Ｈ”によりＶＣＣ＝３．０［Ｖ］→ＶＣＷ＝３．６［Ｖ］のレベルシフト回路として動作する。従って、レベルシフト回路３０に入力されたＳＬＣＴ＝“Ｈ”＝ＶＣＣを、ＬＶ＿ＳＬＣＴ＝ＶＣＷ＝３．６［Ｖ］として後段のレベルシフト回路２２に出力する。
レベルシフト回路２２の動作について説明する。ＨＶＸＤ＝０．０［Ｖ］、ＶＷＬＸＤ＝０．０［Ｖ］、ＶＷＬＸ＝ＶＣＷ＝３．６［Ｖ］により、ＤＭＯＳトランジスタＤ１、Ｄ２は、ＳＬＣＴおよびＬＶ＿ＳＬＣＴの論理値に関わらず、常に導通状態である。このため、レベルシフト回路２２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１で構成するインバータ回路として動作する。従って、入力されたＬＶ＿ＳＬＣＴ＝３．６［Ｖ］を、ＨＶ＿ＳＬＣＴＢ＝０．０［Ｖ］としてワード線選択回路２４に出力する。
ワード線選択回路２４の動作について説明する。ＳＬＣＴ＝“Ｈ”により、ＳＬＣＴの反転論理がゲート端子に入力されるＮＭＯＳトランジスタＮ５０、Ｎ５１、・・・Ｎ５ｎは全て非導通状態である。ここでは、ワード線ＷＬ０を選択するため、ＨＶＸＰ［０］＝ＶＣＷ＝３．６［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰ［ｎ：１］＝０．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”である。ＨＶ＿ＳＬＣＴＢ＝０．０［Ｖ］、ＨＶＸＰ［０］＝３．６［Ｖ］およびＶＷＬＸＰ＝０．０［Ｖ］により、ＰＭＯＳトランジスタＰ３０、Ｐ３０Ａは導通状態であり、ＸＰＢ［０］＝“Ｌ”によりＮＭＯＳトランジスタＮ３０、Ｎ３１、・・・Ｎ３ｎは非導通状態である。これにより、ワード線ＷＬ０はＨＶＸＰ［０］＝ＶＣＷ＝３．６［Ｖ］に接続される一方、ＶＮＮ＝０．０［Ｖ］とは切断されるため、ＷＬ０＝ＶＣＷ＝３．６［Ｖ］となる。その他のワード線ＷＬについては、ＨＶＸＰ［ｎ：１］＝０．０［Ｖ］、ＶＷＬＸＰ＝０．０［Ｖ］およびＸＰＢ［ｎ：１］＝“Ｈ”により、ＨＶＸＰ［ｎ：１］と切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：１］＝０．０［Ｖ］となる。
ちなみに、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰ［ｎ：０］＝ＶＣＷ＝３．６［Ｖ］、ＸＰＢ［ｎ：０］＝“Ｌ”とすれば、前述のワード線ＷＬ０を選択する場合と同様に、ＷＬ［ｎ：０］を全て選択状態にできるため、ＷＬ［ｎ：０］＝ＶＣＷ＝３．６［Ｖ］となる。
次に、ＷＬ［ｎ：０］を全て非選択とする場合の動作を説明する。この場合、コントローラ１８は、ＳＬＣＴ＝“Ｌ”を入力する。ＨＶＸＰ［ｎ：０］については、ＶＣＷ＝３．６［Ｖ］もしくは０．０［Ｖ］、ＸＰＢ［ｎ：０］ については”Ｈ”もしくは”Ｌ”の任意の入力状態を許容する。
ＳＬＣＴ＝“Ｌ”を入力することで、ＬＶ＿ＳＬＣＴ＝０．０［Ｖ］から、ＨＶ＿ＳＬＣＴＢ＝３．６［Ｖ］となる。従って、ＰＭＯＳトランジスタＰ３０、Ｐ３１・・・Ｐ３ｎは非導通状態である。一方、ＳＬＣＴの反転論理が入力されるＮＭＯＳトランジスタＮ５０、Ｎ５１、・・・Ｎ５ｎは全て導通状態である。これにより、ＷＬ［ｎ：０］はＨＶＸＰ［ｎ：０］と切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：０］＝０．０［Ｖ］となる。
次に、高電圧動作時のワード線の選択動作について説明する。
コントローラ１８は、レベルシフト回路３０に、ＨＶＸ＝“Ｈ”、ＨＶＸＢ＝“Ｌ”、ＶＣＷＸ＝ＶＣＣ＝３．０［Ｖ］を入力する。また、コントローラ１８は、レベルシフト回路２２に、ＨＶＸＤ＝ＶＰＰ＝１０．０［Ｖ］、ＶＷＬＸＤ＝３．０［Ｖ］、ＶＷＬＸ＝ＶＰＰ＝１０．０［Ｖ］を入力する。また、コントローラ１８は、ワード線選択回路２４に、ＶＷＬＸＰ＝３．０［Ｖ］、ＶＮＮ＝０．０［Ｖ］を入力する。ここで、“Ｈ”＝ＶＣＣ＝３．０［Ｖ］、”Ｌ”＝０．０［Ｖ］とする。レベルシフト回路３０のＳＬＣＴ、レベルシフト回路２２のＨＶ＿ＳＬＣＴＢ、ワード線選択回路２４のＨＶＸＰ［ｎ：０］およびＸＰＢ［ｎ：０］は、ＷＬの選択状態により電圧値が異なる。
ここで、ワード線の選択状態の一例として、ワードＷＬ０を選択し、ＷＬ０＝ＶＰＰ＝１０．０［Ｖ］を供給する場合の動作を説明する。この場合、コントローラ１８は、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰ［０］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰ［ｎ：１］＝ ＶＣＣ＝３．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”を各回路に入力する。ここで、ｎは正の整数とし、ＨＶＸＰ［ｎ：０］、ＸＰＢ［ｎ：０］はｎ＋１本のＷＬに対応する。
レベルシフト回路３０の動作について説明する。ＨＶＸ＝“Ｈ”、ＨＶＸＢ＝“Ｌ”により、レベルシフト回路２２から出力されるＬＶ＿ＳＬＣＴは、ＬＶ＿ＳＬＣＴ＝ＶＣＣ＝３．０［Ｖ］で固定となる。
レベルシフト回路２２の動作について説明する。ＬＶ＿ＳＬＣＴ＝３．０［Ｖ］、ＨＶＸＤ＝ＶＰＰ＝１０．０［Ｖ］、ＶＷＬＸＤ＝３．０［Ｖ］、ＶＷＬＸ＝ＶＰＰ＝１０．０［Ｖ］により、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、ＳＬＣＴの論理値に関わらず、常に導通状態である。ＳＬＣＴ＝“Ｈ”でＤＭＯＳトランジスタＤ２のゲート電圧＝“Ｈ”＝３．０［Ｖ］の場合、ＤＭＯＳトランジスタＤ２はＶＷＬＸＤに接続され、ＨＶ＿ＳＬＣＴＢの電圧を引き下げる。ＨＶ＿ＳＬＣＴＢの電圧低下により、ゲート端子がＨＶ＿ＳＬＣＴＢに接続されたＭＯＳトランジスタＤ１の駆動力は一層低下する。この時、ＨＶ＿ＳＬＣＴＢの電圧をＶＷＬＸＤ＝３．０［Ｖ］近傍に低下させるため、ＤＭＯＳトランジスタＤ１の駆動力がＤＭＯＳトランジスタＤ２に比較して相当低くなるように調整する。
逆に、ワード線が非選択状態の場合、ＳＬＣＴ＝“Ｌ”が入力され、ＤＭＯＳトランジスタＤ２のゲート電圧＝“Ｌ”＝０．０［Ｖ］の場合、ソース電圧＝ＶＷＬＸＤ＝３．０［Ｖ］により、ＤＭＯＳトランジスタＤ２は非導通状態となる。
一方、ＤＭＯＳトランジスタＤ１は導通状態を維持するため、ＨＶ＿ＳＬＣＴＢはＶＷＬＸ＝１０．０［Ｖ］まで上昇する。このように、レベルシフト回路２２は、ＤＭＯＳトランジスタＤ１、Ｄ２で構成された、電圧範囲をＶＣＣ＝３．０［Ｖ］／０．０［Ｖ］からＶＰＰ＝１０．０［Ｖ］／ＶＣＣ＝３．０［Ｖ］にレベルシフトするレベルシフタ及びインバータ回路として動作する。ここでは、ＳＬＣＴ＝“Ｈ”＝３．０［Ｖ］をＨＶ＿ＳＬＣＴＢ＝３．０［Ｖ］としてワード線選択回路２４に出力する。
ワード線選択回路２４の動作について説明する。ＳＬＣＴ＝“Ｈ”により、ＳＬＣＴの反転論理がゲート端子に入力されるＮＭＯＳトランジスタＮ５０、Ｎ５１、・・・Ｎ５ｎは全て非導通状態である。ここではワード線ＷＬ０を選択するため、コントローラ１８は、ＨＶＸＰ［０］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［０］＝“Ｌ”、ＨＶＸＰ［ｎ：１］＝ＶＣＣ＝３．０［Ｖ］、ＸＰＢ［ｎ：１］＝“Ｈ”をワード線選択回路２４に入力する。ＨＶ＿ＳＬＣＴＢ＝３．０［Ｖ］、ＨＶＸＰ［０］＝１０．０［Ｖ］およびＶＷＬＸＰ＝３．０［Ｖ］により、ＰＭＯＳトランジスタＰ３０、Ｐ３０Ａは導通状態であり、ＸＰＢ［０］＝“Ｌ”によりＮＭＯＳトランジスタ３０、Ｎ３１、・・・Ｎ３ｎは非導通状態である。これにより、ワード線ＷＬ０はＨＶＸＰ［０］＝ＶＰＰ＝１０．０［Ｖ］に接続される一方、ＶＮＮ＝０．０［Ｖ］とは切断されるため、ＷＬ０＝ＶＰＰ＝１０．０［Ｖ］となる。その他のワード線ＷＬ１〜ＷＬｎについては、ＨＶＸＰ［ｎ：１］＝ＶＣＣ＝３．０［Ｖ］、ＶＷＬＸＰ＝３．０［Ｖ］およびＸＰＢ［ｎ：１］＝“Ｈ”により、ＨＶＸＰ［ｎ：１］と切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：１］＝０．０［Ｖ］となる。
ちなみに、ＳＬＣＴ＝“Ｈ”、ＨＶＸＰ［ｎ：０］＝ＶＰＰ＝１０．０［Ｖ］、ＸＰＢ［ｎ：０］＝“Ｌ”とすれば、前述のワード線ＷＬ０を選択する場合と同様に、ＷＬ［ｎ：０］を全て選択状態にできるため、ＷＬ［ｎ：０］＝ＶＰＰ＝１０．０［Ｖ］となる。
次に、ＷＬ［ｎ：０］を全て非選択とする場合の動作を説明する。この場合、コントローラ１８は、ＳＬＣＴ＝“Ｌ”を入力する。ＨＶＸＰ［ｎ：０］については、ＶＰＰ＝１０．０［Ｖ］もしくはＶＣＣ＝３．０［Ｖ］、ＸＰＢ［ｎ：０］については”Ｈ”もしくは”Ｌ”の任意の入力状態を許容する。
ＳＬＣＴ＝“Ｌ”を入力することで、ＨＶ＿ＳＬＣＴＢ＝１０．０［Ｖ］となる。従って、ＰＭＯＳトランジスタＰ３０、Ｐ３１・・・Ｐ３ｎは非導通状態である。一方、ＳＬＣＴの反転論理が入力されるＮ５０、Ｎ５１、・・・Ｎ５ｎは全て導通状態である。これにより、ＷＬ［ｎ：０］はＨＶＸＰ［ｎ：０］と切断される一方、ＶＮＮに接続されるため、ＷＬ［ｎ：０］＝０．０［Ｖ］となる。
このように、本実施形態では、図５に示すロウデコーダ１４Ａに設けられていたＰＭＯＳトランジスタＰ２が削除されるため、トランジスタの数を削減できると共に、回路動作を高速化することができる。
（第４実施形態）
次に、本発明の第４実施形態について説明する。
図１２には、本発明に係るロウデコーダ１４Ｃの回路図を示した。本実施形態に係るロウデコーダ１４Ｃが第２実施形態で説明した図５に示すロウデコーダ１４Ａと異なるのは、レベルシフト回路２２にＤＭＯＳトランジスタＤ３がＤＭＯＳトランジスタＤ１に並列接続されている点である。なお、レベルシフト回路３０、ワード線選択回路２４については、ロウデコーダ１４Ａと同様である。
まず、通常動作時において、ＳＬＣＴが“Ｈ”から“Ｌ”に変化した場合の動作について説明する。
平衡状態におけるＨＶ＿ＳＬＣＴＢの電圧は、ＳＬＣＴ＝“Ｈ”ではＨＶ＿ＳＬＣＴＢ＝０．０［Ｖ］であり、ＳＬＣＴ＝“Ｌ”ではＨＶ＿ＳＬＣＴＢ＝ＶＣＷ＝３．６［Ｖ］である。従って、ＳＬＣＴが“Ｈ”からに”Ｌ”に変化すると、ある時定数をもってＨＶ＿ＳＬＣＴＢは０．０［Ｖ］から３．６［Ｖ］まで電圧が上昇する。
第２実施形態で説明したロウデコーダ１４Ａでは、ＳＬＣＴが“Ｈ”からに”Ｌ”に変化すると、ＤＭＯＳトランジスタＤ１が導通することでＨＶ＿ＳＬＣＴＢの電圧が上昇する。ここで、ＤＭＯＳトランジスタＤ１はゲート端子とソース端子とが接続されており、ゲート・ソース間電圧は、常にＶＧＳ＝０．０［Ｖ］である。また、高電圧動作時のワード線の選択動作において、ＳＬＣＴ＝“Ｈ”の場合、ＨＶ＿ＳＬＣＴＢの電圧をＶＷＬＸＤ＝３．０［Ｖ］近傍に低下させるため、ＤＭＯＳトランジスタＤ１は駆動力がＤＭＯＳトランジスタＤ２に比較して相当低くなるように調整する。このような理由から、第２実施形態に係るロウデコーダ１４Ａは、ＨＶ＿ＳＬＣＴＢが０．０［Ｖ］から３．６［Ｖ］まで上昇する時定数が比較的大きくなる。
一方、本実施形態に係るロウデコーダ１４Ｃでは、ロウデコーダ１４Ａに対してＤＭＯＳトランジスタＤ３が追加されており、これがＤＭＯＳトランジスタＤ１に並列に接続されている。このため、ＳＬＣＴ＝“Ｌ”の時、Ｄ３のゲート端子＝“Ｈ”となる。従って、ロウデコーダ１４Ｃでは、ＳＬＣＴが“Ｈ”からに”Ｌ”に変化すると、ＤＭＯＳトランジスタＤ１に加えてＤＭＯＳトランジスタＤ３がＶＧＳ＝３．０［Ｖ］で導通する。また、高電圧動作時におけるワード線の選択動作でＳＬＣＴ＝“Ｈ”の場合、ＤＭＯＳトランジスタＤ３はＶＧＳ＜−３．０［Ｖ］で非導通となるため、駆動力をＤＭＯＳトランジスタＤ２と比較して低く抑えるような配慮は不要である。このような理由から、ロウデコーダ１４Ｃでは、通常動作時のワード線の選択動作において、ＨＶ＿ＳＬＣＴＢの遷移（０．０［Ｖ］→３．６［Ｖ］）を高速化できる。
１０ 半導体記憶装置
１２ メモリセルアレイ
１４ ロウデコーダ（デコーダ回路）
１６ カラムデコーダ
１８ コントローラ
Ｐ３０、Ｐ３１、・・・Ｐ３ｎ ＰＭＯＳトランジスタ（電圧印加用ＭＯＳトランジスタ）
Ｐ１ ＰＭＯＳトランジスタ
Ｐ２ ＰＭＯＳトランジスタ（制御用ＰＭＯＳトランジスタ）
Ｄ１ ＤＭＯＳトランジスタ（第１のＤＭＯＳトランジスタ）
Ｄ２ ＤＭＯＳトランジスタ（第２のＤＭＯＳトランジスタ）
Ｄ３ ＤＭＯＳトランジスタ（第３のＤＭＯＳトランジスタ）
Ｎ１ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
Ｎ２ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）

Claims (4)

  1. 複数のワード線及び複数のビット線が交差する位置に配列された複数のメモリセルの中から選択したメモリセルに対応するワード線に対して、予め定めた通常動作時に通常電圧を印加し、且つ、予め定めた高電圧動作時に前記通常電圧よりも高い高電圧を印加するための電圧印加用ＭＯＳトランジスタを、前記複数のワード線毎に備えたワード線選択回路と、
    前記通常動作時には、前記ワード線の選択状態に応じて、前記通常電圧及び前記通常電圧よりも低い接地電圧の少なくとも一方を前記電圧印加用ＭＯＳトランジスタに出力し、前記高電圧動作時には、前記ワード線の選択状態に応じて、前記通常電圧及び前記高電圧の少なくとも一方を前記電圧印加用ＭＯＳトランジスタに出力するレベルシフト回路と、
    を備えた半導体記憶装置のデコーダ回路。
  2. 前記ワード線選択回路の前記電圧印加用ＭＯＳトランジスタがＰＭＯＳトランジスタであると共に、前記ワード線選択回路が、前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力され、ドレインが前記電圧印加用ＭＯＳトランジスタのソースに接続された、前記電圧印加用ＭＯＳトランジスタへの電圧の出力を制御するための制御用ＰＭＯＳトランジスタを備え、
    前記レベルシフト回路は、
    前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力され、前記通常動作時における前記ワード線の選択時には前記通常電圧が、前記通常動作時の前記ワード線の非選択時には前記接地電圧がゲートに入力され、前記高電圧動作時には、前記通常電圧が固定でゲートに入力されるＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタに直列接続され、ゲートとソースが短絡されて前記制御用ＰＭＯＳトランジスタのゲートに接続された第１のＤＭＯＳトランジスタと、
    前記第１のＤＭＯＳトランジスタに直列接続され、前記ワード線の選択時にアクティブになる選択信号が前記ゲートに入力される第２のＤＭＯＳトランジスタと、
    前記第２のＤＭＯＳトランジスタに直列接続され、前記選択信号がゲートに入力される第１のＮＭＯＳトランジスタと、
    前記第１のＮＭＯＳトランジスタに並列接続され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記高電圧がゲートに入力され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記通常電圧がソースに入力される第２のＮＭＯＳトランジスタと、
    を備えた請求項１記載の半導体記憶装置のデコーダ回路。
  3. 前記ワード線選択回路の前記電圧印加用ＭＯＳトランジスタが、前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力されるＰＭＯＳトランジスタであり、
    前記レベルシフト回路は、
    前記通常動作時には前記通常電圧が、前記高電圧動作時には前記高電圧がソースに入力され、前記通常動作時における前記ワード線の選択時には前記通常電圧が、前記通常動作時の前記ワード線の非選択時には前記接地電圧がゲートに入力され、前記高電圧動作時には、前記通常電圧が固定でゲートに入力されるＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタに直列接続され、ゲートとソースが短絡されて前記電圧印加用ＭＯＳトランジスタのゲートに接続された第１のＤＭＯＳトランジスタと、
    前記第１のＤＭＯＳトランジスタに直列接続され、前記ワード線の選択時にアクティブになる選択信号が前記ゲートに入力される第２のＤＭＯＳトランジスタと、
    前記第２のＤＭＯＳトランジスタに直列接続され、前記選択信号がゲートに入力される第１のＮＭＯＳトランジスタと、
    前記第１のＮＭＯＳトランジスタに並列接続され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記高電圧がゲートに入力され、前記通常動作時には前記接地電圧が、前記高電圧動作時には前記通常電圧がソースに入力される第２のＮＭＯＳトランジスタと、
    を備えた請求項１記載の半導体記憶装置のデコーダ回路。
  4. 前記第１のＤＭＯＳトランジスタに並列接続された第３のＤＭＯＳトランジスタ
    を備えた請求項２又は請求項３記載の半導体記憶装置のデコーダ回路。
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