CN104658604B - 高压行译码电路 - Google Patents
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Abstract
本发明公开了一种高压行译码电路，高压译码模块包括六个MOS晶体管；八个译码信号由3个输入信号译码后形成，第一和二PMOS管以及第三和四NMOS管的栅极分别连接第一至四译码信号，第五PMOS管的栅极接地，第六NMOS管的栅极连接电源电压；第五PMOS管和第六NMOS管的源极连接在一起并作为行译码信号输出端；通过第一至四译码信号控制包括有正编程电压或负擦除电压的第五至八译码信号中的一个连接到输出端。编程模式且选中时，第一和五PMOS管导通，行译码信号为正编程电压，未选中为负擦除电压；擦除模式且选中时，第三和六NMOS管导通，行译码信号为负擦除电压，未选中为正编程电压。本发明面积小。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种高压行译码电路。
背景技术
非易失性存储器(NVM)在高压编程操作时需要高压，编程(program)时选中需要正编程电压，正编程电压一般为能够实现电子注入到存储管的栅极的正高压(vpos)，正高压要大于NVM的工作的电源电压(vpwr)；编程时不选中为负擦除电压，负擦除电压一般为在擦除(erase)操作时能够实现将电子从存储管的栅极的擦除的负高压(vneg)。擦除时选中需要负擦除电压即vneg，不选中为正编程电压即vpos。
非易失性存储器进行编程或擦除操作所需的电压由高压行译码电路实现，如图1所示，是现有高压行译码电路图；现有高压行译码包括高压译码模块101，第一译码器(decode1)102，第二译码器(decode2)103，高压控制模块(hv1)104。decode1主要为多位译码模块，deocde2主要为2-4译码器，hv1主要为高压控制模块。
输入信号包括3个，分别为信号A、信号B和信号C。信号A和B为解码信号，同时为1，代表选中。信号C为模式控制信号，0表示编程，1表示擦除。
信号A和信号C经过decode1模块生成高压译码信号X2SP和X2SN；信号B经过decode2模块生成高压译码信号OE_DP、OE_SPB、OE_SN和OE-DNB；信号C经过hv1模块生成高压信号VDP和VDN。
高压译码模块101包括8各MOS晶体管，分别为PMOS管m101、m102、m103和m104以及NMOS管m105、m106、m107和m108。现有高压行译码电路的输入输出信号和中间的译码信号以及对应的控制关系如表一所示。
表一
信号OE_DP、OE_SPB、OE_SN和OE_DNB分别加到PMOS管m101、m102以及NMOS管m105、m106的栅极，用于控制这四个MOS晶体管的通断。通过对PMOS管m101和m102栅极的控制实现将信号VDP或X2SP输入到PMOS管m103的栅极并最后控制正高压vpos是否接通到输出端实现行译码信号gwls的正高压vpos输出。通过对NMOS管m105和m106栅极的控制实现将信号VDN或X2SN输入到NMOS管m107的栅极并最后控制负高压vneg是否接通到输出端实现行译码信号gwls的负高压vneg输出。PMOS管m104的栅极接地vgnd，NMOS管m108的栅极电源电压vpwr。
发明内容
本发明所要解决的技术问题是提供一种高压行译码电路，具有更小的面积。
为解决上述技术问题，本发明提供的高压行译码电路包括高压译码模块，所述高压译码模块包括：第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第六NMOS管。
所述第一PMOS管的栅极连接第一译码信号，所述第二PMOS管的栅极连接第二译码信号，所述第一译码信号和所述第二译码信号互为反相，所述第一译码信号的低电平为0、高电平为正编程电压。
所述第三NMOS管的栅极连接第三译码信号，所述第四NMOS管的栅极连接第四译码信号，所述第三译码信号和所述第四译码信号互为反相，所述第三译码信号的低电平为负擦除电压、高电平为电源电压。
所述第五PMOS管的栅极接地，所述第六NMOS管的栅极连接电源电压。
所述第一PMOS管的漏极连接第五译码信号，所述第二PMOS管的源极连接第六译码信号，所述第三NMOS管的漏极连接第七译码信号，所述第四NMOS管的源极连接第八译码信号，所述第五译码信号和所述第六译码信号的低电平都为0、高电平都为正编程电压；所述第七译码信号和所述第八译码信号的低电平都为负擦除电压、高电平都为电源电压。
所述第一PMOS管的源极、所述第二PMOS管的漏极和所述第五PMOS管的漏极连接在一起，所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第六NMOS管的漏极连接在一起，所述第五PMOS管的源极和所述第六NMOS管的源极连接在一起并作为行译码信号输出端。
所述第一译码信号、所述第二译码信号、所述第三译码信号、所述第四译码信号、所述第五译码信号、所述第六译码信号、所述第七译码信号和所述第八译码信号都由第一输入信号、第二输入信号和第三输入信号译码后形成；所述第一输入信号和所述第二输入信号为解码信号，当所述第一输入信号和所述第二输入信号都为1时表示选中；所述第三输入信号为模式控制信号，所述第三输入信号为0时表示编程、为1时表示擦除。
编程模式且选中时，所述第一PMOS管和所述第五PMOS管导通，输出的行译码信号为正编程电压；编程模式且未选中时，所述第三NMOS管和所述第六NMOS管导通或所述第四NMOS管和所述第六NMOS管导通，所述行译码信号为负擦除电压。
擦除模式且选中时，所述第三NMOS管和所述第六NMOS管导通，输出的行译码信号为负擦除电压；擦除模式且未选中时，所述第一PMOS管和所述第五PMOS管导通或所述第二PMOS管和所述第五PMOS管导通，所述行译码信号为正编程电压。
进一步的改进是，高压行译码电路还包括第一译码器，所述第一输入信号输入到所述第一译码器，所述第一译码器的输出端输出所述第一译码信号、所述第二译码信号、所述第三译码信号和所述第四译码信号，所述第一输入信号为1时，所述第一译码信号为低电平、所述第二译码信号为高电平；所述第一输入信号为0时，所述第一译码信号为高电平、所述第二译码信号为低电平。
进一步的改进是，所述第一译码器由多位译码器组成。
进一步的改进是，高压行译码电路还包括第二译码器，所述第二输入信号和所述第三输入信号输入到所述第二译码器，所述第二译码器的输出端输出所述第五译码信号和所述第七译码信号，所述第二输入信号和所述第三输入信号为00或11时，所述第五译码信号和所述第七译码信号都为低电平，所述第二输入信号和所述第三输入信号为10或01时，所述第五译码信号和所述第七译码信号都为高电平。
进一步的改进是，所述第二译码器由2-4译码器组成。
进一步的改进是，高压行译码电路还包括高压控制模块，所述第三输入信号输入到所述高压控制模块，所述高压控制模块的输出端输出所述第六译码信号和所述第八译码信号，所述第三输入信号为1时，所述第六译码信号和所述第八译码信号都为高电平；所述第三输入信号为0时，所述第六译码信号和所述第八译码信号都为低电平。
本发明高压行译码电路的高压译码模块采用6个MOS晶体管就能实现，相对于现有高压行译码电路结构更简单，面积更小。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有高压行译码电路图；
图2是本发明实施例高压行译码电路图。
具体实施方式
如图2所示，是本发明实施例高压行译码电路图。本发明实施例高压行译码电路包括高压译码模块1，第一译码器(decode1)2，第二译码器(decode2)3，高压控制模块(hv1)4。
所述高压译码模块1包括：第一PMOS管m1、第二PMOS管m2、第三NMOS管m3、第四NMOS管m4、第五PMOS管m5和第六NMOS管m6。
所述第一PMOS管m1的栅极连接第一译码信号X2SP，所述第二PMOS管m2的栅极连接第二译码信号X2SPB，所述第一译码信号X2SP和所述第二译码信号X2SPB互为反相，所述第一译码信号X2SP的低电平为0、高电平为正编程电压即VPOS。
所述第三NMOS管m3的栅极连接第三译码信号X2SN，所述第四NMOS管m4的栅极连接第四译码信号X2SNB，所述第三译码信号X2SN和所述第四译码信号X2SNB互为反相，所述第三译码信号X2SN的低电平为负擦除电压即VNEG、高电平为电源电压即vpwr；
所述第五PMOS管m5的栅极接地vgnd，所述第六NMOS管m6的栅极连接电源电压vpwr。
所述第一PMOS管m1的漏极连接第五译码信号OE_SP，所述第二PMOS管m2的源极连接第六译码信号VDP，所述第三NMOS管m3的漏极连接第七译码信号OE-SN，所述第四NMOS管m4的源极连接第八译码信号VDN，所述第五译码信号OE-SP和所述第六译码信号VDP的低电平都为0、高电平都为正编程电压；所述第七译码信号OE-SN和所述第八译码信号VDN的低电平都为负擦除电压、高电平都为电源电压。
所述第一PMOS管m1的源极、所述第二PMOS管m2的漏极和所述第五PMOS管m5的漏极连接在一起，所述第三NMOS管m3的源极、所述第四NMOS管m4的漏极和所述第六NMOS管m6的漏极连接在一起，所述第五PMOS管m5的源极和所述第六NMOS管m6的源极连接在一起并作为行译码信号gwls的输出端；
所述第一译码信号X2SP、所述第二译码信号X2SPB、所述第三译码信号X2SN、所述第四译码信号X2SNB、所述第五译码信号OE-SP、所述第六译码信号VDP、所述第七译码信号OE_SN和所述第八译码信号VDN都由第一输入信号A、第二输入信号B和第三输入信号C译码后形成；所述第一输入信号A和所述第二输入信号B为解码信号，当所述第一输入信号A和所述第二输入信号B都为1时表示选中；所述第三输入信号C为模式控制信号，所述第三输入信号C为0时表示编程、为1时表示擦除。
本发明实施例通过所述第一译码信号X2SP、所述第二译码信号X2SPB、所述第三译码信号X2SN和所述第四译码信号X2SNB四个信号来控制所述第五译码信号OE_SP、所述第六译码信号VDP、所述第七译码信号OE_SN和所述第八译码信号VDN到输出端的通路是否连通，从而实现所述行译码信号gwls在正编程电压和负擦除电压选择。
编程模式且选中时，所述第一PMOS管m1和所述第五PMOS管m5导通，输出的行译码信号gwls为正编程电压；编程模式且未选中时，所述第三NMOS管m3和所述第六NMOS管m6导通或所述第四NMOS管m4和所述第六NMOS管m6导通，所述行译码信号gwls为负擦除电压。
擦除模式且选中时，所述第三NMOS管m3和所述第六NMOS管m6导通，输出的行译码信号gwls为负擦除电压；擦除模式且未选中时，所述第一PMOS管m1和所述第五PMOS管m5导通或所述第二PMOS管m2和所述第五PMOS管m5导通，所述行译码信号gwls为正编程电压。
所述第一译码器2由多位译码器组成。所述第一输入信号A输入到所述第一译码器2，所述第一译码器2的输出端输出所述第一译码信号X2SP、所述第二译码信号X2SPB、所述第三译码信号X2SN和所述第四译码信号X2SNB，所述第一输入信号A为1时，所述第一译码信号X2SP为低电平、所述第二译码信号X2SPB为高电平；所述第一输入信号A为0时，所述第一译码信号X2SP为高电平、所述第二译码信号X2SPB为低电平。
所述第二译码器3由2-4译码器组成。所述第二输入信号B和所述第三输入信号C输入到所述第二译码器3，所述第二译码器3的输出端输出所述第五译码信号OE_SP和所述第七译码信号OE_SN，所述第二输入信号B和所述第三输入信号C为00或11时，所述第五译码信号OE_SP和所述第七译码信号OE_SN都为低电平，所述第二输入信号B和所述第三输入信号C为10或01时，所述第五译码信号OE_SP和所述第七译码信号OE_SN都为高电平。
所述第三输入信号C输入到所述高压控制模块4，所述高压控制模块4的输出端输出所述第六译码信号VDP和所述第八译码信号VDN，所述第三输入信号C为1时，所述第六译码信号VDP和所述第八译码信号VDN都为高电平；所述第三输入信号C为0时，所述第六译码信号VDP和所述第八译码信号VDN都为低电平。
本发明实施例高压行译码电路的输入输出信号和中间的译码信号以及对应的控制关系如表一所示。
表二
由表二可知，本发明实施例电路实现了在编程选中时输出正高压vpos，未选中时输出负高压vneg；在擦除选中时输出负高压vneg，未选中时输出正高压vpos。和图1所示的现有电路相比，本发明实施例电路和现有电路的输入输出结果相同，但是中间的译码信号以及译码信号对高压译码模块1控制以及高压译码模块1电路结构都不同，本发明实施例的高压译码模块1仅需6个MOS晶体管，比现有结构少两个，所以本发明实施例结构更简单，面积会更小。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (6)
1.一种高压行译码电路，其特征在于，包括高压译码模块，所述高压译码模块包括：第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第六NMOS管；
所述第一PMOS管的栅极连接第一译码信号，所述第二PMOS管的栅极连接第二译码信号，所述第一译码信号和所述第二译码信号互为反相，所述第一译码信号的低电平为0、高电平为正编程电压；
所述第三NMOS管的栅极连接第三译码信号，所述第四NMOS管的栅极连接第四译码信号，所述第三译码信号和所述第四译码信号互为反相，所述第三译码信号的低电平为负擦除电压、高电平为电源电压；
所述第五PMOS管的栅极接地，所述第六NMOS管的栅极连接电源电压；
所述第一PMOS管的漏极连接第五译码信号，所述第二PMOS管的源极连接第六译码信号，所述第三NMOS管的漏极连接第七译码信号，所述第四NMOS管的源极连接第八译码信号，所述第五译码信号和所述第六译码信号的低电平都为0、高电平都为正编程电压；所述第七译码信号和所述第八译码信号的低电平都为负擦除电压、高电平都为电源电压；
所述第一PMOS管的源极、所述第二PMOS管的漏极和所述第五PMOS管的漏极连接在一起，所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第六NMOS管的漏极连接在一起，所述第五PMOS管的源极和所述第六NMOS管的源极连接在一起并作为行译码信号输出端；
所述第一译码信号、所述第二译码信号、所述第三译码信号、所述第四译码信号、所述第五译码信号、所述第六译码信号、所述第七译码信号和所述第八译码信号都由第一输入信号、第二输入信号和第三输入信号译码后形成；所述第一输入信号和所述第二输入信号为解码信号，当所述第一输入信号和所述第二输入信号都为1时表示选中；所述第三输入信号为模式控制信号，所述第三输入信号为0时表示编程、为1时表示擦除；
编程模式且选中时，所述第一PMOS管和所述第五PMOS管导通，输出的行译码信号为正编程电压；编程模式且未选中时，所述第三NMOS管和所述第六NMOS管导通或所述第四NMOS管和所述第六NMOS管导通，所述行译码信号为负擦除电压；
擦除模式且选中时，所述第三NMOS管和所述第六NMOS管导通，输出的行译码信号为负擦除电压；擦除模式且未选中时，所述第一PMOS管和所述第五PMOS管导通或所述第二PMOS管和所述第五PMOS管导通，所述行译码信号为正编程电压。
2.如权利要求1所述的高压行译码电路，其特征在于：高压行译码电路还包括第一译码器，所述第一输入信号输入到所述第一译码器，所述第一译码器的输出端输出所述第一译码信号、所述第二译码信号、所述第三译码信号和所述第四译码信号，所述第一输入信号为1时，所述第一译码信号为低电平、所述第二译码信号为高电平；所述第一输入信号为0时，所述第一译码信号为高电平、所述第二译码信号为低电平。
3.如权利要求2所述的高压行译码电路，其特征在于：所述第一译码器由多位译码器组成。
4.如权利要求1所述的高压行译码电路，其特征在于：高压行译码电路还包括第二译码器，所述第二输入信号和所述第三输入信号输入到所述第二译码器，所述第二译码器的输出端输出所述第五译码信号和所述第七译码信号，所述第二输入信号和所述第三输入信号为00或11时，所述第五译码信号和所述第七译码信号都为低电平，所述第二输入信号和所述第三输入信号为10或01时，所述第五译码信号和所述第七译码信号都为高电平。
5.如权利要求4所述的高压行译码电路，其特征在于：所述第二译码器由2-4译码器组成。
6.如权利要求4所述的高压行译码电路，其特征在于：高压行译码电路还包括高压控制模块，所述第三输入信号输入到所述高压控制模块，所述高压控制模块的输出端输出所述第六译码信号和所述第八译码信号，所述第三输入信号为1时，所述第六译码信号和所述第八译码信号都为高电平；所述第三输入信号为0时，所述第六译码信号和所述第八译码信号都为低电平。
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