CN105741872B - 适用于宇航用fpga的加固配置存储器阵列及配置方法 - Google Patents

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Abstract

适用于宇航用FPGA的加固配置存储器阵列及配置方法，其中配置存储器阵列采用DICE单元实现配置存储器阵列的单粒子加固，降低了单粒子对配置存储器阵列的影响。配置方法是在配置存储器阵列上电之前，通过列地址译码电路与帧数据寄存器使所有的配置存储器单元处于写0状态，上电时，由于外部工作条件的诱导效应，所有的DICE单元在上电后初始状态全部为0，避免了上电后FPGA互连矩阵由于配置存储器单元初始状态不确定导致的逻辑冲突，从而有效解决了FPGA的上电浪涌电流问题，降低了使用FPGA的系统的设计难度，提高了宇航用FPGA工作的可靠性。

Description

适用于宇航用FPGA的加固配置存储器阵列及配置方法
技术领域
本发明涉及一种适用于宇航用FPGA的加固配置存储器阵列及配置方法，属于集成电路技术领域。
背景技术
现场可编程逻辑门阵列(以下简称FPGA)根据配置信息可以实现不同的逻辑功能。传统宇航用FPGA的配置存储器阵列如图1所示，使用SRAM单元作为存储单元存储用户的配置信息(简称SRAM型FPGA)，由SRAM单元组成的配置帧可以无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中。
在空间恶劣环境中存在单粒子翻转(SEU)与单粒子瞬态(SET)等单粒子效应。SRAM型FPGA在空间环境应用时，空间高能单粒子穿过SRAM单元内部会引起电路节点上的瞬间电流，使存储单元发生单粒子翻转，从而使配置存储器阵列不能正常工作，影响使用FPGA的系统功能的实现。
同时，SRAM单元上电后内初始逻辑状态随机为“0”或“1”，这导致FPGA器件上电后配置数据加载之前内部逻辑混乱，内部的逻辑冲突导致FPGA需要消耗很大的电流，该电流被称为上电浪涌电流。上电浪涌电流的存在极大的影响了FPGA的使用：一方面增加了使用FPGA的系统的设计难度，另一方面降低了在空间恶劣环境下系统的可靠性。
发明内容
本发明解决的技术问题为：克服现有技术的不足，提供适用于宇航用FPGA的加固配置存储器阵列及配置方法，可有效抑制或减轻单粒子效应对系统功能的影响，且能够有效消除上电浪涌电流，降低了使用FPGA的电路系统设计难度，提高了宇航用FPGA工作的可靠性。
本发明解决的技术方案为：适用于宇航用FPGA的加固配置存储器阵列，包括：配置控制电路、列地址译码器、帧数据寄存器、低压差线性稳压器和存储单元阵列；
配置控制电路：向低压差线性稳压器发送供电指令，向列地址译码器发送存储单元阵列中某一列或多列存储单元的字线置位指令，向帧数据寄存器发送写0指令或配置信息读取指令；所述字线置位指令为字线置1指令或字线置0指令；
低压差线性稳压器：根据配置控制电路发送的供电指令，控制存储单元阵列中存储单元的供电电压稳定到预设值VRAM；
列地址译码器：根据配置控制电路发送的存储单元阵列中某一列或多列存储单元的字线置1指令或字线置0指令，将对应的存储单元的字线置1或置0；
帧数据寄存器：根据配置控制电路发送的配置信息读取指令，从片外码流存储器读取用户输入的配置信息，写入到字线置1的存储单元中；根据配置控制电路发送的写0指令，向存储单元阵列中字线置1的存储单元写入0；
存储单元阵列：由i行j列DICE单元组成，用于存储用户输入的配置信息，其中i、j均为大于等于1的自然数。
帧数据寄存器通过驱动存储单元阵列中每一行存储单元的位线将配置信息写入到字线置1的存储单元中。
所述低压差线性稳压器包括电阻R501、电阻R502、运算放大器U503以及传输晶体管；
运算放大器U503反相输入端连接带隙基准提供的参考电压VREF，同相输入端分别与电阻R501的一端以及电阻R502的一端连接，电阻R502的另一端接地，电阻R501的另一端与存储单元阵列连接，运算放大器U503的使能端用于接收配置控制电路提供的供电指令；传输晶体管由k个PMOS管组成，k<＝j，k个PMOS管的栅极同时与运算放大器U503的输出端连接，k个PMOS管的源极同时连接外部电压VDD，每个PMOS管的漏极与一列或几列存储单元连接，从而通过k个PMOS管为存储单元阵列(104)供电。
一种加固配置存储器阵列的配置方法，包括如下步骤：
(1)配置控制电路向列地址译码器发送存储单元阵列中所有列存储单元的字线置1指令，列地址译码器将所有存储单元的字线置1；
(2)配置控制电路向帧数据寄存器发送写0指令，帧数据寄存器使存储单元阵列中所有存储单元处于写0状态；
(3)FPGA上电后，配置控制电路向低压差线性稳压器发送供电指令，低压差线性稳压器控制存储单元阵列中存储单元的供电电压从0V上升并稳定到预设值VRAM，存储单元阵列中所有存储单元初始状态为0；
(4)配置控制电路向列地址译码器发送存储单元阵列中所有列存储单元的字线置0指令，列地址译码器根据上述指令将所有存储单元的字线置0；
(5)配置控制电路向帧数据寄存器发送配置信息读取指令，帧数据寄存器根据所述配置信息读取指令从片外码流存储器读取用户输入的配置信息；
(6)配置控制电路向列地址译码器发送存储单元阵列中某一列或多列存储单元的字线置1指令，列地址译码器根据上述指令将对应存储单元的字线置1，帧数据寄存器将配置信息写入到字线置1的存储单元中；
(7)配置控制电路向列地址译码器发送存储单元阵列中所有列存储单元的字线置0指令，列地址译码器将所有存储单元的字线置0；
(8)重复步骤(5)—(7)，直至完成加固配置存储器阵列的配置。
本发明与现有技术相比的优点在于：
(1)本发明配置存储器阵列使用DICE单元替代传统的六管SRAM单元，实现了抗辐照加固，加固必然增大面积，但是DICE单元面积消耗相较于其他加固单元，面积消耗相对小，实现了面积消耗与加固能力的良好折衷。
(2)本发明低压差线性稳压器中传输晶体管采用分布式布局，每一列或几列存储单元对应一个PMOS管，从而可以最大限度的减少IR压降，提高使用FPGA的系统工作的可靠性。
(3)本发明的配置方法通过对存储单元阵列上电过程的控制，实现配置存储器阵列上电时，所有的配置存储器单元在上电后初始状态全部为0，避免了上电后由于配置存储器单元初始状态不确定导致的逻辑冲突，从而有效解决传统FPGA存在的上电浪涌电流问题，提高了系统工作的可靠性。
(4)本发明通过配置控制电路控制低压差线性稳压器为存储单元阵列独立供电，因此可以通过提高存储单元阵列的供电电压来提高FPGA内互连矩阵的传输速度，从而提高FPGA的最高工作速度和频率，降低了系统设计的难度。
附图说明
图1为传统FPGA配置存储器阵列示意图；
图2为本发明加固配置存储器阵列示意图；
图3为DICE单元电路结构示意图；
图4为本发明配置方法流程图；
图5为低压差线性稳压器结构示意图。
具体实施方式
为了消除、抑制或减轻单粒子效应对系统功能的影响，本发明使用双节点互锁存储单元(以下简称DICE单元)对配置存储器阵列进行抗辐照加固。如图2所示，本发明的配置存储器阵列包括配置控制电路100、列地址译码器101、帧数据寄存器102、低压差线性稳压器103、存储单元阵列104。片外码流存储器不属于本发明配置存储器阵列的固有结构。配置控制电路100与列地址译码器101、帧数据寄存器102、低压差线性稳压器103连接，配置控制电路100用于对整个配置过程进行控制，包括向低压差线性稳压器103发送供电指令，向列地址译码器101发送存储单元阵列104中某一列或多列存储单元的字线置位指令(字线置1指令或字线置0指令)，向帧数据寄存器102发送写0指令或配置信息读取指令。存储单元阵列104与列地址译码器101、帧数据寄存器102、低压差线性稳压器103连接，存储单元阵列104包括i行j列DICE单元，用于存储用户配置信息。其中i、j均为大于等于1的自然数。DICE单元电路结构如图3所示。列地址译码器101与配置控制电路100、存储单元阵列104连接，列地址译码器101根据配置控制电路100的字线置1指令将存储单元阵列104中某一列或多列存储单元的字线(WL)置1，使对应的存储单元处于写入状态。根据配置控制电路100的字线置0指令将存储单元阵列104中某一列或多列存储单元的字线(WL)置0，使对应的存储单元不能写入信息。例如，当列地址译码器101将WL<j>置1时，存储单元阵列104中第j列配置存储器单元处于写入状态。此时帧数据寄存器102可以将数据写入存储单元阵列104的第j列配置存储器单元中。帧数据寄存器102与配置控制电路100、存储单元阵列104、片外码流存储器连接，帧数据寄存器102根据配置控制电路100的配置信息读取指令从片外码流存储器中读取配置信息写入到字线置1的存储单元中。写入的具体方法是通过驱动存储单元阵列104中存储单元的位线(B与BN，两条位线必然处于相反的逻辑状态，每一行存储单元对应B与BN两条位线)，将配置信息写入到存储单元中。例如，假设某时刻WL<j>被置1，当B<i>为逻辑“1”且BN<i>为逻辑“0”时，存储单元阵列104中的存储单元DICE<i,j>被写入“1”；当B<i>为逻辑“0”且BN<i>为逻辑“1”时，存储单元阵列104中的存储单元DICE<i,j>被写入“0”。帧数据寄存器102根据配置控制电路100发送的写0指令，通过驱动存储单元阵列104中存储单元的位线，向存储单元阵列104中字线置1的存储单元写入0。由于驱动能力有限，帧数据寄存器102无法同时向存储单元阵列104的多列配置存储器写入数据；但是当存储单元阵列104未上电时，由于仅有寄生电容作为负载，帧数据寄存器有能力驱动整个存储单元阵列104。低压差线性稳压器103与配置控制电路100、存储单元阵列104连接，低压差线性稳压器103根据配置控制电路100的指令控制存储单元阵列104中存储单元的供电电压(VRAM)。
低压差线性稳压器103的电路结构示意图如图5所示。低压差线性稳压器103包括电阻R501、电阻R502、运算放大器U503以及传输晶体管。运算放大器U503反相输入端连接带隙基准提供的参考电压VREF，同相输入端分别与电阻R501的一端以及电阻R502的一端连接，电阻R502的另一端接地，电阻R501的另一端与存储单元阵列104连接，电阻501、电阻502用于设定存储单元的供电电压预设值，电阻502可以进行TRIM。运算放大器U503的使能端用于接收配置控制电路100提供的供电指令；传输晶体管由k个PMOS管组成，k<＝n，k个PMOS管的栅极同时与运算放大器U503的输出端连接，k个PMOS管的源极同时连接外部电压VDD，每个PMOS管的漏极与一列或几列存储单元连接，从而通过k个PMOS管为存储单元阵列104供电，从而可以最大限度的减少IR压降。
以存储单元阵列104包括5行5列的DICE单元为例，传输晶体管包括PMOS管P511、PMOS管P512、PMOS管P513、PMOS管P514和PMOS管P515。上述5个PMOS管采用分布式布局，P511的漏极与第一列DICE单元连接、P512的漏极与第二列DICE单元连接、P513的漏极与第三列DICE单元连接、P514的漏极与第四列DICE单元连接、P515的漏极与第五列DICE单元连接。
本发明的配置存储器阵列由于采用了DICE单元作为存储单元，实现了抗辐照加固设计，具有抗辐照能力，可以应用于空间复杂粒子环境。
但是DICE单元同六管SRAM单元类似，也会导致FPGA存在上电浪涌电流。产生上电浪涌电流的根本原因为存储单元阵列上电后初始状态的不可控，如果存储单元初始状态可控，那么就可以有效消除上电浪涌电流。这可以通过两种方法来实现：一是设计多阈值非对称存储器单元，通过设计不对称的单元来控制存储器的初始状态；二是控制存储单元阵列上电时外部工作环境，通过不对称的外部环境控制存储单元的初始状态。这两种方法互为补充与加强，均可实现上电浪涌电流的消除。本发明采用第二种方式通过对配置存储器阵列上电过程的配置方法有效解决SRAM型FPGA上电浪涌电流问题。
如图4所示，具体配置方法如下：
(1)配置控制电路100向列地址译码器101发送存储单元阵列104中所有列存储单元的字线置1指令，列地址译码器101将所有存储单元的字线置1；
(2)配置控制电路100向帧数据寄存器102发送写0指令，帧数据寄存器102将存储单元阵列104中存储单元的位线B<i>为逻辑“0”且BN<i>为逻辑“1”，使存储单元阵列104中所有存储单元处于写0状态；
(3)FPGA上电后，配置控制电路100向低压差线性稳压器103发送供电指令，低压差线性稳压器103控制存储单元阵列104中存储单元的供电电压从0V上升并稳定到预设值VRAM，存储单元阵列104中所有存储单元初始状态为“0”；
(4)配置控制电路100向列地址译码器101发送字线置0指令，列地址译码器101根据上述指令将所有存储单元的字线置0；
(5)配置控制电路100向帧数据寄存器102发送配置信息读取指令，帧数据寄存器102根据所述配置信息读取指令从片外码流存储器读取用户输入的一帧配置码流信息，并驱动存储单元阵列104中存储单元的位线。
(6)配置控制电路100向列地址译码器101发送存储单元阵列104中某一列或多列存储单元的字线置1指令，列地址译码器101根据上述指令将对应存储单元的字线置1；此时，帧数据寄存器102将配置信息写入到字线置1的存储单元中；
(7)配置控制电路100向列地址译码器101发送字线置0指令，列地址译码器101将所有存储单元的字线置0，防止数据的误写入。
(8)判断配置是否完成，配置未完成时，重复步骤(5)—(7)，直到完成加固配置存储器阵列的配置。
从上述配置流程可以看出，通过使用低压差线性稳压器103对上电过程进行控制，存储单元阵列上电之前，通过列地址译码电路与帧数据寄存器使所有的配置存储器单元处于写“0”状态。配置存储器阵列上电时，由于外部工作条件的诱导效应，所有的配置存储器单元在上电后初始状态全部为“0”，避免了上电后互连矩阵由于配置存储器单元初始状态不确定导致的逻辑冲突，从而有效消除了上电浪涌电流。
另外，由于存储单元阵列104的供电独立，可以通过提高低压差线性稳压器103的供电电压提高FPGA内开关矩阵的工作速度，从而提高FPGA最高工作速度和频率。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (4)

1.适用于宇航用FPGA的加固配置存储器阵列，其特征在于包括：配置控制电路(100)、列地址译码器(101)、帧数据寄存器(102)、低压差线性稳压器(103)和存储单元阵列(104)；
配置控制电路(100)：向低压差线性稳压器(103)发送供电指令，向列地址译码器(101)发送存储单元阵列(104)中某一列或多列存储单元的字线置位指令，向帧数据寄存器(102)发送写0指令或配置信息读取指令；所述字线置位指令为字线置1指令或字线置0指令；
低压差线性稳压器(103)：根据配置控制电路(100)发送的供电指令，控制存储单元阵列(104)中存储单元的供电电压稳定到预设值VRAM；
列地址译码器(101)：根据配置控制电路(100)发送的存储单元阵列(104)中某一列或多列存储单元的字线置1指令或字线置0指令，将对应的存储单元的字线置1或置0；
帧数据寄存器(102)：根据配置控制电路(100)发送的配置信息读取指令，从片外码流存储器读取用户输入的配置信息，写入到字线置1的存储单元中；根据配置控制电路(100)发送的写0指令，向存储单元阵列(104)中字线置1的存储单元写入0；
存储单元阵列(104)：由i行j列DICE单元组成，用于存储用户输入的配置信息，其中i、j均为大于等于1的自然数。
2.根据权利要求1所述的适用于宇航用FPGA的加固配置存储器阵列，其特征在于：帧数据寄存器(102)通过驱动存储单元阵列(104)中每一行存储单元的位线将配置信息写入到字线置1的存储单元中。
3.根据权利要求1所述的适用于宇航用FPGA的加固配置存储器阵列，其特征在于：所述低压差线性稳压器(103)包括电阻R501、电阻R502、运算放大器U503以及传输晶体管；
运算放大器U503反相输入端连接带隙基准提供的参考电压VREF，同相输入端分别与电阻R501的一端以及电阻R502的一端连接，电阻R502的另一端接地，电阻R501的另一端与存储单元阵列(104)连接，运算放大器U503的使能端用于接收配置控制电路(100)提供的供电指令；传输晶体管由k个PMOS管组成，k<＝j，k个PMOS管的栅极同时与运算放大器U503的输出端连接，k个PMOS管的源极同时连接外部电压VDD，每个PMOS管的漏极与一列或几列存储单元连接，从而通过k个PMOS管为存储单元阵列(104)供电。
4.一种权利要求1所述的加固配置存储器阵列的配置方法，其特征在于包括如下步骤：
(1)配置控制电路(100)向列地址译码器(101)发送存储单元阵列(104)中所有列存储单元的字线置1指令，列地址译码器(101)将所有存储单元的字线置1；
(2)配置控制电路(100)向帧数据寄存器(102)发送写0指令，帧数据寄存器(102)使存储单元阵列(104)中所有存储单元处于写0状态；
(3)FPGA上电后，配置控制电路(100)向低压差线性稳压器(103)发送供电指令，低压差线性稳压器(103)控制存储单元阵列(104)中存储单元的供电电压从0V上升并稳定到预设值VRAM，存储单元阵列(104)中所有存储单元初始状态为0；
(4)配置控制电路(100)向列地址译码器(101)发送存储单元阵列(104)中所有列存储单元的字线置0指令，列地址译码器(101)根据字线置0指令将所有存储单元的字线置0；
(5)配置控制电路(100)向帧数据寄存器(102)发送配置信息读取指令，帧数据寄存器(102)根据所述配置信息读取指令从片外码流存储器读取用户输入的配置信息；
(6)配置控制电路(100)向列地址译码器(101)发送存储单元阵列(104)中某一列或多列存储单元的字线置1指令，列地址译码器(101)根据上述指令将对应存储单元的字线置1，帧数据寄存器(102)将配置信息写入到字线置1的存储单元中；
(7)配置控制电路(100)向列地址译码器(101)发送存储单元阵列(104)中所有列存储单元的字线置0指令，列地址译码器(101)将所有存储单元的字线置0；
(8)重复步骤(5)—(7)，直至完成加固配置存储器阵列的配置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979517A (zh) * 2019-03-07 2019-07-05 中科亿海微电子科技（苏州）有限公司 用于fpga的n模冗余配置存储单元电路
CN111443652B (zh) * 2020-03-24 2021-06-18 深圳市紫光同创电子有限公司 Cpld逻辑单元阵列的供电结构
CN113410097B (zh) * 2021-06-10 2022-09-06 中国电子科技集团公司第二十九研究所 基于磁保持继电器开关射频前端的矩阵式控制电路及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582294A (zh) * 2009-06-19 2009-11-18 上海微小卫星工程中心 一种解决sram模块闩锁问题与增强sram模块可靠性的方法
CN102324926A (zh) * 2011-05-10 2012-01-18 北京时代民芯科技有限公司 一种fpga无竞争上电配置与重配置的互联矩阵
US8681524B1 (en) * 2011-12-13 2014-03-25 Michael C. Stephens, Jr. Supply adjustment in memory devices configured for stacked arrangements
CN104285255A (zh) * 2012-05-07 2015-01-14 高通股份有限公司 配置成在掉电事件期间保持在非编程状态的电路
CN104485135A (zh) * 2014-12-04 2015-04-01 中国科学院微电子研究所 一种多模式sram单粒子测试方法及装置
CN105825887A (zh) * 2015-01-04 2016-08-03 旺宏电子股份有限公司 存储器阵列及其操作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582294A (zh) * 2009-06-19 2009-11-18 上海微小卫星工程中心 一种解决sram模块闩锁问题与增强sram模块可靠性的方法
CN102324926A (zh) * 2011-05-10 2012-01-18 北京时代民芯科技有限公司 一种fpga无竞争上电配置与重配置的互联矩阵
US8681524B1 (en) * 2011-12-13 2014-03-25 Michael C. Stephens, Jr. Supply adjustment in memory devices configured for stacked arrangements
CN104285255A (zh) * 2012-05-07 2015-01-14 高通股份有限公司 配置成在掉电事件期间保持在非编程状态的电路
CN104485135A (zh) * 2014-12-04 2015-04-01 中国科学院微电子研究所 一种多模式sram单粒子测试方法及装置
CN105825887A (zh) * 2015-01-04 2016-08-03 旺宏电子股份有限公司 存储器阵列及其操作方法

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