CN104285255A - 配置成在掉电事件期间保持在非编程状态的电路 - Google Patents

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Abstract

在一特定实施例中，一种装置包括配置为响应编程电压(308)的一次性可编程(OTP)存储器电路(324)。该OTP存储器电路包括含有OTP存储器单元的OTP存储器阵列(220)；第一电源开关(326)，配置为将该OTP存储器阵列(220)从编程电压(308)解耦；以及第二电源开关(328)，配置为将这些OTP存储器单元的一子集从编程电压(308)解耦。控制逻辑(216)控制电源开关(326，328)并被配置成使该OTP存储器阵列(220)在掉电事件期间保持在非编程状态。

Description

配置成在掉电事件期间保持在非编程状态的电路
I.技术领域
本公开一般涉及被配置为在掉电事件期间保持在非编程状态的电路。
II.相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被结合于此的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。而且，此类无线电话可处理指令，诸如能被用于访问因特网的web浏览器应用。
存储器(诸如在无线电话或其他电子设备中的存储器)可以存储指令以及其他数据。一些存储器包括可以经由熔丝或者反熔丝来被设置以存储数据的存储器单元。此类存储器的一示例是一次性可编程(OTP)存储器(例如，可编程只读存储器(PROM)、现场可编程只读存储器(FPROM)、或者OTP非易失性存储器(OTP NVM))。OTP存储器可以被制造为“空白”的并且随后被编程，例如在晶片制造阶段、在最终测试阶段或者在系统阶段。
由于OTP存储器可以被配置为永久性存储信息，因此意外的编程可能是不可逆转的，并且因此通常是不期望的。意外编程可能会在发生非从容掉电事件(例如，预料之外的断电或者预料之外的掉电)时发生，此类非从容掉电事件会破坏存储在OTP存储器单元中的数据(例如在此类OTP存储器单元已被写入后)并且会无意地对未曾被编程的OTP存储器单元进行编程。对OTP存储器单元无意的编程会妨碍设备被更新(例如，经由将被写入到无线通信设备的OTP存储器中的固件升级来被更新)，这可能使得用户失望或者甚至是危险的(例如，在OTP存储器电路被用在医疗设备或者用在车辆中的场合)。
III.概述
由于在一次性可编程(OTP)存储器单元处的事件可能是不可逆的，因此希望保护OTP存储器单元免受非从容掉电事件的影响。对于OTP存储器而言，非从容掉电事件可能在当编程电源(例如用于设置熔丝或者反熔丝的电源)停留在高位而其他电源降落时发生，这类事件可能会对OTP存储器的存储器单元进行编程或者对存储器单元“施压”。常规技术可以为OTP存储器阵列使用单独的稳压器，以便将OTP存储器阵列与其他器件电路隔离开。然而，此类技术会导致与多个稳压器相关联的成本增加并会导致电路面积的扩大。其他技术可以采用处于OTP存储器阵列外部的开关，这会使用更多的面积，制造成本更高，并且会由于处在OTP存储器阵列外部的原因而对OTP存储器阵列的内部状态的响应性较低。
根据至少一个实施例，控制电路系统保护OTP存储器单元以免其在非从容掉电事件发生时被意外地施压或编程。进一步，在至少一个实施例中，OTP存储器阵列被实现为不需要为OTP存储器单元设置单独的稳压器。由此，OTP存储器单元可以与其他器件共享同一稳压器，这潜在地降低了与多个稳压器相关联的成本和复杂度。根据至少一个实施例，OTP存储器电路包括多个内部电源开关，用于响应掉电事件而将OTP存储器单元从编程电压解耦。该OTP存储器电路可以包括对于存储器单元的“冗余”保护(例如，除了一个或多个局部电源开关之外还有全局电源开关)。
在一特定实施例中，一装置包括OTP存储器电路，该OTP存储器电路被配置为响应于编程电压。该OTP存储器电路包括含有OTP存储器单元的OTP存储器阵列；第一电源开关，配置为将OTP存储器阵列从编程电压解耦；以及第二电源开关，配置为将这些OTP存储器单元的一子集从编程电压解耦。
在另一特定实施例中，一种方法包括在包括了OTP存储器电路的电路的掉电事件期间将该OTP存储器电路保持在非编程状态。该方法包括将触发电路保持在非编程状态，直到该触发电路中所存储的值响应于该触发电路的第一电源上的降落而从第一值转变到第二值。该方法进一步包括将基于锁存器的电平移位器保持在非编程状态，直到该基于锁存器的电平移位器的编程电源从高电压降落到低电压。当触发电路或者基于锁存器的电平移位器处在非编程状态时，电源开关被保持在断开状态。
在另一特定实施例中，一种设备包括OTP存储器电路，该OTP存储器电路被配置为响应于编程电压。该OTP存储器电路包括了包含OTP存储器单元的OTP存储器阵列。该OTP存储器电路进一步包括用于将该OTP存储器阵列从编程电压解耦的装置，以及用于将这些OTP存储器单元的一子集从编程电压解耦的装置。
公开的实施例中至少一个实施例的特定的优势在于，非从容掉电事件不那么可能对OTP存储器电路的OTP存储器单元施压或者编程。例如，OTP存储器电路可被配置成在掉电事件期间保持在非编程状态(例如控制电路系统可以将OTP存储器阵列保持在非编程状态)。进一步，由于OTP存储器电路被配置成在掉电事件期间保持在非编程状态，因此可以使用共享稳压器来向该OTP存储器电路和至少一个其他器件(例如，访问存储在该OTP存储器阵列中的数据的器件)两者供电，这将会降低与为该OTP存储器电路使用单独的稳压器相关联的系统成本和复杂度。
本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节：附图简述、详细描述以及权利要求。
IV.附图简述
图1描绘了包括了配置为在掉电事件期间保持在非编程状态的OTP存储器电路的装置的特定解说性实施例的框图；
图2描绘了OTP存储器电路(诸如图1的OTP存储器电路)以及为该OTP存储器电路供电的多个电源的特定解说性实施例的框图；
图3描绘了OTP存储器电路(诸如图1的OTP存储器电路)的特定解说性实施例的图示；
图4描绘了在包括OTP存储器电路(诸如图1的OTP存储器电路)的一电路的掉电事件期间将该OTP存储器电路保持在非编程状态的特定解说性实施例的流程图；
图5描绘了包括OTP存储器电路(诸如图1的OTP存储器电路)的设备的框图；以及
图6是制造包括OTP存储器电路(诸如图1的OTP存储器电路)的制造过程的特定解说性实施例的数据流图。
V.详细描述
参见图1，公开了一种装置的特定解说性实施例，并且将该装置统示为100。装置100可以包括包含稳压器108(例如默认开启的低压差(LDO)稳压器)的电源管理单元104。装置100可以包括包含一次性可编程(OTP)存储器电路124以及至少一个其他器件的电路122。例如，在图1的实施例中，电路112包括器件116、器件120以及OTP存储器电路112。OTP存储器电路112被配置为在掉电事件期间(例如在电路112的掉电事件期间)保持在非编程状态。掉电事件可以是非从容掉电事件，诸如意外的或者预料之外的掉电事件。
如图1所示，多个器件(例如器件116、器件120以及OTP存储器电路124)可以被配置为共享稳压器108。为电路112的这多个器件利用单个稳压器可以降低与装置100相关联的成本和复杂度。此外，如下文所进一步解释的，OTP存储器电路124的控制逻辑可以为OTP存储器单元提供抗意外施压的保护，这使得电路112的这多个器件能共享稳压器108而不会有在掉电事件器件对OTP存储器单元施压的风险。
应当领会，图1是解说性的，并且设想了替换实施例。例如，电源管理单元104可以被纳入电路112、器件116、器件120以及OTP存储器电路124的任何一者内。进一步，尽管图1的解说性实施例描绘了电路112包括三个器件，但是根据替换实施例，电路112可以只包括OTP存储器电路124或者可以包括不同数量的器件。本领域技术人员将会认识到图1的装置100的其他此类修改落在本公开的范围内。
参见图2，公开了一种装置的特定解说性实施例，并且将该装置统示为200。装置200包括图1的OTP存储器电路124的特定解说性实施例。
图2中的OTP存储器电路124响应于第一电源204、第二电源208以及第三电源212。在至少一个实施例中，第一电源204、第二电源208以及第三电源212是由图1的电源管理单元104产生的(例如，经由图1的稳压器108)。第一电源204可以提供主电压(例如，用来在OTP存储器电路124的存储器单元处执行擦除操作的电压)，第二电源208可以提供编程电压(例如，与决定OTP存储器电路124的OTP存储器单元的位值(诸如通过对OTP存储器电路124的OTP存储器单元的熔丝或反熔丝进行编程)相关联的电压)，并且第三电源212可以提供电压VDD(例如，用来向OTP存储器电路124的逻辑电路系统供电的电压)。
在如图2中所描绘的实施例中，OTP存储器电路124包括控制逻辑216以及OTP存储器阵列220。OTP存储器阵列220包括OTP存储器单元，诸如第一OTP存储器单元224、第二OTP存储器单元228、第三OTP存储器单元232以及第n OTP存储器单元236。控制逻辑216可以被配置为将其中一个或者多个OTP存储器单元耦合(例如电连接)到第二电源208，或者从第二电源208解耦(例如，断开电连接)。例如，根据至少一个实施例，第二电源208供应OTP存储器电路124的编程电压(例如，施加于OTP存储器电路124的电路系统以设置第一OTP存储器单元224、第二OTP存储器单元228、第三OTP存储器单元232以及第n OTP存储器单元236的一者或多者中所包括的一个或多个熔丝或反熔丝的电压)，并且控制逻辑216被配置为响应于掉电事件将其中一个或多个OTP存储器单元从编程电压解耦。
控制逻辑216可以包括内部电源开关，这些内部电源开关被配置为响应于掉电事件将其中一个或多个OTP存储器单元从第二电压208解耦。例如，如图2中所描绘的，控制逻辑216可以包括第一电源开关240、第二电源开关244以及第k电源开关248。第一电源开关240可以被耦合到第二电源开关244以及第k电源开关248。第二电源开关244可以被耦合到至少一个OTP存储器单元(例如，耦合到第一OTP存储器单元224)，并且第k电源开关248可以被耦合到至少一个OTP存储器单元(例如，耦合到第三OTP存储器单元232)。
在至少一个实施例中，第一电源开关240是“全局”电源开关，其被配置为响应于掉电事件，将OTP存储器阵列220中的每一个OTP存储器单元从第二电源208解耦。在至少一个实施例中，第二电源开关244和第k电源开关248是“局部”电源开关，它们被配置为响应于掉电事件，将OTP存储器阵列220的相应OTP存储器单元子集(例如，分别为第一子集252和第j子集256)从第二电源208解耦。在至少一个实施例中，第一子集252和第j子集256各自是OTP存储器阵列220中相应的OTP单元列。
应当领会，图2中描绘的OTP存储器电路124的实施例包括针对可能导致对OTP存储器单元的意外写入或者盖写的状况(例如，掉电事件)的冗余内部保护(例如，第一电源开关240、第二电源开关244以及第k电源开关248)。此类内部保护可以在与OTP存储器电路124其他组件相同的集成电路内，从而潜在地降低了器件成本和复杂度。
如于此使用的，j、k和n是指大于1的整数。例如，尽管图2的特定实施例描绘了控制逻辑216包括三个电源开关(即，第一电源开关240、第二电源开关244以及第k电源开关248)，但是根据替换实施例，控制逻辑216可以包括任何数量k个电源开关，其中k是任何大于1的整数。如另一个示例所示，尽管图2的特定实施例描绘了OTP存储器阵列220包括四个OTP存储器单元(即，第一OTP存储器单元224、第二OTP存储器单元228、第三OTP存储器单元232以及第n OTP存储器单元236)，但是根据替换实施例，OTP存储器阵列220可以包括任何数量n个OTP存储器单元，其中n是任何大于1的整数。作为另一个示例，尽管图2的特定实施例描绘了OTP存储器阵列220包括两个OTP存储器单元子集(即，第一子集252和第j子集256)，但是根据替换实施例，OTP存储器阵列220可以包括任何数量j个子集(例如，OTP存储器单元列)，其中j是大于1的整数。
参见图3，公开了OTP存储器电路的特定解说性实施例，并且将其统示为324。在至少一个实施例中，图3的OTP存储器电路324与图1的OTP存储器电路124和图2的OTP存储器电路124中的一者或两者相对应(例如，图3的OTP存储器电路324的各个组件的结构和操作可参照图1的OTP存储器电路124、图2的OTP存储器电路124、或其组合的各个组件来描述)。在如图3中所描绘的实施例中，OTP存储器电路324包括控制逻辑216、OTP存储器阵列220以及选择逻辑302。
控制逻辑216可以包括触发电路316、第一基于锁存器的电平移位器320、一个或多个逻辑门(例如，与非(NAND)门322)，全局电源开关326、局部电源开关328、第二基于锁存器的电平移位器332、逻辑块336以及反相器340。与非门322可以包括(或者被耦合到)第一输入节点321、第二输入节点323以及输出节点325。
触发电路316、第一基于锁存器的电平移位器320以及第二基于锁存器的电平移位器322中的任何一者都可以响应于第一电压306(例如，由其供电)。第一基于锁存器的电平移位器320、与非门322、全局电源开关326、以及局部电源开关328中的任何一者可以响应第二电压308(例如，由其供电)。第二基于锁存器的电平移位器332以及逻辑块336中的任何一者可以响应于第三电压312(例如，由其供电)。
在至少一个实施例中，触发电路316包括响应于“熔固使能”输入信号317的触发器，“熔固使能”输入信号317与OTP存储器电路324的编程状态或者非编程状态相关联。例如，熔固使能输入信号317的第一值可以与编程状态相关联，而熔固使能输入信号317的第二值可以与非编程状态相关联。如下文中所进一步解释的，控制逻辑216可以被配置为，如果掉电事件发生(例如可能发生意外OTP操作的预料之外的掉电事件)，则将OTP存储器阵列220保持在非编程状态，而无论熔固使能输入信号317的值为何。
在至少一个实施例中，全局电源开关326与图2的第一电源开关240相对应。局部电源开关328可以与图2的第二电源开关244或图2的第k电源开关248相对应。如图3中所示，全局电源开关326以及局部电源开关328可以各自包括P型场效应晶体管(PFET)，但应当领会，全局电源开关326以及局部电源开关328的其他合适实施例也在本公开的范围之内。
OTP存储器阵列220包括多个OTP存储器单元(例如，各自包括已被编程、或者可被编程来存储位值的熔丝或反熔丝的存储器单元)。例如，OTP存储器阵列220可以包括多个OTP存储器单元子集(例如OTP存储器单元列)，诸如代表性的OTP存储器单元列344。根据至少一个实施例，当全局电源开关326以及局部电源开关328各自以相应的逻辑低信号被门控(即，被“选通”)时，每一个子集(例如，列344)响应于第二电压308。
选择逻辑302可以包括被配置为访问OTP存储器阵列220的OTP存储器单元(例如读取存储于其处的数据)的逻辑。例如，选择逻辑302可以包括响应于字线352的访问晶体管348。
在至少一个实施例中，第一电压306、第二电压308以及第三电压312是分别由图2中的第一电源204、第二电源208以及第三电源212生成的。进一步，在至少一个实施例中，第一电压306、第二电压308以及第三电压312是由被多个器件共享的稳压器(例如图1中的稳压器108)生成的。
在操作中，在OTP存储器电路324正在接收供电之时，OTP存储器电路324可以处在编程状态或者处在非编程状态(例如，分别处在OTP存储器阵列220能被编程的状态或者处在OTP存储器阵列220不能被编程的状态)。若当OTP存储器电路324处在编程状态中之时掉电事件发生，那么OTP存储器阵列220的OTP存储器单元潜在地可能被意外编程。例如，若在掉电事件期间，第二电压308保持逻辑高，而第一电压306降落到逻辑低值并且意外地选通电源开关，那么意外的OTP操作就会发生。相应地，在至少一个实施例中，控制逻辑216被配置为在掉电事件期间保持在非编程状态，并且进一步被配置为在掉电事件期间将OTP存储器阵列220保持在非编程状态。
为了解说，假设在OTP存储器电路324处发生了掉电事件。第一电压306、第二电压308以及第三电压312中的一者或多者可能降落(例如，可能分别降落到第一、第二以及第三阈值以下)。若触发电路316存储了逻辑1值，那么该触发电路的输出可以由第一电压306的电平决定(例如，可与之对应)，因为触发电路316是由第一电压306供电的。在掉电事件期间，触发电路316可以保持在非编程状态(例如，可以输出逻辑0值)，直到第一电压306降落到第一阈值以下(例如此时触发电路316可以进入“关断”状态)。
触发电路316的输出可以被提供给第一基于锁存器的电平移位器320，第一基于锁存器的电平移位器320生成电平被移位到第二电压308的电平的输出。在掉电事件期间，第一基于锁存器的电平移位器320可以保持在非编程状态(例如，可以输出逻辑0值)，直到第二电压308降落到第二阈值以下(例如，此时第一基于锁存器的电平移位器320可以进入“关断”状态)。第一基于锁存器的电平移位器320的输出可以被提供给与非门322的第一输入节点321。
触发电路316的输出可以被进一步提供给与非门322的第二输入节点323，如图2中所示。在至少一个实施例中，第二输入节点323起到将第一基于锁存器的电平移位器320旁路的作用。例如，在如图2的实施例中，即使第一基于锁存器的电平移位器320在掉电事件期间没有起到作用，第二输入节点323的逻辑低信号仍然在输出节点325处生成逻辑高信号，藉此闸断了全局电源开关326。根据一替换实施例，第二输入节点323接收第一电压306(即，而不是接收触发电路316的输出)。在任一情形中，一旦第一电压306降落到了第一阈值以下，那么第二输入节点323就将会接收到逻辑低信号，从而致使全局电源开关326被闸断。因此，在第一基于锁存器的电平移位器320处于非编程状态(例如，输出逻辑低值)或者触发电路316处于非编程状态(例如，输出逻辑低值)之时，全局电源开关326可保持在关断状态，。结果，在至少一个实施例中，为了使全局电源开关326进入“接通”状态，第一基于锁存器的电平移位器320和触发电路316两者都输出逻辑高值(例如，在上电编程状态中的操作期间)以使得能对OTP存储器单元进行编程。
第三基于锁存器的电平移位器332可以接收控制信号，诸如控制信号319，并且可以生成根据第三电压312进行电平移位了的输出。逻辑块336(例如，与对OTP存储器阵列220的写操作相关联的逻辑)可以由第三电压312来供电，而且可以响应于第二基于锁存器的电平移位器332的输出。逻辑块336所输出的信号(例如控制对OTP存储器阵列220的OTP存储器单元的写操作的控制信号)可以由反相器340接收并反相。若逻辑块336所输出的信号高于阈值(例如，是逻辑高)，那么反相器340可以将该信号反相，以生成逻辑低信号来选通局部电源开关328。然而，随着第一电压306个第三电压312中的一者或多者降落(例如，响应于掉电事件)，逻辑块336所输出的信号可能不满足由反相器340向低反相的阈值，并且相应地，局部电源开关328不会被选通，由此潜在防止掉电事件期间产生的毛刺信号选通该局部电源开关328。尽管图3的特定的实施例描绘了逻辑块336耦合到一列OTP存储器单元(即，列344)，但是逻辑块336可以被耦合到多个OTP存储器单元子集(例如，列)，诸如经由相应的多个局部电源开关来耦合。
将可领会，根据图3的OTP存储器保护OTP存储器单元以免在非从容掉电事件发生时被意外施压或者编程(例如，经由与非门322，其中与非门322响应于第一电压306和第二电压308两者，并且在掉电事件期间保持全局电源开关326被闸断)。进一步，此类保护可以在不为OTP存储器利用单独稳压器的情况下达成，并且可以代之以用共享的稳压器来实现。再进一步，此类保护可以使用在OTP存储器电路内部的电路系统来实现。相应地，设备成本、复杂度以及面积与利用单独稳压器或者外部电源开关的技术相比可得以降低。
图3中的OTP存储器电路324是以基于锁存器的电平移位器(即，第一基于锁存器的电平移位器320以及第二基于锁存器的电平移位器332)的形式来进行描述的，因为例如基于锁存器的电平移位器可以将要被电平移位的值锁入，并且因此可以将被锁入的值“保持”长达比非基于锁存器的电平移位器相比更长的历时。相应地，此类基于锁存器的电平移位器可以有利地在掉电事件期间将锁入的值保持更长的时间(例如，在掉电事件期间启用基于锁存器的电平移位器来保持非编程状态)。然而，应当领会，非基于锁存器的电平移位器也可以被采用(取决于具体应用)，并且此类修改是在本公开范围内的。
参考图4，流程图400描绘了在包括OTP存储器电路的电路的掉电事件期间将该OTP存储器电路保持在非编程状态的方法的特定解说性实施例。参考流程图400所描述的OTP存储器电路可以是图1–2的OTP存储器电路124或者图3的OTP存储器电路324。
流程图400所解说的方法包括在404将触发电路(例如，图3的触发电路316)保持在非编程状态，直到存储在该触发电路中的值响应于该触发电路的第一电源(图2的第一电源204)的降落从第一值转变到第二值(例如降落到第一阈值以下)。例如，如参考图3所描述的，触发电路316中所存储的值可以响应于第一电压306的降落(例如，在掉电事件期间)从第一值降落到第二值。
在408，基于锁存器的电平移位器(例如，图3的第一基于锁存器的电平移位器320)可以被保持在非编程状态，直到此基于锁存器的电平移位器的编程电源(例如，图2的第二电源208)从高电压降落到低电压(例如，降落到第二阈值以下)。例如，如参考图3所描述的，第一基于锁存器的电平移位器320可以在第二电压308关断时保持在非编程状态。将基于锁存器的电平移位器保持在非编程状态直到编程电源安全关断的做法可以防止意外进入编程状态，由此减少了意外OTP存储器操作。
在412，当触发电路或者基于锁存器的电平移位器处于非编程状态时，电源开关(例如图3的全局电源326)可以被保持在关断状态(例如经由逻辑高电压被闸“断”)。将电源开关保持在关断状态可以包括以下一者或多者：在416，将基于锁存器的电平移位器的输出提供给逻辑门的第一输入节点(例如，图3的与非门322的第一输入节点321)；在420，将触发电路的输出提供给该逻辑门的第二输入节点(例如，图3的与非门322的第二输入节点323)；以及在424，将该逻辑门的输出信号提供给电源开关，以关断该电源开关(例如，如参考图3所描述的，将与非门322的输出信号经由该输出节点325提供给全局电源开关326)。根据至少一个替换实施例，第一电压(而不是触发电路的输出信号)被提供给该逻辑门的第二输入节点。
参考图4所描述的方法可由现场可编程门阵列(FPGA)器件、专用集成电路(ASIC)、处理单元(诸如中央处理器单元(CPU))、数字信号处理器(DSP)、控制器、另一硬件设备、固件设备、或其任何组合来实现。举例来说，参考图4所描述的方法可以由执行指令的处理器(例如，如进一步参考图5所描述的数字信号处理器)施行。例如，在至少一个实施例中，有形计算机可读介质存储处理器可执行指令以使得处理器将触发电路(例如，图3的触发电路316)保持在非编程状态，直到触发电路中存储的值响应于触发电路的第一电源的降落从第一值转变到第二值。基于锁存器的电平移位器(例如图3的第一基于锁存器的电平移位器320)可以被保持在非编程状态，直到基于锁存器的电平移位器的编程电源从高电压降落到低电压。当触发电路或者基于锁存器的电平移位器处于非编程状态时，电源开关(例如，图3的全局电源开关326)可以被保持在关断状态。处理器可以被耦合到一次性可编程(OTP)存储器电路(例如，图3的OTP存储器电路326)，该OTP存储器电路包括触发电路、基于锁存器的电平移位器以及电源开关。根据一个特定解说性实施例，处理器被集成到选自下组的设备内，该组包括：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
参考图5，描绘了一种设备的特定解说性实施例的框图，并将该设备统示为500。在图5中所描绘的特定解说性实施例中，设备500是无线通信设备。根据替换实施例，设备500可以是机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、个人数字助理(PDA)、位置固定的数据单元、或者计算机。
设备500包括处理器，诸如数字信号处理其(DSP)510。设备500进一步包括电路112，诸如图1的电路112，该电路112包括多个器件，诸如OTP存储器电路524，其可以是图1–2的OTP存储器电路124或者图3的OTP存储器电路324，并且可以根据参考图4的流程图400描述的示例性操作来进行操作。
电路112的这多个器件中的每一者可以被配置为由共享的稳压器(诸如，电源管理单元104中所包括的稳压器108，其可以分别是图1中的电源管理单元104以及图1中的稳压器108)供电。OTP存储器电路524包括多个内部电源开关，诸如内部电源开关560，其可以包括图2的第一电源开关240、图2的第二电源开关244、图2的第k电源开关248、图3的全局电源开关326，以及图3的局部电源开关328中的任一者。
图5还示出了耦合到数字信号处理器510和显示器528的显示器控制器526。编解码器(CODEC)534也可被耦合至数字信号处理器510。扬声器536和话筒538可被耦合到CODEC 534。
图5还描绘了无线控制器540可被耦合至数字信号处理器510和无线天线542。设备500可以进一步包括输入设备530。电源管理单元可以从电源544接收供电。
设备500的组件可以经由合适的总线或者其他结构被通信耦合。例如，图5描绘了将显示控制器526、电路112、CODEC 534以及数字信号处理器510通信耦合起来的示例性总线564。
电源管理单元104、电路112、数字信号处理器510、显示控制器526、CODEC 534以及无线控制器540中的任何一者都可以被包括在系统级封装或者片上系统设备522中。此外，在特定实施例中，并如图5中所解说的，显示器528、输入设备530、扬声器536、话筒538、无线天线542和电源544在片上系统设备522的外部。然而，显示器528、输入设备530、扬声器536、话筒538、无线天线542和电源544中的每一者都可被耦合到片上系统设备522的组件，诸如接口或控制器。
与描述的实施例一起，还公开了一种设备，该设备包括一次性可编程(OTP)存储器电路(例如，图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、或者配置为根据参考图4的流程图400所描述的示例性操作来进行操作的OTP存储器电路)。OTP存储器电路可以响应于(或者被配置为响应于)编程电压(例如图3的第二电压308)。OTP存储器电路可以包括OTP存储器阵列(例如图2和图3任一者的OTP存储器阵列220)，该OTP存储器阵列包括OTP存储器单元(诸如图2的第一OTP存储器单元224、第二OTP存储器单元228、第三OTP存储器单元232以及第n OTP存储器单元236)。OTP存储器电路可以进一步包括用于将OTP存储器阵列从编程电压解耦的装置(例如，图2的第一电源开关240以及图3的全局电源开关326中的任何一者)，以及用于将OTP存储器单元子集从该编程电压解耦的装置(例如，图2的第二电源开关244、图2的第k电源开关248以及图3的局部电源开关328中的任何一者)。在一特定解说性实施例中，OTP存储器单元子集是OTP存储器单元列。该设备可以进一步包括选择该OTP存储器单元列的装置(例如，OTP存储器电路的字线，诸如图3的字线352)，用于生成编程电压的装置(例如，图1的稳压器108、图2的第二电源208、以及图5的稳压器108中的任何一者)，以及响应于编程电压的至少第二电路(例如，图1或5的电路112的器件)。该设备还可以进一步包括选自下组的其中集成了该OTP存储器电路的设备，该组包括：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。该设备可以进一步包括至少一个其中集成了该OTP存储器电路的半导体管芯。
上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处置人员。结果所得的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后在诸如上文描述的设备中被采用。图6描绘了电子设备制造过程600的特定解说性实施例。
参见图6，物理器件信息602在制造过程600处(诸如在研究计算机606处)被接收。物理器件信息602可以包括代表半导体器件的至少一个物理属性的设计信息，该半导体器件诸如是图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合。例如，物理器件信息602可包括经由耦合至研究计算机606的用户接口604输入的物理参数、材料特性、以及结构信息。研究计算机606包括耦合到计算机可读介质(诸如存储器610)的处理器608(诸如一个或多个处理核)。存储器610可存储计算机可读指令，其可被执行以使处理器608将物理器件信息602转换成遵循文件格式并生成库文件612。
在一特定实施例中，库文件612包括至少一个包含经转换的设计信息的数据文件。例如，库文件612可以包括为与电子设计自动化(EDA)工具620联用而提供的半导体器件库，该半导体器件库包括图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合。
库文件612可在设计计算机614处与EDA工具620联用，设计计算机614包括耦合到存储器618的处理器616，诸如一个或多个处理核。EDA工具620可以在存储器618处以处理器可执行指令的形式被存储，以使得设计计算机614的用户能设计包括库文件612中的如图1–2任一者的OTP存储器电路124，图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合的电路。例如，设计计算机614的用户可经由耦合到设计计算机614的用户接口624来输入电路设计信息622。电路设计信息622可以包括代表半导体器件的至少一个物理属性的设计信息，该半导体器件诸如是图1–2任一者的OTP存储器电路124，图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合。为了解说，电路设计属性可包括对特定电路以及与电路设计中其他元件的关系的标识、定位信息、特征尺寸信息、互连信息、或代表半导体器件的物理性质的其他信息。
设计计算机614可被配置成转换设计信息(包括电路设计信息622)以遵循文件格式。为了解说，该文件格式化可包括以阶层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机614可以被配置为生成包括经转换的设计信息的数据文件，例如包括了描述了图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合的信息的GDSII文件626、以及其他电路或者信息。为了解说，数据文件可以包括与包含以下器件的片上系统(SOC)(并且该SOC内还包括附加电子电路以及组件)相对应的信息：图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合。
GDSII文件626可以在制造过程628处被接收，从而根据GDSII文件626中经转换的信息来制造图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合。例如，设备制造过程可包括将GDSII文件626提供给掩模制造商630以创建一个或多个掩模，诸如将与光刻工艺联用的掩模，其被解说为代表性掩模632。掩模632可在制造过程期间被用于生成一个或多个晶片634，晶片634可被测试并被分成管芯，诸如代表性管芯636。管芯636包括图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合。
管芯636可被提供给封装过程638，其中管芯636被纳入到代表性封装640中。例如，封装640可包括单个管芯636或多个管芯，诸如系统级封装(SiP)安排。封装640可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装640的信息可被分发给各产品设计者，诸如经由存储在计算机646处的组件库来分发。计算机646可包括耦合到存储器650的处理器648，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器650处以处理经由用户接口644从计算机646的用户接收的PCB设计信息642。PCB设计信息642可以包括经封装半导体器件在电路板上的物理定位信息，该经封装半导体器件与包括图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合的封装640相对应。
计算机646可以被配置为转换PCB设计信息642以生成数据文件，诸如具有包括经封装半导体器件在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件652，其中经封装半导体器件对应于包括图1–2任一者的OTP存储器电路124，图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合的封装640，。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的其他格式。
GERBER文件652可在板组装过程654处被接收并且被用于创建PCB，诸如根据GERBER文件652内所存储的设计信息来制造的代表性PCB 656。例如，GERBER文件652可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 656可用电子组件(包括封装640)来填充以形成代表性印刷电路组装件(PCA)658。例如，PCA 658可以是图1的电路112或图5的电路112。
PCA 658可在产品制造过程660处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备662和第二代表性电子设备664。作为一解说性的非限定性实施例，第一代表性电子设备662、第二代表性电子设备664、或其两者可以选自其中集成了图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合的下组设备：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信设备、个人数字助理(PDA)、固定位置的数据单元、以及计算机。。作为另一解说性的非限定性示例，电子设备662和664中的一者或多者可以是远程单元(诸如移动电话、手持式个人通信系统(PCS)单元)、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、位置固定的数据单元(诸如仪表读数装备)、或存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图6解说了远程单元，但是本公开并不被限定于这些解说的单元。本公开的实施例可合适地在包括内含存储器和片上电路系统的有源集成电路系统的任何设备中。
如解说性过程600中所描述的，包括图1–2任一者的OTP存储器电路124、图3的OTP存储器电路324、图5的OTP存储器电路524、配置为根据参考图4所描述的方法进行操作的OTP存储器电路、或者上述的任何组合的设备可以被制造、处理并且集成在电子设备中。关于图1–5所公开的实施例的一个或多个方面可在各个处理阶段处被包括，诸如被包括在库文件612、GDSII文件626、以及GERBER文件652内，以及被存储在研究计算机606的存储器610、设计计算机614的存储器618、计算机646的存储器650、在各个阶段(诸如在板组装过程654)处使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例(诸如掩模632、管芯636、封装640、PCA 658、其他产品(诸如原型电路或设备(未示出)))中、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程600可由单个实体或由执行过程600的各个阶段的一个或多个实体来执行。
本领域技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、存储在有形计算机可读介质上并将由处理器执行的指令，或者此二者的组合。各种说明性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每一具体应用以不同方式来实现所描述的功能，但此类实现决定不应被解读为致使其脱离本公开的范围。此外，虽然上述实施例主要以一次性可编程(OTP)存储器电路的形式来被描述，但本领域技术人员将认识到所描述的功能性还可以被应用到除了OTP电路之外的各种电路和设备。
结合本文中公开的实施例描述的各种方法或过程的步骤可直接在硬件中、在由处理器执行的指令中、或在这两者的组合中体现。由处理其执行的指令可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩碟只读存储器(CD-ROM)，或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质被耦合到处理器以使得该处理器能从该存储介质读信息和向该存储介质写信息。在替换方案中，存储介质可以被集成到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (40)

1.一种装置，包括：
配置为响应于编程电压的一次性可编程(OTP)存储器电路，所述OTP存储器电路包括：
OTP存储器阵列，其包括OTP存储器单元；
第一电源开关，配置为将所述OTP存储器阵列从所述编程电压解耦；以及
第二电源开关，配置为将所述OTP存储器单元的子集从所述编程电压解耦。
2.如权利要求1所述的装置，其中所述OTP存储器电路进一步被配置为响应于掉电事件，保持在非编程状态。
3.如权利要求1所述的装置，进一步包括：
稳压器，配置为生成所述编程电压；以及
多个器件，所述多个器件包括所述OTP存储器电路以及至少一个其他器件，所述多个器件耦合到所述稳压器并且被配置为共享所述稳压器，
其中所述OTP存储器电路被配置为在掉电事件期间保持在非编程状态。
4.如权利要求3所述的装置，其中所述编程电压是与决定所述OTP存储器单元的位值相关联的电压。
5.如权利要求4所述的装置，其中所述稳压器是默认开启的低压差(LDO)稳压器。
6.如权利要求3所述的装置，进一步包括：
触发电路；
基于锁存器的电平移位器；以及
逻辑门。
7.如权利要求6所述的装置，其中所述逻辑门是与非门。
8.如权利要求6所述的装置，其中所述第一电源开关包括第一P型场效应晶体管(PFET)。
9.如权利要求6所述的装置，其中第一电源耦合到所述触发电路并且连接到所述基于锁存器的电平移位器，
其中来自所述稳压器的第二电源耦合到所述基于锁存器的电平移位器、所述逻辑门以及所述第一电源开关，
其中所述触发电路的输出耦合到所述基于锁存器的电平移位器的输入，
其中所述触发电路的所述输出耦合到所述逻辑门的第一输入，
其中，所述基于锁存器的电平移位器的输出耦合到所述逻辑门的第二输入，以及
其中，所述逻辑门的输出耦合到所述第一电源开关。
10.如权利要求9所述的装置，其中所述第二电源被配置为生成所述编程电压。
11.如权利要求9所述的装置，进一步包括：
第二基于锁存器的电平移位器；
逻辑块；以及
反相器，
其中所述第二基于锁存器的电平移位器耦合到所述第一电源以及第三电源，
其中所述第二基于锁存器的电平移位器的输出耦合到所述逻辑块，
其中，所述第三电源耦合到所述逻辑块，
其中，所述逻辑块的输出耦合到所述反相器，
其中，所述反相器的输出耦合到所述第二电源开关，以及
其中，所述第二电源开关耦合到至少一个所述OTP存储器单元。
12.如权利要求11所述的装置，进一步包括访问晶体管，所述访问晶体管被配置为将字线耦合到所述至少一个OTP存储器单元。
13.如权利要求11所述的装置，其中所述第二电源开关包括第二P型场效应管(PFET)。
14.如权利要求1所述的装置，其中所述OTP存储器电路被集成在至少一个半导体管芯中。
15.如权利要求14所述的装置，进一步包括其中集成了包括所述至少一个半导体管芯的集成电路的设备，所述设备选自下组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
16.一种在包括一次性可编程(OTP)存储器电路的电路的掉电事件期间将所述OTP存储器电路保持在非编程状态的方法，所述方法包括：
将触发电路保持在所述非编程状态，直到所述触发电路中所存储的值响应于所述触发电路的第一电源的降落而从第一值转变为第二值；以及
将基于锁存器的电平移位器保持在所述非编程状态，直到所述基于锁存器的电平移位器的编程电源从高电压降落到低电压，
其中，在所述触发电路或者所述基于锁存器的电平移位器处在所述非编程状态之时，电源开关被保持在关断状态。
17.如权利要求16所述的方法，进一步包括：
将所述基于锁存器的电平移位器的输出信号提供给逻辑门的第一输入节点；
将所述触发电路的输出信号提供给所述逻辑门的第二输入节点；以及
将所述逻辑门的输出信号提供给所述电源开关，以关断所述电源开关。
18.如权利要求16所述的方法，其中由所述电路的多个器件共享稳压器，所述多个器件包括所述OTP存储器电路。
19.如权利要求16所述的方法，其中，所述电路被集成到以下一者中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
20.一种设备，包括：
配置为响应于编程电压的一次性可编程(OTP)存储器电路，所述OTP存储器电路包括：
OTP存储器阵列，其包括OTP存储器单元；
用于将所述OTP存储器阵列从所述编程电压解耦的装置；以及
用于将所述OTP存储器单元的子集从所述编程电压解耦的装置。
21.如权利要求20所述的设备，其中所述OTP存储器单元的所述子集是所述OTP存储器单元的列。
22.如权利要求21所述的设备，进一步包括用于选择所述OTP存储器单元的所述列的装置。
23.如权利要求22所述的设备，其中所述用于选择所述列的装置包括所述OTP存储器电路的字线。
24.如权利要求20所述的设备，其中所述用于将所述OTP存储器阵列解耦的装置包括第一电源开关，并且其中所述用于将所述OTP存储器单元的所述子集解耦的装置包括第二电源开关。
25.如权利要求20所述的设备，其中所述用于全局地解耦的装置以及所述用于局部地解耦的装置中至少有一者被配置为在掉电事件期间保持在非编程状态。
26.如权利要求20所述的设备，进一步包括：
用于生成所述编程电压的装置；以及
响应于所述编程电压的至少第二电路。
27.如权利要求26所述的设备，其中所述用于生成所述编程电压的装置包括默认开启的低压差稳压器。
28.如权利要求20所述的设备，进一步包括其中集成了所述OTP存储器电路的设备，所述设备选自下组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
29.如权利要求20所述的设备，进一步包括至少一个集成了所述OTP存储器电路的半导体管芯。
30.一种方法，包括：
接收代表半导体器件的至少一个物理属性的设计信息，所述半导体器件包括：
配置为响应于编程电压的一次性可编程(OTP)存储器电路，所述OTP存储器电路包括：
OTP存储器阵列，其包括OTP存储器单元；
第一电源开关，配置为将所述OTP存储器阵列从所述编程电压解耦；以及
第二电源开关，配置为将所述OTP存储器单元的子集从所述编程电压解耦；
转换所述设计信息以遵循文件格式；以及
生成包括经转换的设计信息的数据文件。
31.如权利要求30所述的方法，其中所述数据文件包括GDSII格式。
32.一种方法，包括：
接收数据文件，所述数据文件包括对应于半导体器件的设计信息；以及
根据所述设计信息制造所述半导体器件，其中所述半导体器件包括：
配置为响应于编程电压的一次性可编程(OTP)存储器电路，所述OTP存储器电路包括：
OTP存储器阵列，其包括OTP存储器单元；
第一电源开关，配置为将所述OTP存储器阵列从所述编程电压解耦；以及
第二电源开关，配置为将OTP存储器单元的子集从所述编程电压解耦。
33.如权利要求32所述的方法，其中所述数据文件具有GDSII格式。
34.一种方法，包括：
接收设计信息，所述设计信息包括经封装半导体器件在电路板上的物理定位信息，所述经封装半导体器件包括：
配置为响应于编程电压的一次性可编程(OTP)存储器电路，所述OTP存储器电路包括：
OTP存储器阵列，其包括OTP存储器单元；
第一电源开关，配置为将所述OTP存储器阵列从所述编程电压解耦；以及
第二电源开关，配置为将所述OTP存储器单元的子集从所述编程电压解耦；以及
转换所述设计信息以生成数据文件。
35.如权利要求34所述的方法，其中所述数据文件具有GERBER格式。
36.一种方法，包括：
接收数据文件，所述数据文件包括包含经封装半导体器件在电路板上的物理定位信息的设计信息；以及
根据所述设计信息来制造配置为收容所述经封装半导体器件的所述电路板，其中所述经封装半导体器件包括：
配置为响应于编程电压的一次性可编程(OTP)存储器电路，所述OTP存储器电路包括：
OTP存储器阵列，其包括OTP存储器单元；
第一电源开关，配置为将所述OTP存储器阵列从所述编程电压解耦；以及
第二电源开关，配置为将所述OTP存储器单元的子集从所述编程电压解耦。
37.如权利要求36所述的方法，其中所述数据文件具有GERBER格式。
38.如权利要求36所述的方法，进一步包括，将所述电路板集成到选自下组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
39.一种有形计算机可读介质，其存储处理器可执行的指令，以使得所述处理器将触发电路保持在非编程状态，直到所述触发电路中所存储的值响应于所述触发电路的第一电源的降落从第一值转变为第二值，其中基于锁存器的电平移位器被保持在所述非编程状态，直到所述基于锁存器的电平移位器的编程电源从高电压降落到低电压，并且其中所述处理器耦合到一次性可编程(OTP)存储器电路，所述OTP存储器电路包括所述触发电路、所述基于锁存器的电平移位器、以及所述电源开关。
40.如权利要求39所述的有形计算机可读介质，其中，所述处理器被集成在选自下组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105741872A (zh) * 2016-02-02 2016-07-06 北京时代民芯科技有限公司 适用于宇航用fpga的加固配置存储器阵列及配置方法
CN107886981A (zh) * 2017-11-28 2018-04-06 晶晨半导体(上海)股份有限公司 一种应用于嵌入式系统的掉电处理方法
CN108335712A (zh) * 2017-01-17 2018-07-27 恩智浦美国有限公司 具有抗干扰非易失性锁存器备份的易失性锁存器电路
CN109074850A (zh) * 2016-04-18 2018-12-21 高通股份有限公司 向一次性编程数据提供安全性的系统和方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102132247B1 (ko) * 2014-04-03 2020-07-13 에스케이하이닉스 주식회사 원-타임 프로그램 메모리
US9819189B2 (en) 2015-09-02 2017-11-14 Qualcomm Incorporated Area and power efficient switchable supply network for powering multiple digital islands
US9529533B1 (en) * 2016-06-09 2016-12-27 Apple Inc. Power grid segmentation for memory arrays
US9911472B1 (en) * 2016-11-28 2018-03-06 Qualcomm Incorporated Write bitline driver for a dual voltage domain

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4905197A (en) * 1985-03-18 1990-02-27 Nec Corporation Semiconductor memory having circuitry for discharging a digit line before verifying operation
US5301151A (en) * 1991-05-07 1994-04-05 Intel Corporation High voltage level converter
US20080068910A1 (en) * 2006-09-20 2008-03-20 Mediatek Inc. Memory circuits preventing false programming
CN101207277A (zh) * 2006-12-20 2008-06-25 松下电器产业株式会社 电子保险丝电路
CN201210410Y (zh) * 2008-05-21 2009-03-18 北京同方微电子有限公司 用于无源射频识别标签芯片的掉电暂态存储器
US8107273B1 (en) * 2008-07-28 2012-01-31 Adesto Technologies Corporation Integrated circuits having programmable metallization cells (PMCs) and operating methods therefor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274827A (en) 1991-02-25 1993-12-28 Delco Electronics Corporation Method for EEPROM write protection using threshold voltage projection
US5943263A (en) 1997-01-08 1999-08-24 Micron Technology, Inc. Apparatus and method for programming voltage protection in a non-volatile memory system
US6822899B1 (en) 2002-12-23 2004-11-23 Cypress Semiconductor Corporation Method of protecting flash memory from data corruption during fast power down events
US7046570B1 (en) * 2004-06-02 2006-05-16 Xilinx, Inc. Programmable logic devices optionally convertible to one time programmable devices
KR100871698B1 (ko) 2007-01-26 2008-12-08 삼성전자주식회사 비휘발성 메모리 장치의 고전압 레귤레이터
US8014217B2 (en) 2008-03-24 2011-09-06 Active-Semi, Inc. Serially loading programming information into a PSR CC/CV controller integrated circuit
JP2010165397A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 不揮発性半導体記憶装置
US8184488B2 (en) * 2009-11-20 2012-05-22 Silicon Laboratories Inc. Systems and methods for controlling integrated circuit operation with below ground pin voltage

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4905197A (en) * 1985-03-18 1990-02-27 Nec Corporation Semiconductor memory having circuitry for discharging a digit line before verifying operation
US5301151A (en) * 1991-05-07 1994-04-05 Intel Corporation High voltage level converter
US20080068910A1 (en) * 2006-09-20 2008-03-20 Mediatek Inc. Memory circuits preventing false programming
CN101207277A (zh) * 2006-12-20 2008-06-25 松下电器产业株式会社 电子保险丝电路
CN201210410Y (zh) * 2008-05-21 2009-03-18 北京同方微电子有限公司 用于无源射频识别标签芯片的掉电暂态存储器
US8107273B1 (en) * 2008-07-28 2012-01-31 Adesto Technologies Corporation Integrated circuits having programmable metallization cells (PMCs) and operating methods therefor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105741872A (zh) * 2016-02-02 2016-07-06 北京时代民芯科技有限公司 适用于宇航用fpga的加固配置存储器阵列及配置方法
CN105741872B (zh) * 2016-02-02 2019-07-23 北京时代民芯科技有限公司 适用于宇航用fpga的加固配置存储器阵列及配置方法
CN109074850A (zh) * 2016-04-18 2018-12-21 高通股份有限公司 向一次性编程数据提供安全性的系统和方法
CN109074850B (zh) * 2016-04-18 2022-07-22 高通股份有限公司 向一次性编程数据提供安全性的系统和方法
CN108335712A (zh) * 2017-01-17 2018-07-27 恩智浦美国有限公司 具有抗干扰非易失性锁存器备份的易失性锁存器电路
CN108335712B (zh) * 2017-01-17 2023-06-27 恩智浦美国有限公司 具有抗干扰非易失性锁存器备份的易失性锁存器电路
CN107886981A (zh) * 2017-11-28 2018-04-06 晶晨半导体(上海)股份有限公司 一种应用于嵌入式系统的掉电处理方法

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