JPWO2004093091A1 - 不揮発性半導体記憶装置 - Google Patents

Abstract

不揮発性半導体記憶装置は、それぞれがメモリセル配列を含む複数のセクタと、各セクタに設けられワード線を駆動する複数のワード線ドライバと、各セクタにおいて複数のワード線ドライバに共通に接続され、選択セクタの消去時にワード線に印加する負電圧を複数のワード線ドライバに供給し、負電圧を複数のワード線ドライバに供給する出力信号線に直接に接続されるトランジスタのみを含む、各セクタに１つずつ設けられるセクタスイッチと、セクタスイッチを制御し選択セクタにおいてセクタスイッチから負電圧を出力させ非選択セクタにおいてセクタスイッチから負電圧とは異なる別の電圧を出力させる、１つ以上のセクタに共有のデコード回路を含むことを特徴とする。

Description

本発明は、一般に不揮発性半導体記憶装置に関し、詳しくはセクタ単位でデータを一括消去する不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置においては、メモリセルトランジスタのゲートに電荷注入するプログラム動作によりデータを書き込み、メモリセルトランジスタのゲートから電荷除去するイレーズ動作によってデータを消去する。このプログラム動作及びイレーズ動作は、メモリセルトランジスタのゲート、ドレイン、ソースの各端子に、各動作に応じた所定の電圧を印加することで実行される。この所定の電圧として、装置外部から供給される外部電源電圧よりも高い電圧や、グランド電圧よりも低い負電圧が必要とされる。これらの高電圧や負電圧を生成するために、不揮発性半導体記憶装置内部には、プログラム電圧生成回路やイレーズ電圧生成回路が設けられる。
ワード線の電圧制御については、プログラム電圧生成回路が生成したプログラム用の高電圧は、Ｘデコーダ回路を介して選択セクタの選択ワード線に供給される構成となっている。またイレーズ電圧生成回路が生成したイレーズ用の負電圧は、Ｘデコーダ回路を介して選択セクタのワード線に供給される構成となっている。
図１は、Ｘデコーダ回路の概略構成を示す図である。このＸデコーダ回路は１つのブロックに対応し、ｋ個のブロックが存在するのであれば、図１に示すＸデコーダ回路がｋ個設けられることになる。またこのＸデコーダ回路は複数のセクタに対応するものであり、図１の例では２つのセクタＳ１及びＳ２が設けられる。
図１のＸデコーダ回路は、高電圧スイッチ回路１１、グローバルＸデコーダ１２、高電圧Ｘデコーダ１３、サブＸデコーダ（ワード線ドライバ）１４、及びセクタスイッチ１５を含む。高電圧スイッチ回路１１及びグローバルＸデコーダ１２は、複数のセクタに対して１つずつ設けられる。また各セクタにおいて、１つの高電圧Ｘデコーダ１３、１つのセクタスイッチ１５、及び複数のサブＸデコーダ１４が設けられる。
図２は、高電圧スイッチ回路１１の構成の一例を示す回路図である。
図２の高電圧スイッチ回路１１は、ＡＮＤ回路２１及び２２、ＯＲ回路２３、ＮＭＯＳトランジスタ２４乃至２６、及びＰＭＯＳトランジスタ２７乃至２９を含む。信号ＳＥＬｑは当該ブロックを選択する信号であり、信号ＳＥＬＢｑは信号ＳＥＬｑの反転信号である。また信号ＥＲＳＥＬＶＴは通常はＬＯＷ（グラウンド電圧Ｖｓｓ）であり、イレース時にＨＩＧＨ（電源電圧Ｖｃｃ）になる信号である。信号ＥＲＳＥＬＢＶＴは通常はＨＩＧＨ（電源電圧Ｖｃｃ）であり、イレース時にＬＯＷ（グラウンド電圧Ｖｓｓ）になる信号である。更に信号ＳＶＰＸは、リード／プログラム時にＨＩＧＨになる信号である。ＶＰＸＧは入力高電圧である。
リード／プログラム時において選択されるブロックに対しては、ＳＶＰＸ＝Ｈ、ＳＥＬｑ＝Ｈ、ＥＲＳＥＬＶＴ＝Ｌにより、出力電圧ＶＰＸｑは入力高電圧ＶＰＸＧとなる。リード／プログラム時において非選択のブロックに対しては、ＳＶＰＸ＝Ｈ、ＳＥＬｑ＝Ｌにより、出力電圧ＶＰＸｑはＥＲＳＥＬＢＶＴの電圧が供給される。このＥＲＳＥＬＢＶＴの電圧はリード時にはＶｃｃである。
イレーズ時には、ＥＲＳＥＬＶＴ＝Ｈ、ＳＶＰＸ＝Ｌであり、選択ブロックにおいては出力電圧ＶＰＸｑは０Ｖとなる。またイレーズ時の非選択ブロックにおいては、出力電圧ＶＰＸｑ＝ＶＰＸＧ＝Ｖｃｃとなる。
図３は、グローバルＸデコーダ１２の構成の一例を示す回路図である。
図３のグローバルＸデコーダ１２は、ＮＡＮＤ回路３１及び３２、インバータ３３及び３４、ＮＭＯＳトランジスタ３５及び３６、及びＰＭＯＳトランジスタ３７及び３８を含む。リード／プログラム時の選択ブロックに対しては、ＧＷＬＮｑｘ＝ＶＰＸｑ、ＧＷＬＢｑｘ＝０Ｖとなるように動作する。またリード／プログラム時の非選択ブロックに対しては、ＧＷＬＮｑｘ＝０Ｖ、ＧＷＬＢｑｘ＝Ｖｃｃとなるように動作する。出力信号ＧＷＬＮｑｘ及びＧＷＬＢｑｘは複数のセクタに対してグローバルな信号である。イレーズ時にはＶＰＸｑ＝０Ｖ、ＥＲＸＴＦＢ＝０Ｖ、ＸＴｘ＝０Ｖにより、ＧＷＬＮｑｘ＝０Ｖ及びＧＷＬＢｑｘ＝０Ｖとなる。
図３の回路が３２本のＧＷＬＮｑ（３１：０）及びＧＷＬＢｑ（３１：０）のそれぞれに対して３２個設けられ、これらの回路全体でグローバルＸデコーダ１２を構成する（図１参照）。なお上記説明したＧＷＬＮｑｘ及びＧＷＬＢｑｘは、それぞれＧＷＬＮｑ（３１：０）及びＧＷＬＢｑ（３１：０）のうちの一本に対応する。
図４は、高電圧Ｘデコーダ１３の構成の一例を示す回路図である。
図４の高電圧Ｘデコーダ１３は、ＮＡＮＤ回路４１、ＮＭＯＳトランジスタ４２及び４３、及びＰＭＯＳトランジスタ４４及び４５を含む。ＰＭＯＳトランジスタ４４及び４５は、Ｖｃｃレベルの論理をＶｐｘレベルの論理に変換するレベルシフタとして機能する。信号ＥＲＸＴＦＢは、イレーズ時にＬＯＷになりパスゲートをオフにする信号である。信号ＶＸＴｖは、アドレス信号を変換した信号であり、当該ＶＷＬのデコード選択時にＨＩＧＨになる。更に信号ＳＥＬｎは、セクタ選択時にＨＩＧＨになる信号である。またＸＤＳｎは、通常０Ｖでありイレーズ時に負電圧ＮＥＧＰ（例えば−６Ｖ）になる電圧信号である。
リード／プログラムの選択時には、ＶＷＬｎｖ＝ＶＰＸｑとなり、非選択時にはＶＷＬｎｖ＝０Ｖとなる。またイレーズ時にはＶＰＸｑ＝０Ｖ、ＶＸＴｖ＝ＳＥＬｎ＝Ｈ、ＸＤＳｎ＝ＮＥＧＰにより、ＶＷＬｎｖ＝ＮＥＧＰとなる。ここでＮＥＧＰは上記のようにイレーズ時の負電圧である。
図４に示す回路が１６本のＶＷＬｎ（１５：０）のそれぞれに対して１６個設けられ、これらの回路全体で高電圧Ｘデコーダ１３を構成する（図１参照）。なお上記説明した図４のＶＷＬｎｖは、ＶＷＬｎ（１５：０）の１本に対応する。高電圧Ｘデコーダ１３は各セクタに一つ存在する。
図５は、サブＸデコーダ１４の構成の一例を示す回路図である。
図５のサブＸデコーダ（ワード線ドライバ）１４は、ＮＭＯＳトランジスタ５１乃至５３を含む。サブＸデコーダ１４は、高電圧Ｘデコーダ１３からＶＷＬｎｖ、高電圧スイッチ回路１１からＶＰＸｑ、グローバルＸデコーダ１２からＧＷＬＮｑｘ及びＧＷＬＢｑｘ、セクタスイッチ１５からＸＤＳｎを受け取る。これらの信号に基づいて、サブＸデコーダ１４はワード線ドライバとして動作してワード線を駆動する。
リード／プログラム時の選択ワード線においてはＧＷＬＮｑｘ＝ＶＰＸｑ、ＧＷＬＢｑｘ＝０Ｖ、ＶＷＬｎｖ＝ＶＰＸｑであり、ワード線Ｐ２ＷＬｎｉに高電圧が供給される。イレーズ時にはＶＰＸｑ＝０Ｖ、ＶＷＬｎｖ＝ＸＤＳｎ＝ＮＥＧＰ、ＧＷＬＮｑｘ＝ＧＷＬＢｑｘ＝０Ｖにより、ワード線Ｐ２ＷＬｎｉに負電圧ＮＥＧＰが供給される。
図６は、セクタスイッチ１５の構成の一例を示す回路図である。
図６のセクタスイッチ１５は、ＮＡＮＤ回路６１及び６２、インバータ６３及び６４、ＮＭＯＳトランジスタ６５乃至７１、及びＰＭＯＳトランジスタ７２乃至７７を含む。信号ＥＮＳＳＷはこの回路のＥｎａｂｌｅ信号であり、信号ＳＥＬｎは前出のとおりセクタ選択信号である。またＮＥＧＰは、ポンプ回路から供給される負電圧である。信号ＮＥＧＰＬは負電圧検出信号であり、負電圧信号ＮＥＧＰが所定の負電圧レベル以下になるとＶｃｃから０Ｖとなる。
出力電圧信号ＸＤＳｎは、選択セクタでは負電圧、非選択セクタでは０Ｖとなる。即ち、選択セクタでは回路中の信号ＡＥＮ及びＮＥＮがそれぞれＮＥＧＰ及び０Ｖとなり、出力電圧信号ＸＤＳｎ＝ＮＥＧＰとなる。また非選択セクタでは、ＡＥＮ及びＮＥＮがそれぞれＶｃｃ及びＮＥＧＰとなり、ＸＤＳｎ＝０Ｖとなる。
このセクタスイッチ１５は、各セクタに１つ設けられており、当該セクタがイレーズ時に選択されるとイレーズ用の負電圧をサブＸデコーダ１４に供給する。これにより当該セクタにおいてイレーズ動作が実行される。
図２に示した高電圧スイッチ回路１１は、複数のセクタについて共通に設けられ、これにより回路面積を縮小することができる。このような共通化が可能なのは、高電圧スイッチ回路１１が供給する高電圧を使用するリード／プログラム時には、ＧＷＬ／ＶＷＬのデコード動作によってワード線を選択することができるからである。
それに対して図６に示すセクタスイッチ１５は、各セクタに一つ設けられている。セクタスイッチ１５は、選択セクタにおいて供給する負電圧を制御するためのレベルシフタや信号ＡＥＮ及びＮＥＮを生成するためのデコード回路等を含み、回路規模が大きい。各セクタに一つずつ設ける構成では、セクタスイッチ１５が専有する回路の面積は、セクタ数に比例して大きくなってしまう。
以上を鑑みて、本発明は、セクタスイッチが専有する回路面積が小さい不揮発性半導体記憶装置を提供することを目的とする。
特表２００２−５２８８４１号公報

本発明による不揮発性半導体記憶装置は、それぞれがメモリセル配列を含む複数のセクタと、各セクタに設けられワード線を駆動する複数のワード線ドライバと、各セクタにおいて該複数のワード線ドライバに共通に接続され、選択セクタの消去時にワード線に印加する負電圧を該複数のワード線ドライバに供給し、該負電圧を該複数のワード線ドライバに供給する出力信号線に直接に接続されるトランジスタのみを含む、各セクタに１つずつ設けられるセクタスイッチと、該セクタスイッチを制御し選択セクタにおいて該セクタスイッチから該負電圧を出力させ非選択セクタにおいて該セクタスイッチから該負電圧とは異なる別の電圧を出力させる、１つ以上のセクタに共有のデコード回路を含むことを特徴とする。
上記不揮発性半導体記憶装置のセクタスイッチは、各セクタに１つずつ配置され、１つ以上のセクタに共通のデコーダ回路によりセクタが選択され、この選択されたセクタにおいてのみイレーズ用の負電圧を供給する。また各セクタスイッチは、負電圧を供給する出力信号線に直接に接続されるトランジスタのみを含み、それ以外のデコード機能は、１つ以上のセクタに共通のデコーダ回路としてセクタ外部に纏めて設けられる。従って、各セクタに設けられるセクタスイッチは、ドライバトランジスタのみを含む小規模の回路でよく、大幅な回路面積の縮小が実現できる。

図１は、Ｘデコーダ回路の概略構成を示す図である。
図２は、高電圧スイッチ回路の構成の一例を示す回路図である。
図３は、グローバルＸデコーダの構成の一例を示す回路図である。
図４は、高電圧Ｘデコーダの構成の一例を示す回路図である。
図５は、サブＸデコーダの構成の一例を示す回路図である。
図６は、セクタスイッチの構成の一例を示す回路図である。
図７は、本発明を適用する不揮発性半導体記憶装置の構成を示す図である。
図８は、本発明によるセクタスイッチ回路の構成を示す図である。
図９は、セクタスイッチの回路構成の一例を示す図である。
図１０は、各信号の電圧値の組み合わせと、その場合のセクタスイッチの出力信号ＸＤＳｎの電圧値を示した図である。
図１１は、水平デコーダの回路構成の一例を示す図である。
図１２は、垂直デコーダの回路構成の一例を示す図である。
図１３は、セクタスイッチの回路構成の別の一例を示す図である。
図１４は、各信号の電圧値の組み合わせと、その場合のセクタスイッチの出力信号ＸＤＳｎの電圧値を示した図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図７は、本発明を適用する不揮発性半導体記憶装置の構成を示す図である。
図７の不揮発性半導体記憶装置１１０は、制御回路１１１、入出力バッファ１１２、アドレスラッチ１１３、Ｘデコーダ１１４、Ｙデコーダ１１５、Ｙゲート１１５Ａ、セルアレイ１１６、データラッチ１１７、プログラム電圧生成回路１１８、消去電圧生成回路１１９、及びチップイネーブル／出力イネーブル回路１２０を含む。
制御回路１１１は、制御信号を外部から受け取り、制御信号に基づいてステートマシンとして動作して、不揮発性半導体記憶装置１１０の各部の動作を制御する。
入出力バッファ１１２は、外部からデータを受け取り、このデータをデータラッチ１１７に供給する。アドレスラッチ１１３は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をＸデコーダ１１４及びＹデコーダ１１５に供給する。Ｘデコーダ１１４は、アドレスラッチ１１３から供給されたアドレスをデコードして、セルアレイ１１６に設けられたワード線をデコード結果に応じて活性化させる。Ｙデコーダ１１５は、アドレスラッチ１１３から供給されたアドレスをデコードして、デコードアドレス信号に基づいてＹゲート１１５Ａを選択的に開閉する。これによりＹゲート１１５Ａは、セルアレイ１１６のビット線を選択的にデータラッチ１１７に接続する。
セルアレイ１１６は、メモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。セルアレイ１１６は、各々がメモリセル配列を含む複数のセクタに分割されており、セクタ毎にイレーズ動作が実行される構成となっている。
データラッチ１１７は、Ｙデコーダ１１５及びＸデコーダ１１４によって指定されセルアレイ１１６から供給されるデータの電流を、リファレンス電流と比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１１２に供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作は、Ｙデコーダ１１５及びＸデコーダ１１４によって指定されセルアレイ１１６から供給されたデータの電流を、プログラムベリファイ用及びイレーズベリファイ用リファレンスセルの示すリファレンス電流と比較することで行われる。プログラム動作においては、データラッチ１１７のレジスタに書き込みデータが格納され、このデータに基づいてセルアレイ１１６のワード線及びビット線を適当な電位に設定することで、メモリセルに対する電荷注入を実行する
プログラム電圧生成回路１１８は、制御回路１１１の制御の下にプログラム用の高電圧を生成する。このプログラム用高電圧はＸデコーダ１１４を介してセルアレイ１１６に供給され、データラッチ１１７に格納されている書き込みデータに基づいたデータ書き込み動作が実行される。消去電圧生成回路１１９は、制御回路１１１の制御の下にイレーズ用の負電位を生成する。このイレーズ用負電圧はＸデコーダ１１４を介してセルアレイ１１６に供給され、セルアレイ１１６に対するセクタ単位の消去動作を実行する。
チップイネーブル／出力イネーブル回路１２０は、装置外部から制御信号としてチップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥを受け取り、入出力バッファ１１２及びセルアレイ１１６の動作／非動作を制御する。
図８は、本発明によるセクタスイッチ回路の構成を示す図である。
図８のセクタスイッチ回路は、各セクタに１つずつ配置されるセクタスイッチ１３１、水平方向のセクタ列を選択する水平デコーダ１３２、垂直方向のセクタ列を選択する垂直デコーダ１３３を含む。複数のセクタは水平方向及び垂直方向にマトリックス状に配置され、セクタスイッチ１３１は、各セクタに１つずつ配置される。水平デコーダ１３２により水平方向のセクタ列を選択し、垂直デコーダ１３３により垂直方向のセクタ列を選択することで、縦横に配置されたセクタスイッチ１３１の１つを選択することができる。
図８では一例として、ＡＥＮｈ／ＮＥＮｈは水平方向のセクタ列に共通に供給される信号、ＮＥＧＰＸｖ／ＮＥＧＰＸＢｖは垂直方向のセクタ列に共通に供給される信号としているが、水平方向及び垂直方向で信号が交換されてもよいことは当然である。また水平又は垂直の１つの方向に全ての水平デコーダ１３２及び垂直デコーダ１３３を並べ、同方向からデコードする構成としてもよい。
なお本発明においては、セクタスイッチ回路以外の構成は従来技術と同様でよく、Ｘデコーディング動作に関しては、図２乃至図５の回路を用いてよい。即ち本発明においては、図１においてセクタ毎に設けられるセクタスイッチ１５の代わりに、セクタスイッチ１３１をセクタ毎に設ける構成となる。
図９は、セクタスイッチ１３１の回路構成の一例を示す図である。
図９のセクタスイッチ１３１は、ＮＭＯＳトランジスタ１４１乃至１４３を含む。信号ＡＥＮｈ／ＮＥＮｈは水平方向のセクタ列に共通の信号であり、水平デコーダ１３２から供給される。信号ＮＥＧＰＸｖ／ＮＥＧＰＸＢｖは垂直方向のセクタ列に共通の信号であり、垂直デコーダ１３３から供給される。
図１０は、信号ＡＥＮｈ／ＮＥＮｈ及び信号ＮＥＧＰＸｖ／ＮＥＧＰＸＢｖが取る電圧値の組み合わせと、その場合のセクタスイッチ１３１の出力信号ＸＤＳｎの電圧値を示したものである。信号ＡＥＮｈ／ＮＥＮｈは、選択時はＮＥＧＰ／Ｖｓｓであり非選択時はＶｃｃ／ＮＥＧＰである。信号ＮＥＧＰＸｖ／ＮＥＧＰＸＢｖは、選択時はＮＥＧＰ／ＮＥＧＰであり非選択時はＶｓｓ／Ｖｃｃである。図１０に示されるように、信号ＡＥＮｈ／ＮＥＮｈがＮＥＧＰ／Ｖｓｓで、信号ＮＥＧＰＸｖ／ＮＥＧＰＸＢｖがＮＥＧＰ／ＮＥＧＰの場合に、当該セクタがイレーズ対象として選択されて出力信号ＸＤＳｎが負電圧ＮＥＧＰとなる。
このように各セクタスイッチ１３１は、３つのトランジスタから構成される小規模の回路であるために、図１に示される従来技術のように図６の回路を各セクタに配置する場合と比較して、大幅な回路面積の縮小が実現できる。
図１１は、水平デコーダ１３２の回路構成の一例を示す図である。
図１１の水平デコーダ１３２は、ＮＡＮＤ回路１５１及び１５２、インバータ１５３及び１５４、ＮＭＯＳトランジスタ１５５乃至１５９、及びＰＭＯＳトランジスタ１６０乃至１６５を含む。信号ＥＮＳＳＷはこの回路のＥｎａｂｌｅ信号であり、信号ＨＳＥＬｈは水平方向のセクタ列の１つを選択する選択信号である（図８参照）。またＮＥＧＰは、ポンプ回路から供給される負電圧である。信号ＮＥＧＰＬは負電圧検出信号であり、負電圧信号ＮＥＧＰが所定の負電圧レベル以下になるとＶｃｃから０Ｖとなる。
選択セクタ列に対しては、信号ＡＥＮ及びＮＥＮがそれぞれＮＥＧＰ及びＶｓｓとなり、非選択セクタ列に対しては、ＡＥＮ及びＮＥＮがそれぞれＶｃｃ及びＮＥＧＰとなる。
図１２は、垂直デコーダ１３３の回路構成の一例を示す図である。
図１２の垂直デコーダ１３３は、ＮＡＮＤ回路１７１及び１７２、インバータ１７３及び１７４、ＮＭＯＳトランジスタ１７５乃至１８１、及びＰＭＯＳトランジスタ１８２乃至１８７を含む。信号ＥＮＳＳＷはこの回路のＥｎａｂｌｅ信号であり、信号ＶＳＥＬｖは垂直方向のセクタ列の１つを選択する選択信号である（図８参照）。またＮＥＧＰは、ポンプ回路から供給される負電圧である。信号ＮＥＧＰＬは負電圧検出信号であり、負電圧信号ＮＥＧＰが所定の負電圧レベル以下になるとＶｃｃから０Ｖとなる。
選択セクタ列に対しては、信号ＮＥＧＰＸｖ／ＮＥＧＰＸＢｖがＮＥＧＰ／ＮＥＧＰとなり、非選択セクタ列に対しては、ＮＥＧＰＸｖ／ＮＥＧＰＸＢｖがＶｓｓ／Ｖｃｃとなる。
このようにして、図１１の水平デコーダ１３２と図１２の垂直デコーダ１３３により生成した電圧信号をセクタスイッチ１３１に供給することで、選択セクタにおいて、セクタスイッチ１３１からイレーズ用負電圧ＮＥＧＰを供給することが可能となる。
図１３は、セクタスイッチ１３１の回路構成の別の一例を示す図である。
図１３のセクタスイッチ１３１Ａは、ＮＭＯＳトランジスタ１９１及び１９２を含む。信号ＡＥＮｈ／ＮＥＮｈは水平方向のセクタ列に共通の信号であり、水平デコーダ１３２から供給される。信号ＮＥＧＰＸｖは垂直方向のセクタ列に共通の信号であり、垂直デコーダ１３３から供給される。
図１４は、信号ＡＥＮｈ／ＮＥＮｈ及び信号ＮＥＧＰＸｖが取る電圧値の組み合わせと、その場合のセクタスイッチ１３１Ａの出力信号ＸＤＳｎの電圧値を示したものである。信号ＡＥＮｈ／ＮＥＮｈは、選択時はＮＥＧＰ／Ｖｓｓであり非選択時はＶｃｃ／ＮＥＧＰである。信号ＮＥＧＰＸｖは、選択時はＮＥＧＰであり非選択時はＶｓｓである。図１４に示されるように、信号ＡＥＮｈ／ＮＥＮｈがＮＥＧＰ／Ｖｓｓで、信号ＮＥＧＰＸｖがＮＥＧＰの場合に、当該セクタがイレーズ対象として選択されて出力信号ＸＤＳｎが負電圧ＮＥＧＰとなる。
この実施例のセクタスイッチ１３１Ａは、２つのトランジスタから構成されるので、図９の場合よりも小さな回路規模である。但し、信号ＡＥＮｈ／ＮＥＮｈがＮＥＧＰ／Ｖｓｓとなり当該水平列が選択された場合に、信号ＮＥＧＰＸｖがＶｓｓであると、出力信号ＸＤＳｎがＦｌｏａｔｉｎｇ状態になる。
以上説明したように、本発明による不揮発性半導体記憶装置のセクタスイッチは、各セクタに１つずつ配置され、１つ以上のセクタに共通のデコーダ回路によりセクタが選択され、この選択されたセクタにおいてのみイレーズ用の負電圧を供給する。また各セクタスイッチは、負電圧を供給する出力信号線に直接に接続されるトランジスタのみを含み、それ以外のデコード機能は、１つ以上のセクタに共通のデコーダ回路としてセクタ外部に纏めて設けられる。従って、各セクタに設けられるセクタスイッチは、ドライバトランジスタのみを含む小規模の回路でよく、大幅な回路面積の縮小が実現できる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims (7)

1. それぞれがメモリセル配列を含む複数のセクタと、
   各セクタに設けられワード線を駆動する複数のワード線ドライバと、
   各セクタにおいて該複数のワード線ドライバに共通に接続され、選択セクタの消去時にワード線に印加する負電圧を該複数のワード線ドライバに供給し、該負電圧を該複数のワード線ドライバに供給する出力信号線に直接に接続されるトランジスタのみを含む、各セクタに１つずつ設けられるセクタスイッチと、
   該セクタスイッチを制御し選択セクタにおいて該セクタスイッチから該負電圧を出力させ非選択セクタにおいて該セクタスイッチから該負電圧とは異なる別の電圧を出力させる、１つ以上のセクタに共有のデコード回路
   を含むことを特徴とする不揮発性半導体記憶装置。
2. 該セクタスイッチは、該デコード回路から該負電圧を受け取るための負電圧信号線に接続され、
   該出力信号線と該別の電圧間に接続される第１のトランジスタと、
   該出力信号線と該負電圧信号線間に接続される第２のトランジスタ
   を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 該セクタスイッチは、該第１及び第２のトランジスタが閉じた状態の時に該出力信号線を該別の電圧に接続する第３のトランジスタを更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 該複数のセクタは第１の方向及び第２の方向に並ぶように配置され、該デコード回路は、
   該第１の方向に並ぶ複数のセクタ列の１つを選択する第１の回路と、
   該第２の方向に並ぶ複数のセクタ列の１つを選択する第２の回路
   を含むことを特徴とする請求項１乃至３の何れか一項に記載の不揮発性半導体記憶装置。
5. 該第１の回路は該第１及び第２のトランジスタの開閉を制御し、該第２の回路は該負電圧信号線の電位を制御することを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 該第１の回路は該第１及び第２のトランジスタの開閉を制御し、該第２の回路は該第３のトランジスタの開閉と該負電圧信号線の電位を制御することを特徴とする請求項４記載の不揮発性半導体記憶装置。
7. プログラム時及びリード時に該複数のワード線ドライバの１つを選択するＸデコーダ回路を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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