JP5025989B2 - セルストリングに配置されるダミーセルを持つ不揮発性半導体メモリ装置 - Google Patents

Description

本発明は半導体メモリ装置に係り、特に電気的にプログラム及び消去可能な不揮発性半導体メモリ装置に関するものである。

不揮発性半導体メモリ装置においては、フローティングゲートと制御ゲートを持つＭＯＳトランジスタ構造のメモリセルがたいてい使用される。ＮＡＮＤ型の不揮発性半導体メモリ装置においては、複数のメモリセルが直列に連結されてセルストリングを形成する。この際、データのプログラム（ｐｒｏｇｒａｍ）または消去（ｅｒａｓｅ）は制御ゲートとチャンネル間に所定の電圧差が印加されることによりなされる。このように印加される電圧によって、トンネリング電流の形態でチャンネルからフローティングゲート上に電子が注入されるか、あるいはフローティングゲートからチャンネル上に電子が引き出される。この場合、フローティングゲートの電位は、制御ゲートとフローティングゲート間のキャパシタンス、及びフローティングゲートとチャンネル間のキャパシタンスの電気容量比によって決定される。

図１は従来の不揮発性半導体メモリ装置におけるセルストリングを示す図である。図１を参照すれば、従来のセルストリングの一端は選択ゲートトランジスタＳＧ１を介してビットラインＢＬに連結され、他端は他の選択ゲートトランジスタＳＧ２を介してソースラインＳＬに連結される。この際、不揮発性半導体メモリ装置が高集積化して行くにつれて、セルストリング内の隣接メモリセルＭＣ１〜ＭＣ３２間の距離はますます短くなっている。これにより、メモリフローティングゲートは、メモリセルのチャンネル領域にカップリングされるキャパシタンスの観点でだけでなく、隣接メモリセルのフローティング及び制御ゲートにカップリングされるキャパシタンスの観点でもよほど大きくなる。

ところが、従来の不揮発性半導体メモリ装置のセルストリングにおいて、選択ゲートトランジスタＳＧ１、ＳＧ２に隣接して位置するメモリセルＭＣ１、ＭＣ３２を調べると、一方はメモリセルＭＣ２、ＭＣ３１であり、他方は選択ゲートトランジスタＳＧ１、ＳＧ２である。そして、選択ゲートトランジスタＳＧ１、ＳＧ２は、構造及び動作電圧の側面でメモリセルＭＣ１〜ＭＣ３２とは異なる。したがって、従来の不揮発性半導体メモリ装置において、選択ゲートトランジスタＳＧ１、ＳＧ２に隣接するメモリセルＭＣ１、ＭＣ３２は、残りのメモリセルＭＣ２〜ＭＣ３１に対し、カップリングされるキャパシタンスの大きさが異なることになる。
したがって、従来の不揮発性半導体メモリ装置において、選択ゲートトランジスタＳＧ１、ＳＧ２に隣接するメモリセルＭＣ１、ＭＣ３２が残りのメモリセルＭＣ２〜ＭＣ３１と異なる動作特性を表すことになる問題点が発生する。

したがって、本発明の目的はすべてのメモリセルに対して同一動作特性を有するようにするために、隣接メモリセルの条件を同一にする不揮発性半導体メモリ装置を提供することにある。

前記のような技術的課題を達成するための本発明の一面は、不揮発性半導体メモリ装置に関するものである。本発明の不揮発性半導体メモリ装置は、電気的にプログラム及び消去可能であり、直列に連結される複数の不揮発性メモリセル、前記メモリセルに直列に連結される選択ゲートトランジスタ、一端の前記メモリセルと前記選択ゲートトランジスタとの間に挿入され、データの記憶のための使用が排除されるダミーセルを含むセルストリングと、前記メモリセルをゲートするノーマルワードラインを選択的に活性化させるためのノーマルワードラインドライバーと、前記ダミーセルをゲートするダミーワードラインを活性化させるためのダミーワードラインドライバーとを具備する。前記ダミーワードラインドライバーは、前記ノーマルワードラインドライバーを特定するローアドレスによって特定される。
望ましくは、データ消去動作中に前記ダミーセルに印加される電圧は前記メモリセルに印加される電圧と同一である。
また、望ましくは、消去確認読出動作で前記ダミーセルに印加される電圧は選択されないメモリセルに印加される電圧と同一であるかまたはそれより高い。
また、望ましくは、ノーマル読出動作で前記ダミーセルに印加される電圧は選択されないメモリセルに印加される電圧と同一であるかまたはそれより高い。

前記のような本発明の不揮発性半導体メモリ装置においては、第１及び第２ダミーセルが第１及び第２選択ゲートトランジスタと、直列に連結された両端のメモリセルとの間にそれぞれ挿入される。この際、前記第１及び第２ダミーセルは、前記メモリセルを形成するトランジスタと同一サイズに具現される。したがって、本発明のようなセルストリング構造を持つ不揮発性半導体メモリ装置においては、すべてのメモリセルに対し、隣接メモリセルの条件が同じになる。したがって、本発明の不揮発性半導体メモリ装置によれば、すべてのメモリセルに対してプログラム及び消去特性が同じになる。

本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一参照符号で示すことに留意しなければならない。そして、本発明の要旨を不要にあいまいにし得ると判断される公知機能及び構成についての詳細な技術の説明は省略する。

以下、添付図面を参照して本発明の好適な実施形態を説明することで、本発明を詳細に説明する。
図２は本発明の一実施形態による不揮発性半導体メモリ装置を概略的に示すブロックダイアグラムである。セルアレイ１００には、一定間隔で配列される複数のビットラインＢＬ、及び対応するビットラインＢＬに連結される複数のセルストリング１１０が内蔵される。
ページバッファーブロック２００には、対応するセルアレイ１００のビットラインＢＬに連結される複数のページバッファーが内蔵される。前記ページバッファーのそれぞれは対応するビットラインＢＬのデータを感知する感知回路として作用したり、ビットラインＢＬに対して送受信されるデータをラッチするデータラッチとして作用したりする。
そして、列選択アドレスＹＡＤＤによるいずれか一つのページバッファーが、データラインＤＬを介して入出力バッファー５００と連結される。そして、入出力バッファー５００は外部端子に対してデータを送受信する。
この際、前記セルアレイ１００のノーマルワードラインＷＬ及びダミーワードラインＤＷＬは、ドライバーブロック３００によって選択されてドライビングされる。そして、アドレスレジスタ４００は外部アドレスＴＡＤＤをデコードして、ローアドレスＲＡＤＤ及び列選択アドレスＹＡＤＤを生成する。そして、前記ローアドレスＲＡＤＤ及び列選択アドレスＹＡＤＤはそれぞれ前記ドライバーブロック３００及びページバッファーブロック２００に提供される。

一方、制御回路６００は、外部から入力される制御命令ＣＯＭＭによって、図２に示す各構成要素、すなわちセルアレイ１００、ページバッファーブロック２００、ドライバーブロック３００、アドレスレジスタ４００などを制御する制御信号を発生する。言い換えれば、前記制御回路６００は、本発明の不揮発性半導体メモリ装置が、プログラム動作、消去動作及び読出動作を行うように制御する制御信号を発生する。そして、電圧発生器７００は、本発明の不揮発性半導体メモリ装置の動作モードに応じて要求される多様な電圧ＶＨＧを発生する。

前記多様な電圧ＶＨＧには、プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、基準電圧Ｖｒ、読出電圧Ｖｒｅａｄなどが含まれる。ここで、前記プログラム電圧Ｖｐｇｍ及び前記パス電圧Ｖｐａｓｓは、本発明の不揮発性半導体メモリ装置のプログラム動作の際に、それぞれ選択されるメモリセル及び選択されないメモリセルに印加される電圧である。そして、前記基準電圧Ｖｒ及び前記読出電圧Ｖｒｅａｄは、本発明の不揮発性半導体メモリ装置の読出動作の際に、それぞれ選択されるメモリセル及び選択されないメモリセルに印加される電圧である。

ついで、本発明の一実施形態による不揮発性半導体メモリ装置におけるセルストリングの構造をより具体的に説明する。図３は図２のセルアレイ１００とドライバーブロック３００の例を具体的に示す図である。
図３には、一つのビットラインＢＬと一つのセルストリング１１０のみがセルアレイ１００に代表的に内蔵されて示されている。そして、前記ドライバーブロック３００にも、前記一つのセルストリング１１０に含まれるメモリセルＭＣ１〜ＭＣ３２及びダミーセルＤＣ１、ＤＣ２に対する回路要素のみが代表的に示されている。しかし、これはただ説明の簡略化のためのもので、これによって本発明の権利範囲が縮小されるかまたは限定されることはない。

図３を参照すれば、前記セルアレイ１００は、一定間隔で配列される複数のビットラインＢＬと前記ビットラインＢＬに連結される複数のセルストリング１１０を含む。そして、前記セルストリング１１０には、複数の不揮発性メモリセルＭＣ１〜ＭＣ３２、第１及び第２選択ゲートトランジスタＳＧ１、ＳＧ２、及び第１及び第２ダミーセルＤＣ１、ＤＣ２が含まれる。
この際、前記メモリセルＭＣ１〜ＭＣ３２は電気的にプログラム及び消去可能であり、直列に連結される。そして、前記第１及び第２選択ゲートトランジスタＳＧ１、ＳＧ２は前記メモリセルＭＣ１〜ＭＣ３２を含むセルストリング１１０の両端にそれぞれ直列に連結される。すなわち、前記第１選択ゲートトランジスタＳＧ１は、ストリング選択信号ＳＳＬに応答して、前記メモリセルＭＣ１〜ＭＣ３２を前記ビットラインＢＬに電気的に連結する。そして、前記第２選択ゲートトランジスタＳＧ２は、グラウンド選択信号ＧＳＬに応答して、前記メモリセルＭＣ１〜ＭＣ３２を前記ソースラインＳＬに電気的に連結する。
参考として、前記第１及び第２選択ゲートトランジスタＳＧ１、ＳＧ２が前記メモリセルＭＣ１〜ＭＣ３２を形成するトランジスタよりゲート幅が大きく設計されることが一般的である。

前記第１及び第２ダミーセルＤＣ１、ＤＣ２は、データの記憶のための使用において排除される。そして、前記第１及び第２ダミーセルＤＣ１、ＤＣ２は、前記第１及び第２選択ゲートトランジスタＳＧ１、ＳＧ２と両端の前記メモリセルＭＣ１、ＭＣ３２間にそれぞれ挿入される。この際、前記第１及び第２ダミーセルＤＣ１、ＤＣ２は、前記メモリセルＭＣ１〜ＭＣ３２を形成するトランジスタと同一サイズに具現される。そして、両端のメモリセルＭＣ１、ＭＣ３２も、中間のメモリセルＭＣ２〜ＭＣ３１と同様に、左右の配置されるトランジスタの対称性が向上する。
したがって、本発明のようなセルストリング構造を持つ不揮発性半導体メモリ装置においては、すべてのメモリセルＭＣ１〜ＭＣ３２に対して、隣接メモリセルの条件が同一になる。したがって、本発明の不揮発性半導体メモリ装置によれば、すべてのメモリセルに対してプログラム及び消去特性が同一になる。
本明細書においては、一つのセルストリング１１０に３２個のメモリセルＭＣ１〜ＭＣ３２が含まれるものとして説明する。しかし、一つのセルストリング１１０に含まれるメモリセルの数は１６個、６４個など多様に変形可能なものである。

前記ドライバーブロック３００は、具体的に、前記ノーマルワードラインドライバー３１０、及び第１及び第２ダミーワードラインドライバー３３０、３５０を具備する。
前記ノーマルワードラインドライバー３１０は、ローアドレスＲＡＤＤ＜５：１＞によって、前記ノーマルワードラインＷＬ１〜ＷＬ３２のいずれか一つを選択的に特定する。前記第１及び第２ダミーワードラインドライバー３３０、３５０は、前記第１及び第２ダミーセルＤＣ１、ＤＣ２をそれぞれゲートする第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２を活性化する。
前記ノーマルワードラインドライバー３１０と前記第１及び第２ダミーワードラインドライバー３３０、３５０は、ブロック選択信号ＢＫＳＮに応答して特定される。前記ブロック選択信号ＢＫＳＮはブロックデコーダ３７０から提供される信号で、該当ローアドレスＲＡＤＤ＜ｎ：６＞が提供される場合に活性化する。
また、前記ノーマルワードラインドライバー３１０と前記第１及び第２ダミーワードラインドライバー３３０、３５０は、アドレスイネーブル信号ＡＤＤＥＮに応じてイネーブルされる。そして、前記アドレスイネーブル信号ＡＤＤＥＮは制御回路６００（図２参照）から提供される信号である。
したがって、本実施形態においては、前記ノーマルワードラインＷＬ１〜ＷＬ３２のいずれか一つが活性化する時点で、前記第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２も活性化する。

また、本実施形態においては、前記第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２は、テストのために独立的に活性化することができる。すなわち、テストモード信号ＭＴＥＳＴが活性化するテストモードにおいて、前記第１ダミーワードラインＤＷＬ１及び第２ダミーワードラインＤＷＬ２は、それぞれ第１ダミーアドレスＤＭＡＤＤ１及び第２ダミーアドレスＤＭＡＤＤ２に応答して活性化する。したがって、前記第１ダミーワードラインＤＷＬ１及び第２ダミーワードラインＤＷＬ２は互いに独立的に活性化することができる。
このように、前記第１ダミーワードラインＤＷＬ１及び第２ダミーワードラインＤＷＬ２が独立的に活性化することにより、ダミーセルＤＣ１、ＤＣ２と隣接したメモリセルＭＣ１、ＭＣ３２に対する多様なテストが可能である。
そして、前記第１及び第２ダミーアドレスＤＭＡＤＤ１、ＤＭＡＤＤ２は前記ローアドレスＲＡＤＤ＜ｎ：１＞のなかで特定のアドレスに具現されることもでき、また別途のアドレスに具現されることもできる。
好適な実施形態によれば、前記第１及び第２ダミーワードラインドライバー３３０、３５０は前記ブロック選択信号ＢＬＳＮに応答してイネーブルされる。この時、前記第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２が活性化する。

一方、本発明の半導体メモリ装置において、前記第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２はノーマルワードラインＷＬ１〜ＷＬ３２と違う電圧レベルに制御されることもできる。より具体的に説明するために、図４は本実施形態の各動作でのノーマルワードラインＷＬ１〜ＷＬ３２及びダミーワードラインＤＷＬ１、ＤＷＬ２を含む前記信号及びラインの電圧レベルを示す。
図４を参照すれば、データ消去（ｅｒａｓｅ）動作中に、メモリセルＭＣ１〜ＭＣ３２及びダミーセルＤＣ１、ＤＣ２のゲートに印加されるすべてのノーマルワードラインＷＬ１〜ＷＬ３２、そして第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２は０Ｖに制御される。そして、データのプログラム動作の時、選択されるメモリセルのノーマルワードラインはプログラム電圧Ｖｐｇｍに、選択されないメモリセルのノーマルワードライン及び前記第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２はパス電圧Ｖｐａｓｓに制御される。

一方、データの読出モード、及びプログラム及び消去動作による確認読出モードにおいては、選択されるノーマルワードラインＷＬ１〜ＷＬ３２は基準電圧Ｖｒに制御され、選択されないノーマルワードラインＷＬ１〜ＷＬ３２は読出電圧Ｖｒｅａｄに制御される。この際、前記ダミーワードラインＤＷＬ１、ＤＷＬ２は前記読出電圧Ｖｒｅａｄと同一であるかまたはそれより高い電圧Ｖｒｅａｄ＋α（ここで、αは０以上の数）に制御される。
このように、前記ダミーワードラインＤＷＬ１、ＤＷＬ２が前記選択されないノーマルワードラインより高い電圧に制御されることは、確認読出時に前記ダミーセルＤＣ１、ＤＣ２によるデータの歪みを防止するためである。

図５は図２のセルアレイ１００とドライバーブロック３００の他の例を具体的に示す図である。図５の例は図３の例と類似している。ただし、図３の例においては、第１ダミーワードラインＤＷＬ１と第２ダミーワードラインＤＷＬ２は別個のダミーワードラインドライバー３３０、３５０によって制御される。一方、図５の例においては、第１ダミーワードラインＤＷＬ１と第２ダミーワードラインＤＷＬ２は一つのダミーワードラインドライバー３３０’によって同時に制御される。また、テストモード信号ＭＴＥＳＴが活性化するテストモードにおいては、前記第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２はダミーアドレスＤＡＤＤによって同時に制御される。
そして、図５のメモリセルＭＣ１〜ＭＣ３２、ダミーセルＤＣ１、ＤＣ２及び選択ゲートトランジスタＳＧ１、ＳＧ２などの構造は図３の例と同一であるので、本明細書においては、それについての具体的な説明は省略する。
そして、図５のノーマルワードラインＷＬ１〜ＷＬ３２、ダミーワードラインＤＷＬ１、ＤＷＬ２の各モードによる電圧レベルも、図３の例と同一であるので、本明細書では、それについての具体的な説明は省略する。
図５の実施形態は、図３の実施形態に比べて、回路及び制御が簡単である。そして、必要なレイアウト面積が減少する。

以上、本発明を添付図面に示す一実施形態に基づいて説明したが、これは例示的なものに過ぎなく、本技術分野の通常の知識を持った者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解することができるであろう。したがって、本発明の真正な技術的保護範囲は特許請求の範囲の技術的思想によって決定されなければならないものである。

本発明は、第１及び第２ダミーセルを第１及び第２選択ゲートトランジスタと両端のメモリセル間にそれぞれ挿入して、すべてのメモリセルに対してプログラム及び消去特性が同一になるようにするもので、不揮発性半導体メモリ装置に利用することができる。

従来の不揮発性半導体メモリ装置のセルストリングを示す図である。 本発明の１実施形態による不揮発性半導体メモリ装置を概略的に示すブロックダイアグラムである。 図２のセルアレイとドライバーブロックの例を具体的に示す図である。 図２の実施形態の不揮発性半導体メモリ装置において、各動作による信号及びラインの電圧レベルを示す図である。 図２のセルアレイとドライバーブロックの他の例を具体的に示す図である。

符号の説明

１００ セルアレイ
２００ ページバッファーブロック
３００ ドライバーブロック
３１０ ノーマルワードラインドライバー
３３０ ダミーワードラインドライバー
３５０ ダミーワードラインドライバー
３７０ ブロックデコーダ
４００ アドレスレジスタ
５００ 入出力バッファー
６００ 制御回路
７００ 電圧発生器
ＭＣ１〜ＭＣ３２ メモリセル
ＤＣ１、ＤＣ２ ダミーセル
ＷＬ１〜ＷＬ３２ ノーマルワードライン
ＤＷＬ１、ＤＷＬ２ ダミーワードライン
ＲＡＤＤ ローアドレス
ＤＭＡＤＤ１、ＤＭＡＤＤ２ ダミーアドレス
ＳＧ１、ＳＧ２ 選択ゲートトランジスタ

Claims (4)

1. 不揮発性半導体メモリ装置において、
   電気的にプログラム及び消去可能であり、直列に連結される複数の不揮発性メモリセル、前記不揮発性メモリセルに直列に連結される選択ゲートトランジスタ、一端の前記不揮発性メモリセルと前記選択ゲートトランジスタとの間に挿入され、データの記憶のための使用が排除されるダミーセルを含むセルストリングと、
   前記不揮発性メモリセルをゲートするノーマルワードラインを選択的に活性化させるためのノーマルワードラインドライバーと、
   前記ダミーセルをゲートするダミーワードラインを活性化させるためのダミーワードラインドライバーと、を具備し、
   前記ダミーワードラインドライバーは、前記ノーマルワードラインドライバーを特定するローアドレスによって特定され、
   データプログラム動作で前記ダミーセルに印加される電圧は非選択されるメモリセルに印加される電圧と同一であり、
   データ消去動作で前記ダミーセルに印加される電圧は前記不揮発性メモリセルに印加される電圧と同一であり、
   ノーマル読出動作及び確認読出動作で前記ダミーセルに印加される電圧は非選択されるメモリセルに印加される電圧より高く、
   前記ダミーワードラインドライバーは前記ノーマルワードラインドライバーに対して独立的に駆動され、
   前記ダミーセルは、前記不揮発性メモリセルを形成するトランジスタと同一サイズである
   ことを特徴とする、不揮発性半導体メモリ装置。
2. 不揮発性半導体メモリ装置において、
   電気的にプログラム及び消去可能であり、直列に連結される複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルから成るＮＡＮＤストリングの両端にそれぞれ直列に連結される第１及び第２選択ゲートトランジスタと、前記第１及び第２選択ゲートトランジスタと両端の前記不揮発性メモリセルとの間にそれぞれ挿入され、データの記憶のための使用が排除される第１及び第２ダミーセルとを含むセルストリングと、
   所定のローアドレスによって選択的に前記不揮発性メモリセルをゲートするノーマルワードラインを活性化するためのノーマルワードラインドライバーと、
   前記第１及び第２ダミーセルをそれぞれゲートする第１及び第２ダミーワードラインを活性化するための第１及び第２ダミーワードラインドライバーと、を具備し、
   前記第１及び第２ダミーワードラインは、互いに独立的に活性化することができ、
   データプログラム動作で前記ダミーセルに印加される電圧は非選択されるメモリセルに印加される電圧と同一であり、
   データ消去動作で前記ダミーセルに印加される電圧は前記不揮発性メモリセルに印加される電圧と同一であり、
   ノーマル読出動作及び確認読出動作で前記ダミーセルに印加される電圧は非選択されるメモリセルに印加される電圧より高く、
   前記第１及び第２ダミーワードラインドライバーは前記ノーマルワードラインドライバーに対して独立的に駆動され、
   前記ダミーセルは、前記不揮発性メモリセルを形成するトランジスタと同一サイズである
   ことを特徴とする、不揮発性半導体メモリ装置。
3. 前記第１及び第２ダミーワードラインは、テストモードで、それぞれに対応するダミーアドレスに応答して独立的に活性化することができる
   ことを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
4. 不揮発性半導体メモリ装置において、
   電気的にプログラム及び消去可能であり、直列に連結される複数の不揮発性メモリセルと、前記不揮発性メモリセルに直列に連結される選択ゲートトランジスタと、前記選択ゲートトランジスタと一端の前記不揮発性メモリセルとの間に挿入され、データの記憶のための使用が排除されるダミーセルとを含むセルストリングと、
   所定のローアドレスによって選択的に前記不揮発性メモリセルをゲートするノーマルワードラインを活性化するためのノーマルワードラインドライバーと、
   前記ダミーセルをゲートするダミーワードラインを活性化するためのダミーワードラインドライバーと、を具備し、
   データプログラム動作で前記ダミーセルに印加される電圧は非選択されるメモリセルに印加される電圧と同一であり、
   データ消去動作で前記ダミーセルに印加される電圧は前記不揮発性メモリセルに印加される電圧と同一であり、
   ノーマル読出動作及び確認読出動作で前記ダミーセルに印加される電圧は、選択されないメモリセルに印加される電圧より高く
   前記ダミーワードラインドライバーは前記ノーマルワードラインドライバーに対して独立的に駆動され、
   前記ダミーセルは、前記不揮発性メモリセルを形成するトランジスタと同一サイズである
   ことを特徴とする、不揮発性半導体メモリ装置。

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