KR20070029299A - 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치 - Google Patents

셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치 Download PDF

Info

Publication number
KR20070029299A
KR20070029299A KR1020050083921A KR20050083921A KR20070029299A KR 20070029299 A KR20070029299 A KR 20070029299A KR 1020050083921 A KR1020050083921 A KR 1020050083921A KR 20050083921 A KR20050083921 A KR 20050083921A KR 20070029299 A KR20070029299 A KR 20070029299A
Authority
KR
South Korea
Prior art keywords
dummy
cell
memory cells
nonvolatile semiconductor
memory device
Prior art date
Application number
KR1020050083921A
Other languages
English (en)
Other versions
KR100704025B1 (ko
Inventor
강동구
임영호
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050083921A priority Critical patent/KR100704025B1/ko
Priority to US11/317,300 priority patent/US7272049B2/en
Priority to DE102006003260A priority patent/DE102006003260A1/de
Priority to CN200910222874.0A priority patent/CN101751994B/zh
Priority to CNA2006100063928A priority patent/CN1929028A/zh
Priority to JP2006139477A priority patent/JP5025989B2/ja
Publication of KR20070029299A publication Critical patent/KR20070029299A/ko
Application granted granted Critical
Publication of KR100704025B1 publication Critical patent/KR100704025B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체 메모리 장치가 게시된다. 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 제1 및 제2 더미셀이 제1 및 제2 선택 게이트 트랜지스터와 양쪽 끝의 메모리셀들 사이에 각기 삽입된다. 이때, 상기 제1 및 제2 더미셀은, 상기 메모리셀들을 형성하는 트랜지스터들과 동일한 사이즈로 구현된다. 그러므로, 본 발명과 같은 셀스트링 구조를 가지는 불휘발성 반도체 메모리 장치에서는, 모든 메모리셀들에 대하여, 이웃하는 메모리셀들의 조건이 동일하게 된다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 모든 메모리셀들에 대하여 프로그램 및 소거 특성이 동일하게 된다.
더미셀, 이웃, 메모리셀, 스트링, 동일성, 불휘발성, 반도체, 메모리

Description

셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING DUMMY CELL ARRANGED IN CELL STRING}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 불휘발성 반도체 메모리 장치에서의 셀 스트링을 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다.
도 3은 도 2의 셀어레이와 드라이버 블락의 예를 구체적으로 나타내는 도면이다.
도 4는 도 2의 실시예의 불휘발성 반도체 메모리 장치에서, 각 동작에 따른 신호들 및 라인들의 전압레벨들을 나타낸다.
도 5는 도 2의 셀어레이와 드라이버 블락의 다른 예를 구체적으로 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
MC1~MC32: 메모리셀 DC1, DC2: 더미셀
WL1~WL32: 노말 워드라인 DWL1, DWL2: 더미 워드라인
RADD: 로우 어드레스 DMADD1, DMADD2: 더미 어드레스
SG1, SG2: 선택 제어 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전기적으로 프로그램 및 소거가 가능한 불휘발성 반도체 메모리 장치에 관한 것이다.
불휘발성 반도체 메모리 장치에서는, 플로팅 게이트와 제어 게이트를 가지는 모스 트랜지스터 구조의 메모리셀들이 대개 사용된다. NAND 타입의 불휘발성 반도체 메모리 장치에서는, 복수개의 메모리셀들이 직렬적으로 연결되어 셀 스트링을 형성한다. 이때, 데이터의 프로그램(program) 또는 소거(erase)는 제어 게이트와 채널 사이에 소정의 전압차가 인가됨으로써 수행된다. 이와 같이 인가되는 전압에 의하여, 터널링 전류의 형태로 채널로부터 플로팅 게이트 상으로 전자가 주입되거나, 플로팅 게이트로부터 채널 상으로 전자가 인출된다. 이 경우, 플로팅 게이트의 전위는, 제어 게이트와 플로팅 게이트 사이의 캐패시턴스 및 플로팅 게이트와 채널 사이의 캐패시턴스의 전기용량의 비에 의하여 결정된다.
도 1은 종래의 불휘발성 반도체 메모리 장치에서의 셀 스트링을 나타내는 도면이다. 도 1을 참조하면, 종래의 셀 스트링의 한쪽 끝은 선택 게이트 트랜지스터(SG1)를 통하여 비트라인(BL)과 연결되며, 다른 쪽 끝은 다른 선택 게이트 트랜지스터(SG2)를 통하여 소스라인(SL)과 연결된다. 이때, 불휘발성 반도체 메모리 장치가 고집적화되어 감에 따라, 셀 스트링 내의 이웃하는 메모리셀들(MC1~MC32) 간의 거리는 점점 짧아지고 있다. 이로 인하여, 메모리셀의 플로팅 게이트는, 메모리셀의 채널 영역에 커플링되는 캐패시턴스의 관점에서 뿐만 아니라, 이웃하는 메모리셀의 플로팅 및 제어 게이트에 커플링되는 캐패시턴스의 관점에서도 상당히 크게 된다.
그런데, 종래의 불휘발성 반도체 메모리 장치의 셀 스트링에서, 선택 게이트 트랜지스터(SG1, SG2)에 인접하여 위치하는 메모리셀(MC1, MC32)을 살펴보면, 한쪽은 메모리셀(MC2, MC31)이며, 다른 한쪽은 선택 게이트 트랜지스터(SG1, SG2)이다. 그리고, 선택 게이트 트랜지스터(SG1, SG2)는 구조 및 동작 전압의 측면에서 메모리셀(MC1~MC32)과 상이하다. 그러므로, 종래의 불휘발성 반도체 메모리 장치에서, 선택 게이트 트랜지스터들(SG1, SG2)에 인접하는 메모리셀들(MC1, MC32)은, 나머지 메모리셀들(MC2 ~ MC31)에 대하여, 커플링되는 캐패시턴스의 크기가 상이하게 된다.
따라서, 종래의 불휘발성 반도체 메모리 장치에서, 선택 게이트 트랜지스터들(SG1, SG2)에 인접하는 메모리셀들(MC1, MC32)이 나머지 메모리셀들(MC2 ~ MC31)과 상이한 동작 특성을 나타내게 되는 문제점이 발생된다.
따라서, 본 발명의 목적은 모든 메모리셀들에 대하여 동일한 동작 특성을 지니도록 하기 위하여, 이웃하는 메모리셀들의 조건을 동일하게 하는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 전기적으로 프로그램 및 소거 가능하며, 직렬적으로 연결되는 다수개의 불휘발성 메모리셀들, 상기 메모리셀들에 직렬적으로 연결되는 선택 게이트 트랜지스터, 한쪽 끝의 상기 메모리셀과 상기 선택 게이트 트랜지스터 사이에 삽입되며, 데이터의 저장을 위한 사용이 배제되는 더미셀을 포함하는 셀스트링; 상기 메모리셀들을 게이팅하는 노말 워드라인들을 선택적으로 활성화시키기 위한 노말 워드라인 드라이버; 및 상기 더미셀을 게이팅하는 더미 워드라인을 활성화시키기 위한 더미 워드라인 드라이버를 구비한다. 상기 더미 워드라인 드라이버는 상기 노말 워드라인 드라이버를 특정하는 로우 어드레스에 의하여 특정된다.
바람직하기로는, 데이터 소거 동작 동안에 상기 더미셀에 인가되는 전압은 상기 메모리셀들에 인가되는 전압과 동일하다.
또한, 바람직하기로는, 소거 확인 독출 동작에서 상기 더미셀에 인가되는 전 압은 비선택되는 메모리셀에 인가되는 전압과 같거나 높다.
또한, 바람직하기로는, 노말 독출 동작에서 상기 더미셀에 인가되는 전압은 비선택되는 메모리셀에 인가되는 전압과 같거나 높다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다. 셀어레이(100)에는 일정한 간격으로 배열되는 다수개의 비트라인(BL)들, 그리고, 대응하는 비트라인(BL)들에 연결되는 다수개의 셀스트링(110)들이 내장된다.
페이지 버퍼 블락(200)은 대응하는 셀어레이(100)의 비트라인(BL)에 연결되는 다수개의 페이지 버퍼들이 내장된다. 상기 페이지 버퍼들 각각은 대응하는 비트라인(BL)의 데이터를 감지하는 감지회로로서 작용하기도 하며, 비트라인(BL)과 송수신되는 데이터를 래치하는 데이터 래치로서도 작용한다.
그리고, 열선택 어드레스(YADD)에 따른 어느 하나의 페이지 버퍼가, 데이터 라인(DL)을 통하여 입출력 버퍼(500)와 연결된다. 그리고, 입출력 버퍼(500)는 외부 단자들과 데이터를 송수신한다.
이때, 상기 셀어레이(100)의 노말 워드라인(WL) 및 더미 워드라인(DWL)은, 드라이버 블락(300)에 의하여 선택되어 드라이빙된다. 그리고, 어드레스 레지스터(400)는 외부 어드레스(TADD)를 디코딩하여, 로우 어드레스(RADD) 및 열선택 어드레스(YADD)를 생성한다. 그리고, 상기 로우 어드레스(RADD) 및 열선택 어드레스(YADD)는 각각 상기 드라이버 블락(300) 및 페이지 버퍼 블락(200)으로 제공된다.
한편, 제어회로(600)는, 외부에서 입력되는 제어명령(COMM)에 따라, 도 1에 도시되는 각 구성요소들 즉, 셀어레이(100), 페이지 버퍼 블락(200), 드라이버 디코더(300), 어드레스 레지스터(400) 등을 제어하는 제어신호들을 발생한다. 다시 기술하면, 상기 제어회로(600)는, 본 발명의 불휘발성 반도체 메모리 장치로 하여금, 프로그램 동작, 소거 동작 및 독출 동작을 수행하도록 제어하는 제어신호들을 발생한다. 그리고, 전압 발생기(700)는, 본 발명의 불휘발성 반도체 메모리 장치의 동작 모드에 따라 요구되는 다양한 전압(VHG)을 발생한다.
상기 다양한 전압(VHG)에는, 프로그램 전압(Vpgm), 패스전압(Vpass), 기준전압(Vr), 독출전압(Vread) 등이 포함된다. 여기서, 상기 프로그램 전압(Vpgm) 및 상기 패스전압(Vpass)은, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 동작시에, 각각 선택되는 메모리셀 및 비선택되는 메모리셀에 인가되는 전압이다. 그리고, 상기 기준전압(Vr) 및 상기 독출전압(Vread)은, 본 발명의 불휘발성 반도체 메모리 장치의 독출 동작시에, 각각 선택되는 메모리셀 및 비선택되는 메모리셀에 인 가되는 전압이다.
계속하여, 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치에서의 셀스트링의 구조가 보다 구체적으로 기술된다. 도 3은 도 2의 셀어레이(100)와 드라이버 블락(300)의 예를 구체적으로 나타내는 도면이다.
도 3에는, 1개의 비트라인(BL)과 1개의 셀 스트링(110)만이 셀어레이(100)에 대표적으로 내장되어 도시된다. 그리고, 상기 드라이버 블락(300)에도, 상기 1개의 셀스트링(110)에 포함되는 메모리셀(MC1~MC32) 및 더미셀들(DC1, DC2)에 대한 회로요소들만이 대표적으로 도시된다. 그러나, 이는 단지 설명의 간략화를 위한 것으로서, 이로 인하여 본 발명의 권리범위가 축소되거나 한정되지는 않는다.
도 3을 참조하면, 상기 셀어레이(100)는 일정한 간격으로 배열되는 다수개의 비트라인(BL)과 상기 비트라인(BL)에 연결되는 다수개의 셀 스트링(110)들을 포함한다. 그리고, 상기 셀스트링(110)에는, 다수개의 불휘발성 메모리셀들(MC1~MC32), 제1 및 제2 선택 게이트 트랜지스터(SG1, SG2)와, 제1 및 제2 더미셀(DC1, DC2)이 포함된다.
이때, 상기 메모리셀들(MC1~MC32)은 전기적으로 프로그램 및 소거 가능하며, 직렬적으로 연결된다. 그리고, 상기 제1 및 제2 선택 게이트 트랜지스터(SG1, SG2)는 상기 메모리셀들(MC1~MC32)을 포함하는 셀스트링(110)의 양쪽 끝에 각각 직렬적으로 연결된다. 즉, 상기 제1 선택 게이트 트랜지스터(SG1)는, 스트링 선택신호(SSL)에 응답하여, 상기 메모리셀들(MC1~MC32)을 상기 비트라인(BL)에 전기적으로 연결한다. 그리고, 상기 제2 선택 게이트 트랜지스터(SG2)는, 그라운드 선택신호 (GSL)에 응답하여, 상기 메모리셀들(MC1~MC32)을 상기 소스라인(SL)에 전기적으로 연결한다.
참고로, 상기 제1 및 제2 선택 게이트 트랜지스터(SG1, SG2)가 상기 메모리셀들(MC1~MC32)을 형성하는 트랜지스터보다 게이트 폭이 크게 설계되는 것이 일반적이다.
상기 제1 및 제2 더미셀(DC1, DC2)은 데이터의 저장을 위한 사용에서 배제된다. 그리고, 상기 제1 및 제2 더미셀(DC1, DC2)은, 상기 제1 및 제2 선택 게이트 트랜지스터(SG1, SG2)와 양쪽 끝의 상기 메모리셀들(MC1, MC32) 사이에 각기 삽입된다. 이때, 상기 제1 및 제2 더미셀(DC1, DC2)은, 상기 메모리셀들(MC1~MC32)을 형성하는 트랜지스터들과 동일한 사이즈(size)로 구현된다. 그리고, 양쪽 끝의 메모리셀들(MC1, MC32)도, 가운데의 메모리셀들(MC2~MC31)과 마찬가지로, 좌우의 배치되는 트랜지스터의 대칭성이 향상된다.
따라서, 본 발명과 같은 셀스트링 구조를 가지는 불휘발성 반도체 메모리 장치에서는, 모든 메모리셀들(MC1~MC32)에 대하여, 이웃하는 메모리셀들의 조건이 동일하게 된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 모든 메모리셀들에 대하여 프로그램 및 소거 특성이 동일하게 된다.
본 명세서에서는, 1개의 셀스트링(110)에 32개의 메모리셀(MC1~MC32)들이 포함되는 것으로 도시되고 기술된다. 하지만, 1개의 셀스트링(110)에 포함되는 메모리셀의 수는 16개, 64개 등으로 다양하게 변형될 수 있다.
상기 드라이버 블락(300)은 구체적으로 상기 노말 워드라인 드라이버(310), 제1 및 제2 더미 워드라인 드라이버(330, 350)를 구비한다.
상기 노말 워드라인 드라이버(310)는, 로우 어드레스(RADD<5:1>)에 따라, 상기 노말 워드라인들(WL1~WL32) 중의 어느 하나를 선택적으로 특정한다. 상기 제1 및 제2 더미 워드라인 드라이버(330, 350)는, 상기 제1 및 제2 더미셀(DC1, DC2)을 각각 게이팅하는 제1 및 제2 더미 워드라인(DWL1, DWL2)을 활성화한다.
상기 노말 워드라인 드라이버(310)와 상기 제1 및 제2 더미 워드라인 드라이버(330, 350)는, 블락선택신호(BKSN)에 응답하여 특정된다. 상기 블락선택신호(BKSN)는, 블락디코더(370)로부터 제공되는 신호로서, 해당하는 로우 어드레스(RADD<n:6>)가 제공되는 경우에, 활성화된다.
또한, 상기 노말 워드라인 드라이버(310)와 상기 제1 및 제2 더미 워드라인 드라이버(330, 350)는, 어드레스 인에이블 신호(ADDEN)에 응답하여, 인에이블된다. 그리고, 상기 어드레스 인에이블 신호(ADDEN)는 제어회로(600, 도 2 참조)로부터 제공되는 신호이다.
그러므로, 본 실시예에서는, 상기 노말 워드라인들(WL1~WL32) 중의 어느 하나가 활성화되는 시점에서, 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)도 활성화된다.
또한, 본 실시예에서는, 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)은 테스트를 위하여 독립적으로 활성화될 수 있다. 즉, 테스트 모두 신호(MTEST)가 활성화되는 테스트 모드에서, 상기 제1 더미 워드라인(DWL1) 및 제2 더미 워드라인(DWL2)은, 각각 제1 더미 어드레스(DMADD1) 및 제2 더미 어드레스(DMADD2)에 응답하여 활 성화된다. 그러므로, 상기 제1 더미 워드라인(DWL1) 및 제2 더미 워드라인(DWL2)은 서로 독립적으로 활성화될 수 있다.
이와 같이, 상기 제1 더미 워드라인(DWL1) 및 제2 더미 워드라인(DWL2)이 독립적으로 활성화됨으로 인하여, 더미 셀(DC1, DC2)와 인접한 메모리셀(MC1, MC32)에 대한 다양한 테스트가 가능하다.
그리고, 상기 제1 및 제2 더미 어드레스(DMADD1, DMADD2)는 상기 로우 어드레스들(RADD<n:1>) 중의 특정의 어드레스로 구현될 수도 있으며, 또한 별도의 어드레스로 구현될 수도 있다.
바람직한 실시예에 의하면, 상기 제1 및 제2 더미 워드라인 드라이버(330, 350)는 상기 블락선택신호(BLSN)에 응답하여 인에이블되며, 이때, 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)이 활성화된다.
한편, 본 발명의 반도체 메모리 장치에서, 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)은 노말 워드라인(WL1~WL32)과 다른 전압 레벨로 제어될 수도 있다. 보다 구체적으로 설명하기 위하여, 도 4는 본 실시예의 각 동작에서의 노말 워드라인들(WL1~WL32) 및 더미 워드라인(DWL1, DWL2)을 포함하는 상기 신호들 및 라인들의 전압레벨들을 나타낸다.
도 4를 참조하면, 데이터 소거(erase) 동작 동안에, 메모리셀(MC1~MC32) 및 더미셀(DC1, DC2)의 게이트에 인가되는 모든 노말 워드라인들(WL1~WL32) 그리고, 제1 및 제2 더미 워드라인(DWL1, DWL2)은 0V로 제어된다. 그리고, 데이터의 프로그램(program) 동작시에, 선택되는 메모리셀의 노말 워드라인은 프로그램 전압(Vpgm) 으로, 비선택되는 메모리셀의 노말 워드라인 및 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)은 패스전압(Vpass)으로 제어된다.
한편, 데이터의 독출 모드, 그리고, 프로그램 및 소거 동작에 따른 확인독출모드에서는, 선택되는 노말 워드라인(WL1~WL32)은 기준전압(Vr)으로 제어되고, 비선택되는 노말 워드라인(WL1~WL32)은 독출전압(Vread)으로 제어된다. 이때, 상기 더미 워드라인(DWL1, DWL2)은 상기 독출전압(Vread)과 같거나 높은 전압(Vread+α, 여기서, α는 0이상의 수)으로 제어된다.
이와 같이, 상기 더미 워드라인(DWL1, DWL2)이 상기 비선택되는 노말 워드라인보다 높은 전압으로 제어되는 것은, 확인독출시에 상기 더미셀들(DC1, DC2)로 인한 데이터의 왜곡을 방지하기 위함이다.
도 5는 도 2의 셀어레이(100)와 드라이버 블락(300)의 다른 예를 구체적으로 나타내는 도면이다. 도 5의 예는 도 3의 예와 유사하다. 다만, 도 3의 예에서는, 제1 더미 워드라인(DWL1)과 제2 더미 워드라인(DWL2)은 별개의 더미 워드라인 드라이버(330, 350)에 의하여 제어된다. 반면에, 도 5의 예에서는, 제1 더미 워드라인(DWL1)과 제2 더미 워드라인(DWL2)은 하나의 더미 워드라인 드라이버(330')에 의하여 동시에 제어된다. 또한, 테스트 모드 신호(MTEST)가 활성화되는 테스트 모드에서는, 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)은 더미 어드레스(DADD)에 의하여, 동시에 제어된다.
그리고, 도 5에서의 메모리셀들(MC1~MC32), 더미셀(DC1, DC2) 및 선택 제어 트랜지스터(SG1, SG2) 등의 구조는 도 3의 예와 동일하므로, 본 명세서에서는, 그 에 대한 구체적인 기술은 생략된다.
그리고, 도 5에서의 노말 워드라인들(WL1~WL32), 더미 워드라인(DWL1, DWL2)의 각 모드에 따른 전압레벨도, 도 3의 예에서와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 5의 실시예는, 도 3의 실시예에 비하여, 회로 및 제어가 간단하다. 그리고, 소요되는 레이아웃 면적이 감소한다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치에서는, 제1 및 제2 더미셀이 제1 및 제2 선택 게이트 트랜지스터와 양쪽 끝의 메모리셀들 사이에 각기 삽입된다. 이때, 상기 제1 및 제2 더미셀은, 상기 메모리셀들을 형성하는 트랜지스터들과 동일한 사이즈로 구현된다. 그러므로, 본 발명과 같은 셀스트링 구조를 가지는 불휘발성 반도체 메모리 장치에서는, 모든 메모리셀들에 대하여, 이웃하는 메모리셀들의 조건이 동일하게 된다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 모든 메모리셀들에 대하여 프로그램 및 소거 특성이 동일하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.

Claims (11)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    전기적으로 프로그램 및 소거 가능하며, 직렬적으로 연결되는 다수개의 불휘발성 메모리셀들, 상기 메모리셀들에 직렬적으로 연결되는 선택 게이트 트랜지스터, 한쪽 끝의 상기 메모리셀과 상기 선택 게이트 트랜지스터 사이에 삽입되며, 데이터의 저장을 위한 사용이 배제되는 더미셀을 포함하는 셀스트링;
    상기 메모리셀들을 게이팅하는 노말 워드라인들을 선택적으로 활성화시키기 위한 노말 워드라인 드라이버; 및
    상기 더미셀을 게이팅하는 더미 워드라인을 활성화시키기 위한 더미 워드라인 드라이버를 구비하며,
    상기 더미 워드라인 드라이버는
    상기 노말 워드라인 드라이버를 특정하는 로우 어드레스에 의하여 특정되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 데이터 소거 동작 동안에 상기 더미셀에 인가되는 전압은
    상기 메모리셀들에 인가되는 전압과 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1 항에 있어서, 소거 확인 독출 동작에서 상기 더미셀에 인가되는 전압은
    비선택되는 메모리셀에 인가되는 전압과 같거나 높은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1 항에 있어서, 노말 독출 동작에서 상기 더미셀에 인가되는 전압은
    비선택되는 메모리셀에 인가되는 전압과 같거나 높은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 불휘발성 반도체 메모리 장치에 있어서,
    전기적으로 프로그램 및 소거 가능하며, 직렬적으로 연결되는 다수개의 불휘발성 메모리셀들과, 상기 메모리셀들의 양쪽 끝에 각각 직렬적으로 연결되는 제1 및 제2 선택 게이트 트랜지스터와, 상기 제1 및 제2 선택 게이트 트랜지스터와 양쪽 끝의 상기 메모리셀들 사이에 각기 삽입되며, 데이터의 저장을 위한 사용이 배제되는 제1 및 제2 더미셀을 포함하는 셀 스트링;
    소정의 로우 어드레스에 의하여 선택적으로 상기 메모리셀들을 게이팅하는 노말 워드라인들을 활성화하기 위한 노말 워드라인 드라이버; 및
    상기 제1 및 제2 더미셀을 각기 게이팅하는 제1 및 제2 더미 워드라인을 활 성화하기 위한 제1 및 제2 더미 워드라인 드라이버를 구비하며,
    상기 제1 및 제2 더미 워드라인은
    서로 독립적으로 활성화될 수 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 및 제2 더미 워드라인은
    테스트 모드에서, 각각에 대응하는 더미 어드레스에 응답하여 독립적으로 활성화될 수 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제5 항에 있어서, 데이터 소거 동작 동안에 상기 제1 및 제2 더미셀에 인가되는 전압은
    상기 메모리셀들에 인가되는 전압과 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제5 항에 있어서, 소거 확인 독출 동작에서 상기 제1 및 제2 더미셀에 인가되는 전압은
    비선택되는 메모리셀에 인가되는 전압과 같거나 높은 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  9. 제5 항에 있어서, 노말 독출 동작에서 상기 제1 및 제2 더미셀에 인가되는 전압은
    비선택되는 메모리셀에 인가되는 전압과 같거나 높은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 불휘발성 반도체 메모리 장치에 있어서,
    전기적으로 프로그램 및 소거 가능하며, 직렬적으로 연결되는 다수개의 불휘발성 메모리셀들과, 상기 메모리셀들에 직렬적으로 연결되는 선택 게이트 트랜지스터와, 상기 선택 게이트 트랜지스터와 한쪽 끝의 상기 메모리셀 사이에 삽입되며, 데이터의 저장을 위한 사용이 배제되는 더미셀을 포함하는 셀 스트링;
    소정의 로우 어드레스에 의하여 선택적으로 상기 메모리셀들을 게이팅하는 노말 워드라인들을 활성화하기 위한 노말 워드라인 드라이버; 및
    상기 더미셀을 게이팅하는 더미 워드라인을 활성화하기 위한 더미 워드라인 드라이버를 구비하며,
    노말 독출 동작에서 상기 더미셀에 인가되는 전압은
    비선택되는 메모리셀에 인가되는 전압과 같거나 높은 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  11. 불휘발성 반도체 메모리 장치에 있어서,
    전기적으로 프로그램 및 소거 가능하며, 직렬적으로 연결되는 다수개의 불휘발성 메모리셀들과, 상기 메모리셀들에 직렬적으로 연결되는 선택 게이트 트랜지스터와, 상기 선택 게이트 트랜지스터와 한쪽 끝의 상기 메모리셀 사이에 삽입되며, 데이터의 저장을 위한 사용이 배제되는 더미셀을 포함하는 셀스트링;
    소정의 로우 어드레스에 의하여 선택적으로 상기 메모리셀들을 게이팅하는 노말 워드라인들을 활성화하기 위한 노말 워드라인 드라이버; 및
    상기 더미셀을 게이팅하는 더미 워드라인을 활성화하기 위한 더미 워드라인 드라이버를 구비하며,
    소거 확인 독출 동작에서 상기 더미셀에 인가되는 전압은
    비선택되는 메모리셀에 인가되는 전압과 같거나 높은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
KR1020050083921A 2005-09-09 2005-09-09 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치 KR100704025B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050083921A KR100704025B1 (ko) 2005-09-09 2005-09-09 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치
US11/317,300 US7272049B2 (en) 2005-09-09 2005-12-27 Nonvolatile semiconductor memory device having uniform operational characteristics for memory cells
DE102006003260A DE102006003260A1 (de) 2005-09-09 2006-01-19 Nichtflüchtiges Halbleiterspeicherbauelement mit Zellenkette
CN200910222874.0A CN101751994B (zh) 2005-09-09 2006-01-20 具有统一的存储单元操作特性的非易失性半导体存储器件
CNA2006100063928A CN1929028A (zh) 2005-09-09 2006-01-20 具有统一的存储单元操作特性的非易失性半导体存储器件
JP2006139477A JP5025989B2 (ja) 2005-09-09 2006-05-18 セルストリングに配置されるダミーセルを持つ不揮発性半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050083921A KR100704025B1 (ko) 2005-09-09 2005-09-09 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치

Publications (2)

Publication Number Publication Date
KR20070029299A true KR20070029299A (ko) 2007-03-14
KR100704025B1 KR100704025B1 (ko) 2007-04-04

Family

ID=37775938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050083921A KR100704025B1 (ko) 2005-09-09 2005-09-09 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치

Country Status (5)

Country Link
US (1) US7272049B2 (ko)
JP (1) JP5025989B2 (ko)
KR (1) KR100704025B1 (ko)
CN (2) CN1929028A (ko)
DE (1) DE102006003260A1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900851B1 (ko) * 2006-05-31 2009-06-04 가부시끼가이샤 도시바 비휘발성 반도체 메모리
US7924622B2 (en) 2007-08-14 2011-04-12 Samsung Electronics Co., Ltd. Flash memory device and operating method for concurrently applying different bias voltages to dummy memory cells and regular memory cells during erasure
US8154927B2 (en) 2009-09-28 2012-04-10 Samsung Electronics Co., Ltd. Nonvolatile memory device and nonvolatile memory system employing same
US8218365B2 (en) 2008-03-31 2012-07-10 Samsung Electronics Co., Ltd. Flash memory device having dummy cells and method of operating the same
US8289774B2 (en) 2008-04-18 2012-10-16 Samsung Electronics Co., Ltd. Flash memory device and operating method of flash memory device
KR101291667B1 (ko) * 2007-08-20 2013-08-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 독출 방법
US8737129B2 (en) 2008-11-14 2014-05-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method thereof

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3872062B2 (ja) * 2004-02-10 2007-01-24 シャープ株式会社 半導体記憶装置
KR100697285B1 (ko) * 2005-05-11 2007-03-20 삼성전자주식회사 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치
KR100784862B1 (ko) 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
US7440322B2 (en) * 2006-04-20 2008-10-21 Sandisk Corporation Method and system for flash memory devices
KR101297283B1 (ko) * 2006-07-10 2013-08-19 삼성전자주식회사 낸드형 셀 스트링을 가지는 비휘발성 기억 장치
JP4960050B2 (ja) * 2006-09-19 2012-06-27 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置のデータ書き込み方法
KR100896190B1 (ko) * 2007-06-11 2009-05-12 삼성전자주식회사 불휘발성 메모리 장치의 소거 방법
KR100897603B1 (ko) * 2007-06-20 2009-05-14 삼성전자주식회사 반도체 메모리 장치
JP2009026369A (ja) * 2007-07-18 2009-02-05 Toshiba Corp 半導体記憶装置
KR100908562B1 (ko) * 2007-11-29 2009-07-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
JP2009140564A (ja) * 2007-12-06 2009-06-25 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびメモリシステム
JP2009163782A (ja) * 2007-12-13 2009-07-23 Toshiba Corp 半導体記憶装置
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
JP2009193631A (ja) * 2008-02-14 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
JP2009272026A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
KR101481575B1 (ko) 2008-08-25 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 구동 방법
JP4856138B2 (ja) * 2008-09-12 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
US7983078B2 (en) * 2008-09-24 2011-07-19 Sandisk Technologies Inc. Data retention of last word line of non-volatile memory arrays
KR101515936B1 (ko) * 2008-11-27 2015-05-06 삼성전자주식회사 플래시 메모리 장치와 상기 플래시 메모리 장치의 프로그래밍/소거 방법
US8228735B2 (en) * 2010-02-17 2012-07-24 Micron Technology, Inc. Memory array having memory cells coupled between a programmable drain select gate and a non-programmable source select gate
KR102083506B1 (ko) 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US9858990B2 (en) 2014-12-18 2018-01-02 Apple Inc. Hardware-based performance equalization for storage devices
KR20160135055A (ko) * 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
US10163475B2 (en) 2016-12-14 2018-12-25 Samsung Electronics Co., Ltd. Non-volatile memory device having dummy cells and memory system including the same
US10269416B1 (en) * 2017-10-20 2019-04-23 Arm Limited Dummy wordline tracking circuitry
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
KR20220128111A (ko) 2021-03-12 2022-09-20 삼성전자주식회사 가변 저항 메모리 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6059599A (ja) * 1983-09-13 1985-04-05 Nec Corp 不揮発性半導体メモリ
KR940006684B1 (ko) 1991-10-04 1994-07-25 삼성전자 주식회사 Nand구조의 셀어레이를 가진 eeprom
JPH07122080A (ja) * 1993-08-31 1995-05-12 Sony Corp 半導体不揮発性記憶装置
KR100289813B1 (ko) 1998-07-03 2001-10-26 윤종용 노아형플렛-셀마스크롬장치
KR100311175B1 (ko) * 1998-12-28 2001-12-17 김영환 반도체메모리
JP4629249B2 (ja) * 2001-02-27 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその情報読み出し方法
KR100454259B1 (ko) * 2001-11-02 2004-10-26 주식회사 하이닉스반도체 모니터링회로를 가지는 반도체메모리장치
US6740940B2 (en) 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
JP4005895B2 (ja) 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
JP4398750B2 (ja) * 2004-02-17 2010-01-13 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
KR100680485B1 (ko) * 2004-11-30 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 소자
KR100739946B1 (ko) * 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900851B1 (ko) * 2006-05-31 2009-06-04 가부시끼가이샤 도시바 비휘발성 반도체 메모리
US7924622B2 (en) 2007-08-14 2011-04-12 Samsung Electronics Co., Ltd. Flash memory device and operating method for concurrently applying different bias voltages to dummy memory cells and regular memory cells during erasure
US8315103B2 (en) 2007-08-14 2012-11-20 Samsung Electronics Co., Ltd. Flash memory device and operating method for concurrently applying different bias voltages to dummy memory cells and regular memory cells during erasure
US8699274B2 (en) 2007-08-14 2014-04-15 Samsung Electronics Co., Ltd. Flash memory device and operating method for concurrently applying different bias voltages to dummy memory cells and regular memory cells during erasure
KR101291667B1 (ko) * 2007-08-20 2013-08-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 독출 방법
US8218365B2 (en) 2008-03-31 2012-07-10 Samsung Electronics Co., Ltd. Flash memory device having dummy cells and method of operating the same
US8289774B2 (en) 2008-04-18 2012-10-16 Samsung Electronics Co., Ltd. Flash memory device and operating method of flash memory device
US8737129B2 (en) 2008-11-14 2014-05-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method thereof
US8154927B2 (en) 2009-09-28 2012-04-10 Samsung Electronics Co., Ltd. Nonvolatile memory device and nonvolatile memory system employing same
US8432741B2 (en) 2009-09-28 2013-04-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and nonvolatile memory system employing same

Also Published As

Publication number Publication date
JP5025989B2 (ja) 2012-09-12
JP2007080477A (ja) 2007-03-29
DE102006003260A1 (de) 2007-03-22
US20070058428A1 (en) 2007-03-15
CN101751994B (zh) 2014-06-11
CN1929028A (zh) 2007-03-14
CN101751994A (zh) 2010-06-23
KR100704025B1 (ko) 2007-04-04
US7272049B2 (en) 2007-09-18

Similar Documents

Publication Publication Date Title
KR100704025B1 (ko) 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치
KR100691384B1 (ko) 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
JP3754279B2 (ja) 不揮発性半導体メモリ装置
JP4856138B2 (ja) 不揮発性半導体記憶装置
KR100882205B1 (ko) 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
US8189390B2 (en) NAND flash architecture with multi-level row decoding
JP3833970B2 (ja) 不揮発性半導体メモリ
KR100879387B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
KR100855963B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법
JP6102146B2 (ja) 半導体記憶装置
KR101330710B1 (ko) 플래시 메모리 장치
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
US7495959B2 (en) Nonvolatile memory device and method of reading information from the same
US7558126B2 (en) Nonvolatile semiconductor memory device
JP2010086623A (ja) Ｎａｎｄ型フラッシュメモリ
KR100948483B1 (ko) 반도체 메모리 장치
US20120140572A1 (en) Semiconductor memory device and method of operating the same
KR100630752B1 (ko) 플래쉬 메모리 장치의 낮은 동작 전원 전압에 적합한워드라인 디코더
KR20090070608A (ko) 불휘발성 메모리 소자의 동작 방법
KR20070086721A (ko) 반도체 장치 및 반도체 장치의 제어 방법
JP2011028845A (ja) 半導体装置および半導体装置の制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 14