KR20050007817A - 프로그램된 메모리 셀들과 프로그램 및 소거 가능한메모리 셀들을 포함하는 메모리 장치 - Google Patents

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Abstract

프로그램된 메모리 셀들과 프로그램 및 소거 가능한 메모리 셀들을 포함하는 메모리 장치가 개시된다. 본 발명은 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서, 메모리 셀들 중 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락과 메모리 셀들 중 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락을 포함한다. 제1군의 메모리 어레이 블락은 반도체 제조 공정 중에 소정의 데이터들로 프로그램되는 마스크 롬 셀들로 구성되고, 제2군의 메모리 어레이 블락은 반도체 제조 공정 후에 소정의 데이터들로 프로그램되거나 소거되는 EEPROM 셀들 또는 플래쉬 메모리 셀들로 구성된다. 따라서, 본 발명의 메모리 장치에 의하면, 검증된 기본적인 동작 프로그램은 제조 공정 중에 제1군 메모리에 저장하고 수정 또는 추가되는 동작 프로그램은 제조 공정 후에 제2군 메모리에 저장하여, 전체 프로그램 저장 시간을 줄이고 프로그램의 수정 및 추가가 용이하다.

Description

프로그램된 메모리 셀들과 프로그램 및 소거 가능한 메모리 셀들을 포함하는 메모리 장치{Memory device including programmed memory cells and programmable and erasable memory cells}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 공정 중에 프로그램된 메모리 셀들과 반도체 공정 후에 프로그램 및 소거 가능한 메모리 셀들을 포함하는 비휘발성 메모리 장치에 관한 것이다.
내장형 시스템(System On Chip)에 있어서, 내장형 시스템을 동작시키는 소프트웨어는 일반적으로 ROM에 저장되고 일명 "펌웨어(firmware)"라고 불린다. ROM은 펌웨어에 해당하는 프로그램 코드들을 제조 공정 단계 즉, 웨이퍼 공정 단계에서 ROM 셀들에 저장한다. 특히, 마스크 ROM은 메모리 셀을 구성하는 트랜지스터의 채널 영역에다가 프로그램 코드에 따른 임플란트(implant) 공정 유무에 따라 "온" 또는 "오프"로 프로그램된다. 이에 따라 마스크 ROM은 데이터를 한번만 저장할 수 있다. 그리고, 마스크 ROM은 기입 회로가 없어서 회로 구성이 단순하고 메모리 셀 구조 상 특별한 공정을 요구하지 않기 때문에, 마스크 ROM은 제조 공정상 가장 경제적이다.
마스크 ROM의 일회성 프로그래밍 특성을 극복하고 내장형 시스템의 개발 이후에도 펌웨어를 수정할 수 있도록 하기 위하여, 프로그램과 삭제가 가능한 불휘발성 메모리 장치가 개발되었다. 그 대표적으로 EEPROM을 들 수 있다. EEPROM은 소스와 드레인 사이의 채널 영역 위에 위치하는 부유 게이트(floating gate)와 제어 게이트(control gate)를 갖는 트랜지스터 구조로 이루어진다. 트랜지스터의 문턱 전압 특성이 부유 게이트에 보유된 차아지 양에 의해 제어된다. 즉, 소스와 드레인 사이를 도통시키는 트랜지스터의 턴온 전압이 제어 게이트로 인가되는 데, 부유 게이트의 차아지 레벨에 따라 턴온 전압이 제어된다. 트랜지스터는 기판의 채널 영역으로부터 게이트 산화막을 통해 부유 게이트로 트랩되는 전자들에 의해 "온"과 "오프"의 2 상태 중 어느 하나로 프로그램된다.
EEPROM 셀 트랜지스터의 상태는 소스와 드레인 양단과 제어 게이트에 동작 전압을 인가하고나서, 소스와 드레인 사이에 흐르는 전류 레벨을 검출함으로써, "온" 또는 "오프"로 프로그램되었는 지를 판독하게 된다. 프로그램된 EEPROM 셀 트랜지스터들은 트랜지스터의 소스, 드레인 및 제어 게이트에 적합한 전압을 인가하면 터널링에 의해 부유 게이트로부터 트랜지스터 드레인쪽으로 차아지 전송되어져 전기적으로 삭제된다. 특히, 전체 메모리 셀들 또는 특정 그룹의 메모리 셀들을 일괄 삭제하는 EEPROM을 플래쉬(Flash) 메모리라고 칭한다.
내장형 시스템의 개발 과정을 살펴보면, 내장형 시스템의 성능에 맞는 프로그램을 개발하는 과정에서는 여러번의 시행 착오를 감안하여 프로그램 및 삭제가 가능한 EEPROM이나 플레쉬 메모리를 이용하여 프로그램을 개발하고, 개발이 완료되어 양산 과정에서는 EEPROM 또는 플래쉬 메모리에 프로그램을 기입하는 데 시간이 오래 걸려 대량 생산에 적합하지 않기 때문에 프로그램을 ROM에다가 저장하여 내장형 시스템을 생산한다. 예컨대, 플래쉬 메모리의 경우 4 바이트(byte)의 데이터를 기입하는 데 약 40us의 시간이 소요되고, 1M바이트의 프로그램을 기입하는 데에는 약 10초가 걸린다.
한편, 내장형 시스템의 다양한 제품 전개 동향에 따라, 펌웨어의 일부는 공통적으로 사용하고 일부는 제품에 따라 다른 경우가 많다. 이럴 경우, EEPROM 또는 플래쉬 메모리에다가 펌웨어를 저장하게 되면 프로그램 기입 시간이 많이 걸리는 단점 때문에 생산성이 떨어지는 문제점이 발생한다.
그러므로, 내장형 시스템 내의 메모리를 유연하게 일부는 ROM으로 일부는 EEROM 또는 플래쉬 메모리로 사용할 수 있다면, 공통적인 펌웨어 부분은 ROM에다가 저장하고 제품에 따라 개별적인 부분은 EEPROM 또는 플래쉬 메모리에 저장하는 방안이 요구된다.
본 발명의 목적은 반도체 공정 중에 프로그램된 셀과 반도체 공정 후에 프로그램 및 소거 가능한 메모리 셀을 갖는 메모리 장치를 제공하는 데 있다.
도 1은 본 발명의 제1 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 2는 본 발명의 제2 실시예에 따른 메모리 장치를 설명하는 도면이다.
상기 목적을 달성하기 위하여, 본 발명의 제1예는 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서, 메모리 셀들 중 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락; 및 메모리 셀들 중 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락을 포함한다.
바람직하기로, 제1군의 메모리 어레이 블락은 반도체 제조 공정 중에 소정의 데이터들로 프로그램되는 마스크 롬 셀들로 구성되고, 제2군의 메모리 어레이 블락은 반도체 제조 공정 후에 소정의 데이터들로 프로그램되거나 소거되는 EEPROM 셀들 또는 플래쉬 메모리 셀들로 구성된다.
상기 목적을 달성하기 위하여, 본 발명의 제2예는 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서, 메모리 셀들 중 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락; 메모리 셀들 중 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락; 및 제1 메모리 어레이 블락과 상기 제2 메모리 어레이 블락 사이에, 소정의 메모리 셀들이 배열되는 더미 메모리 어레이 블락을 포함한다.
더욱 바람직하기로, 더미 메모리 어레이 블락은 제1군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되거나, 제2군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되거나, 또는 제1군의 메모리 어레이 블락과 인접한 쪽에는 제1군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되고, 제2군의 메모리 어레이 블락과 인접한 쪽에는 제2군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성된다.
상기 목적을 달성하기 위하여, 본 발명의 제3예는 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서, (n+m)개의 워드 라인들; 제1 어드레스들을 수신하여 디코딩하는 어드레스 디코더; 소정의 디코딩된 제1 어드레스들에 응답하여 워드 라인을 선택하고 소정의 전압 레벨들로 구동하는 워드라인 드라이버; (n+m)/2개의 소스 라인들; 제2 어드레스들을 디코딩하여 소정의 소스 라인을 선택하고 소정의 전압 레벨로 구동하는 소스라인 드라이버; i개의 비트 라인들; 메모리 셀들 중 n개의 워드 라인들과 i개의 비트 라인들의 교차점에 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락; 메모리 셀들 중 m개의 워드 라인들과 i개의 비트 라인들의 교차점에 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락; 및 소정의 디코딩된 제1 어드레스들에 응답하여 비트라인을 선택하여 제1 및 제2군의 메모리 어레이 블락의 메모리 셀 데이터를 출력하는 비트라인 디코더를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 제4예는 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서, (n+m)개의 워드 라인들; l개의 더미 워드 라인들; 제1 어드레스들을 수신하여 디코딩하는 제1 어드레스 디코더; 디코딩된 제1 어드레스들에 응답하여 (n+m)개의 워드 라인들 중 소정의 워드 라인을 선택하고 소정의 전압 레벨들로 구동하는 워드라인 드라이버; (n+m)/2개의 소스 라인들; l/2개의 더미 소스 라인들; 제2 어드레스들을 수신하여 디코딩하는 제2 어드레스 디코더; 디코딩된 제2 어드레스들에 응답하여 (n+m)/2개의 소스 라인들 중 소정의 소스 라인을 선택하고 소정의 전압 레벨로 구동하는 소스라인 드라이버; i개의 비트 라인들;메모리 셀들 중 n개의 워드 라인들과 i개의 비트 라인들의 교차점에 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락; 메모리 셀들 중 m개의 워드 라인들과 i개의 비트 라인들의 교차점에 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락; 제1 메모리 어레이 블락과 제2 메모리 어레이 블락 사이에, l개의 워드 라인들과 i개의 비트 라인들의 교차점에 소정의 메모리 셀들이 배열되고 메모리 셀들이 l/2개의 더미 소스 라인들과 연결되는 더미 메모리 어레이 블락; 소정의 디코딩된 제1 어드레스들에 응답하여 비트라인을 선택하여 제1 및 제2군의 메모리 어레이 블락의 메모리 셀 데이터를 출력하는 비트라인 디코더를 포함한다.
따라서, 본 발명의 메모리 장치에 의하면, 검증된 기본적인 동작 프로그램은 제조 공정 중에 제1군 메모리에 저장하고 수정 또는 추가되는 동작 프로그램은 제조 공정 후에 제2군 메모리에 저장하여, 전체 프로그램 저장 시간을 줄이고 프로그램의 수정 및 추가가 용이하고, 더미 셀 메모리를 두어 제1군 메모리와 제2군 메모리 사이의 공정 단차를 완화시켜서 공정 수율을 향상시킨다. 그리고, 본 발명의 메모리 장치를 채용한 내장형 시스템은 내장형 시스템의 펌웨어 중 여러 제품에 공통적인 동작 프로그램은 제1군 메모리에 저장하고 여러 제품에 개별적인 동작 프로그램은 제2군 메모리에 저장하여 짧은 타임-투-마켓(time-to-market)을 요구하는 내장형 시스템의 제품 경쟁력을 높인다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 설명하는 도면이다. 이를 참조하면, 불휘발성 메모리 장치(100)는 제1 및 제2 어드레스 디코더(102, 104), 워드라인 드라이버(106), 소스라인 드라이버(108), 메모리 셀 어레이 블락(110), 비트라인 디코더(116), 기입 버퍼(118), 그리고 센스앰프(120)를 포함한다. 제1 어드레스 디코더(102)는 메모리 장치(100)로 수신되는 제1 어드레스 신호들(Add1)를 디코딩하여 워드라인 디코더(106)와 비트라인 디코더(112)로 전송한다. 워드라인 드라이버(106)는 디코딩된 어드레스 신호들(P,Q,R,T)에 응답하여 예컨대, 2048개의 워드라인들 중에서 소정의 워드라인(WL)을 선택한다. 선택된 워드라인(WL)으로는 메모리 장치(100)의 동작 모드에 따라 적절한 전압이 인가된다.
메모리 셀 어레이 블락(110)은 예컨대, 2048개의 워드라인들(WLs)과 2048개의 비트라인들(BLs)의 교차점에 메모리 셀들이 배열되고, NOR형 ROM 셀들로 구성된 제1군의 메모리(112)과 NOR형 플래쉬 메모리 셀들로 구성된 제2군의 메모리(114)로 나뉘어져 있다. 제1군의 메모리(112)에는 n개의 워드라인(WL)과 2048개의 비트라인(BL)의 교차점에 ROM 셀들이 배열된다. 제2군의 메모리(114)는 (2048-n)개의 워드라인(WL)과 2048개의 비트라인(BL)의 교차점에 플래쉬 메모리 셀들이 배열된다. 본 실시예에서는 제1군의 메모리(112)로 ROM 셀을, 그리고 제2군의 메모리(114)로 플래쉬 메모리 셀을 예시적으로 제시하고 있다. 이로부터, 제1군의 메모리(112)로 반도체 제조 공정 중에 프로그램을 내장할 수 있는 메모리를 그리고 제2군의 메모리(114)로 반도체 제조 공정 후에 프로그램을 저장할 수 있는 메모리로 확대할 수 있음은 당업자에게 자명하다.
제2 어드레스 디코더(104)는 제2 어드레스 신호(Add2)를 디코딩하고, 소스라인 드라이버(108)는 디코딩된 어드레스 신호(S, X, Y, Z)에 응답하여 예컨대, 1024개의 소스라인들 중 소정의 소스라인(SL)을 선택한다. 선택된 소스라인(SL)으로 접지 전압이 인가된다.
비트라인 디코더(116)는 디코딩된 어드레스 신호들(P,Q,R,T)에 응답하여 예컨대, 1024개의 비트라인들 중에서 소정의 비트라인(BL)을 선택한다. 비트라인들(BL0, BL1, BL2, …, BL1023)은 비트라인 디코더(116)를 통해 데이터 라인들(DL<31:0>)과 선택적으로 연결된다.
기입 버퍼(118)는 데이터 입력 신호(DIN<31:0>)를 수신하여 데이터 라인(DL<31:0>)으로 전송한다. 센스앰프(120)는 데이터 라인(DL<31:0>)으로 전송된 메모리 셀 데이터를 감지 증폭하여 데이터 출력 신호(DOUT<31:0>)로 내보낸다.
이러한 구조의 메모리 장치(100)에서, 제1군 메모리(112)에는 이미 검증된 프로그램을 저장하고. 제2군 메모리(114)에는 새로 추가해야 할 프로그램이나 검증되지 않은 프로그램을 저장한다. 즉, 전체 프로그램 중 기본적인 동작에 관계되는 프로그램 대부분은 웨이퍼 공정 단계에서 제1군 메모리(112) 영역에 프로그래밍하고, 이 후 약간의 추가적인 기능이나 동작 변경에 관계되는 프로그램은 제조 공정 후 제2군 메모리(114)에 프로그래밍한다. 이에 따라, 종래의 기술처럼 반도체 제조 공정 후에 전체 프로그램 저장에 따라 소요되는 긴 기입 시간을 제거할 수 있고, 프로그램의 추가 및 수정이 제조 공정 후에도 용이한 이점이 있다.
그리고, 본 실시예의 메모리 장치(100)는 내장형 시스템에 채용되어, 내장형 시스템의 펌웨어 중 여러 제품에 공통적인 동작 프로그램은 제1군의 메모리(112)에 저장하고, 여러 제품에 개별적인 동작 프로그램은 제2군의 메모리(114)에 저장한다. 이에 따라 짧은 타임-투-마켓(time-to-market)을 요구하는 내장형 시스템의 제품 경쟁력을 높인다.
도 2는 본 발명의 제2 실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(200)는 도 1의 메모리 장치(100)와 비교하여 메모리 어레이 블락(210)에 더미 셀 메모리(214)을 더 구비한다는 점에서 차이가 있다.
더미 셀 메모리(214)는 제1군의 메모리(212)와 제2군의 메모리(216) 사이의 공정 단차를 고려하여 삽입된다. 즉, 제1군의 메모리(212)에 배열되는 ROM 셀들은 1층의 게이트로 구성되는 것임에 대하여, 제2군의 메모리(216)에 배열되는 EEPROM 셀들 또는 플래쉬 메모리 셀들은 2층의 게이트들, 부유 게이트와 제어 게이트, 로 구성되어, 제1군 메모리(212)와 제2군 메모리(216)의 경계면에서 급격한 단차를 형성한다. 급격한 단차는 게이트 공정 이후 공정들, 특히 비트라인(BL) 형성을 위한 금속 배선 공정에서 금속 배선이 끊어지는 등의 문제를 유발한다.
그러므로 제1군 메모리(212)와 제2군 메모리(216) 사이의 급격한 단차를 완화시키는 역활의 더미 셀 메모리(214)가 추가된다. 더미 셀들로는 제1군 메모리(212)와 같은 ROM 셀들이거나, 제2군 메모리(216)와 같은 EEPROM 셀들 또는 플래쉬 메모리 셀들, 또는 ROM 셀들과 EEPROM 셀들 및 플래쉬 메모리 셀들일 수 있다.
더미 셀 메모리(214)는 더미 워드라인들(DWL0, DWL1)과 비트라인들(BL0, BL1, BL2, …, BL1023)의 교차점에 EEPROM 셀들 또는 플래쉬 메모리 셀들이 배열된다. 더미 워드라인들(DWL0, DWL1)은 수신되는 제1 어드레스 신호들(Add1)에 의해 디코딩되지 않고, 더미 소스라인들(DSL)은 제2 어드레스 신호들(Add2)에 의해 디코딩되지 않기 때문에, 더미 셀들은 선택되지 않는다.
한편, 더미 워드라인들(DWL0, DWL1)과 더미 소스라인들(DSL)은 워드라인 드라이버(206)와 소스라인 드라이버(208)에 의해 접지 전압(VSS)에 연결되거나 플로팅되도록 설계될 수도 있다.
본 실시예의 메모리 장치(200)는 더미 셀 메모리(214)를 두어 제1군 메모리(212)와 제2군 메모리(216) 사이의 공정 단차를 완화시켜서 공정 수율을 향상시킨다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 실시예에서의 메모리 셀들은 NOR형으로 구성되는 것에 대하여 기술하고 있으나 NOR형 이외에 NAND형으로 구성할 수 있음은 물론이다.
본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치에 의하면, 검증된 기본적인 동작 프로그램은 제조 공정 중에 제1군 메모리에 저장하고 수정 또는 추가되는 동작 프로그램은 제조 공정 후에 제2군 메모리에 저장하여, 전체 프로그램 저장 시간을 줄이고 프로그램의 수정 및 추가가 용이하다.
그리고, 본 발명의 메모리 장치를 채용한 내장형 시스템은 내장형 시스템의 펌웨어 중 여러 제품에 공통적인 동작 프로그램은 제1군 메모리에 저장하고 여러 제품에 개별적인 동작 프로그램은 제2군 메모리에 저장하여 짧은 타임-투-마켓(time-to-market)을 요구하는 내장형 시스템의 제품 경쟁력을 높인다.
또한, 본 발명의 메모리 장치는 더미 셀 메모리를 두어 제1군 메모리와 제2군 메모리 사이의 공정 단차를 완화시켜서 공정 수율을 향상시킨다.

Claims (35)

  1. 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서,
    상기 메모리 셀들 중 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락; 및
    상기 메모리 셀들 중 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락을 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제1군의 메모리 어레이 블락은
    반도체 제조 공정 중에 소정의 데이터들로 프로그램되는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 제1군의 메모리 어레이 블락은
    마스크 롬 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 제2군의 메모리 어레이 블락은
    반도체 제조 공정 후에 소정의 데이터들로 프로그램되거나 소거되는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 제2군의 메모리 어레이 블락은
    EEPROM 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서, 상기 제2군의 메모리 어레이 블락은
    플래쉬 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  7. 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서,
    상기 메모리 셀들 중 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락;
    상기 메모리 셀들 중 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락; 및
    상기 제1 메모리 어레이 블락과 상기 제2 메모리 어레이 블락 사이에, 소정의 메모리 셀들이 배열되는 더미 메모리 어레이 블락을 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 제1군의 메모리 어레이 블락은
    반도체 제조 공정 중에 소정의 데이터들로 프로그램되는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 제1군의 메모리 어레이 블락은
    마스크 롬 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  10. 제7항에 있어서, 상기 제2군의 메모리 어레이 블락은
    반도체 제조 공정 후에 소정의 데이터들로 프로그램되거나 소거되는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 제2군의 메모리 어레이 블락은
    EEPROM 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 상기 제2군의 메모리 어레이 블락은
    플래쉬 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  13. 제7항 내지 제12항의 어느 하나의 항에 있어서, 상기 더미 메모리 어레이 블락은
    상기 제1군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  14. 제7항 내지 제12항의 어느 하나의 항에 있어서, 상기 더미 메모리 어레이 블락은
    상기 제2군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  15. 제7항 내지 제12항의 어느 하나의 항에 있어서, 상기 더미 메모리 어레이 블락은
    상기 제1군의 메모리 어레이 블락과 인접한 쪽에는 상기 제1군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되고, 상기 제2군의 메모리 어레이 블락과 인접한 쪽에는 상기 제2군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  16. 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서,
    (n+m)개의 워드 라인들;
    제1 어드레스들을 수신하여 디코딩하는 제1 어드레스 디코더;
    상기 디코딩된 제1 어드레스들에 응답하여 상기 (n+m)개의 워드 라인들 중 소정의 워드 라인을 선택하고 소정의 전압 레벨들로 구동하는 워드라인 드라이버;
    (n+m)/2개의 소스 라인들;
    제2 어드레스들을 수신하여 디코딩하는 제2 어드레스 디코더;
    상기 디코딩된 제2 어드레스들에 응답하여 상기 (n+m)/2개의 소스 라인들 중 소정의 소스 라인을 선택하고 소정의 전압 레벨로 구동하는 소스라인 드라이버;
    i개의 비트 라인들;
    상기 (n+m)개의 워드라인들 중 n개의 워드 라인들과 상기 i개의 비트 라인들의 교차점에 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락;
    상기 (n+m)개의 워드라인들 중 m개의 워드 라인들과 상기 i개의 비트 라인들의 교차점에 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락; 및
    상기 디코딩된 제1 어드레스들에 응답하여 상기 비트라인을 선택하여 상기 제1 및 제2군의 메모리 어레이 블락의 메모리 셀 데이터를 출력하는 비트라인 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서, 상기 제1군의 메모리 어레이 블락은
    반도체 제조 공정 중에 소정의 데이터들로 프로그램되는 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서, 상기 제1군의 메모리 어레이 블락은
    마스크 롬 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  19. 제16항에 있어서, 상기 제2군의 메모리 어레이 블락은
    반도체 제조 공정 후에 소정의 데이터들로 프로그램되거나 소거되는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서, 상기 제2군의 메모리 어레이 블락은
    EEPROM 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  21. 제19항에 있어서, 상기 제2군의 메모리 어레이 블락은
    플래쉬 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  22. 제16항 내지 제21항의 어느 하나의 항에 있어서, 상기 제1 및 제2군의 메모리 어레이 블락 내 메모리 셀들은
    NOR형으로 구성되는 것을 특징으로 하는 메모리 장치.
  23. 복수개의 메모리 셀들이 배열되는 메모리 장치에 있어서,
    (n+m)개의 워드 라인들;
    l개의 더미 워드 라인들;
    제1 어드레스들을 수신하여 디코딩하는 제1 어드레스 디코더;
    상기 디코딩된 제1 어드레스들에 응답하여 상기 (n+m)개의 워드 라인들 중 소정의 워드 라인을 선택하고 소정의 전압 레벨들로 구동하는 워드라인 드라이버;
    (n+m)/2개의 소스 라인들;
    l/2개의 더미 소스 라인들;
    제2 어드레스들을 수신하여 디코딩하는 제2 어드레스 디코더;
    상기 디코딩된 제2 어드레스들에 응답하여 상기 (n+m)/2개의 소스 라인들 중 소정의 소스 라인을 선택하고 소정의 전압 레벨로 구동하는 소스라인 드라이버;
    i개의 비트 라인들;
    상기 메모리 셀들 중 상기 n개의 워드 라인들과 상기 i개의 비트 라인들의 교차점에 프로그램된 메모리 셀들이 배열되는 제1군의 메모리 어레이 블락;
    상기 메모리 셀들 중 상기 m개의 워드 라인들과 상기 i개의 비트 라인들의 교차점에 프로그램 및 소거 가능한 메모리 셀들이 배열되는 제2군의 메모리 어레이 블락;
    상기 제1 메모리 어레이 블락과 상기 제2 메모리 어레이 블락 사이에, 상기 l개의 워드 라인들과 상기 i개의 비트 라인들의 교차점에 소정의 메모리 셀들이 배열되고, 상기 메모리 셀들은 상기 l/2개의 더미 소스 라인과 연결되는 더미 메모리어레이 블락;
    상기 디코딩된 제1 어드레스들에 응답하여 상기 비트라인을 선택하여 상기 제1 및 제2군의 메모리 어레이 블락의 메모리 셀 데이터를 출력하는 비트라인 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  24. 제23항에 있어서, 상기 l개의 더미 워드 라인들은
    상기 워드라인 드라이버에 의해 선택되지 않는 것을 특징으로 하는 메모리 장치.
  25. 제23항에 있어서, 상기 l/2개의 더미 소스 라인들은
    상기 소스 라인 디코더 및 드라이버에 의해 선택되지 않는 것을 특징으로 하는 메모리 장치.
  26. 제23항에 있어서, 상기 l개의 더미 워드 라인들과 상기 l/2개의 더미 소스 라인들은
    접지 전압으로 연결되거나 플로팅되는 것을 특징으로 하는 메모리 장치.
  27. 제23항에 있어서, 상기 제1군의 메모리 어레이 블락은
    반도체 제조 공정 중에 소정의 데이터들로 프로그램되는 것을 특징으로 하는 메모리 장치.
  28. 제27항에 있어서, 상기 제1군의 메모리 어레이 블락은
    마스크 롬 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  29. 제23항에 있어서, 상기 제2군의 메모리 어레이 블락은
    반도체 제조 공정 후에 소정의 데이터들로 프로그램되거나 소거되는 것을 특징으로 하는 메모리 장치.
  30. 제29항에 있어서, 상기 제2군의 메모리 어레이 블락은
    EEPROM 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  31. 제29항에 있어서, 상기 제2군의 메모리 어레이 블락은
    플래쉬 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  32. 제23항 내지 제31항의 어느 한 항에 있어서, 상기 더미 메모리 어레이 블락은
    상기 제1군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  33. 제23항 내지 제31항의 어느 하나의 항에 있어서, 상기 더미 메모리 어레이블락은
    상기 제2군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  34. 제23항 내지 제31항의 어느 하나의 항에 있어서, 상기 더미 메모리 어레이 블락은
    상기 제1군의 메모리 어레이 블락과 인접한 쪽에는 상기 제1군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되고, 상기 제2군의 메모리 어레이 블락과 인접한 쪽에는 상기 제2군의 메모리 어레이 블락을 구성하는 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 장치.
  35. 제23항 내지 제34항의 어느 하나의 항에 있어서, 상기 제1군 및 제2군의 메모리 어레이 블락과 더미 메모리 어레이 블락 내 메모리 셀들은
    NOR형으로 구성되는 것을 특징으로 하는 메모리 장치.
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