CN1577605B - 包括已编程及可编程可擦除存储单元的集成电路存储器件 - Google Patents

Abstract

一种集成电路存储器件包括编程存储单元和可编程和可擦除存储单元。该存储器件包括第一存储阵列块，其中布置了编程的存储单元，和第二存储阵列块，其中布置了可编程和可擦除存储单元。第一存储阵列块中的编程存储单元在半导体制造工艺期间以预定数据进行编程，并可以是掩模只读存储(ROM)单元。第二存储阵列块中的可编程和可擦除存储单元在半导体制造工艺之后以预定数据进行编程和擦除，并可以是电可擦除和可编程只读存储(EEPROM)单元或闪速存储单元。

Description

包括已编程及可编程可擦除存储单元的集成电路存储器件

技术领域

本发明涉及一种集成电路(半导体)存储器件，更具体地，涉及一种包括在半导体器件制造过程期间编程的存储单元的非易失性集成电路存储器件、和包括在半导体器件制造过程之后可编程和可擦除的存储单元的集成电路存储器件。

背景技术

通常，用于运行芯片上系统(SOC)的软件和/或其他软件可存储在只读存储器(ROMs)中，称为固件。在制造过程中，就是说，在半导体晶片的工艺步骤中，ROMs把对应于固件的程序代码存储在ROM单元中。例如，在包含在存储单元中的晶体管的沟道区中将掩模ROMs编程为“开”或“关”，其取决于是否依照程序代码执行注入工艺。因此，掩模ROMs通常只可存储一次数据。由于掩模ROMs没有写电路，其结构很简单。而且，由于掩模ROMs不能将特殊工艺用于单元结构，就制造成本而言掩模ROMs可以很低或最低。掩模ROMs的设计对本领域技术人员来说是公知的，在这里不需进一步描述。

可编程与可擦除存储器件也在发展。甚至在制成SOCs之后可将这些器件用于校正固件。典型的可编程与可擦除存储器件是电可擦除和可编程的只读存储器件(EEPROM)。EEPROM通常包括具有在源和漏之间的沟道区形成的控制栅和浮栅的晶体管。晶体管的阈值电压通过浮栅中电荷的量来控制。就是说，当将源和漏之间导通的晶体管的开启电压施加到控制栅时，通过浮栅中电荷的量级(level)来控制开启电压。通过在浮栅上捕获衬底中自沟道区穿过栅极氧化层的电子将晶体管编程为“开”或“关”。

当向控制栅与源和漏两者的末端施加操作电压之后，通过检测在源和漏之间流动的电流的量级来决定是否将EEPROM单元晶体管编程为“开”或“关”。当将适当量的电流施加于编程的晶体管的源和漏以及控制栅时，通过隧道机制将电荷自浮栅转移到漏极，由此EEPROMs可进行电擦除。具体的，将同时可擦除所有的存储单元或者特有的组的存储单元的EEPROMs称为闪速存储器。对于本领域技术人员来说EEPROMs和闪速存储器器件的设计是公知的，这里不再进一步描述。

现在将描述常规的生产SOCs的工艺。当进行SOCs的程序开发时，甚至在制成集成电路芯片之后，由于EEPROMs或闪速存储器可校正固件，因此可使用EEPROMs或闪速存储器。在生产SOCs时，开发的程序存储于ROMs中。而且，随着大量SOCs的开发，它们具有一些产品共享固件而其它产品使用不同的固件的多种情况。因此，可将ROM芯片和EEPROM芯片或者闪速存储器芯片使用于SOCs中，如此共享固件可存储于ROMs中，并且不同的固件存储于EEPROMs或闪速存储器中。

发明内容

本发明的实施例提供一种包括在集成电路存储器件的半导体制造过程中被编程的存储单元、和在集成电路存储器件的半导体制造过程之后可编程和可擦除的存储单元的集成电路存储器件。例如，一些实施例中可提供结合了ROM和EEPROM的芯片。一些实施例中，多条信号线，例如位线可延伸穿过ROM和EEPROM存储单元。

依照本发明的一些实施例，提供一种集成电路存储器件，其包括：包括编程存储单元的第一存储阵列块，包括可编程和可擦除的存储单元的第二存储阵列块。一些实施例中，多条公用信号线，例如位线，延伸穿过第一存储阵列块和第二存储阵列块。

一些实施例中，在半导体制造过程中，以预定数据编程的第一存储阵列块中的编程存储单元可包括掩模只读存储(ROM)单元。在半导体制造工艺之后，以预定数据编程和擦除的第二存储阵列块中的可编程和可擦除存储单元可包含电可擦除和可编程只读存储(EEPROM)单元或闪速存储器单元。

依照本发明的其它实施例，提供一种集成电路存储器件，其包括：包括编程存储单元的第一存储阵列块，包括可编程和可擦除的存储单元的第二存储阵列块。在第一存储阵列块与第二存储阵列块之间插入虚设存储阵列块。虚设存储阵列块包括无源存储单元。使用虚设存储块来至少部分的补偿第一和第二存储阵列块之间的高度差。

虚设存储阵列块中的无源存储单元可以是与第一存储阵列块中的编程存储单元相同类型的存储单元，或者是与第二存储阵列块中的可编程和可擦除存储单元相同类型的存储单元。邻近第一存储阵列块的无源存储单元可以是与第一存储阵列块中的编程存储单元相同类型的存储单元，邻近第二存储阵列块的无源存储单元可以是与第二存储阵列块中的可编程和可擦除存储单元相同类型的存储单元。

依照本发明的其它实施例，集成电路存储器件包括(n+m)条字线、设定为接收和解码第一地址的第一地址解码器、设定为在(n+m)条字线中选择预定字线并且响应于解码的第一地址在预定电压量级驱动预定字线的字线驱动器。还提供(n+m)/2条源极线、设定为接收和解码第二地址的第二地址解码器、以及设定为在(n+m)/2条源极线中选择预定源极线并且响应于解码的第二地址在预定电压量级驱动预定源极线的源极线驱动器。还提供i条位线。提供第一存储阵列块，其包括位于(n+m)条字线中的n条字线和i条位线之间的交叉点上的编程存储单元。还提供第二存储阵列块，其包括(n+m)条字线中的m条字线和i条位线之间的交叉点上的可编程和可擦除存储单元。将位线解码器设定为在i条位线中选择预定位线，以及响应于解码的第一地址输出第一和第二存储阵列块的存储单元数据。

依照本发明的其它实施例，集成电路存储器件包括(n+m)条字线和I条虚设字线。将第一地址解码器设定为接收和解码第一地址。将字线驱动器设定为在(n+m)条字线中选择预定的字线以及响应于解码的第一地址在预定电压量级驱动预定字线。还提供(n+m)/2条源极线和I/2条虚设源极线。将第二地址解码器设定为接收和解码第二地址。将源极线驱动器设定为在(n+m)/2条源极线中选择预定源极线并且响应于解码的第二地址在预定电压量级驱动预定源极线。还提供i条位线。提供第一存储阵列块，其包括位于(n+m)条字线中的n条字线和i条位线之间的交叉点上的编程存储单元。提供第二存储阵列块，其包括位于(n+m)条字线中的m条字线和i条位线之间的交叉点上的可编程和可擦除存储单元。在第一存储阵列块与第二存储阵列块之间插入的虚设存储阵列块，其包括位于I条虚设字线和i条位线之间的交叉点上的无源存储单元。还将无源存储单元连接到I/2条虚设源极线。最后，将位线解码器设定为选择i条位线中的预定位线，并且响应于解码的第一地址输出第一和第二存储阵列块的存储单元数据。

据此，在本发明的一些实施例中，由于在制造工艺期间可将校验的基本操作程序存储于第一存储阵列块中，以及在制造工艺之后可将校正的或增加的操作程序存储于第二存储阵列块中，可以减少用于存储程序的总时间，并且可以容易的校正或增加程序。在本发明的一些实施例中，由于虚设存储阵列块可以减小第一存储阵列块和第二存储阵列块之间的高度差，可以改进工艺合格率。由于可以将由多个SOCs共享的一些固件程序存储于第一存储阵列块中，以及可将单独应用于每个SOC的一些固件程序存储于第二存储阵列块中，本发明的一些实施例中的SOCs使用的存储器件可允许短的上市时间(time-to-market)和/或增强产品竞争力。

附图说明

图1是按照本发明的第一实施例的存储器件的电路图；和

图2是按照本发明的第二实施例的存储器件的电路图。

具体实施方式

下面将参照本发明实施例示出的附图更加全面的描述本发明。然而本发明可以多种不同形式来体现，并且不应作为对此阐述的实施例的限定。而且，提供这些实施例使公开内容更加全面和完整，并且将向本领域技术人员全面传达发明的范围。全篇中相同的数字指相同的构件。

应当理解，这里尽管将术语第一、第二等等用来描述各个实施例、构件、元件、区，层和/或部分，该实施例、构件、元件、区，层和/或部分不局限于这些术语。这些术语仅仅用来区别一个实施例、构件、元件、区，层或部分与另一个区、层或部分的不同。因此，不脱离本发明的教义，下面讨论的第一实施例、区、层或部分可以称为第二实施例、区、层或部分，以及第二实施例、区、层或部分可以称为第一实施例、区、层或部分。术语“直接”指没有居间的构件。最后，这里使用的术语“和/或”包括相关列出项的一个或多个任意的和所有的结合。

图1是依照本发明的第一实施例的集成电路存储器件的电路图。参照图1，集成电路(芯片)存储器件100包括第一和第二地址解码器102和104，字线驱动器106、源极线驱动器108、存储单元阵列块110、位线解码器116、写缓冲器118，和传感放大器120。第一地址解码器102接收和解码第一地址信号ADD1，并将解码的第一地址信号ADD1传送至字线驱动器106和位线解码器116。字线驱动器106响应于解码的第一地址信号P、Q、R与T选择多个字线，例如2048字线中预定的字线WL。依照存储器件100的操作模式，向选择的字线WL施加足够的电压。

存储单元阵列块110包括第一存储阵列块112和第二存储阵列块114。第一和第二存储阵列块112和114包括布置在位于字线WLs和位线BLs，例如，2048字线与2048位线之间的交叉点上的存储单元。图1中，第一存储阵列块112中的存储单元是或非型只读存储(ROM)单元，以及第二存储阵列块114中的存储单元是或非型闪速存储单元。在第一存储阵列块112中，将ROM单元布置在n条字线WL和2048位线BL的交叉点上。在第二存储阵列块114中，将闪速存储单元布置在位于(2048-n)字线和2048位线之间的交叉点上。本实施例示例性的示出了包括ROM单元的第一存储阵列块112和包括闪速存储单元的第二存储阵列块114。因此，第一存储阵列块112可用来在半导体制造过程中存储程序，第二存储阵列块114可用来在半导体制造过程之后存储程序。也可以理解为，在单个集成电路100中，可以使用其它类型的编程的与可编程和可擦除存储单元，以及三种或更多类型的单元。

第二地址解码器104解码第二地址信号ADD2，以及源极线驱动器108响应于解码的第二地址信号S、X、Y与Z、在多个源极线，例如1024源极线中选择预定源极线SL。将接地电压施加于选择的预定源极线SL。

位线解码器116响应于解码的第一地址信号P、Q、R与T、在多个位线，例如，1024位线中选择预定位线BL。将位线BL0、BL1、BL2...、BL1023通过位线解码器116选择性的连接至数据线DL<31:0>。位线提供了延伸穿过第一存储阵列块112和第二存储阵列块114的多个公用信号线的实施例。还可提供其它公用信号线，例如字线、源极线和/或数据线。

写缓冲器118接收数据输入信号DIN<31:0>，并且将收到的数据输入信号DIN<31:0>传送到数据线DL<31:0>。传感放大器120放大传送到数据线DL<31:0>的存储单元数据，并且将放大的存储单元数据作为数据输出信号DOUT<31:0>发送。

在上面构成的集成电路存储器件100中，第一存储阵列块112可存储已校验的程序，第二存储阵列块114可存储新的增加的程序或未校验的程序。一些实施例中，在晶片工艺步骤期间，在第一存储阵列块112中将用于基本操作的多数程序编程，在晶片工艺步骤完成之后，在第二存储阵列块114中将用于附加功能或变化操作的程序编程。因此，可以缩短在半导体制造工艺之后存储程序所消耗的时间，并且可增加和校正程序。

当芯片上系统(SOC)采用依照本发明的一些实施例的集成电路存储器件100时，可将由许多SOCs共享的一些固件程序存储于第一存储阵列块112，并将单独施加于每个SOC的一些固件程序存储于第二存储阵列块114。因此，由于短上市时间(time-to-market)，依照一些实施例的SOC可提供改进的产品竞争力。

图2是依照本发明的第二实施例的集成电路存储器件的电路图。参照图2，与图1的存储器件100相比，集成电路存储器件200还包括存储阵列块210中的虚设存储阵列块214。

虚设存储阵列块214被插入到第一存储阵列块212和第二存储阵列块216之间，可减小第一存储阵列块212和第二存储阵列块216之间的高度差。也就是，由于布置在第一存储阵列块212中的ROM单元可包括一层栅极，而布置在第二存储阵列块216中的电可擦除和可编程只读存储(EEPROM)单元或闪速存储单元可包括两层栅极，即浮栅和控制栅，因此在第一存储阵列块212和第二存储阵列块216之间呈现巨大的高度差。在栅极工艺步骤之后的接下来的工艺中，特别是在形成位线BL的金属淀积工艺中，该巨大的高度差可导致金属被切断。

因此，本发明的一些实施例中增加了虚设存储阵列块214，其可减小第一存储阵列块212和第二存储阵列块216之间的可能的巨大高度差。布置在虚设存储阵列块214中的虚设(无源)单元可以是与第一存储阵列块212中的ROM单元相同的类型、与第二存储阵列块216中的EEPROM单元或闪速存储单元相同的类型，或者是ROM单元、EEPROM单元和闪速存储单元的结合。一些实施例中，当使用结合单元时，邻近第一存储阵列块的无源存储单元包括与第一存储阵列块中的编程存储单元相同类型的存储单元，并且邻近第二存储阵列块的无源存储单元包括与第二存储阵列块中的存储单元相同类型的存储单元。

在虚设存储阵列块214中，将EEPROM单元或闪速存储单元布置在位于虚设字线DWL0与DWL1和位线BL0、BL1、BL2...、BL1023之间的交叉点上。由于虚设字线DWL0与DWL1不通过接收的第一地址信号ADD1进行解码，以及虚设源极线DSL不通过第二地址信号ADD2进行解码，因此不选择虚设单元，即它们是无源的。

一些实施例中，虚设字线DWL0与DWL1和虚设源极线DSL可以是浮置的，或者通过字线驱动器206和源极线驱动器208连接到接地电压VSS。

由于按照一些实施例的集成电路存储器件200可使用虚设存储阵列块214来减小第一存储阵列块212和第二存储阵列块216之间的高度差，因此可以改进工艺合格率。最后，可以理解尽管这里描述的存储单元是或非型存储单元，它也可以是与非型和/或其它类型。

在附图和说明中，已公开了发明的实施例，尽管使用了特有的术语，它们仅仅是一般性的和描述性的，不用于限定的目的，发明的范围在下面的权利要求书中阐明。

本申请要求2003年7月11日申请的韩国专利申请2003-47417的权益，如在此全部陈述的，在此全面引入其公开的内容。

Claims (12)

1.一种集成电路存储器件，包括：

包括编程存储单元的第一存储阵列块；

包括可编程和可擦除存储单元的第二存储阵列块；和

包括无源存储单元的插入到第一存储阵列块和第二存储阵列块之间的虚设存储阵列块，

其中在存储器件制造期间第一存储阵列块以预定数据编程，而在制造存储器件之后第二存储阵列块以预定数据编程或擦除，

其中邻近第一存储阵列块的无源存储单元包括与第一存储阵列块中的编程存储单元相同类型的存储单元，邻近第二存储阵列块的无源存储单元包括与第二存储阵列块中的存储单元相同类型的存储单元。

2.如权利要求1的存储器件，其中第一存储阵列块中的编程存储单元包括掩模只读存储单元。

3.如权利要求1的存储器件，其中第二存储阵列块中的可编程和可擦除存储单元包括电可擦除和可编程只读存储单元。

4.如权利要求1的存储器件，其中第二存储阵列块中的可编程和可擦除存储单元包括闪速存储单元。

5.一种集成电路存储器件，包括：

(n+m)条字线；

I条虚设字线；

设定为接收和解码第一地址的第一地址解码器；

设定为在(n+m)条字线中选择预定字线并且响应于解码的第一地址在预定电压量级驱动预定字线的字线驱动器；

(n+m)/2条源极线；

I/2条虚设源极线；

设定为接收和解码第二地址的第二地址解码器；

设定为在(n+m)/2条源极线中选择预定源极线并且响应于解码的第二地址在预定电压量级驱动预定源极线的源极线驱动器；

i条位线；

包括位于(n+m)条字线中的n条字线和i条位线之间的交叉点上的编程存储单元的第一存储阵列块；

包括位于(n+m)条字线中的m条字线和i条位线之间的交叉点上的可编程和可擦除存储单元的第二存储阵列块；

插入到第一存储阵列块和第二存储阵列块之间的虚设存储阵列块，其包括位于I条虚设字线和i条位线之间的交叉点上的无源存储单元，无源存储单元与I/2条虚设源极线连接；和

设定为在i条位线中选择预定位线，以及响应于解码的第一地址输出第一和第二存储阵列块的存储单元数据的位线解码器，

其中在存储器件制造期间第一存储阵列块以预定数据编程，而在制造存储器件之后第二存储阵列块以预定数据编程或擦除，

其中邻近第一存储阵列块的无源存储单元包括与第一存储阵列块中的编程存储单元相同类型的存储单元，以及邻近第二存储阵列块的无源存储单元包括与第二存储阵列块中的可编程和可擦除存储单元相同类型的存储单元。

6.如权利要求5的存储器件，其中I条虚设字线不被字线驱动器选择。

7.如权利要求5的存储器件，其中I/2条虚设源极线不被源极线驱动器选择。

8.如权利要求5的存储器件，其中I条虚设字线和I/2条虚设源极线是浮置的，或者与接地电压连接。

9.如权利要求5的存储器件，其中第一存储阵列块中的编程存储单元包括掩模只读存储单元。

10.如权利要求5的存储器件，其中第二存储阵列块中的可编程和可擦除存储单元包括电可擦除和可编程只读存储单元。

11.如权利要求5的存储器件，其中第二存储阵列块中的可编程和可擦除存储单元包括闪速存储单元。

12.如权利要求5的存储器件，其中第一和第二存储阵列块及虚设存储阵列块中的存储单元包括或非型存储单元。

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