JPH05190788A

JPH05190788A - 半導体記憶装置

Info

Publication number: JPH05190788A
Application number: JP4021772A
Authority: JP
Inventors: Riyouta Hamamoto; 両太浜本; Koji Shinoda; 孝司篠田; Hiroshi Kawamoto; 洋川本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-10
Filing date: 1992-01-10
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】比較的低価格のマスクＲＯＭを基本構成とし
しかもパッケージ封入後も書き換え可能なＲＯＭを実現
する。これにより、ユーザから見たＲＯＭの使い勝手を
改善し、ＲＯＭを含むシステムの開発期間を短縮する。【構成】マスクＲＯＭ（ＭＲＯＭ）を基本構成とする
ＲＯＭに、パッケージ封入後も外部からそのアドレスを
マスクＲＯＭと部分的に置き換えかつ書き換え可能なＥ
ＥＰＲＯＭを設けるとともに、このＥＥＰＲＯＭを用い
てマスクＲＯＭのハードウエアエラーを救済する。これ
により、パッケージ封入後に発見されるプログラム等の
ソフトウエアエラーを修正できるため、ユーザから見た
ＲＯＭの使い勝手を改善し、ＲＯＭを含むシステムの開
発期間を短縮できるとともに、ＲＯＭの製品歩留まりを
高めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、マスクＲＯＭ（ＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ：読み出し専用メモリ）を基本構成とするＲＯ
Ｍに利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】製造時においてメモリアレイを構成する
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）等の一部又はその
配線を選択的に形成することにより記憶データの実質的
な書き込みを行いかつ書き換え不能な比較的低価格のマ
スクＲＯＭがある。また、紫外線を照射することにより
記憶データの消去・書き換え可能なＥＰＲＯＭ（ＵＶ
ＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ）があり、さらに電気的に記憶データの消去・
書き換え可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂ
ｌｅＲＯＭ）がある。

【０００３】マスクＲＯＭについては、例えば、１９９
１年５月、株式会社日立製作所発行の『ヒタチＩＣ
メモリＮｏ．１（ＨｉｔａｃｈｉＩＣＭｅｍｏｒ
ｙＮｏ．１）』第７５９頁等に記載されている。

【０００４】

【発明が解決しようとする課題】メモリの微細化・大容
量化が進む中、本願発明者等は、この発明に先立って、
マスクＲＯＭに小容量のＥＰＲＯＭを追加しハードウエ
ア欠陥を救済することで製品歩留まりの向上を図った図
５のようなＲＯＭを考えた。

【０００５】図５のＲＯＭにおいて、追加されるＥＰＲ
ＯＭは、例えばウエハ状態でのプローブテストの結果を
もとに選択的に有効とされ、ワード線単位でマスクＲＯ
Ｍの欠陥部分と置き換えられる。ところが、このＲＯＭ
には、パッケージ封入後、紫外線を照射するための開口
部が設けられず、電気的にパッケージの外部からアクセ
スする手段も用意されない。このため、マスクＲＯＭの
ハードウエアエラーを救済してＲＯＭとしての製品歩留
まりを高めることはできるが、パッケージ封入後に発見
されたプログラム等のソフトウエアエラーを救済するこ
とは不可能とされる。このことは、ユーザから見たマス
クＲＯＭの使い勝手を悪くし、そのシステム開発期間を
不本意に長くする結果となる。

【０００６】この発明の目的は、比較的低価格のマスク
ＲＯＭを基本構成とししかもパッケージ封入後も書き換
え可能なＲＯＭを提供することにある。この発明の他の
目的は、ユーザから見たＲＯＭの使い勝手を改善し、Ｒ
ＯＭを含むシステムの開発期間を短縮することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、マスクＲＯＭを基本構成とす
るＲＯＭに、パッケージ封入後も外部からそのアドレス
をマスクＲＯＭと部分的に置き換えかつ書き換え可能な
ＥＰＲＯＭ又はＥＥＰＲＯＭを設けるとともに、これら
のＥＰＲＯＭ又はＥＥＰＲＯＭを、マスクＲＯＭの欠陥
救済に利用する。

【０００９】

【作用】上記手段によれば、パッケージ封入後に発見さ
れるプログラム等のソフトウエアエラーを修正できるた
め、ユーザから見たＲＯＭの使い勝手を改善し、ＲＯＭ
を含むシステムの開発期間を短縮できるとともに、マス
クＲＯＭのハードウエアエラーを救済し、ＲＯＭの製品
歩留まりを高めることができる。

【００１０】

【実施例】図１には、この発明が適用されたＲＯＭの一
実施例のブロック図が示されている。同図により、まず
この実施例のＲＯＭの構成と動作の概要ならびにその特
徴について説明する。なお、図１の各ブロックを構成す
る回路素子は、特に制限されないが、公知のＣＭＯＳ
（相補型ＭＯＳ）集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。

【００１１】図１において、この実施例のＲＯＭは、メ
モリアレイＡＲＹＭを中心とするマスクＲＯＭ（第１の
メモリ）と、メモリアレイＡＲＹＥを中心とするＥＥＰ
ＲＯＭ（第２のメモリ）とを備える。このうち、マスク
ＲＯＭを構成するメモリアレイＡＲＹＭは、同図の垂直
方向に平行して配置される複数のワード線と水平方向に
平行して配置される複数のビット線ならびにこれらのワ
ード線及びビット線の交点に格子状に配置される多数の
メモリセルとを含む。これらのメモリセルのそれぞれ
は、ＭＯＳＦＥＴからなり、例えばそのコンタクト等の
一部又はその対応する配線がフォトマスクの部分変更に
より選択的に形成されることで、所定の記憶データを保
持する。一方、ＥＥＰＲＯＭを構成するメモリアレイＡ
ＲＹＥは、特に制限されないが、同図の垂直方向に平行
して配置される４本のワード線と水平方向に平行して配
置される複数のビット線ならびにこれらのワード線及び
ビット線の交点に格子状に配置される複数のメモリセル
とを含む。これらのメモリセルは、例えばＭＮＯＳ（Ｍ
ｅｔａｌＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ）からなり、対応するワード線つまりは
そのゲートに所定の高電圧が選択的に印加されることに
よって選択的にデプレッション又はエンハンスドモード
とされることで、所定の記憶データを保持する。

【００１２】なお、ＥＥＰＲＯＭを構成するメモリアレ
イＡＲＹＥは、内部制御信号ＥＲＳがハイレベルとされ
ることですべてのメモリセルの記憶データを一斉に消去
する機能を備える。この内部制御信号ＥＲＡは、特に制
限されないが、チップ選択信号ＣＳＢとライトイネーブ
ル信号ＷＥＢならびに出力イネーブル信号ＯＥＢがとも
にロウレベルとされることで選択的にハイレベルとされ
る。

【００１３】メモリアレイＡＲＹＭを構成するワード線
は、マスクＲＯＭ用ワード線駆動回路ＷＤＭに結合さ
れ、択一的に選択状態とされる。ワード線駆動回路ＷＤ
Ｍは、メモリアレイＡＲＹＭの各ワード線に対応して設
けられる複数の単位ワード線駆動回路を含む。これらの
単位ワード線駆動回路には、マスクＲＯＭ用Ｘアドレス
デコーダＸＤＭから対応するワード線選択信号がそれぞ
れ供給される。ＸアドレスデコーダＸＤＭには、Ｘアド
レスバッファＸＢからｉ＋１ビットの内部アドレス信号
Ｘ０〜Ｘｉが供給され、ＸアドレスバッファＸＢには、
外部端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉが供給される。

【００１４】ＸアドレスバッファＸＢは、外部端子ＡＸ
０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜
ＡＸｉを図示されない内部制御信号に従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成し、Ｘアドレスデコー
ダＸＤＭに供給する。ＸアドレスデコーダＸＤＭは、図
示されない内部制御信号に従って選択的に動作状態とさ
れ、内部アドレス信号Ｘ０〜Ｘｉをデコードして、上記
ワード線選択信号を択一的に形成し、ワード線駆動回路
ＷＤＭに供給する。ワード線駆動回路ＷＤＭの各単位ワ
ード線駆動回路は、対応するワード線選択信号のハイレ
ベルを受けて、メモリアレイＡＲＹＭの対応するワード
線を択一的にハイレベルの選択状態とする。なお、Ｘア
ドレスバッファＸＢにより形成される内部アドレス信号
Ｘ０〜Ｘｉは、後述する予備アドレスメモリＡＲ及びア
ドレス比較回路ＡＣにも供給される。

【００１５】一方、メモリアレイＡＲＹＭを構成するビ
ット線は、マスクＲＯＭ用ＹスイッチＹＳＭに結合さ
れ、さらにこのＹスイッチＹＳＭを介して共通データ線
ＣＤＭ０〜ＣＤＭ７に選択的に接続される。Ｙスイッチ
ＹＳＭは、メモリアレイＡＲＹＭの各ビット線に対応し
て設けられる複数のスイッチＭＯＳＦＥＴを含む。これ
らのスイッチＭＯＳＦＥＴのゲートは８組ずつ共通結合
され、マスクＲＯＭ用ＹアドレスデコーダＹＤＭから対
応するビット線選択信号が供給される。Ｙアドレスデコ
ーダＹＤＭには、ＹアドレスバッファＹＢからｊ＋１ビ
ットの内部アドレス信号Ｙ０〜Ｙｊが供給され、Ｙアド
レスバッファＹＢには、外部端子ＡＹ０〜ＡＹｊを介し
てＹアドレス信号ＡＹ０〜ＡＹｊが供給される。

【００１６】ＹアドレスバッファＹＢは、外部端子ＡＹ
０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０〜
ＡＹｊを図示されない内部制御信号に従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｊを形成し、Ｙアドレスデコー
ダＹＤＭに供給する。ＹアドレスデコーダＹＤＭは、図
示されない内部制御信号に従って選択的に動作状態とさ
れ、内部アドレス信号Ｙ０〜Ｙｊをデコードして、上記
ビット線選択信号を択一的に形成し、ＹスイッチＹＳＭ
に供給する。ＹスイッチＹＳＭの各スイッチＭＯＳＦＥ
Ｔは、対応するビット線選択信号のハイレベルを受けて
８個ずつ同時にオン状態となり、メモリアレイＡＲＹＭ
の対応する８本のビット線と共通データ線ＣＤＭ０〜Ｃ
ＤＭ７とを選択的に接続状態とする。なお、Ｙアドレス
バッファＹＢにより形成される内部アドレス信号Ｙ０〜
Ｙｊは、後述するＥＥＰＲＯＭ用ＹアドレスデコーダＹ
ＤＥにも供給される。また、上位２ビットの内部アドレ
ス信号Ｙ０及びＹ１は、後述する予備アドレスメモリＡ
Ｒにも供給される。

【００１７】次に、メモリアレイＡＲＹＥを構成する４
本のワード線は、ＥＥＰＲＯＭ用ワード線駆動回路ＷＤ
Ｅに結合され、択一的に選択状態とされる。ワード線駆
動回路ＷＤＥは、メモリアレイＡＲＹＥの各ワード線に
対応して設けられる４個の単位ワード線駆動回路を含
む。これらの単位ワード線駆動回路には、アドレス比較
回路ＡＣから対応するワード線選択信号がそれぞれ供給
される。アドレス比較回路ＡＣは、メモリアレイＡＲＹ
Ｅの各ワード線に対応して設けられる４個の単位比較回
路を含む。これらの単位比較回路には、Ｘアドレスバッ
ファＸＢから内部アドレス信号Ｘ０〜Ｘｉが共通に供給
され、予備アドレスメモリＡＲからｉ＋１ビットからな
る予備ワード線アドレスがそれぞれ供給される。予備ア
ドレスメモリＡＲは、アドレス比較回路ＡＣの各単位比
較回路に対応して設けられる４個の単位予備アドレスメ
モリを含む。予備アドレスメモリＡＲには、タイミング
発生回路ＴＧから内部制御信号ＡＲＥが供給されるとと
もに、ＸアドレスバッファＸＢから内部アドレス信号Ｘ
０〜Ｘｉが供給され、ＹアドレスバッファＹＢから２ビ
ットの内部アドレス信号Ｙ０及びＹ１が供給される。な
お、内部制御信号ＡＲＥは、チップ選択信号ＣＳＢ及び
予備アドレスメモリイネーブル信号ＡＲＥＢがともにロ
ウレベルとされることで選択的にハイレベルとされる。

【００１８】予備アドレスメモリＡＲの各単位予備アド
レスメモリは、例えばヒューズからなるｉ＋１個の記憶
手段をそれぞれ含む。これらのヒューズは、内部制御信
号ＡＲＥがハイレベルとされるとき、対応する内部アド
レス信号Ｘ０〜Ｘｉに従って選択的に切断され、メモリ
アレイＡＲＹＥの対応するワード線に割り当てられたア
ドレスを記憶して、予備ワード線アドレスとしてアドレ
ス比較回路ＡＣの対応する単位比較回路に供給する。ア
ドレス比較回路ＡＣの各単位比較回路は、予備アドレス
メモリＡＲの各単位予備アドレスメモリから供給される
予備ワード線アドレスと内部アドレス信号Ｘ０〜Ｘｉを
ビットごとに比較照合し、これらのアドレスが全ビット
一致するとき、その出力信号すなわちワード線選択信号
を選択的にハイレベルとする。ワード線駆動回路ＷＤＥ
の各単位ワード線駆動回路は、対応するワード線選択信
号のハイレベルを受けて、メモリアレイＡＲＹＥの対応
するワード線を択一的にハイレベルの選択状態とする。

【００１９】なお、この実施例において、アドレス比較
回路ＡＣは、予備アドレスメモリＡＲから供給される予
備ワード線アドレスと内部アドレス信号Ｘ０〜Ｘｉとが
全ビット一致してワード線選択信号のいずれかがハイレ
ベルとされるとき、内部制御信号ＡＤＭを選択的にハイ
レベルとする。この内部制御信号ＡＤＭは、リードアン
プＲＡ及びメインアンプＭＡに供給されこれらのリード
アンプ及びメインアンプを相補的に動作状態するととも
に、タイミング発生回路ＴＧに供給され、マスクＲＯＭ
及びＥＥＰＲＯＭを相補的に動作状態とするために供さ
れる。

【００２０】一方、メモリアレイＡＲＹＥを構成するビ
ット線は、ＥＥＰＲＯＭ用ＹスイッチＹＳＥに結合さ
れ、さらにこのＹスイッチＹＳＥを介して共通データ線
ＣＤＥ０〜ＣＤＥ７に選択的に接続される。Ｙスイッチ
ＹＳＥは、メモリアレイＡＲＹＥの各ビット線に対応し
て設けられる複数のスイッチＭＯＳＦＥＴを含む。これ
らのスイッチＭＯＳＦＥＴのゲートは８組ずつ共通結合
され、ＥＥＰＲＯＭ用ＹアドレスデコーダＹＤＥから対
応するビット線選択信号が供給される。Ｙアドレスデコ
ーダＹＤＥには、前記ＹアドレスバッファＹＢからｊ＋
１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給される。

【００２１】ＹアドレスデコーダＹＤＥは、図示されな
い内部制御信号に従って選択的に動作状態とされ、内部
アドレス信号Ｙ０〜Ｙｊをデコードして、上記ビット線
選択信号を択一的に形成し、ＹスイッチＹＳＥに供給す
る。ＹスイッチＹＳＥの各スイッチＭＯＳＦＥＴは、対
応するビット線選択信号のハイレベルを受けて８個ずつ
同時にオン状態となり、メモリアレイＡＲＹＥの対応す
る８本のビット線と共通データ線ＣＤＥ０〜ＣＤＥ７と
を選択的に接続状態とする。

【００２２】マスクＲＯＭのメモリアレイＡＲＹＭを構
成するビット線が８組ずつ選択的に接続状態とされる共
通データ線ＣＤＭ０〜ＣＤＭ７は、リードアンプＲＡの
対応する単位リードアンプの入力端子に結合される。リ
ードアンプＲＡは、共通データ線ＣＤＭ０〜ＣＤＭ７に
対応して設けられる８個の単位リードアンプを含む。こ
れらの単位リードアンプの入力端子は、対応する共通デ
ータ線ＣＤＭ０〜ＣＤＭ７に結合され、その出力端子
は、データ入出力回路ＩＯの対応する単位回路に結合さ
れる。リードアンプＲＡの各単位リードアンプは、マス
クＲＯＭが読み出しモードで動作状態とされかつ内部制
御信号ＡＤＭがロウレベルとされるとき、選択的に動作
状態とされる。この動作状態において、リードアンプＲ
Ａの各単位リードアンプは、メモリアレイＡＲＹＭの選
択された８個のＭＯＳＦＥＴから共通データ線ＣＤＭ０
〜ＣＤＭ７を介して出力される読み出し信号を増幅し
て、データ入出力回路ＩＯの対応する単位回路に伝達す
る。

【００２３】一方、ＥＥＰＲＯＭのメモリアレイＡＲＹ
Ｅを構成するビット線が８本ずつ選択的に接続される共
通データ線ＣＤＥ０〜ＣＤＥ７は、メインアンプＭＡの
対応する単位リードアンプの入力端子に結合され、さら
に対応する単位ライトアンプの出力端子に結合される。
メインアンプＭＡは、共通データ線ＣＤＥ０〜ＣＤＥ７
に対応して設けられる８個の単位リードアンプ及び単位
ライトアンプを含む。このうち、各単位リードアンプの
入力端子は、対応する共通データ線ＣＤＥ０〜ＣＤＥ７
に結合され、その出力端子は、データ入出力回路ＩＯの
対応する単位回路に結合される。メインアンプＭＡの各
単位ライトアンプの入力端子は、データ入出力回路ＩＯ
の対応する単位回路に結合され、その出力端子は、対応
する共通データ線ＣＤＥ０〜ＣＤＥ７に結合される。メ
インアンプＭＡの各単位リードアンプ及び単位ライトア
ンプには、タイミング発生回路ＴＧから内部制御信号Ｗ
Ｅが共通に供給される。この内部制御信号ＷＥは、出力
イネーブル信号ＯＥＢがハイレベルとされかつチップイ
ネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢが
ともにロウレベルとされるとき選択的にハイレベルとさ
れる。

【００２４】メインアンプＭＡの各単位リードアンプ
は、ＥＥＰＲＯＭが読み出しモードで動作状態とされて
内部制御信号ＷＥがロウレベルとされかつ内部制御信号
ＡＤＭがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、各単位リードアンプ
は、メモリアレイＡＲＹＥの選択された８個のＭＯＳＦ
ＥＴから共通データ線ＣＤＥ０〜ＣＤＥ７を介して出力
される読み出し信号を増幅して、データ入出力回路ＩＯ
の対応する単位回路に伝達する。メインアンプＭＡの各
単位ライトアンプは、ＥＥＰＲＯＭが書き込みモードで
動作状態とされて内部制御信号ＷＥがハイレベルとされ
かつ内部制御信号ＡＤＭがハイレベルとされるとき、選
択的に動作状態とされる。この動作状態において、各単
位ライトアンプは、データ入出力回路ＩＯの対応する単
位回路から伝達される書き込みデータを所定の書き込み
信号とし、対応する共通データ線ＣＤＥ０〜ＣＤＥ７を
介してメモリアレイＡＲＹＥの選択された８個のメモリ
セルに書き込む。

【００２５】データ入出力回路ＩＯは、データ入出力端
子ＩＯ０〜ＩＯ７に対応して設けられる８個の単位回路
を備え、これらの単位回路のそれぞれは、データ入力バ
ッファ及びデータ出力バッファを含む。このうち、各デ
ータ入力バッファの入力端子は、対応するデータ入出力
端子ＩＯ０〜ＩＯ７に結合され、その出力端子は、メイ
ンアンプＭＡの対応する単位ライトアンプの入力端子に
結合される。また、各データ出力バッファの入力端子
は、リードアンプＲＡ及びメインアンプＭＡの対応する
単位リードアンプの出力端子にそれぞれ共通結合され、
その出力端子は、対応するデータ入出力端子ＩＯ０〜Ｉ
Ｏ７に結合される。

【００２６】データ入出力回路ＩＯの各データ入力バッ
ファは、ＥＥＰＲＯＭが書き込みモードで動作状態とさ
れるとき、データ入出力端子ＩＯ０〜ＩＯ７を介して供
給される書き込みデータを取り込み、保持するととも
に、メインアンプＭＡの対応する単位ライトアンプに伝
達する。データ入出力回路ＩＯの各データ出力バッファ
は、マスクＲＯＭ又はＥＥＰＲＯＭが読み出しモードで
選択状態とされるとき、メインアンプＭＡの対応する単
位リードアンプによって増幅された読み出し信号をさら
に増幅して、データ入出力端子ＩＯ０〜ＩＯ７から送出
する。

【００２７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップ選択信号ＣＳＢ，ライ
トイネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢ及
び予備アドレスメモリイネーブル信号ＡＲＥＢをもとに
上記各種の内部制御信号を選択的に形成し、ＲＯＭの各
部に供給する。

【００２８】図２には、図１のＲＯＭの構成概念図が示
されている。同図により、この実施例のＲＯＭに含まれ
るマスクＲＯＭ及びＥＥＰＲＯＭの用途ならびにその特
徴について説明する。

【００２９】図２において、この実施例のＲＯＭは、前
述のように、メモリセルとなるＭＯＳＦＥＴの一部又は
その配線が選択的に形成されることで所定の記憶データ
を保持する書き換え不能なマスクＲＯＭと、そのメモリ
セルがＭＮＯＳからなりそのゲートに所定の高電圧が印
加されることにより選択的にデプレッション又はエンハ
ンスドモードとされることで所定の記憶データを保持す
る消去・書き換え可能なＥＥＰＲＯＭとを含む。このう
ち、マスクＲＯＭは、その構成上ビットあたりの価格が
比較的安価なものとされしかも比較的大きな記憶容量を
有するが、ＥＥＰＲＯＭは、ビットあたりの価格が比較
的高くつくため、４ワード線分の記憶容量しか用意され
ない。

【００３０】この実施例において、マスクＲＯＭには、
ユーザがシステムに対応して作成した大量のデータ及び
プログラム等が格納される。一方、ＥＥＰＲＯＭは、そ
の一部が、ウエハ状態でのプローブテストにより検出さ
れたマスクＲＯＭの欠陥部分とワード線単位で置き換え
られ、いわゆるハードウエアエラー救済に供される。ま
た、その他の一部は、ＲＯＭのパッケージ封入後におい
て、そのアドレスがマスクＲＯＭとワード線単位で置き
換えられ、ユーザのプログラムミスや書き込みミス等の
ソフトウエアエラー修正に供される。

【００３１】ＥＥＰＲＯＭは、ハードウエアエラー救済
が行われるとき、ボンディングパッドを介してアクセス
され、ソフトウエアエラー修正が行われるとき、パッケ
ージの外部端子を介してアクセスされる。これらの結
果、この実施例では、マスクＲＯＭのハードウエア欠陥
部分をＥＥＰＲＯＭを用いて救済しその製品歩留まりを
高めることができるとともに、パッケージ封入後に発見
されるデータ及びプログラム等のソフトウエア欠陥部分
をＥＥＰＲＯＭを用いて修正することができる。その結
果、ユーザから見たＲＯＭの使い勝手を改善し、ＲＯＭ
を含むシステムの開発期間を短縮することができるもの
となる。

【００３２】以上の本実施例に示されるように、この発
明をマスクＲＯＭを基本として構成されるＲＯＭ等の半
導体記憶装置に適用することで、次のような作用効果が
得られる。すなわち、（１）マスクＲＯＭを基本構成とするＲＯＭに、パッケ
ージ封入後も外部からそのアドレスをマスクＲＯＭと部
分的に置き換えかつ書き換え可能なＥＥＰＲＯＭを設け
ることで、パッケージ封入後に発見されるプログラム等
のソフトウエアエラーを容易に修正できるという効果が
得られる。（２）上記（１）項により、ユーザから見たＲＯＭの使
い勝手を改善し、ＲＯＭを含むシステムの開発期間を短
縮できるという効果が得られる。（３）上記（１）項及び（２）項において、ＥＥＰＲＯ
Ｍを用いてマスクＲＯＭのハードウエアエラーを救済す
ることで、あわせてＲＯＭの製品歩留まりを高めること
ができるという効果が得られる。

【００３３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＥＥＰＲＯＭに設けられるワード線
の数は、任意に設定できる。また、マスクＲＯＭ及びＥ
ＥＰＲＯＭは、Ｙアドレスデコーダ等の共通部を共有す
ることができる。マスクＲＯＭは、そのメモリセルがＭ
ＯＳＦＥＴにより構成されることを必須条件としない、
ＥＥＰＲＯＭは、そのメモリセルがＭＮＯＳにより構成
されることを必須条件としない。マスクＲＯＭに追加し
て設けられるＥＥＰＲＯＭは、図３及び図４に示される
ような変形例を採ることができる。すなわち、図３で
は、ＥＥＰＲＯＭがＥＰＲＯＭに置き換えられ、前記Ｅ
ＥＰＲＯＭと同様にハードウエアエラーの救済ならびに
ソフトウエアエラーの修正に供される。このとき、ＲＯ
Ｍのパッケージには、封入後のＥＰＲＯＭに消去・書き
換え用の紫外線を照射するための開口部が必要となる。
一方、図４では、ハードウエアエラー救済に供される部
分がＥＰＲＯＭ（第３のメモリ）に置き換えられ、ソフ
トウエアエラー修正に供される部分はそのままＥＥＰＲ
ＯＭによって構成される。このとき、ＥＰＲＯＭ及びＥ
ＥＰＲＯＭは、共通のプロセスによって形成されること
が望ましい。図１のＥＥＰＲＯＭは、例えばフラッシュ
ＲＯＭやヒューズＲＯＭに置き換えることができる。ま
た、図２〜図４のマスクＲＯＭならびに追加されるＥＥ
ＰＲＯＭ及びＥＰＲＯＭの用途は、これらの実施例によ
る制約を受けない。さらに、ＲＯＭは、×８ビット以外
のビット構成を採りうるし、そのブロック構成や起動制
御信号等の組み合わせ及び名称は、種々の実施形態を採
りうる。

【００３４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマス
クＲＯＭを基本構成とするＲＯＭに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、ヒューズＲＯＭを基本構成とするＲＯＭやこのよう
なＲＯＭを含むＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬ
ｏｇｉｃＤｅｖｉｃｅ）等の論理集積回路装置にも適
用できる。この発明は、少なくとも書き換え不能なＲＯ
Ｍを基本構成とする半導体記憶装置ならびにこのような
半導体記憶装置を含む半導体装置に広く適用できる。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、マスクＲＯＭを基本構成と
するＲＯＭに、パッケージ封入後においても外部からそ
のアドレスをマスクＲＯＭと部分的に置き換えかつ書き
換え可能なＥＰＲＯＭ又はＥＥＰＲＯＭを設けるととも
に、これらのＥＰＲＯＭ又はＥＥＰＲＯＭを、マスクＲ
ＯＭの欠陥救済にも利用することで、パッケージ封入後
に発見されるプログラム等のソフトウエアエラーを修正
できる。その結果、ユーザから見たＲＯＭの使い勝手を
改善し、ＲＯＭを含むシステムの開発期間を短縮できる
とともに、マスクＲＯＭのハードウエアエラーを救済
し、ＲＯＭの製品歩留まりを高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたＲＯＭの第１の実施例を
示すブロック図である。

【図２】図１のＲＯＭの構成概念図である。

【図３】この発明が適用されたＲＯＭの第２の実施例を
示す構成概念図である。

【図４】この発明が適用されたＲＯＭの第３の実施例を
示す構成概念図である。

【図５】欠陥救済用のＥＰＲＯＭを備える従来のＲＯＭ
の構成概念図である。

【符号の説明】

ＲＯＭ・・・リードオンリーメモリ、ＭＲＯＭ・・・マ
スクＲＯＭ、ＥＥＰＲＯＭ・・・電気的に消去・書き換
え可能なＲＯＭ、ＥＰＲＯＭ・・・紫外線により消去・
書き換え可能なＲＯＭ。ＡＲＹＭ・・・マスクＲＯＭ用
メモリアレイ、ＡＲＹＥ・・・ＥＥＰＲＯＭ用メモリア
レイ、ＷＤＭ・・・マスクＲＯＭ用ワード線駆動回路、
ＷＤＥ・・・ＥＥＰＲＯＭ用ワード線駆動回路、ＸＤＭ
・・・マスクＲＯＭ用Ｘアドレスデコーダ、ＡＲ・・・
予備アドレスメモリ、ＡＣ・・・アドレス比較回路、Ｙ
ＳＭ・・・・マスクＲＯＭ用Ｙスイッチ、ＹＳＥ・・・
ＥＥＰＲＯＭ用Ｙスイッチ、ＹＤＭ・・・マスクＲＯＭ
用Ｙアドレスデコーダ、ＹＤＥ・・・ＥＥＰＲＯＭ用Ｙ
アドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、Ｙ
Ｂ・・・Ｙアドレスバッファ、ＲＡ・・・リードアン
プ、ＷＡ・・・ライトアンプ、ＩＯ・・・データ入出力
回路、ＴＧ・・・タイミング発生回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】書き換え不能な第１のメモリと、パッケ
ージ封入後も書き換え可能な第２のメモリとを具備する
ことを特徴とする半導体記憶装置。
【請求項２】上記第１のメモリは、マスクＲＯＭから
なり、上記第２のメモリは、ＥＰＲＯＭ又はＥＥＰＲＯ
Ｍからなるものであることを特徴とする請求項１の半導
体記憶装置。
【請求項３】上記第１のメモリは、データ及びプログ
ラムの格納に用いられるものであり、上記第２のメモリ
は、上記第１のメモリとワード線単位で置き換えられ上
記データ及びプログラムの修正に用いられるものである
ことを特徴とする請求項１又は請求項２の半導体記憶装
置。
【請求項４】上記第２のメモリは、さらに上記第１の
メモリの欠陥救済に用いられるものであることを特徴と
する請求項３の半導体記憶装置。
【請求項５】上記半導体記憶装置は、さらに上記第１
のメモリの欠陥救済に用いられる第３のメモリを具備す
るものであることを特徴とする請求項３の半導体記憶装
置。