DE102004033444B4

DE102004033444B4 - Integrierter Speicherschaltungsbaustein

Info

Publication number: DE102004033444B4
Application number: DE102004033444A
Authority: DE
Inventors: Byeon-Hoon Lee; Chil-Hee Chung
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-07-11
Filing date: 2004-07-08
Publication date: 2008-07-10
Anticipated expiration: 2024-07-09
Also published as: JP4610951B2; FR2857497A1; CN1577605B; KR20050007817A; CN1577605A; US20060250844A1; FR2857497B1; US7379332B2; JP2005032422A; DE102004033444A1; KR100555506B1; DE102004033444B8; US20050007822A1; US7102926B2

Abstract

Integrierter Speicherschaltungsbaustein mit
– einem ersten Speicherfeldblock (112, 212) mit programmierten Speicherzellen und
– einem zweiten Speicherfeldblock (114, 216) mit programmierbaren und löschbaren Speicherzellen,
gekennzeichnet durch
– einen Pseudospeicherfeldblock (214), der zwischen dem ersten Speicherfeldblock (212) und dem zweiten Speicherfeldblock (216) angeordnet ist und inaktive Speicherzellen umfasst.

Description

Die Erfindung betrifft einen integrierten Speicherschaltungsbaustein, insbesondere einen nichtflüchtigen integrierten Halbleiterspeicherbaustein.
Im Allgemeinen wird Software zum Betreiben eines Systems-auf-Chip (SOC) und/oder andere Software in Nur-Lese-Speichern (ROMs) gespeichert und als Firmware bezeichnet. Die ROMs speichern Programmcodes, die zu der Firmware gehören, in den ROM-Zellen beim Herstellungsprozess, d. h. in einem Halbleiterwaferfertigungsschritt. Beispielsweise werden Masken-ROMs leitend oder sperrend in einem Kanalbereich eines in der Speicherzelle enthaltenen Transistors programmiert, in Abhängigkeit davon, ob eine Implantation gemäß einem Programmiercode durchgeführt wird. Entsprechend können die Masken-ROMs im Allgemeinen Daten nur einmal speichern. Da Masken-ROMs keine Schreibschaltung haben, kann ihre Konfiguration einfach sein. Überdies können Masken-ROMs, da sie keinen speziellen Verarbeitungsschritt für die Zellstruktur benötigen, mit niedrigen oder sehr niedri gen Herstellungskosten gefertigt werden. Das Design von Masken-ROMs ist allgemein bekannt und braucht hier nicht weiter beschrieben werden.
Programmierbare und löschbare Speicherbausteine wurden ebenfalls entwickelt. Diese Bausteine können benutzt werden, um die Firmware zu korrigieren, sogar nach Fertigstellung der SOCs. Ein repräsentativer programmierbarer und löschbarer Speicherbaustein ist ein elektrisch löschbarer und programmierbarer Nur-Lese-Speicher (EEPROM). Ein EEPROM umfasst im Wesentlichen einen Transistor, der ein Steuergate und ein floatendes Gate aufweist, die in einer Kanalregion zwischen einem Sourcebereich und einem Drainbereich ausgebildet sind. Eine Schwellwertspannung des Transistors wird durch die Menge an Ladung im floatenden Gate gesteuert. Das bedeutet, dass wenn eine Durchschaltspannung des Transistors, die eine leitende Verbindung zwischen dem Sourcebereich und dem Drainbereich herstellt, an das Steuergate angelegt wird, die Durchschaltspannung von einem Ladungspegel im floatenden Gate gesteuert wird. Der Transistor ist durch Elektronen entweder leitend oder sperrend programmiert, die im floatenden Gate über eine Gateoxidschicht von der Kanalregion in einem Substrat eingefangen werden.
Ob der EEPROM-Zelltransistor leitend oder sperrend programmiert ist, wird durch Detektieren des Strombetrags bestimmt, der zwischen dem Sourcebereich und dem Drainbereich nach Anlegen einer Betriebsspannung an das Steuergate und an beide Enden des Sourcebereichs und des Drainbereichs fließt. Wird ein ausreichender Stromwert an den Sourcebereich und Drainbereich und das Steuergate des programmierten Transistors angelegt, dann werden Ladungen durch einen Tunneleffekt vom floatenden Gate zum Drainbereich übertragen, so dass die EEPROMs elektrisch gelöscht werden können. Insbesondere EEPROMs, bei denen alle Speicherzellen oder Speicherzellen einer be stimmten Gruppe gleichzeitig gelöscht werden können, werden als Flashspeicher bezeichnet. Das Design von EEPROMs und Flashspeicherbausteinen ist allgemein bekannt, so dass es hier nicht weiter beschrieben werden braucht.
Ein herkömmlicher Prozess zur Herstellung von SOCs wird nachfolgend beschrieben. Beim Entwickeln von Programmen für SOCs können EEPROMs oder Flashspeicher verwendet werden, da die EEPROMs oder Flashspeicher Firmware auch nach der Fertigstellung der integrierten Schaltungschips korrigieren können. Bei der Produktion von SOCs können die entwickelten Programme in ROMs gespeichert werden. Überdies gibt es viele Fälle, bei denen einige Produkte die gleiche Firmware und einige andere Produkte unterschiedliche Firmware benutzen, da eine Vielzahl von SOCs entwickelt wurden. Entsprechend können ROM-Chips und EEPROM-Chips oder Flashspeicherchips in SOCs benutzt werden, so dass die gemeinsam genutzte Firmware in ROMs gespeichert werden kann und die unterschiedliche Firmware in den EEPROMs oder Flashspeichern gespeichert werden kann.
In der Patentschrift US 4.964.078 ist ein integrierter Speicherschaltungsbaustein offenbart, der sowohl ein ROM-Speicherzellenfeld als auch ein Zellenfeld mit Speicherzellen vom Typ mit wahlfreiem Zugriff (RAM-Speicherzellen) beinhaltet, wobei des Weiteren auch ein EPROM-Speicherzellenfeld vorgesehen sein kann. Die verschiedenen Speicherzellenfelder sind nebeneinander als Teil einer monolithischen integrierten Schaltung angeordnet und teilen sich einen gemeinsamen Zeilendecoder. In ähnlicher Weise offenbart die Patentschrift US 4.811.303 integrierte Speicherschaltungsbausteine mit mehreren nebeneinander liegenden Speicherzellenfeldern unterschiedlichen Typs, z. B. vom Typ eines statischen Speichers mit wahlfreiem Zugriff (SRAM), vom Masken-ROM-Typ, vom PROM-Typ, vom EPROM-Typ und/oder vom E²PROM-Typ.
Es ist Aufgabe der Erfindung, einen integrierten Speicherschaltungsbaustein zur Verfügung zu stellen, der eine hohe Flexibilität hinsichtlich Programmier- und Löschbarkeit durch gleichzeitiges Bereitstellen von programmierten Speicherzellen einerseits und programmier- und löschbaren Speicherzellen andererseits in einer gemeinsamen integrierten Speicherschaltung aufweist und Kompensationsmaßnahmen bezüglich Höhenunterschieden zwischen den Strukturen der unterschiedlichen Speicherzellentypen beinhaltet.
Die Erfindung löst diese Aufgabe durch einen integrierten Speicherschaltungsbaustein mit den Merkmalen des Patentanspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Erfindungsgemäß umfasst der integrierte Speicherschaltungsbaustein Speicherzellen, die während des Herstellungsprozesses programmiert werden, und Speicherzellen, die nach Fertigstellung des integrierten Speicherschaltungsbausteins programmiert und gelöscht werden. So können z. B. ROM-Speicherzellen und EEPROM-Speicherzellen kombiniert sein, wobei sich eine Mehrzahl von Signalleitungen, wie z. B. Bitleitungen, über die ROM- und EEPROM-Speicherzellen erstrecken kann. Zudem sind Dummy- bzw. Pseudospeicherzellen vorhanden, die wenigstens teilweise Höhenunterschiede zwischen unterschiedlichen Speicherblöcken kompensieren.
Da erfindungsgemäß verifizierte Basisbetriebsprogramme in einem ersten Speicherfeldblock während des Herstellungsprozesses gespeichert werden können und korrigierte oder zusätzliche Betriebsprogramme in einem zweiten Speicherfeldblock nach dem Herstellungsprozess gespeichert werden können, kann bei der Erfindung die Gesamtzeit zum Speichern von Programmen reduziert werden, und Programme können einfach korrigiert oder hinzugefügt werden. Da ein Pseudospeicherfeldblock den Höhenunterschied zwischen dem ersten und zweiten Speicherfeldblock reduzieren kann, kann die Prozessausbeute erfindungsgemäß verbessert werden. Da einige Firmwareprogramme, die von einer Mehrzahl von SOCs benutzbar sind, im ersten Speicherfeldblock gespeichert werden können und einige Firmwareprogramme, die von jedem SOC individuell angewendet werden, im zweiten Speicherfeldblock gespeichert werden können, können SOCs mit erfindungsgemäßen Speicherbausteinen eine kürzere Produkteinführungszeit und/oder eine verbesserte Konkurrenzfähigkeit aufweisen.
Vorteilhafte Ausführungsformen der Erfindung und ein zu deren besserem Verständnis aufgenommenes herkömmliches Ausführungsbeispiel sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 ein Blockschaltbild eines nicht erfindungsgemäßen Speicherbausteins und
2 ein Blockschaltbild eines erfindungsgemäßen Speicherbausteins.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. Gleiche Bezugszeichen repräsentieren Elemente mit analoger Funktionsweise.
Obwohl Begriffe wie erste, zweite usw. benutzt werden, um unterschiedliche Ausführungsformen, Elemente, Komponenten, Regionen, Schichten und/oder Bereiche zu unterscheiden, wird die Erfindung dadurch nicht begrenzt. So kann eine erste Ausführungsform, ein erstes Element, eine erste Komponente, Region, Schicht und/oder ein erster Bereich auch als eine zweite Ausführungsform, ein zweites Element, eine zweite Komponente, Region, Schicht und/oder ein zweiter Bereich bezeichnet werden und umgekehrt, ohne die technische Lehre der vorliegenden Erfindung zu verlassen. Der Begriff „direkt" bedeutet, dass keine Zwischenelemente vorhanden sind.
1 zeigt ein Blockschaltbild eines nicht erfindungsgemäßen Ausführungsbeispiels eines integrierten Speicherbausteins 100. Wie aus 1 ersichtlich ist, umfasst der integrierte Speicherschaltungsbaustein 100 einen ersten und zweiten Adressendecoder 102 und 104, einen Wortleitungstreiber 106, einen Sourceleitungstreiber 108, einen Speicherzellenfeldblock 110, einen Bitleitungsdecoder 116, einen Schreibpuffer 118 und einen Abtastverstärker 120. Der erste Adressendecoder 102 empfängt und decodiert erste Adressensignale ADD1 und überträgt die decodierten ersten Adressensignale P, Q, R, T zum Wortleitungstreiber 106 und zum Bitleitungsdecoder 116. Der Wortleitungstreiber 106 wählt eine vorbestimmte Wortleitung WL aus der Mehrzahl von Wortleitungen, beispielsweise aus 2048 Wortleitungen, in Reaktion auf die decodierten ersten Adressensignale P, Q, R und T aus. Eine angemessene Spannung wird an die ausgewählte Wortleitung WL gemäß einer Betriebsart des Speicherbausteins 100 angelegt.
Der Speicherzellenfeldblock 110 umfasst einen ersten Speicherfeldblock 112 und einen zweiten Speicherfeldblock 114. Der erste und der zweite Speicherfeldblock 112 und 114 umfassen Speicherzellen, die an Kreuzungspunkten zwischen Wortleitungen WLs und Bitleitungen BLs angeordnet sind, mit s = 0, 1, 2 ..., beispielsweise an 2048 Wortleitungen und 2048 Bitleitungen. In 1 sind die Speicherzellen im ersten Speicherfeldblock 112 Nur-Lese-Speicherzellen (ROM) vom NOR-Typ und die Speicherzellen im zweiten Speicherfeldblock 114 sind Flashspeicherzellen vom NOR-Typ. Im ersten Speicherfeldblock 112 sind die ROM-Zellen an Kreuzungspunkten von n Wortleitungen WL und den 2048 Bitleitungen BL angeordnet. Im zweiten Speicherfeldblock 114 sind die Flashspeicherzellen an Kreuzungspunkten von (2048-n) Wortleitungen WL und den 2048 Bitleitungen BL angeordnet. Das vorliegende Ausführungsbeispiel zeigt beispielhaft, dass der erste Speicherfeldblock 112 die ROM-Zellen und der zweite Speicherfeldblock 114 die Flashspeicherzellen umfasst. Entsprechend kann der erste Speicherfeldblock 112 zum Speichern von Programmen während des Herstellungsprozesses verwendet werden und der zweite Speicherfeldblock 114 kann zum Speichern von Programmen nach der Fertigstellung des Halbleiterspeicherbausteins benutzt werden. Es versteht sich, dass auch andere Arten von programmierten und programmierbaren und löschbaren Speicherzellen benutzt werden können und drei oder mehr Zelltypen in einer einzigen integrierten Schaltung benutzt werden können.
Der zweite Adressendecoder 104 decodiert zweite Adressensignale ADD2 und der Sourceleitungstreiber 108 wählt eine vorbestimmte Sourceleitung aus der Mehrzahl von Sourceleitungen, beispielsweise aus 1024 Sourceleitungen, in Reaktion auf die decodierten zweiten Adressensignale S, X, Y und Z aus. Eine Massespannung wird an die ausgewählte vorbestimmte Sourceleitung SL angelegt.
Der Bitleitungsdecoder 116 wählt eine vorbestimmte Bitleitung BL aus der Mehrzahl von Bitleitungen, beispielsweise aus 1024 Bitleitungen, in Reaktion auf die decodierten ersten Adressensignale P, Q, R und T aus. Die Bitleitungen BL0, BL1, BL2, ..., BL1023 werden selektiv über den Bitleitungsdecoder 116 mit einer Datenleitung DL<31:0> verbunden. Die Bitleitungen stellen eine Mehrzahl von gemeinsamen Signalleitungen dar, die sich über den ersten Speicherfeldblock 112 und den zweiten Speicherfeldblock 114 erstrecken. Andere gemeinsame Signalleitungen, wie Wortleitungen, Sourceleitungen und/oder Datenleitungen, können ebenfalls vorgesehen sein.
Der Schreibpuffer 118 empfängt ein Dateneingabesignal DIN<31:0> und überträgt das empfangene Dateneingabesignal DIN<31:0> zu den Datenleitungen DL<31:0>. Der Abtastverstärker 120 verstärkt die zu den Datenleitungen DL<31:0> übertragenen Speicherzellendaten und sendet die verstärkten Speicherzellendaten als Ausgabesignal DOUT<31:0>.
Im oben beschriebenen integrierten Speicherschaltungsbaustein 100 können im ersten Speicherfeldblock 112 bereits verifizierte Programme und im zweiten Speicherfeldblock 114 neu hinzugefügte Programme oder nicht verifizierte Programme gespeichert werden. In entsprechenden Ausführungsformen werden die meisten Programme für Basisfunktionen während des Waferverarbeitungsprozesses im ersten Speicherfeldblock 112 programmiert und Programme für Zusatzfunktionen oder veränderte Funktionen werden im zweiten Speicherfeldblock 114 nach Fertigstellung des Waferverarbeitungsprozesses programmiert. Entsprechend kann der Zeitbedarf zum Speichern von Programmen nach dem Halbleiterherstellungsprozess reduziert und Programme können hinzugefügt oder korrigiert werden.
Ein erfindungsgemäßer integrierter Speicherschaltungsbaustein kann gemäß einiger Ausführungsformen in einem SOC angeordnet sein, wo bei einige Firmwareprogramme, die von mehreren SOCs benutzt werden, im ersten Speicherfeldblock 112 gespeichert sind und einige Firmwareprogramme, die individuell in jedem SOC angelegt werden, im zweiten Speicherfeldblock 114 gespeichert sind. Deshalb kann ein SOC erfindungsgemäß eine kürzere Produkteinführungszeit und/oder eine verbesserte Konkurrenzfähigkeit ermöglichen.
2 zeigt ein Blockschaltbild eines erfindungsgemäßen integrierten Speicherbausteins 200. Wie aus 2 ersichtlich ist, umfasst der integrierte Speicherschaltungsbaustein 200 verglichen mit dem Speicherbaustein 100 aus 1 zusätzlich einen Dummy- bzw. Pseudospeicherfeldblock 214 in einem Speicherfeld 210.
Der Pseudospeicherfeldblock 214 ist zwischen einem ersten Speicherfeldblock 212 und einem zweiten Speicherfeldblock 216 angeordnet und kann die Höhendifferenz zwischen dem ersten Speicherfeldblock 212 und dem zweiten Speicherfeldblock 216 reduzieren. Genauer gesagt umfassen ROM-Zellen, die im ersten Speicherfeldblock 212 angeordnet sind, eine einzelne Schicht mit Gates, während elektrisch löschbare und programmierbare Nur-Lese-Speicherzellen (EEPROM) oder Flashspeicherzellen, die im zweiten Speicherfeldblock 216 angeordnet sind, zwei Schichten mit Gates umfassen, d. h. ein floatendes Gate und ein Steuergate, wodurch sich ein großer Höhenunterschied zwischen dem ersten Speicherfeldblock 212 und dem zweiten Speicherfeldblock 216 ergibt. Der große Höhenunterschied kann dazu führen, dass Metall in einem dem Gateherstellschritt nachfolgenden Prozess abgeschnitten wird, insbesondere in einem Metalldepositionsprozess zur Bildung von Bitleitungen.
Durch das Hinzufügen des Pseudospeicherfeldblocks 214 kann diese große Höhendifferenz zwischen dem ersten Speicherfeldblock 212 und dem zweiten Speicherfeldblock 214 reduziert werden. Dummy- bzw.
Pseudozellen, d. h. inaktive Zellen, die im Pseudospeicherfeldblock 214 angeordnet sind, können ROM-Zellen von der gleichen Art wie diejenigen im ersten Speicherfeldblock 212 und/oder EEPROM-Zellen und/oder Flashspeicherzellen von der gleichen Art wie diejenigen im zweiten Speicherfeldblock 212 sein. In einigen Ausführungsbeispielen, in denen solche Zellenkombinationen verwendet werden, können die inaktiven Speicherzellen, die neben dem ersten Speicherfeldblock angeordnet sind, von der gleichen Art sein wie die programmierten Speicherzellen im ersten Speicherfeldblock und die inaktiven Speicherzellen, die neben dem zweiten Speicherfeldblock angeordnet sind, können von der gleichen Art sein wie die Speicherzellen im zweiten Speicherfeldblock.
Im Pseudospeicherfeldblock 214 sind die EEPROM-Zellen oder Flashzellen an Kreuzungspunkten zwischen Pseudowortleitungen DWL0 und DWL1 und Bitleitungen BL0, BL1, BL2, ..., BL1023 angeordnet. Da die Pseudowortleitungen DWL0 und DWL1 nicht durch empfangene erste Adressensignale ADD1 decodiert werden und Pseudosourceleitungen DSL nicht durch zweite Adressensignale ADD2 decodiert werden, werden die Pseudozellen nicht ausgewählt, d. h. sie sind inaktiv.
In einigen Ausführungsformen können die Pseudowortleitungen DWL0 und DWL1 und die Pseudosourceleitungen DSL in einem floatenden Zustand gehalten oder mit einer Massespannung VSS durch einen Wortleitungstreiber 206 und einen Sourceleitungstreiber 208 verbunden werden.
Da entsprechende erfindungsgemäße integrierte Speicherschaltungsbausteine den Pseudospeicherfeldblock 214 benutzen, um die Höhendifferenz zwischen dem ersten Speicherfeldblock 212 und dem zweiten Speicherfeldblock 216 zu reduzieren, wird die Prozessausbeute verbessert. Es versteht sich, dass statt der beschriebenen Speicherzellen vom NOR-Typ auch Speicherzellen vom NAND-Typ oder andere Arten verwendet werden können.

Claims

Integrierter Speicherschaltungsbaustein mit – einem ersten Speicherfeldblock (112, 212) mit programmierten Speicherzellen und – einem zweiten Speicherfeldblock (114, 216) mit programmierbaren und löschbaren Speicherzellen, gekennzeichnet durch – einen Pseudospeicherfeldblock (214), der zwischen dem ersten Speicherfeldblock (212) und dem zweiten Speicherfeldblock (216) angeordnet ist und inaktive Speicherzellen umfasst.
Speicherschaltungsbaustein nach Anspruch 1, gekennzeichnet durch eine Mehrzahl von gemeinsamen Signalleitungen (BL1 bis BL1023), die sich über den ersten Speicherfeldblock (112, 212) und den zweiten Speicherfeldblock (114, 216) erstrecken.
Speicherschaltungsbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste Speicherfeldblock (112, 212) während der Herstellung des Speicherbausteins (100, 200) mit vorgegebenen Daten programmiert wird.
Speicherschaltungsbaustein nach Anspruch 3, dadurch gekennzeichnet, dass die programmierten Speicherzellen im ersten Speicherfeldblock (112, 212) maskierte Nur-Lese-Speicherzellen sind.
Speicherschaltungsbaustein nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der zweite Speicherfeldblock (114, 216) nach der Herstellung des Speicherbausteins (100, 200) mit vorgegebenen Daten programmiert oder gelöscht wird.
Speicherschaltungsbaustein nach Anspruch 5, dadurch gekennzeichnet, dass die programmierbaren und löschbaren Speicherzellen im zweiten Speicherfeldblock (114, 216) elektrisch löschbare und programmierbare Nur-Lese-Speicherzellen umfassen.
Speicherschaltungsbaustein nach Anspruch 5, dadurch gekennzeichnet, dass die programmierbaren und löschbaren Speicherzellen im zweiten Speicherfeldblock (114, 216) Flashspeicherzellen umfassen.
Speicherschaltungsbaustein nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Speicherzellen im ersten Speicherfeldblock (112, 212) und/oder im zweiten Speicherfeldblock (212, 216) und/oder im Pseudospeicherfeldblock (214) Speicherzellen vom NOR-Typ umfassen.
Speicherschaltungsbaustein nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass wenigstens ein Teil der inaktiven Speicherzellen im Pseudospeicherfeldblock (214) von der gleichen Art wie die programmierten Speicherzellen im ersten Speicherfeldblock (112, 212) ist.
Speicherschaltungsbaustein nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass wenigstens ein Teil der inaktiven Speicherzellen im Pseudospeicherfeldblock (214) von der gleichen Art wie die programmierbaren und löschbaren Speicherzellen im zweiten Speicherfeldblock (114, 216) ist.
Speicherschaltungsbaustein nach Anspruch 10, dadurch gekennzeichnet, dass die inaktiven Speicherzellen, die zum ersten Speicherfeldblock (112, 212) benachbart sind, von gleicher Art wie die programmierten Speicherzellen im ersten Speicherfeldblock (112, 212) sind und die inaktiven Speicherzellen, die zum zweiten Speicherfeldblock (114, 216) benachbart sind, von gleicher Art wie die Speicherzellen im zweiten Speicherfeldblock (114, 216) sind.
Speicherschaltungsbaustein nach einem der Ansprüche 1 bis 11, gekennzeichnet durch – eine Anzahl n + m von Wortleitungen (WL0 bis WL2047), – einen ersten Adressendecoder (102), der ausgeführt ist, erste Adressen (ADD1) zu empfangen und zu decodieren, – einen Wortleitungstreiber (106), der ausgeführt ist, um vorbestimmte Wortleitungen unter den n + m Wortleitungen auszuwählen und die vorbestimmten Wortleitungen in Reaktion auf die decodierten ersten Adressen (ADD1) auf einen vorbestimmten Spannungspegel zu treiben, – eine Anzahl (n + m)/2 von Sourceleitungen (SL0 bis SL1023), – einen zweiten Adressendecoder (104), der ausgeführt ist, zweite Adressen (ADD2) zu empfangen und zu decodieren, – einen Sourceleitungstreiber (108), der ausgeführt ist, um vorbestimmte Sourceleitungen unter den (n + m)/2 Sourceleitungen auszuwählen und die vorbestimmten Sourceleitungen in Reaktion auf die decodierten zweiten Adressen (ADD2) auf einen vorbestimmten Spannungspegel zu treiben, – eine Anzahl i von Bitleitungen (BL0 bis BL1023) und – einen Bitleitungsdecoder (116), der ausgeführt ist, eine vorbestimmte Bitleitung der i Bitleitungen auszuwählen und Speicherzellendaten des ersten und zweiten Speicherfeldblocks (112, 114, 212, 216) in Reaktion auf die decodierten ersten Adressen (ADD1) auszugeben, – wobei die programmierten Speicherzellen des ersten Speicherfeldblocks (112, 212) an Kreuzungspunkten zwischen n Wortleitungen (WL0 bis WLn-1) der n + m Wortleitungen und den i Bitleitungen angeordnet sind.
Integrierter Speicherschaltungsbaustein nach Anspruch 12, gekennzeichnet durch – eine Anzahl I von Pseudowortleitungen (DWL0 bis DWL1) und – eine Anzahl I/2 von Pseudosourceleitungen (DSL), – wobei die inaktiven Speicherzellen des Pseudospeicherfeldblocks (214) an Kreuzungspunkten zwischen den I Pseudowortleitungen und den i Bitleitungen mit den I/2 Pseudosourceleitungen verbunden sind.
Speicherschaltungsbaustein nach Anspruch 13, dadurch gekennzeichnet, dass die I Pseudowortleitungen nicht vom Wortleitungstreiber (206) ausgewählt werden.
Speicherschaltungsbaustein nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die I/2 Pseudosourceleitungen nicht vom Sourceleitungstreiber (208) ausgewählt werden.
Speicherschaltungsbaustein nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass die 1 Pseudowortleitungen und die I/2 Pseudosourceleitungen floatend gehalten oder mit einer Massespannung verbunden sind.