KR100311175B1 - 반도체메모리 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 메모리 매트의 각 비트 라인에 더미 셀을 삽입하여 비트 라인 쌍을 일정 레벨로 프리차지 시키고, 비트 라인의 프리차지 관련 구성요소를 외부 클럭에 동기시켜서 프리차지 시키는데 그 목적이 있다.
이와 같은 목적의 본 발명은 메모리 셀 어레이와 센스앰프, 비트 라인 프리차지 수단, 테스트 제어수단을 포함하여 이루어진다. 메모리 셀 어레이는 더미 신호에 의해 제어되어 비트 라인 또는 비트바 라인에 전원전압을 공급하는 더미 셀을 포함하여 이루어진다. 센스앰프는 센스앰프 인에이블 신호에 의해 제어되어 비트 라인과 비트바 라인 사이의 전압차를 증폭한다. 비트 라인 프리차지 수단은 비트 라인 균등화 신호에 의해 제어되어 비트 라인과 비트바 라인 사이의 전압차를 일정 레벨로 균등화한다. 테스트 제어수단은 테스트 모드일 때 클럭의 주기에 따라 비트라인을 프리차지 시킨다.

Description

반도체 메모리
본 발명은 반도체 메모리에 관한 것이다. 반도체 메모리의 테스트는 메모리 테스터라는 측정 시스템을 이용하여 DC, AC 및 기능 테스트(function test) 의 3가지 특성을 측정한다. DC 테스트는 각 핀마다에 전압을 인가하고 전류를 측정하거나 전류를 인가하고 전압을 측정하여 칩 내부에 전원 배선의 안정성, 소모 전류 및 누설 전류 등을 측정한다. DC 특성의 평가 시간은 다른 측정에 소요되는 시간보다 짧아서 초기에 측정함으로써 전체 테스트 시간을 단축시킨다.
AC 테스트는 입력 단자에 펄스 신호를 주었을 때 출력 신호의 상승 시간과 하강 시간 및 로직 HIGH의 레벨(VOH)과 로직 LOW의 레벨(VOL), 입력시 LOW로 인식하는 레벨(VIL)과 HIGH로 인식하는 레벨(VIH), 입출력 전달 지연시간, 액세스 시간 등의 동적 특성을 측정 평가한다. 이때 테스트 패턴 발생기에서 생성된 각종 테스트 패턴을 이용해서 기능 테스트도 동시에 수행하게 된다.
기능 테스트는 AC 테스트의 일종으로, 메모리의 실제 동작 상황에 맞추어 데이터의 리드/라이트 기능을 조사하는 것이다. 이것은 테스트 패턴 발생기로부터 메모리에 입력 패턴을 주고 메모리 출력과 테스트 패턴 발생기의 예상 패턴을 비교 회로를 통해 비교한다. 또한 메모리에 인가되는 전압을 바꾸어 가면서 메모리가 정상적으로 동작하는 영역을 확인하고 또한 라이트 시의 전압과 리드 시의 전압을 서로 다르게 하는 전압 변동 테스트도 진행한다. 전원전압, 입력 레벨, 클럭 신호의 타이밍 설정치 등의 각종 조건을 바꾸어 가면서 각종 테스트 패턴에 따른 평가를 실시한다.
특히, 기능 테스트의 디스터브 테스트(disturb test)는 소프트 에러를 검출하는 테스트 패턴을 이용하는 것으로 정상적으로 동작하는 셀들에 대하여 동일 어드레스를 반복적으로 리드함에 따라 주변의 셀 정보가 바뀌는지를 검사한다. 또한 제품 출하 직전에 실시하는 최종 테스트에서는 액세스 타임을 정확히 측정하여 고속 제품과 저속 제품을 분류하는데 이용된다.
도 1은 종래의 반도체 메모리의 셀 어레이 구성을 나타낸 회로도이다. 도 1에 나타낸 바와 같이 종래의 메모리 셀 어레이는 비트 라인(BL)과 비트바 라인(/BL)이 하나의 쌍을 이루고, 이 비트 라인 쌍이 전압차는 센스앰프(110)에 의해 증폭된다. 또 비트 라인 쌍에는 비트 라인 프리차지 회로가 연결되는데, 도 1에서는 엔모스 트랜지스터(112)(114)(116)가 하나의 비트 라인 프리차지 회로를 형성하고, 또 다른 엔모스 트랜지스터(128)(130)(132)가 역시 하나의 비트 라인 프리차지 회로를 형성한다. 도면에는 도시되지 않았으나 실제로 비트 라인 양단이 더 확장되어 메모리 셀이 연결된다. 메모리 셀이 연결되는 비트 라인(또는 비트바 라인) 부분과 센스앰프(110)(126)가 연결되는 비트 라인(또는 비트바 라인) 부분은 엔모스 트랜지스터(102∼108)(128∼124)에 의해 격리된다. 이때 비트 라인 격리신호(SHR)(SHL)가 사용된다.
센스앰프(110)(126)는 센스앰프 제어신호(SAP)(SAN)에 의해 제어된다. 센스앰프(110)(126)에서 센스앰프 제어신호(SAP)(SAN)가 입력되는 양단은 비트 라인과 마찬가지로 프리차지되어 있다가 센스앰프 제어신호 SAP와 SAN이 각각 하이레벨과 로우레벨로 되면 비로소 활성화되어 비트 라인 전압차를 증폭하게 된다. 도 1에서 엔모스 트랜지스터(138)(140)(142)가 하나의 센스앰프 프리차지 회로를 형성한다.
도 2는 도 1에 나타낸 셀 어레이를 구동하기 위한 제어블록과 그 동작 특성을 나타낸 도면으로서 (a)는 블록도이고, (b)는 타이밍 다이어그램이다. 도 2(a)에서 로우 디코더(202)는 로우 어드레스(AX)를 디코딩하여 워드라인 제어부(204)와 센스앰프 제어부(206), 매트 선택부(208)로 출력한다. 워드라인 제어부(204)는 해당 로우 어드레스(AX)로 지정된 워드라인(WL)을 활성화시킨다. 센스앰프 제어부(206)는 해당 로우 어드레스(AX)로 지정된 매트의 센스앰프를 활성화시킨다. 매트 선택부(208)는 해당 로우 어드레스(AX)의 매트를 활성화시킨다.
도 2(b)에서, 액티브 커맨드(ACT)가 발생하여 워드라인(WL)이 활성화되면 이와 함께 비트 라인(BL)의 전압차도 증폭된다. 비트 라인(BL)의 전압차의 증폭이 충분히 이루어지면 프리차지 커맨드(PRE)가 발생하여 워드라인이 초기화되고, 비트 라인 역시 프리차지 전압 레벨로 복귀한다. 즉, 최소 리드 사이클 시간(tRC_MIN)이 다섯 클럭(약 90㎱)임을 알 수 있다. 도 2(b)에서 tDS로 표시된 구간이 다른 셀에 디스터브 스트레스(disturb stress)를 가하는 시간이다. 즉 한 주기의 리드 사이클 동안에 1개의 매트에만 테스트를 위한 스트레스를 가할수 있으며, 이는 곧 전체 메모리 셀 어레이를 테스트하기 위하여 매우 긴 테스트 시간이 요구되는 것을 의미한다.
따라서 본 발명은 메모리 매트의 각 비트 라인 더미 셀을 삽입하여 비트 라인 쌍을 일정 레벨로 프리차지 시키고, 비트 라인 프리차지 관련 구성요소를 외부 클럭에 동기시켜서 프리차지 시키는데 그 목적이 있다.
이와 같은 목적의 본 발명은 메모리 셀 어레이와 센스앰프, 비트 라인 프리차지 수단, 테스트 제어수단을 포함하여 이루어진다. 메모리 셀 어레이는 더미 신호에 의해 제어되어 비트 라인 또는 비트바 라인에 전원전압을 공급하는 더미 셀을 포함하여 이루어진다. 센스앰프는 센스앰프 인에이블 신호에 의해 제어되어 비트 라인과 비트바 라인 사이의 전압차를 증폭한다. 비트 라인 프리차지 수단은 비트 라인 균등화 신호에 의해 제어되어 비트 라인과 비트바 라인 사이의 전압차를 일정 레벨로 균등화한다. 테스트 제어수단은 테스트 모드일 때 클럭의 주기에 따라 비트 라인 프리차지 시킨다.
도 1은 종래의 반도체 메모리의 셀 어레이 구성을 나타낸 회로도.
도 2는 도 1에 나타낸 셀 어레이를 구동하기 위한 제어블록과 그 동작 특성을 나타낸 도면으로서 (a)는 블록도이고, (b)는 타이밍 다이어그램.
도 3은 본 발명에 따른 메모리 셀 어레이의 회로도.
도 4는 도 3에 나타낸 본 발명에 따른 셀 어레이를 구동하기 위한 제어블록과 그 동작 특성을 나타낸 도면.
도 5는 본 발명에 따른 디코더의 구성을 나타낸 회로도.
도 6은 본 발명에 따른 메모리 셀 어레이와 제어 블록의 동작 특성을 나타낸 도면.
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 3 내지 도 6을 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 메모리 셀 어레이의 회로도이다. 도 3에 나타낸 바와 같이 본 발명에 따른 메모리 셀 어레이는 비트 라인(BL)과 비트바 라인(/BL)이 하나의 쌍을 이루고, 이 비트 라인 쌍이 전압차는 센스앰프(310)에 의해 증폭된다. 또 비트 라인 쌍에는 비트 라인 프리차지 회로가 연결되는데, 도 1에서는 엔모스 트랜지스터(312)(314)(316)가 하나의 비트 라인 프리차지 회로를 형성하고, 또 다른 엔모스 트랜지스터(328)(330)(332)가 역시 하나의 비트 라인 프리차지 회로를 형성한다. 도면에는 도시되지 않았으나 실제로 비트 라인 양단이 더 확장되어 메모리 셀이 연결된다. 메모리 셀이 연결되는 비트 라인(또는 비트바 라인) 부분과 센스앰프(310)(326)가 연결되는 비트 라인(또는 비트바 라인) 부분은 엔모스 트랜지스터(302∼308)(328∼324)에 의해 격리된다. 이때 비트 라인 격리신호(SHR)(SHL)가 사용된다.
비트 라인(BL)과 비트바 라인(/BL)에는 각각 더미 셀이 연결된다. 도 3에서 센스앰프(310)(326)의 좌측에 위치한 매트에는 엔모스 트랜지스터(344)(346)로 구성된 더미 셀이 연결되고, 우측 매트에는 엔모스 트랜지스터(350)(352)로 구성된 더미 셀이 연결된다. 각각의 더미 셀은 비트 라인(BL) 또는 비트바 라인(/BL)에 전원전압(VDL)을 공급하도록 연결되며, 더미 신호(DMY_T)(DMY_B)에 의해 제어된다. 즉 더미 신호(DMY_T)가 활성화되면 엔모스 트랜지스터(344)(346)가 턴 온되어 비트 라인(BL)에 VDL 전압이 공급되고, 반대로 더미바 신호(DMY_B)가 활성화되면 엔모스 트랜지스터(350)(352)가 턴 온되어 비트바 라인(/BL)에 VDL 전압이 공급된다.
센스앰프(310)(326)는 센스앰프 제어신호(SAP)(SAN)에 의해 제어된다. 센스앰프(310)(326)에서 센스앰프 제어신호(SAP)(SAN)가 입력되는 양단은 비트 라인과 마찬가지로 프리차지되어 있다가 센스앰프 제어신호 SAP와 SAN이 각각 하이레벨과 로우레벨로 되면 비로소 활성화되어 비트 라인 전압차를 증폭하게 된다. 도 3에서 엔모스 트랜지스터(338)(340)(342)가 하나의 센스앰프 프리차지 회로를 형성한다.
도 4는 도 3에 나타낸 본 발명에 따른 셀 어레이를 구동하기 위한 제어블록과 그 동작 특성을 나타낸 도면이다.
테스트 모드 제어부(414)는 테스트 모드일 때 활성화되는 테스트 모드 신호(TM)를 발생시켜서 디코더(412)와 워드라인 제어부(402), 센스앰프 제어부(404), 매트 선택부(406), 더미 셀 제어부(408)로 출력한다.
디코더(412)는 로우 어드레스(AX)를 디코딩하여 해당 어드레스의 매트로 클럭(CLK)을 전달한다. 테스트 모드 신호(TM)에 의해 제어된다. 즉, 정상동작 모드에서는 로우 어드레스에 의해 지정된 번지로 클럭(CLK)을 전달하고, 테스트 모드에서는 모든 매트로 클럭(CLK)을 전달한다.
워드라인 제어부(402)에는 테스트 모드 신호(TM)와 디코딩된 로우 어드레스(AX)가 입력된다. 이 워드라인 제어부(402)는 정상동작 모드에서는 로우 어드레스로 지정되는 워드라인을 활성화시키지만, 테스트 모드에서는 모든 워드라인을 디세이블시켜서 활성화되지 않도록 한다.
센스앰프 제어부(404)에는 디코더(412)의 출력(K)과 디코딩된 로우 어드레스가 입력되며, 테스트 모드 신호(TM)에 의해 제어된다. 정상동작 모드에서는 로우 어드레스로 지정되는 매트의 센스앰프를 활성화시키고, 테스트 모드에서는 모든 센스앰프를 활성화시킨다.
매트 선택부(406) 디코더(412)의 출력(K)과 로우 어드레스가 입력되며, 테스트 모드 신호(TM)에 의해 제어된다. 정상동작 모드에세는 로우 어드레스로 지정되는 매트를 활성화시키고, 테스트 모드에서는 모든 매트를 활성화시킨다.
더미 셀 제어부(408)에는 디코더(412)의 출력(K)이 입력되며, 테스트 모드 신호(TM)에 의해 제어된다. 테스트 모드에서는 디코더(412)의 출력(K)의 주기에 따라 상보신호인 더미 신호(DMY_T)와 더미바 신호(DMY_B)를 발생시켜서 상술한 도 3의 더미 셀이 프리차지 되도록 한다.
도 5는 본 발명에 따른 디코더(414)의 구성을 나타낸 회로도이다. 도 5에서 인버터(502)(504)와 낸드 게이트(506∼512)는 로우 어드레스를 입력받아 디코딩하는 디코딩 로직이다. 도 5에서는 단지 2비트만을 디코딩하는 로직을 나타내었으나 어드레스 비트수가 증가하면 도 5에 나타낸 것과 같은 로직을 추가하는 것이 가능하다. 낸드 게이트(506∼512)에서 출력되는 디코딩된 각각의 로우 어드레스 비트는 또 다른 낸드 게이트 로직(514∼520)에 입력된다. 이 낸드 게이트 로직(514∼520)에는 클럭 신호가 입력된다. 따라서 낸드 게이트 로직의 각각의 낸드 게이트에 입력되는 디코딩된 로우 어드레스 비트가 논리 1인 경우에만 클럭(CLK)의 논리값이 낸드 게이트 로직의 출력에 반영되는 것이다. 낸드 게이트 로직의 각각의 출력은 테스트 모드 신호(TM)에 의해 제어되는 스위치(522∼528)에 의해 단속되도록 이루어진다. 즉 이 스위치(522∼528)들은 테스트 모드 신호(TM)가 논리 0일 때 즉 정상동작 모드일 때 턴 온되어 해당 어드레스의 매트로 클럭(CLK)이 출력되도록 한다. 반대로 테스트 모드 신호(TM)가 논리 1일 때 즉 테스트 모드일 때에는 또 다른 그룹의 스위치(530∼536)가 턴 온되어 로우 어드레스의 값에 관계없이 모든 매트를 대상으로 클럭(CLK)이 출력되도록 한다.
도 6은 본 발명에 따른 메모리 셀 어레이와 제어 블록의 동작 특성을 나타낸 것이다. 클럭(CLK)이 입력되는 가운데, 테스트 커맨드(TEST)가 발생하면 워드라인(WL)은 로우레벨로 디세이블된다. 이는 도 4의 워드라인 제어부의 동작에 의한 것이다. 비트 라인 격리신호(SHL)(SHR)가 하이레벨로 되면 센스앰프가 클럭(CLK)과 같은 주기로 활성화되며, 이는 도 4의 센스앰프 제어부의 동작에 의한 것이다. 이때 더미 신호(DMY_T)와 더미바 신호(DMY_B)는 클럭(CLK)의 홀수 번째 주기와 짝수 번째 주기에서 각각 하이레벨을 구간을 갖는데, 이 역시 도 4의 더미 셀 제어부의 동작에 의한 것이다. 비트 라인 균등화신호(BLEQ)는 클럭(CLK)과 반대의 위상을 갖는다. 결과적으로 더미 신호(DMY_T)가 하이레벨인 동안에는 비트 라인(BL)이 하이레벨로 리프레쉬되고, 반대로 더미바 신호(DMY_B)가 하이레벨인 동안에는 비트바 라인(/BL)이 하이레벨로 리프레쉬 되며, 그 주기가 클럭(CLK)과 일치하는 것을 알 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 메모리에서는 리드 사이클이 아닌 외부 클럭의 주기에 따라 비트 라인 쌍의 리프레쉬가 이루어져서 전체 메모리 셀을 테스트 하는데 소요되는 시간이 크게 단축되는 효과가 있다.

Claims (3)

  1. (정정) 더미 신호에 의해 제어되어 비트 라인 또는 비트바 라인에 전원전압을 공급하는 더미 셀을 포함하여 이루어지는 메모리 셀 어레이와; 센스앰프 인에이블 신호에 의해 제어되어 상기 메모리 셀 어레이에서 하나의 쌍을 이루는 비트 라인과 상기 비트바 라인 사이의 전압차를 증폭하는 센스앰프와; 비트 라인 균등화 신호에 의해 제어되어 상기 메모리 셀 어레이에서 하나의 쌍을 이루는 비트 라인과 상기 비트바 라인 사이의 전압차를 일정 레벨로 균등화하는 비트라인 프리차지 수단과; 테스트 모드 신호와 제 1 내지 제 4 선택신호를 발생시키는 테스트 모드 제어부와, 상기 테스트 모드 신호가 입력되고, 상기 테스트 모드 신호가 제 1 논리값을 가질때 상기 로우 어드레스에 의해 지정된 번지로 상기 클럭을 출력하고, 상기 테스트 모드 신호가 제 2 논리값을 가질 때 모든 번지로 상기 클럭을 출력하는 디코더와, 상기 테스트 모드 신호와 로우 어드레스가 입력되고, 상기 테스트 모드 신호가 제 1 논리값을 가질 때 로우 어드레스에 의해 지정되는 워드라인을 활성화시키고, 상기 테스트 모드 신호가 제 2 논리값을 가질 때 모든 워드라인을 디세이블시키는 워드라인 제어부와, 상기 테스트 모드 신호에 의해 제어되고, 상기 로우 어드레스와 상기 디코더의 출력이 입력되며, 상기 테스트 모드 신호가 제 1 논리값을 가질 때 상기 로우어드레스로 지정되는 매트의 센스앰프를 활성화시키고, 상기 테스트 모드 신호가 제 2 논리값을 가질 때 모든 센스앰프를 활성화시키는 센스앰프 제어부와, 상기 테스트 모드 신호에 의해 제어되고, 상기 로우 어드레스와 상기 디코더의 출력이 입력되며, 상기 테스트 모드 신호가 제 1 논리값을 가질 때 상기 로우 어드레스로 지정되는 매트를 활성화시키고, 상기 테스트 모드 신호가 제 2 논리값을 가질 때 모든 매트를 활성화시키는 매트 선택부와, 상기 테스트 모드 신호에 의해 제어되고, 상기 디코더의 출력이 입력되며, 상기 테스트 모드 신호가 제 1 논리값을 가질때 상기 비트 라인을 상기 전원전압 레벨로 프리차지시키고, 상기 테스트 모드 신호가 제 2 논리값을 가질 때 상기 비트바 라인을 상기 전원전압 레벨로 프리차지시키는 더미 셀 제어부를 포함하는 테스트 제어수단을 구비함을 특징으로 하는 반도체 메모리.
  2. (삭제)
  3. (정정) 제1항에 있어서, 상기 디코더는, 상기 로우 어드레스를 디코딩하는 디코딩 로직과; 상기 디코딩 로직의 출력과 상기 클럭이 입력되는 낸드 게이트 로직과; 상기 테스트 모드 신호에 의해 제어되어 상기 낸드 게이트의 출력을 단속하는 제 1 스위치와; 상기 테스트 모드바 신호에 의해 제어되어 클럭의 출력을 단속하는 제 2 스위치를 포함하여 이루어지는 반도체 메모리.
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