KR100920835B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 셀 어레이의 변부에 더미 비트라인과 워드라인이 교차하여 형성되는 더미 셀 및 상기 셀 어레이를 경유하는 제 1 구간과 상기 셀 어레이에 인접한 센스 앰프를 경유하는 제 2 구간을 갖는 상기 더미 비트라인에 대하여 상기 제 1 구간과 상기 제 2 구간 간의 연결 상태를 상기 셀 어레이의 동작 모드에 연동되게 스위칭하고, 상기 스위칭에 의하여 액티브 모드시 상기 더미 비트라인을 플로팅시키고, 프리차지 모드시 상기 더미 비트라인에 프리차지 전압을 제공하는 제어 회로를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 더미 비트라인을 셀 어레이의 모드에 따라 선택적으로 플로팅시키는 반도체 메모리 장치에 관한 것이다.
일반적으로, 디램(DRAM) 반도체 메모리 장치는 도 1에 도시된 바와 같이, 비트라인(BL)과 워드라인(WL)이 각각 교차되게 배열되고, 한 개의 트랜지스터와 한 개의 캐패시터로 구성되는 다수개의 단위 셀들이 집합된 셀 어레이가 형성되며, 셀 어레이 사이에 배열된 비트라인(BL, /BL)의 신호를 감지하여 증폭하는 비트라인 센스앰프가 배치된다.
반도체 메모리 장치가 액티브 모드(Active mode)일 때, 워드라인(WL)은 높은 구동 전압 VPP 레벨이 되며, 비트라인 쌍(BL, BL/)은 1/2 전원 전압인 프리차지 전압 VBLP 레벨에서 서서히 전원 전압과 접지 전압 레벨로 전위차가 벌어지고, 셀 어레이 가장자리 부분에 해당하는 더미 셀에 연결된 더미 비트라인(Dummy Bit line)은 액티브 모드 시에도 프리차지 전압 VBLP 레벨을 유지한다.
한편, 더미 셀 상에서 워드라인(WL)과 더미 비트라인(Dummy BL)이 공정 결함 에 의한 SAC(Self Aligned Contact) 페일(fail)에 의하여 쇼트 브리지(short bridge)가 형성된 상태에서 액티브 모드가 되면, 워드라인(WL)의 높은 구동 전압 VPP 레벨이 더미 비트라인(DBL)의 프리차지 전압 VBLP 레벨에 의하여 하강하게 된다.
도 2의 타이밍 다이어그램을 참조하면, SAC 페일에 의하여 워드라인(WL)이 비트라인(BL)과 쇼트됨으로 인하여, 액티브 모드시 워드라인(WL)의 VPP 레벨 전압이 VPP와 VBLP 전압 레벨 사이에서 비정상적으로 스윙(swing)함을 알 수 있다.
이처럼, 워드라인이 VPP 레벨 전압 이하로 하강하게 되면, 데이터를 리드 또는 라이트하는 동작에서 셀 어레이로의 데이터의 전달이 미약해지게 된다.
따라서, 종래의 반도체 메모리 장치는 디램 동작 특성이 저하되는 문제점이 있다.
본 발명은 동작 모드에 따라 워드라인의 구동 전압을 안정적으로 유지시킴으로써, 안정된 동작을 보장하는 반도체 메모리 장치를 제공한다.
본 발명에 따른 반도체 메모리 장치는 셀 어레이의 변부에 더미 비트라인과 워드라인이 교차하여 형성되는 더미 셀; 및 상기 셀 어레이를 경유하는 제 1 구간과 상기 셀 어레이에 인접한 센스 앰프를 경유하는 제 2 구간을 갖는 상기 더미 비트라인에 대하여 상기 제 1 구간과 상기 제 2 구간 간의 연결 상태를 상기 셀 어레이의 동작 모드에 연동되게 스위칭하고, 상기 스위칭에 의하여 액티브 모드시 상기 더미 비트라인을 플로팅시키고, 프리차지 모드시 상기 더미 비트라인에 프리차지 전압을 제공하는 제어 회로;를 포함한다.
이중, 상기 제어회로는 상기 더미 셀의 상하부에 각각 연결되어 액티브 모드시 동시에 더미 비트라인을 플로팅시키는 제 1 제어부와 제 2 제어부를 포함함이 바람직하다.
그리고, 상기 제 1 제어부는 액티브 모드시 인에이블되는 상기 셀 어레이의 상부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받음이 바람직하다.
또한, 상기 제 2 제어부는 액티브 모드시 인에이블되는 상기 셀 어레이의 하부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받음이 바 람직하다.
그리고, 상기 제 1 및 2 제어부는 액티브 모드시 비트라인 이퀄라이즈 명령 신호를 인버팅한 신호를 인가받음이 바람직하다.
본 발명에 따른 반도체 메모리 장치는 정상 셀과 변부에 위치하는 더미 셀을 포함하며, 상기 정상 셀과 상기 더미 셀에 대응하여 워드라인과 비트라인이 교차하는 셀 어레이; 및 상기 셀 어레이의 동작에 연동되어 스위칭되며, 상기 셀 어레이의 액티브 모드시 상기 더미 셀에 대응하는 상기 비트라인을 플로팅시키고, 프리차지 모드시 상기 더미 셀에 대응하는 상기 비트라인에 프리차지 전압을 제공하는 스위칭 회로;를 포함한다.
이중, 상기 스위칭 회로는 상기 더미 셀의 상하부에 각각 연결되어 액티브 모드시 동시에 더미 셀에 대응하는 비트라인을 플로팅시키는 제 1 스위치부와 제 2 스위치부를 포함함이 바람직하다.
그리고, 상기 제 1 스위치부는 액티브 모드시 인에이블되는 상기 셀 어레이의 상부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받음이 바람직하다.
또한, 상기 제 2 스위치부는 액티브 모드시 인에이블되는 상기 셀 어레이의 하부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받음이 바람직하다.
그리고, 상기 제 1 및 2 제어부는 액티브 모드시 비트라인 이퀄라이즈 명령 신호를 인버팅한 신호를 인가받음이 바람직하다.
본 발명에 따른 반도체 메모리 장치는 동작 모드에 따라 더미 비트라인을 선택적으로 플로팅시킴으로써, 워드라인의 구동 전압을 안정되게 유지할 수 있다.
본 발명의 실시예는 더미 셀에 배선된 더미 비트라인을 동작 모드에 따라 선택적으로 플로팅시킴으로써, 이에 교차되는 워드라인의 구동 전압을 유지하는 반도체 메모리 장치를 개시한다.
구체적으로, 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 센스 앰프부(100, 500)들 사이에 다수개의 단위 셀(unit cell)이 어레이(array)되는 셀 어레이(300)와 셀 어레이(300)와 상하의 센스앰프부(100, 500)를 연결하는 스위칭부(200, 400)를 포함한다.
셀 어레이(300)의 가장자리 부분에 워드라인(WL0~WLn)과 더미 비트라인(DBL)이 교차하는 셀을 더미 셀(320)로 정의하며, 스위칭부(200, 400)의 가장자리 부분에 더미 셀(320)과 대응하여 연결되는 부분을 제 1 스위치부(220)와 제 2 스위치부(420)로 정의한다. 그리고, 더미 셀(320)과 대응하여 연결되는 상부 및 하부 센스 앰프부(120, 520)는 프리차지부(122, 522)와 더미 래치부(124, 524)를 포함한다.
그리고, 더미 셀(320)을 포함하여 더미 비트라인(DBL)과 연결되는 제 1 스위치부(220), 제 2 스위치부(420) 및 더미 비트라인 센스 앰프부(120, 520)는 각각에 해당하는 일반적인 부분과 소자 및 배선 등을 동일하게 구현함으로써, 패턴의 균일 성이 확보될 수 있고, 그에 따른 공정 불량이 방지될 수 있다.
상부 센스 앰프부(100)와 하부 센스 앰프부(500)는 셀 어레이(300)의 상부 및 하부에 배치되며, 액티브 모드시에는 셀 어레이(300)로부터 전달된 데이터를 감지 증폭하고, 프리차지 모드시에는 비트라인(Bit Line)을 소정의 프리차지 전압 VBLP 레벨로 이퀄라이즈시킨다.
여기서, 더미 셀(320)에 상응하여 연결된 상부 센스 앰프부(120)와 하부 센스 앰프부(520)는 더미 비트라인(DBL)에 프리차지 전압 VBLP 레벨을 인가하는 프리차지부(122, 522)와 패턴의 균일성을 위해 일반적으로 셀의 데이터를 감지 증폭하기 위한 소자들의 배치를 동일하게 구현하기 위한 더미 래치부(124, 524)를 포함한다.
더미 셀(320)은 셀 어레이(300)의 가장자리 부분으로서, 워드라인(WL0~WLn)이 수직방향으로 배열되고, 이에 직교하여 더미 비트라인(DBL)이 배열된다. 액티브 모드시 워드라인(WL0~WLn)은 높은 구동 전압 VPP 레벨이 되며, 더미 비트라인(DBL)은 프리차지 전압 VBLP 레벨을 유지하고, 프리차지 모드시 워드라인(WL0~WLn)은 접지 전압 VSS 레벨 전위로, 더미 비트라인(DBL)은 프리차지 전압 VBLP 레벨을 유지한다.
제 1 스위치부(220)와 제 2 스위치부(420)는 셀 어레이(300)의 동작 모드에 따라 더미 셀(320)의 워드라인(WL0~WLn)과 더미 비트라인(DBL)의 연결과 분리를 제어하는 역할을 한다.
즉, 프리차지 모드시 제 1 스위치부(220)와 제 2 스위치부(420)는 디스에이 블된 상부 센스 앰프부 선택 신호 BISH 및 하부 센스 앰프부 선택 신호 BISL를 인버터들(224, 424)을 통해 반전시켜 NMOS 트랜지스터들(222, 422)에 각각 인가함으로써, 더미 셀(320)에 연결된 더미 비트라인(DBL)은 프리차지 전압 VBLP 레벨이 된다.
그리고, 액티브 모드시 제 1 스위치부(220)는 인에이블되는 상부 센스 앰프부 선택 신호 BISH를 인버터(224)를 통해 반전시켜 NMOS 트랜지스터(222)에 인가하여, 인접한 더미 셀(320)의 더미 비트라인(DBL)을 워드라인(WL0~WLn)으로부터 플로팅(floating)시킨다.
마찬가지로, 제 2 스위치부(420)는 액티브 모드시 인에이블되는 하부 센스 앰프부 선택 신호 BISL를 인버터(424)를 통해 반전시켜 NMOS 트랜지스터(422)에 인가하여, 인접한 더미 셀(320)의 더미 비트라인(DBL)을 워드라인(WL0~WLn)으로부터 플로팅시킨다.
이러한 방법으로, 액티브 모드 전 단계의 프리차지 모드에서 프리차지 전압 VBLP 레벨로 전위된 더미 비트라인(DBL)을 액티브 모드시 높은 구동 전압 VPP 레벨의 워드라인(WL0~WLn)과 분리시킴으로써, 만약의 경우 공정상의 SAC 페일이 있는 경우, 워드라인(WL0~WLn)과 더미 비트라인(DBL) 간에 발생될 수 있는 쇼트를 방지할 수 있다.
따라서, 액티브 모드시 높은 구동 전압 VPP 레벨로 전위된 워드라인(WL0~WLn)이 미약한(slight) 쇼트에 의해 전압 레벨이 감소하는 것을 방지함으로써, 데이터를 리드 또는 라이트 하는 동작의 안정성을 보장할 수 있다.
본 발명의 또 다른 실시예로써, 도 4를 참조하며, 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
또 다른 실시예는, 앞서 언급한 실시예에서는 상부 및 하부 센스 앰프부 선택 신호들 BISH, BISL을 이용하여 더미 비트라인을 제어하였다면, 이퀄라이즈 명령 신호를 이용하여 더미 비트라인을 제어한다.
구체적으로, 센스 앰프부(600, 900)의 가장자리 부분에 더미 셀(320)과 대응하여 연결되는 부분을 제 3 스위치부(620)와 제 4 스위치부(920)로 정의하며, 프리차지 동작시, 이퀄라이즈 명령 신호 BLEQ가 NMOS 트랜지스터들(622, 922)에 인에이블되면, 더미 비트라인(DBL)은 프리차지 전압(VBLP) 레벨이 되며, 워드라인(WL0~WLn)은 접지 전압 VSS 레벨이 된다.
그리고, 액티브 모드시 디스에이블된 이퀄라이즈 명령 신호 /BLEQ가 NMOS 트랜지스터들(622, 922)에 인가되면, 더미 비트라인(DBL)을 플로팅시킴으로써, 워드라인(WL0~WLn)의 높은 구동 전압 VPP을 안정되게 보장할 수 있다.
이와 같이, 더미 셀(320) 상의 더미 비트라인(DBL)과 워드라인(WL0~WLn)을 동작 모드에 따라 제어함으로써, 더미 셀(320)에서 워드라인(WL0~WLn)과 더미 비트라인(DBL)이 쇼트되는 것을 방지할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 타이밍 다이어그램으로써, 액티브 모드시 더미 비트라인(DBL)을 플로팅시킴으로 인해 워드라인(WL)의 높은 구동 전압 VPP 레벨에 변화가 거의 없음을 알 수 있다.
따라서, 본 발명의 반도체 메모리 장치는 액티브 모드시 워드라인의 구동 전압 VPP 레벨을 안정되게 유지함으로써, 데이터를 리드 또는 라이트하기 위한 셀의 데이터 전달을 보장할 수 있다.
도 1은 일반적인 반도체 메모리 장치를 도시한 도면.
도 2는 일반적인 반도체 메모리 장치의 타이밍 다이어그램도.
도 3은 본 발명에 따른 반도체 메모리 장치를 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 5는 본 발명에 따른 반도체 메모리 장치의 타이밍 다이어그램도.

Claims (10)

  1. 셀 어레이의 변부에 더미 비트라인과 워드라인이 교차하여 형성되는 더미 셀; 및
    상기 셀 어레이를 경유하는 제 1 구간과 상기 셀 어레이에 인접한 센스 앰프를 경유하는 제 2 구간을 갖는 상기 더미 비트라인에 대하여 상기 제 1 구간과 상기 제 2 구간 간의 연결 상태를 상기 셀 어레이의 동작 모드에 연동되게 스위칭하고, 상기 스위칭에 의하여 액티브 모드시 상기 더미 비트라인을 플로팅시키고, 프리차지 모드시 상기 더미 비트라인에 프리차지 전압을 제공하는 제어 회로;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어회로는
    상기 더미 셀의 상하부에 각각 연결되어 액티브 모드시 동시에 더미 비트라인을 플로팅시키는 제 1 제어부와 제 2 제어부를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 제어부는
    액티브 모드시 인에이블되는 상기 셀 어레이의 상부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 제어부는
    액티브 모드시 인에이블되는 상기 셀 어레이의 하부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 및 2 제어부는
    액티브 모드시 비트라인 이퀄라이즈 명령 신호를 인버팅한 신호를 인가받는 반도체 메모리 장치.
  6. 정상 셀과 변부에 위치하는 더미 셀을 포함하며, 상기 정상 셀과 상기 더미 셀에 대응하여 워드라인과 비트라인이 교차하는 셀 어레이; 및
    상기 셀 어레이의 동작에 연동되어 스위칭되며, 상기 셀 어레이의 액티브 모드시 상기 더미 셀에 대응하는 상기 비트라인을 플로팅시키고, 프리차지 모드시 상기 더미 셀에 대응하는 상기 비트라인에 프리차지 전압을 제공하는 스위칭 회로;
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 스위칭 회로는
    상기 더미 셀의 상하부에 각각 연결되어 액티브 모드시 동시에 더미 셀에 대응하는 비트라인을 플로팅시키는 제 1 스위치부와 제 2 스위치부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 스위치부는
    액티브 모드시 인에이블되는 상기 셀 어레이의 상부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 2 스위치부는
    액티브 모드시 인에이블되는 상기 셀 어레이의 하부에 연결된 센스 앰프부를 인에이블시키는 신호를 인버팅한 신호를 인가받는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 1 및 2 제어부는
    액티브 모드시 비트라인 이퀄라이즈 명령 신호를 인버팅한 신호를 인가받는 반도체 메모리 장치.
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