KR100600543B1 - 오버드라이빙 센스 앰프를 구비한 반도체 집적 회로 및반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 집적 회로에서 구동 회로인 트랜지스터는 제어 회로에 접속된 게이트와 센스 앰프에 접속된 드레인을 갖는다. 제어 회로는 상기 트랜지스터의 게이트에 다른 전원 전압을 초과하거나 미달하는 게이트-소오스 전압을 공급한다. 온 상태에서 상기 트랜지스터의 드레인-소오스 저항은, 상기 트랜지스터의 게이트와 소오스 사이에 전원 전압을 공급하는 경우의 드레인-소오스 저항과 비교할 때 충분히 낮아진다. 따라서, 센스 앰프의 증폭 속도는 센스 앰프 및 구동 회로의 변경없이 높아지게 된다. 또한 센스 앰프의 증폭 속도는 구동 회로에 캐리어를 공급하는 전원 전압을 상승시킴이 없이 높아지게 된다. 본 발명에 따른 반도체 메모리 장치는 센스 앰프용의 구동 전원 전압을 제1 전원 전압으로부터 이 제1 전압보다 낮은 제2 전원 전압으로 전환한다. 제1 전원 전압이 제2 전원 전압으로 전환되는 타이밍은 모니터용 센스 앰프에 의해 구동되는 더미 비트선 상의 전압에 따라 제어된다. 따라서, 오버드라이빙 시스템을 사용하는 센스 앰프의 구동 속도가 제1 전원 전압의 변화에 기인하여 변화하는 경우에도, 센스 앰프의 구동 전원 전압은 항상 적절한 타이밍에서 제2 전원 전압으로 전환될 수 있다.

Description

오버드라이빙 센스 앰프를 구비한 반도체 집적 회로 및 반도체 메모리 장치{SEMICONDUCTOR INTEGRATED CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING OVERDRIVING SENSE AMPLIFIER}
도 1은 종래 기술에 따른 DRAM의 메모리 코어부를 개략적으로 나타낸 도면.
도 2는 종래 기술에 따른 메모리 코어부와 주변 회로부를 나타내는 회로도.
도 3은 종래 기술에 따른 SA 생성 회로의 세부를 도시한 회로도.
도 4는 종래 기술에 따른 독출 사이클의 주요 신호를 나타내는 타이밍 챠트.
도 5는 DRAM의 일반적인 구성의 예를 나타내는 회로도.
도 6은 오버드라이빙 센스 앰프 시스템의 원리를 나타내는 타이밍 챠트.
도 7은 종래의 기술과 관련된 문제를 나타내는 타이밍 챠트.
도 8은 본 발명에 따라 반도체 집적 회로의 기본 원리를 나타내는 블록도.
도 9는 본 발명에 따라 다른 반도체 집적 회로의 기본 원리를 나타내는 블록도.
도 10은 본 발명에 따라 또 다른 반도체 집적 회로의 기본 원리를 나타내는 블록도.
도 11은 본 발명에 따라 또 다른 반도체 집적 회로의 기본 원리를 나타내는 블록도.
도 12는 본 발명에 따라 반도체 집적 회로의 제1 실시예를 나타내는 개략도.
도 13은 도 12의 메모리 코어부와 타이밍 제어부를 나타내는 회로도.
도 14는 도 13의 SA 생성 회로의 세부를 나타내는 회로도.
도 15는 도 12의 네가티브 전압 발생 회로의 세부를 나타내는 회로도.
도 16은 제1 실시예의 독출 사이클의 주요 신호를 나타내는 타이밍 챠트.
도 17은 본 발명에 따라 반도체 집적 회로의 제2 실시예의 SA 생성 회로의 세부를 나타내는 회로도.
도 18은 도 17의 CMOS 인버터를 나타내는 배치도.
도 19는 본 발명에 따라 반도체 집적 회로의 제3 실시예의 SA 생성 회로의 세부를 나타내는 회로도.
도 20은 반도체 집적 회로의 제3 실시예의 고전압 발생 회로의 세부를 나타내는 회로도.
도 21은 제 3실시예의 독출 사이클의 주요 신호를 나타내는 타이밍 챠트.
도 22는 반도체 메모리 장치의 블록 구성도.
도 23은 오버드라이빙 센스 앰프 제어 회로를 나타내는 블록도.
도 24는 오버드라이빙 센스 앰프 제어 신호 발생 회로를 나타내는 회로도.
도 25는 내부 전원 제어 회로를 나타내는 회로도.
도 26은 내부 전원 회로의 예를 설명하기 위한 도면.
도 27은 오버드라이빙 센스 앰프 제어 회로를 나타내는 타이밍 챠트.
도 28은 외부 전원 Vdd가 표준 전압으로 설정되어 있는 경우(2.5V)에 메모리 동작 동안의 센스 앰프 전원 Viid의 전환을 나타내는 타이밍 챠트.
도 29는 외부 전원 Vdd가 표준 전압보다 낮게 설정되어 있는 경우(2.2V)에 메모리 동작 동안의 센스 앰프 전원 Viid의 전환을 나타내는 타이밍 챠트.
<도면의 주요 부분에 대한 부호의 설명>
5 : 구동 회로
11 : 트랜지스터
41 : 제어 회로
37a : 네가티브 전압 발생 회로
본 발명은 약한 신호를 증폭하기 위한 센스 앰프를 갖는 반도체 집적 회로에 관한 것이다.
또한, 본 발명은 DRAM과 같은 반도체 메모리 장치에 관한 것으로, 더욱 상세히 말하면 오버드라이빙 센스 앰프를 구비한 반도체 메모리 장치에 관한 것이다.
대규모의 메모리 용량 뿐 아니라, 저 전원 소비 및 고속의 동작이 다이나믹 랜덤 액세스 메모리(DRAM)에 점차적으로 요구되고 있다.
게다가, 일반적으로 반도체 메모리와 같은 집적 회로는 메모리셀의 독출된 데이터를 증폭하기 위한 센스 앰프를 갖고 있다.
도 1은 DRAM의 메모리 코어부의 개략도를 나타내고 있다.
복수 개의 직사각형 메모리셀 어레이(2)가 메모리 코어부(1)에 배치되어 있다. 각각의 메모리셀 어레이(2)는 수직과 수평으로 배치된 복수 개의 메모리셀 MC로 구성되어 있다. 메모리셀 어레이(2)는 수평 방향과 수직 방향으로 각기 배치된 센스 앰프열(3)과 서브 워드 디코더열(4)로 둘러싸여 있다. 센스 앰프 구동 회로(5)는 센스 앰프열(3)과 서브 워드 디코더열(4)이 교차하는 영역(메모리셀 어레이(2)의 4 개의 가장 자리를 마주하는 영역)에 배치되어 있다.
워드선 WL(이하, 또한 각각 "워드선 WL0 및 WL1" 이라 한다)은 도면에서 나타낸 바와 같이, 메모리셀 어레이(2)의 상단측의 서브 워드 디코더열(4)에 배치된 메모리셀 어레이(2)에 접속되어 있다. 또한, 비트선 BL과 BLB는 메모리셀 어레이(2)에 접속되고, 그들은 도면에 나타낸 바와 같이 메모리셀 어레이의 양측의 센스 앰프열(3)에 교대로 배치되어 있다. 비트선 BL과 BLB는 상보형의 비트선이며, 여기서 그들 중 하나가 독출 데이터용으로 이용될 때, 그 나머지는 기준 전압으로 설정된다. 센스 앰프열(3)은 도면에 나타낸 바와 같이 상기 센스 앰프열의 상단측에 센스 앰프 구동 회로(5)에 의해 제어된다.
도 2는 메모리 코어부(1)와 주변 회로부(15)의 상세도이다.
각각의 센스 앰프열(3)은 복수 개의 센스 앰프 AMP, 프리차징 회로(6) 및 nMOS 트랜지스터(7a, 7b, 7c, 7d)를 포함한다. 비트선 BL은 nMOS 트랜지스터(7c, 7d)를 통하여 대응 센스 앰프 AMP에 접속된다. 제어 신호 BT1은 nMOS 트랜지스터(7a, 7c)의 게이트에 인가되는 한편, 제어 신호 BT2는 nMOS 트랜지스터(7b, 7d)의 게이트에 인가된다.
샌스 앰프 AMP는 2 개의 CMOS 인버터(8, 9)를 갖는다. CMOS 인버터(8, 9)의 입력 노드와 출력 노드는 상호 접속되어 있다. 센스 앰프 활성화 신호 VP는 각각의 CMOS 인버터(8, 9)를 구성하는 pMOS 트랜지스터(8a, 9a)의 소오스에 인가된다. 또한, 센스 앰프 활성화 신호 VN은 각각의 CMOS 인버터(8, 9)를 구성하는 nMOS 트랜지스터(8b, 9b)의 소오스에 인가된다. CMOS 인버터(8, 9)의 출력 노드는 비트선 BL, BLB에 각각 접속된다. 한편, 이하의 설명에 있어서, pMOS 트랜지스터와 nMOS 트랜지스터를 각기 "pMOS" 와 "nMOS" 로 간단히 칭하기로 한다.
복수 개의 센스 앰프 AMP를 고속으로 동작시키기 위하여, 센스 앰프 활성화 신호 VP, VN에 대한 배선 패턴이 넓어지게 됨으로써, 그들은 큰 부하 용량을 갖게 된다.
프리차징 회로(6)는 비트선 BL과 BLB를 가지며, 그 비트선에 접속되어 프리차지 신호 PR과 프리차지 전압 VPR을 공급받는다. 프리차지 전압 VPR은 내부 전원 전압 Vii의 1/2과 같은 전압이다. 프리차징 회로(6)는 비트선 BL과 BLB에 프리차지 전압 VPR를 공급하는 회로로서, 비트선 BL과 BLB를 등화시키는 회로이다.
워드선 WL0과 WL1은 메모리셀 MC0, MC1의 셀 트랜지스터 TR0, TR1(양쪽 모두 nMOS이다)의 게이트에 각기 접속되어 있다. 비트선 BL과 BLB는 메모리셀 MC0, MC1의 셀 커패시터의 반대쪽의 셀 트랜지스터 TR0, TR1의 일측에 각기 접속되어 있다.
센스 앰프 구동 회로(5)는 그의 게이트에 센스 앰프 활성화 신호 SAB가 공급되는 pMOS(11)를 포함한다. 센스 앰프 활성화 신호 VP는 pMOS(11)의 드레인으로부터 출력된다. 게다가, 센스 앰프 구동 회로(5)는, 접지 전압 VSS가 그 소오스측에 공급되는 nMOS(14)를 포함한다. 센스 앰프 활성화 신호 SA는 nMOS(14)의 게이트에 인가된다. 센스 앰프 활성화 신호 VN은 nMOS(14)의 드레인으로부터 출력된다. 프리차지 신호 PR은 센스 앰프 구동 회로(5)의 중앙에 위치된 nMOS(12, 13)의 게이트에 인가된다. 프리차지 전압 VPR은 nMOS(12)의 소오스 및 nMOS(13)의 드레인에 인가된다.
pMOS(11)과 nMOS(14)는 내부 전원 전압 Vii와 접지 전압 VSS를 큰 부하 용량의 각각의 센스 앰프 활성화 신호 VP, VN에 공급하고, 그들은 복수 개의 센스 앰프 AMP를 고속으로 구동하기 위한 높은 구동력을 갖는다. 결국, pMOS(11)과 nMOS(14)의 크기가 커진다.
한편, 주변 회로부(15)는 타이밍 발생 회로(16), 프리차지 신호 PR을 발생시키는 PR 생성 회로(17) 및 센스 앰프 활성화 신호 SA, SAB를 발생시키는 SA 생성 회로(18)를 갖는다. 이러한 주변 회로부(15)는 도 1에 나타낸 메모리 코어부(1)의 외부 영역에 형성된다. 상기 회로(16, 17, 18) 대신에, 도시하지는 않았지만 패드, 입력/출력 버퍼, 메인 워드 디코더, 컬럼 디코더 등이 주변 회로부(15)에 배치된다.
타이밍 발생 회로(16)는 비트선 BL, BLB의 프리차지 타이밍을 제어하는 프라차지 타이밍 신호 PRT와, 센스 앰프 AMP의 구동 타이밍을 제어하는 센스 앰프 타이밍 신호 SAT를 발생 및 출력한다.
PR 생성 회로(17)는 프리차이징 타이밍 신호 PRT와 로우 어드레스의 디코딩 신호 WDEC를 수신하고, 센스 앰프 AMP의 활성화시 로우 레벨이 되는 프리차지 신호 PR을 출력한다.
SA 생성 회로(18)는 센스 앰프 타이밍 신호 SAT와 디코딩 신호 WDEC를 수신하고, 센스 앰프 활성화 신호 SAB, SA를 출력한다.
도 3은 SA 생성 회로(18)의 상세도이다.
SA 생성 회로(18)는 논리 회로(19)와 4 개의 CMOS 인버터(20, 21, 22, 23)로 구성되어 있다. 논리 회로(19)는 디코딩 신호 WDEC와 센스 앰프 타이밍 신호 SAT를 공급받고, 센스 앰프 AMP를 활성화시키는 신호 SAB0, SA0를 출력한다. 활성화 신호 SAB0, SA0는 서로 반전된 위상을 갖는 신호이다. 내부 전원 전압 Vii와 접지 전압 VSS는 CMOS 인버터(20, 21, 22, 23)의 pMOS(20a, 21a, 22a, 23a) 및 nMOS(20b, 21b, 22b, 23b)의 소오스에 각기 인가된다. CMOS 인버터(20)는 CMOS 인버터(23)를 통해 활성화 신호 SAB0를 수신하고, 수신된 신호를 센스 앰프 활성화 신호 SAB로서 출력한다. 이와 마찬가지로, CMOS 인버터(21)는 CMOS 인버터(22)를 통해 활성화 신호 SA0를 수신하고, 수신된 신호를 센스 앰프 활성화 신호 SA로서 출력한다. 센스 앰프 활성화 신호 SAB와 SA는 각각 센스 앰프 AMP의 활성화에 대하여 로우 레벨과 하이 레벨이 되는 신호이다.
앞서 설명한 DRAM에 있어서, 예컨대 독출 사이클은 도 2에 나타낸 메모리셀 MC0에 기록된 하이 레벨의 데이터를 독출하기 위하여 실행된다.
도 4는 독출 사이클의 주요 신호의 타이밍을 나타내고 있다.
독출 사이클에 앞서, 프리차지 신호 PR는 하이 레벨(승압 전압 VPP)이며, 워드선 WL0는 로우 레벨(리셋 전압 VMI)이고, 센스 앰프 활성화 신호 SA, SAB는 각각 로우 레벨(접지 전압 VSS) 및 하이 레벨(내부 전원 전압 Vii)이다. 이러한 경우에 있어서, 도 2에 도시된 타이밍 발생 회로(16)는 타이밍 신호 PRT를 하이 레벨로, 센스 앰프 타이밍 신호 SAT를 로우 레벨로 유지시킨다. 승압 전압 VPP는 내부 전원 전압 Vii보다 높은 전압인 반면에, 리셋 전압 VMI는 접지 전압 VSS보다 낮은 전압이다.
프리차지 신호 PR의 하이 레벨 중에 센스 앰프 구동 회로(5)는 nMOS(12, 13)를 턴 온시킴으로써, 프리차지 전압 VPR를 센스 앰프 활성화 신호 VP, VN로서 공급한다. 또한, 프리차지 신호 PR의 하이 레벨 중에 프리차징 회로(6)는 프리차지 전압 VPR를 비트선 BL, BLB를 등화시키기 위하여 비트선 BL, BLB에 공급한다. 따라서 센스 앰프 AMP의 모든 노드는 프리차지 전압 VPR이 되어 센스 앰프 AMP는 비활성화 상태로 유지된다.
이후, 신호가 어드레스되면 독출/기록 신호 등이 외부로부터 DRAM에 입력되고, DRAM은 독출 사이클을 개시한다. 디코딩 신호 WDEC는 로우 어드레스 신호의 입력에 따라 로우 레벨에서 하이 레벨로 변화한다. 또한, 타이밍 발생 회로(16)는 프리차지 타이밍 신호 PRT를 로우 레벨이 되게 하고 센스 앰프 타이밍 신호 SAT를 하이 레벨이 되게 한다.
프리차지 타이밍 신호 PRT의 수신시, PR 생성 회로(17)는 프리차지 신호 PR을 로우 레벨(VSS)(도 4의 (a))이 되게 한다. 이어서, 프리차지 신호 PR의 로우 레벨을 수신시, 프리차징 회로(6)는 비트선 BL, BLB의 등화를 중단시키기 위하여 프리차지 전압 VPR를 비트선 BL, BLB에 공급하는 것을 중단한다. 이어서 비트선 BL, BLB의 프리차지 동작이 종료된다.
프리차지 신호 PR의 로우 레벨의 수신시, 센스 앰프 구동 회로(5)의 nMOS(12, 13)는 턴 오프됨으로써, 프리차지 전압 VPR을 센스 앰프 활성화 신호 VP, VN로서 공급하는 것을 중단한다.
이어서, 워드선 WL0는 하이 레벨(VPP)이 되고, 메모리셀 MC0의 셀 트랜지스터 TR0는 턴 온된다(도 4의 (b)). 메모리셀 MC0의 저장된 전하는 비트선 BL에 의해 공유되고, 이 비트선 BL의 전압은 상승한다(도 4의 (c)). 비트선 BLB는 프리차지 전압 PR의 레벨로 유지되고, 이 레벨은 기준 전압으로서 이용된다(도 4의 (d)).
이어서, 디코딩 신호 WDEC와 센스 앰프 타이밍 신호 SAT의 수신시, 도 3에 도시된 SA 생성 회로(18)는 활성화 신호 SAB0를 로우 레벨이 되게 하고 활성화 신호 SA0를 하이 레벨이 되게 한다. 더우기, 활성화 신호 SAB0의 로우 레벨을 수신한 CMOS 인버터(20)는 nMOS(20b)를 턴 온 시킴으로써, 접지 전압 VSS를 센스 앰프 활성화 신호 SAB로서 출력한다(도 4의 (e)). 이와 유사하게, 활성화 신호 SA0의 하이 레벨을 수신한 CMOS 인버터(21)는 pMOS(21a)를 턴 온 시킴으로써, 내부 전원 전압 Vii를 센스 앰프 활성화 신호 SA로서 출력한다(도 4의 (f)).
센스 앰프 활성화 신호 SAB의 로우 레벨(VSS)의 수신시, 도 2에 나타낸 센스 앰프 구동 회로(5)의 pMOS(11)는 턴 온됨으로써, 내부 전원 전압 Vii를 센스 앰프 활성화 신호 VP로서 공급한다. 또한, 센스 앰프 활성화 신호 SA의 하이 레벨(Vii)의 수신시, 센스 앰프 구동 회로(5)의 nMOS(14)는 턴 온됨으로써, 접지 전압 VSS를 센스 앰프 활성화 신호 VN으로서 공급한다.
센스 앰프 AMP는 센스 앰프 활성화 신호 VP와 VN이 각기 하이 레벨과 로우 레벨이 되는 것에 따라 활성화된다. 이어서, 비트선 BL, BLB는 비트선 BL의 전압이 내부 전원 전압 Vii으로 변화하고 비트선 BLB의 전압이 접지 전압 VSS로 변화할 때 까지 차동적으로 증폭된다(도 4의 (g)).
비트선 BL, BLB의 증폭된 전압은 컬럼 디코더(도시하지 않았음)에 의해 제어되는 컬럼 스위치(도시하지 않았음)를 통해 I/O 신호로서 전송되며, 출력 버퍼(도시하지 않았음)로부터 DRAM의 외부까지 출력된다.
이후, 워드선 WL0는 로우 레벨(VMI)이 되고 센스 앰프 활성화 신호 SA, SAB는 각기 로우 레벨(VSS)과 하이 레벨(Vii)이 되며, 프리차지 신호 PR은 하이 레벨(VPP)이 된다. 이어서, 센스 앰프 AMP는 비활성화되고, 독출 사이클이 종료된다.
부가하여 말하면, 기록 사이클의 경우에서도, 센스 앰프 AMP는 독출 사이클에서와 같은 방식으로 활성화된다. 또한, 비트선 BL, BLB는 내부 전원 전압 Vii 또는 접지 전압 VSS가 됨으로써 데이터를 메모리셀 MC0에 기록시킨다.
한편, 센스 앰프 AMP의 크기의 분산은 메모리셀 MC에 기록된 데이터가 센스 앰프 AMP에 의해 정확히 증폭될 수 있도록 하기 위하여 억제될 필요가 있다. 반도체 집적 회로의 생산에 있어서, 크기 분산의 요소를 형성하는 많은 수의 제조 공정이 있으며, 특히 리소그래피 공정은 크기의 분산을 발생시키기에 알맞다. DRAM에 있어서, 센스 앰프 AMP의 크기의 분산은 액세스 타임의 증가, 협폭의 동작 전압, 오동작 등을 유발시키며, DRAM의 제조 물품의 수율에 심각한 영향을 끼친다. 따라 서, 일반적으로 크기의 분산은 각 센스 앰프 AMP의 구성 장치의 채널 길이 등을 기타 장치의 채널 길이에 비하여 더욱 크게되도록 설정함으로써 억제된다.
이러한 경향은 칩 사이즈의 감소와 동작 속도의 향상을 달성하기 위하여 세대마다 소자 치수가 점점 더 축소되는 장치를 갖는 제품에 있어서도 동일하게 적용된다.
한편, 도 1에 나타낸 바와 같이, DRAM의 센스 앰프 AMP는 센스 앰프열(3)로서 구성되며, 메모리셀 어레이(2) 둘레에 배치된다. 따라서, 센스 앰프 AMP로 각기 구성되어 있는 센스 앰프열(3)이 임의의 메모리셀 어레이(2)의 양측에 수용될 수 없다면, 센스 앰프열(3) 중의 센스 앰프 AMP의 수가 감소되는 경우가 있다. 예컨대 센스 앰프 AMP의 수를 감소시키기 위하여, 우측단의 센스 앰프열(3)이 좌측의 4 개의 메모리셀 어레이(2)를 증폭하는데 이용된다.
결국, 1 개의 센스 앰프 AMP에 접속된 비트선 BL, BLB의 길이는 커지고, 이어서 이들 비트선의 용량이 증가한다. 센스 앰프 AMP의 증폭 속도가 비트선의 용량의 증가에 기인하여 저하되기 때문에, 액세스 시간은 크기가 감소된 제품에도 불구하고 대폭적으로 단축될 수 없다.
여기서, 센스 앰프 AMP의 구동력은 센스 앰프 AMP의 증폭 속도를 저하하지 않고서 액세스 시간을 단축시키기 위하여 향상될 수 있다.
센스 앰프의 구동력을 향상시키기 위한 방법으로서, 도 2에 나타낸 센스 앰프 구동 회로(5)의 pMOS(11)와 nMOS(14)의 크기를 센스 앰프 활성화 신호 VP, VN의 공급 능력을 향상시키기 위하여 증가시키는 방법이 고려되고 있다.
하지만, 센스 앰프 구동 회로(5)는 도 1에 나타낸 바와 같이 센스 앰프열(3)과 서브 워드 디코더열(4) 사이의 교차 영역에 배치되기 때문에, 그러한 영역을 확장시킬 수는 없다. 따라서 센스 앰프 구동 회로(5)의 크기를 확장시키는 것은 곤란하다.
센스 앰프 AMP의 구동력을 향상시키기 위한 다른 방법으로서, 도 2에 나타낸 센스 앰프 구동 회로(5)의 pMOS(11)의 소오스가 내부 전원 전압 Vii보다 높은 전압으로 공급받게 함으로써 센스 앰프 활성화 신호 VP의 전압을 증대시키는 방법이 고려되고 있다.
하지만, 센스 앰프 AMP는 기록 모드에서도 활성화된다. 따라서, 위와 같은 방법에 있어서, 비트선 BL의 전압은 하이 레벨의 데이터가 메모리셀 MCO에 기록될 때에 내부 전원 전압 Vii보다 크게 된다. 비트선 BL의 전압에 대응하는 양만큼의 신호를 메모리셀 MC0에 기록하기 위하여, 워드선 WL0에 대한 하이 레벨 전압은 적어도 셀 트랜지스터 TR0의 문턱 전압 까지 비트선 BL의 기록 전압보다 높게 설정되어야 된다. 하지만, 워드선 WL0에 대한 하이 레벨 전압을 증가시키는 것은 메모리셀 MC0의 게이트 절연체의 신뢰성을 열화시키는 원인이 된다. 더우기, 비트선 BL 또는 워드선 WL0의 하이 레벨 전압을 증가시키는 것은 칩의 전력 소비를 증가시키는 요인이 된다. 따라서 센스 앰프 활성화 신호 VP의 전압을 증가시키는 것은 매우 곤란하고 불리하다.
한편, 저 소비 전력을 달성하기 위하여 최근의 DRAM은 외부 전원보다 더 낮은 전압의 내부 전원을 발생하고, 이 낮은 내부 전원을 메모리셀용 전원, 즉 센스 앰프의 구동 전원으로서 이용한다. 다시 말하면, 비트선의 하이 레벨은 저하된 내부 전원의 전압(Viic)으로 설정됨으로써 비트선의 구동 전원은 메모리셀의 전압을 억제하도록 저하될 수 있다.
하지만, 내부 전원 전압 Viic이 낮게 설정될 때 센스 앰프 등의 트랜지스터의 문턱 전압은 종래 기술의 것들과 크게 다르지 않다. 따라서 센스 앰프의 구동력은 내부 전원 전압 Viic의 저하에 따라 저하되어, 앰프의 증폭 속도를 증가시킬 수 없다는 문제를 발생시킨다. 이러한 문제를 해결하기 위하여, 오버드라이빙 시스템의 센스 앰프가 제안되고 있다.
도 5는 DRAM의 일반적인 구성예를 나타내고 있다. 메모리셀 MC는 NMOS 트랜지스터 Qs와 커패시터 Cs로 구성되며, 워드선 WL과 비트선 BL, /BL 사이의 교차 영역에 배치된다. 메모리셀 MC의 독출 또는 기록 동작에 있어서, 센스 앰프 SA는 비트선 BL, /BL 사이의 미소 전압차를 검출 및 증폭한다. 전술한 바와 같이, 셀 전원의 전압을 저하시키고, 메모리의 동작 속도를 증가시킬 필요가 있다. 따라서, 오버드라이빙 센스 앰프 시스템은 센스 앰프의 구동 시스템으로서 제안되었다.
도 6은 오버드라이빙 센스 앰프 시스템의 원리를 나타내기 위한 타이밍 챠트이다. 비트선 BL, /BL의 프리차지 동작은 이하에 설명하는 바와 같은 메모리의 대기 상태에서 실행된다. 먼저, 도 5에 나타낸 비트선 제어 신호 brs의 활성화(하이 레벨)에 기인하여, 비트선 BL, /BL은 트랜지스터 N6을 통해 접속된다. 이와 동시 에, 프리차지 전압 VPR은 트랜지스터 N4, N5를 통해 한쌍의 비트선에 공급된다. 이러한 예에 있어서 프리차지 전압 VPR은 셀용 내부 전원 전압 Viic의 1/2로 설정된다(즉, 1/2 Viic).
메모리가 활성화 상태일 때, 비트선 제어 신호 brs는 비활성화되고(로우 레벨), 트랜스퍼 게이트 제어 신호 bt1은 활성화된다(하이 레벨). 이후, 워드선 WL이 선택되고(하이 레벨), 메모리셀 MC에 유지된 데이터에 대응하는 전압은 비트선 BL, /BL으로 전송되며, 작은 전압차가 비트선 사이에 나타난다.
센스 앰프 활성화 신호 lep, len는 비트선 BL, /BL 사이의 전압차가 나타나는 시점에서 활성화된다(각각 로우와 하이 레벨로 활성화됨). 이어서, 구동 전압 Viid이 센스 앰프 SA에 공급된다. 구동 전압 Viid는 내부 전원 전압 Viic보다 높은 외부 전원 전압 Vdd로 설정된다. 따라서 센스 앰프 SA는 높은 외부 전원 전압 Vdd에 의해 고속으로 구동됨으로써 비트선 BL, /BL 사이에 나타나는 작은 전압 차를 고속으로 증폭한다.
센스 앰프 SA의 구동 전압 Vdd는 비트선 BL, /BL의 하이 레벨측이 전압 Viic에 도달하는 도 6의 시점 (a)에서 외부 전원(Vdd)으로부터 내부 전원(Viic) 까지 스위치된다. 도 6에 나타낸 바와 같이, 비트선 BL, /BL의 상승 시간과 하강 시간은 센스 앰프 SA가 (도면에서 기호 NOD로 나타낸 파형으로서) 오버드라이브되지 않는 경우보다, 센스 앰프 SA가 (도면에서 기호 OD로 나타낸 파형으로서) 오버드라이브되는 경우에 더욱 단축된다. 후자의 경우, 메모리의 독출 동작과 기록 동작은 고속으로 실행될 수 있다.
앞에서 설명한 바와 같이, 오버드라이빙 시스템의 센스 앰프 SA에 있어서, 오버드라이빙 동작은 비트선 BL, /BL의 하이 레벨측의 전압이 내부 전원 전압 Viic이 되는 시점(도 6의 (a))에서 센스 앰프 SA의 구동 전압을 저하시킴에 의해 중단될 필요가 있다. 종래 기술에 있어서, 오버드라이빙의 중단을 위한 타이밍은 CR 지연 회로 등에 의해 발생되는 타이밍 신호에 의해 제어된다.
도 7은 종래 기술과 관련된 문제를 나타내는 타이밍 챠트이다. 내부 전원(Viic)은 메모리에서 저하되어 있고, 안정한 전압 레벨을 갖고 있다. 오버드라이빙 전압으로 이용되는 외부 전원 Vdd는 내부 전원 Viic와 비교해 볼 때 보다 큰 전압 등락을 갖는다. 따라서 지연 회로의 시간 제어에 의해 오버드라이빙을 중단시키는 종래 기술의 방법에서는, 외부 전원 전압 Vdd가 하이 레벨 상태 하에서 센스 앰프 SA가 오버드라이브되는 경우, 도 7에 나타낸 바와 같이 오버드라이빙이 과도하게 인가될 수 있다. 이러한 경우, 센스 앰프 SA는 과도하게 구동되고, 비트선 BL, /BL의 하이 레벨은 점선으로 나타낸 바와 같이 된다.
그러한 경우에 있어서, 다음의 프리차지 동작은 비트선 BL, /BL의 하이 레벨측이 하이로 된 상태에서 실행된다. 프리차지 동작에 있어서, 도 5에 나타낸 비트선 프리차지 회로 BLPR이 동작한다. 이 동작에 기인하여, 비트선 쌍은 쇼트 회로화되고 프리차지 전압 VPR을 갖게 된다. 비트선 BL, /BL의 하이 레벨 전압이 어느 정도로 증가될 때, 도시하지 않은 프리차지 전압 발생 회로에 의해 저하될 수 있다. 하지만, 하이 레벨 전압의 증가가 프리차지 전압 발생 회로의 용량을 초과하는 경우에, 비트선 BL, /BL의 프리차지 레벨은 도 7의 레벨 V1으로 나타낸 바와 같이 전압 Viic/2보다 높게 된다. 결국, 하이 레벨측의 비트선 전압은 연속적인 독출 동작시에 거의 증가하지 않고 하이 레벨의 데이터가 정확히 독출될 수 없는 문제를 발생시킨다.
본 발명의 목적은, 센스 앰프의 속도를 증가시키도록 센스 앰프의 구동력이 향상된 반도체 집적 회로를 제공하는데 있다.
본 발명의 다른 목적은 칩 사이즈를 증가시키지 않고서도 센스 앰프의 구동력을 향상시키고 그 증폭 속도를 증가시키는데 있다.
본 발명의 또 다른 목적은 적절하게 구동 및 제어될 수 있는 오버드라이빙 시스템을 이용하는 센스 앰프를 갖는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 외부 전원의 전압이 변동될 경우에도 적절한 타이밍으로 구동 및 제어될 수 있는 오버드라이빙 시스템을 이용하는 센스 앰프를 갖는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 특징 중 하나에 따르면, 반도체 집적 회로는 제어 회로, 트랜지스터를 구비한 구동 회로 및 센스 앰프를 포함한다. 구동 회로의 트랜지스터는 그 게이트가 제어 회로에 접속되고 그 드레인은 센스 앰프에 접속된다. 제어 회로는 다른 전원을 초과하거나 또는 미달하는 게이트-소오스 전압을 트랜지스터의 게이트에 공급한다. 온 상태에서의 트랜지스터의 드레인-소오스 저항은 트랜지스터의 게이트와 소오스 사이의 전원을 공급하는 경우에 비하여 충분히 저하된다. 여기서 전원은 예컨대 전원이다. 따라서 많은 양의 캐리어가 트랜지스터의 소오스로부터 드레인에 공급된다. 센스 앰프는 드레인으로부터 케리어가 공급됨으로써 활성화되고 신호를 증폭한다.
따라서 센스 앰프의 증폭 속도는 센스 앰프와 구동 회로를 변경하지 않고서도 증가될 수 있다. 또한, 센스 앰프의 증폭 속도는 캐리어를 구동 회로에 공급하는 전원을 상승시키지 않고서도 증가될 수 있다.
센스 앰프의 증폭 속도가 증가될 필요가 없는 경우에 있어서, 센스 앰프용 구동 회로 또는 센스 앰프 그 자체는 크기면에서 감소될 수 있다.
본 발명의 다른 특징에 따르면, 반도체 집적 회로는 수직 및 수평으로 각각 배치된 메모리셀을 갖는 복수 개의 직사각형 메모리셀 어레이를 포함한다. 비트선은 일방향으로 정렬된 메모리셀 어레이 내의 복수 개의 메모리셀에 접속된다. 복수 개의 워드 디코더는 비트선에 평행한 방향으로 2 개의 인접한 메모리셀 어레이의 일측 사이에 병렬 배치되어 있다. 복수 개의 센스 앰프는 비트선에 수직 방향으로 2 개의 인접한 메모리셀 어레이의 일측 사이에 병렬 배치되어 있다. 센스 앰프열을 구동하는 구동 회로는 워드 디코더와 센스 앰프 방향으로 뻗어있는 정렬이 교차하여 병렬되는 영역에 배치된다.
제어 회로는 다른 전원을 초과하거나 또는 미달하는 게이트-소오스 전압을 구동 회로의 트랜지스터의 게이트에 공급한다. 따라서, 센스 앰프의 증폭 속도는 메모리셀 어레이 둘레에 배치되는 센스 앰프와 구동 회로를 변경하지 않고서도 증가된다. 다시 말하면, 칩 사이즈를 증가시키지 않고서도 센스 앰프의 증폭 속도를 증가시키는 것이 가능해진다.
센스 앰프의 증폭 속도가 증가될 필요가 없는 경우에 있어서, 센스 앰프용 구동 회로나 또는 센스 앰프 그 자신은 그 크기가 감소될 수 있고, 칩 사이즈가 감소될 수 있다.
본 발명의 또 다른 특징에 따르면, 반도체 집적 회로는 구동 회로에 구비된 pMOS 트랜지스터를 포함하고, 트랜지스터는 pMOS 트랜지스터의 게이트에 네가티브 전압을 공급하는 제어 회로에 의해 제어된다. 온 상태에서의 pMOS 트랜지스터의 드레인-소오스 저항은 트랜지스터의 게이트에 접지 전압을 공급하는 경우에 비해 충분히 낮다. 따라서 센스 앰프의 증폭 속도는 증가된다.
본 발명의 또 다른 특징에 따르면, 반도체 집적 회로는 메모리셀, 메모리셀에 접속되는 워드선 및 워드선에 공급될 네가티브 전압을 발생하는 네가티브 전압 발생 회로를 포함한다. 제어 회로는 네가티브 전압 발생 회로에 의해 발생된 네가티브 전압을 구동 회로에 포함된 pMOS 트랜지스터의 게이트에 공급하는 것을 제어한다. 그러므로, pMOS 트랜지스터를 제어할 목적으로 새로운 네가티브 전압 발생 회로를 배치할 필요가 없다. 결국, 센스 앰프의 증폭 속도는 반도체 집적 회로의 칩 사이즈를 증가시키지 않고서도 증가될 수 있다.
본 발명의 또 다른 특징에 따르면, 반도체 집적 회로는 nMOS 트랜지스터의 기판(p-well)에 인가될 네가티브 전압을 발생하는 기판 전압 발생 회로를 포함한다. 제어 회로는 기판 전압 발생 회로에 의해 발생된 네가티브 전압을 pMOS 트랜지스터의 게이트에 공급하는 것을 제어한다. 그러므로 pMOS 트랜지스터를 제어할 목적으로 새로운 네가티브 전압 발생 회로를 배치할 필요가 없다. 결국, 센스 앰 프의 증폭 속도는 반도체 집적 회로의 칩 사이즈를 증가시키지 않고서도 증가될 수 있다.
본 발명의 또 다른 특징에 따르면, 반도체 집적 회로는 구동 회로에 구비된 nMOS 트랜지스터를 포함하고, 트랜지스터는 고전압을 nMOS 트랜지스터의 게이트에 공급하는 제어 회로에 의해 제어된다. 온 상태에서의 nMOS 트랜지스터의 드레인-소오스 저항은 전원을 게이트에 공급하는 경우에 비하여 충분히 낮아진다. 따라서, 센스 앰프의 증폭 속도가 증가된다.
본 발명의 또 다른 특징에 따르면, 반도체 집적 회로는 메모리셀, 메모리셀에 접속된 워드선 및 워드선에 공급될 고전압을 발생하는 고전압 발생 회로를 포함한다. 제어 회로는 구동 회로에 포함된 nMOS 트랜지스터의 게이트에 고전압 발생 회로에 의해 발생된 고전압의 공급을 제어한다. 따라서, nMOS 트랜지스터를 제어할 목적으로 새로운 고전압 발생 회로를 배치할 필요가 없다. 결국, 센스 앰프의 증폭 속도는 반도체 집적 회로의 칩 사이즈를 증가시키지 않고서도 증가된다.
또한, 상기한 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치는 제1 전원 전압을 발생하는 제1 전원으로부터의 센스 앰프용 구동 전원을 제1 전압보다 낮은 제2 전원 전압을 발생하는 제2 전원으로 전환시킨다. 그러므로, 센스 앰프는 적어도 초기의 시구간 동안 오버드라이브된다. 제1 전원 전압이 제2 전원 전압으로 전환되는 시점은 모니터용 센스 앰프에 의해 구동되는 더미 비트선의 전압에 따라 제어된다. 더욱 상세히 말하면, 센스 앰프의 구동 전원은 하이 레벨의 더미 비트선의 전압이 제2 전원의 전압에 도달하는 시점에서 제1 전원으로부터 제2 전원으로 전환된다. 따라서, 오버드라이빙 시스템을 이용하는 센스 앰프의 구동 속도가 제1 전원 전압의 전압의 변동에 기인하여 변동될 때에도 센스 앰프의 구동 전원은 항상 적절한 타이밍의 제2 전원으로 전환될 수 있다.
또한, 상기한 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치는 제1 전원 전압을 발생하는 제1 전원, 제1 전원 전압보다 낮은 제2 전원 전압을 발생하는 제2 전원, 비트선 전압을 증폭하기 위하여 비트선을 통해 메모리셀에 접속되는 센스 앰프 및 센스 앰프 제어 회로를 포함한다. 센스 앰프가 활성화될 때, 센스 앰프 제어 회로는 제1 시구간 동안 제1 전원을 센스 앰프에 접속시키고, 이어서 제2 시구간 동안 제2 전원을 센스 앰프에 접속시킨다. 여기서, 센스 앰프 제어 회로는 센스 앰프의 활성화에 응답하여 더미 비트선의 전압을 증폭하는 모니터용 센스 앰프를 포함한다. 그러므로, 센스 앰프가 활성화될 때, 센스 앰프의 구동 전원은 더미 비트선의 전압에 따라 제1 전원으로부터 제2 전원으로 전환된다.
또한, 상기한 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치는 제1 전원 전압을 발생하는 제1 전원, 제1 전원 전압보다 낮은 제 2 전원 전압을 발생하는 제2 전원, 비트선 전압을 증폭하기 위하여 비트선을 통해 메모리셀에 접속되는 센스 앰프 및 센스 앰프 제어 회로를 포함한다. 센스 앰프가 활성화 구간 동안에 활성화되었을 때, 센스 앰프 제어 회로는 제1 시구간 동안 제1 전원 전압을 센스 앰프에 접속시키고, 이어서 제2 시구간 동안 제2 전원 전압을 센스 앰프에 접속시킨다. 여기서, 센스 앰프 제어 회로는 활성화 구간 이후의 대기 구간 동안 제1 전원 전압을 센스 앰프에 공급한다.
전술한 반도체 메모리 장치에 따르면, 대기 구간 동안에 센스 앰프는 제2 전원을 공급받을 필요가 없고, 단지 고전압을 갖고 외부 전원 등을 이용하는 제1 전원 전압이 공급되면 됨으로써, 대기 구간 동안의 전원 소비가 감소될 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명하겠다.
도 8은 본 발명에 따라 반도체 집적 회로의 기본 원리를 나타내는 블록도이다.
본 발명의 반도체 집적 회로는 제어 회로(41), 트랜지스터(11)를 갖는 구동 회로(5) 및 센스 앰프 AMP를 포함한다. 구동 회로(5)의 트랜지스터(11)는 그의 게이트가 제어 회로(41)에 접속되고, 그의 드레인은 센스 앰프 AMP에 접속되어 있다. 제어 회로(41)는 트랜지스터(11)의 게이트에 다른 전원 전압을 초과하거나 또는 미달하는 낮은 게이트-소오스 전압을 공급함으로써 트랜지스터(11)를 제어한다.
본 발명에 따른 또 다른 반도체 집적 회로는 구동 회로(5) 내에 pMOS 트랜지스터(11)를 포함한다. 제어 회로(41)는 pMOS 트랜지스터(11)의 게이트에 네가티브 전압을 공급함으로써 트랜지스터(11)를 제어한다.
본 발명에 따른 또 다른 반도체 집적 회로는 메모리셀 MC, 메모리셀 MC에 접속되는 워드선 WL 및 워드선 WL에 공급될 네가티브 전압을 발생하는 네가티브 전압 발생 회로(37a)를 포함한다. 제어 회로(41)는 네가티브 전압 발생 회로(37a)에 의해 발생된 네가티브 전압을, 구동 회로(5)에 포함되는 pMOS 트랜지스터(11)의 게이트에 공급하는 것을 제어한다.
도 9는 본 발명에 따른 또 다른 반도체 집적 회로의 기본 원리를 나타내는 블록도이다.
반도체 집적 회로는 pMOS 트랜지스터의 기판(p-well)에 공급될 네가티브 전압을 발생하는 기판 전압 발생 회로(37b)를 포함한다. 제어 회로(77)는 기판 전압 발생 회로(37b)에 의해 발생된 네가티브 전압을, pMOS 트랜지스터(11)의 게이트에 공급하는 것을 제어한다.
도 10은 본 발명의 또 다른 반도체 집적 회로의 기본 원리를 나타내는 블록도이다.
반도체 집적 회로는 구동 회로(5) 내의 nMOS 트랜지스터(14)를 포함한다. 제어 회로(79)는 nMOS 트랜지스터(14)의 게이트에 고전압을 공급함으로써 이들 트랜지스터를 제어한다.
또 다른 반도체 집적 회로는 메모리셀 MC, 메모리셀 MC에 접속되는 워드선 WL 및 워드선 WL에 공급될 고전압을 발생하는 고전압 발생 회로(39)를 포함한다.
도 11은 본 발명에 따라 또 다른 반도체 집적 회로의 기본 원리를 나타내는 블록도이다.
반도체 집적 회로는 수직 및 수평으로 배치되는 메모리셀 MC를 갖는 복수 개의 직사각형 메모리셀 어레이(2)를 포함한다. 비트선 BL은 메모리셀 어레이(2)의 일방향으로 정렬되는 복수 개의 메모리셀 MC에 접속된다. 복수 개의 워드 디코더(4)는 그들 각각이 비트선 BL에 평행하는 각각의 인접 메모리셀 어레이(2)의 2 개의 측면 사이에 삽입되는 방식으로 병렬 배치되어 있다. 복수 개의 센스 앰프 AMP는 그들 각각이 비트선 BL에 수직하는 각각의 인접한 메모리셀 어레이(2)의 2 개의 측면 사이에 삽입되는 방식으로 병렬 배치되어 있다. 센스 앰프 AMP를 구동하는 구동 회로(5)는 워드 디코더(4)의 병렬 배치 방향과 센스 앰프 AMP의 병렬 배치 방향과 교차하는 영역에 배치된다.
제어 회로(41)는 구동 회로(5)의 트랜지스터(11)의 게이트에 다른 전원 전압을 초과하거나 또는 미달하는 낮은 게이트-소오스 전압을 공급한다.
도 12는 본 발명에 따른 반도체 집적 회로의 제1 실시예를 나타내고 있다. 전술한 것과 동일한 소자와 기능은 동일한 참조 부호로 나타낼 것이며, 이에 대한 상세한 설명은 생략하기로 한다.
상기 실시예의 반도체 집적 회로는 CMOS 공정 기술을 사용하여 실리콘 기판 상에 DRAM(31)으로서 형성된다. 주변 회로부(33)는 메모리 코어부(1) 가운데에 십자형으로 형성된다. 타이밍 제어부(35)는 상기 주변 회로부(33)의 중앙에 배치된다. 이외에도, 네가티브 전압 발생 회로(37a)와 기판 전압 발생 회로(37b)와 고전압 발생 회로(39)가 상기 주변 회로부(33)에 배치된다. 상기 네가티브 전압 발생 회로(37a)는 워드선 WL의 로우 레벨 전압인 리셋용 전압 VMI을 생성하는 회로이다. 상기 기판 전압 발생 회로(37b)는 nMOS들의 기판에 공급되는 기판 전압 VBB(네가티브 전압)를 생성하는 회로이다. 상기 고전압 발생 회로(39)는 상기 워드선 WL에 대한 하이 레벨의 전압인 승압 전압(boost voltage) VPP를 생성하는 회로이다. 전술한 회로들 이외에도, 패드, 입출력 버퍼, 메인 워드 디코더, 컬럼 디코더 등이 도시되지는 않았지만 상기 주변 회로부(33)에 배치된다.
도 1에 나타난 각각의 메모리 코어부(1)는 동일한 것으로서, 메모리셀 어레 이(2)와 센스 앰프열(3), 워드 디코더에 대응하는 서브 워드 디코더열(4) 및 구동 회로에 대응하는 센스 앰프 구동 회로(5)를 포함한다.
도 13은 상기 메모리 코어부(1)와 타이밍 제어부(35)를 자세히 나타내고 있다.
상기 메모리셀 어레이(2)의 구성은 도 2에서의 것과 동일한 것으로서, 복수 개의 메모리셀 MC0, MC1을 포함한다. 상기 센스 앰프열(3)의 구성은 도 2에서의 것과 동일한 것으로서, 복수 개의 센스 앰프 AMP와 프리차징 회로(6)와 nMOS(7a, 7b, 7c, 7d)를 포함한다. 상기 센스 앰프 AMP는 도 2의 것과 동일한 회로이다. 상기 센스 앰프 구동 회로(5)는 도 2의 것과 동일한 회로로서, 1 개의 pMOS와 3 개의 nMOS(12, 13, 14)를 직렬로 접속시킴으로써 구성된다. 본 예에 있어서, 내부 공급 전압 Vii은 2.0V로 설정되고, DRAM의 외부에서 들어오는 공급 전압 VCC(예컨대, 2.5V)를 낮춤으로써 생성된다. 프리차지된 전압 VPR은 상기 내부 공급 전압 Vii의 1/2에 해당하는 전압(1.0V)이다.
상기 타이밍 제어부(35)는 타이밍 발생 회로(16), 제어 회로에 대응하는 PR 생성 회로(17)와 SA 생성 회로(41)를 포함하며, 이들 각각의 회로는 도 2의 것과 동일하다.
상기 타이밍 발생 회로(16)는 프리차지 타이밍 신호 PRT와 센스 앰프 타이밍 신호 SAT를 생성하여 출력한다.
상기 PR 생성 회로(17)에는 로우 어드레스에 대한 프라차지 타이밍 신호 PRT와 디코딩 신호 WDEC가 입력되고, 상기 센스 앰프 AMP의 구동 시점에서 로우 레벨 이 되는 프리차지 신호 PR을 출력한다.
상기 SA 생성 회로(41)에는 상기 센스 앰프 타이밍 신호 SAT와 상기 디코딩 신호 WDEC가 입력되고, 센스 앰프 활성화 신호 SAB, SA를 출력한다.
도 14에 도시된 바와 같이, 상기 SA 생성 회로(41)는 논리 회로(19), 레벨 시프터(43), CMOS 인버터(45, 21 22)의 구성을 하고 있다. 상기 논리 회로(19)와 CMOS 인버터(21)는 도 3의 것과 동일한 회로이고, 논리 회로(19)에서 출력되는 것으로서, 센스 앰프 AMP의 활성화 신호 SA0는 상기 CMOS 인버터(22)로 입력된다. 상기 CMOS 인버터(21)는 센스 증폭 회로의 활성화 신호 SA로서 활성화 신호 SA0를 출력한다.
상기 레벨 시프터(43)는 직렬로 접속된 pMOS(47a)와 nMOS(47b), 직렬로 접속된 pMOS(49a)와 nMOS(49b), 인버터(51)의 구성으로 되어 있다. 상기 pMOS(47a, 49a)들의 소오스에는 상기 내부 공급 전압 Vii가 공급된다. 상기 nMOS(47b, 49b)들의 소오스에는 상기 워드선 WL의 리셋 전압 VMI(-0.5V)이 공급된다. 상기 논리 회로(19)로부터의 활성화 신호 SAB0가 상기 pMOS(47a)의 게이트에 인가되는 반면에, 상기 인버터(51)에 의해 활성화 신호 SAB0를 반전시킴으로써 얻어진 신호는 상기 pMOS(49a)의 게이트에 인가된다. 상기 nMOS(49b)의 드레인이 상기 nMOS(47b)의 게이트에 접속되는 반면에, 상기 nMOS(47b)의 드레인은 상기 nMOS(49b)의 게이트에 접속된다. 상기 센스 앰프 회로 AMP의 활성화 신호 SAB1이 상기 pMOS(47a)의 드레인으로부터 출력된다.
상기 CMOS 인버터(45)를 구성하는 pMOS(45a)의 소오스에 상기 내부 공급 전 압 Viidl 공급되고, nMOS(45b)의 소오스에는 리셋 전압 VMI가 공급된다. 상기 CMOS 인버터(45)는 상기 활성화 신호 SAB1을 반전시키고, 센스 증폭 회로의 활성화 신호(47a)를 출력한다.
도 15는 상기 네가티브 전압 발생 회로(37a)를 자세하게 도시하고 있다. 이 네가티브 전압 발생 회로(37a)는 상기 워드선 WL에 대한 리셋 전압을 발생시키는 회로로서, 발진기(53)와 펌핑 회로(55)를 포함한다.
상기 발진기(53)는 각각 3 개의 인버터가 캐스케이드식으로 접속되어 있는 인버터열(57, 59), 4 개의 인버터가 캐스케이드식으로 접속되어 있는 인버터열(61) 및 2 개의 입력을 갖는 NAND 게이트(63)로 구성된다. 상기 인버터열(57)의 출력 노드는 상기 NAND 게이트(63)의 제1 입력 노드에 접속된다. 상기 NAND 게이트(63)의 출력 노드는 상기 인버터열(59)의 입력 노드에 접속된다. 상기 인버터(59a)의 출력 노드는 인버터열(59)의 제1 단에서 노드 ND1에 접속된다. 상기 인버터열(59)의 출력 노드는 노드 ND2를 통해 인버터열(61)의 입력과 접속된다.
상기 NAND 게이트(63)의 또 다른 입력 노드에는 제어 신호 EN이 입력된다. 이 제어 신호 EN은 리셋 전압 VMI에 대하여 검출 회로(도시 생략)로부터 출력된 신호로서, 상기 워드선 WL이 활성화되어야 할 경우 및 상기 리셋 전압 VMI가 소정의 전압이나 그 이상의 전압이 되어야 할 경우 하이 레벨이 된다.
상기 인버터열(61)의 제3 단에서 상기 인버터(61c)의 출력 노드는 노드 ND3에 접속된다. 또한, 상기 인버터열(61)의 출력은 다시 인버터열(57)의 입력 노드로 되돌아 간다. 이와 같이 상기 발진기(53)가 형성된다.
상기 펌핑 회로(55)는 3 개의 인버터가 캐스케이드식으로 접속된 인버터열(65), 직렬로 접속된 3 개의 pMOS(67a, 67b, 67c), MOS 커패시터(69) 및 3 개의 nMOS(71, 73, 75)를 포함한다. 상기 MOS 커패시터(69)는 pMOS의 소오스와 드레인을 상호 접속시킴으로써 형성된다.
상기 인버터열(65)의 입력 노드는 상기 노드 ND1에 접속된다. 상기 인버터열(65)의 제2 단에서 인버터(65b)의 출력 노드는 노드 ND4를 통하여 pMOS(67c) 및 nMOS(71)의 게이트에 접속된다. 상기 인버터열(65)의 출력 노드는 노드 ND5를 통하여 커패시터(69)의 소오스와 드레인에 접속된다.
상기 pMOS(67a)의 소오스에는 상기 내부 공급 전압 Vii가 공급된다. 상기 pMOS(67a)의 게이트는 노드 ND2에 접속된다. 상기 pMOS(67b)의 게이트는 상기 nMOS(71)의 드레인에 접속된다. 상기 pMOS(67c)의 드레인은 상기 nMOS(71)의 드레인에 접속된다. 상기 커패시터(69)의 게이트는 노드 ND6에 접속된다. 상기 nMOS(71)의 소오스, nMOS(73)의 드레인 및 nMOS(75)의 드레인은 상기 노드 ND6에 접속된다. 상기 nMOS(73)의 게이트는 pMOS(67c)의 드레인에 접속된다. 상기 nMOS(73)의 소오스는 접지된다(접지 전압 VSS). 상기 nMOS(75)의 게이트와 소오스가 서로 접속되어 있고 상기 리셋 전압 VMI를 공급하기 위한 용량성 패턴(도시 생략)에 접속된다.
상기 네가티브 전압 발생 회로(37a)에 있어서, 상기 제어 신호 EN이 하이 레벨에 있는 경우, 상기 발진기(53)는 노드(ND1, ND2, ND3, ND4, ND5)에서 펄스를 발생시킨다. 그 외에, 상기 커패시터(69)의 충전 및 방전이 노드(ND5)의 펄스에 의 해 반복되고, 상기 리셋 전압 VMI는 nMOS(73, 75)에 근거한 정류 작용에 의해 네가티브 전압이 된다.
이하에서 설명하는 바와 같이, 전술한 DRAM(31)에서 도 13에 도시된 것과 같은 메모리셀 어레이(2)의 메모리셀 MC0 내에 기록된 하이 레벨의 데이터를 독출해 내기 위하여 독출 사이클이 수행된다.
도 16은 상기 독출 사이클에서 주요 신호의 타이밍을 도시하고 있다.
상기 독출 사이클 이전에 프리차지 신호 PR은 하이 레벨(승압 전압 VPP) 상태에 있고, 워드선 WL0는 로우 레벨( 리셋 전압 VMI) 상태에 있으며, 센스 앰프의 활성화 신호 SA와 SAB는 각각 로우 레벨(접지 전압 VSS) 상태와 하이 레벨(내부 공급 전압 Vii) 상태에 있다. 이러한 경우, 도 13에 도시된 타이밍 발생 회로(16)는 상기 타이밍 신호 PRT를 하이 레벨로 유지시키고, 센스 앰프의 타이밍 신호 SAT를 로우 레벨로 유지시킨다. 이와 같은 방법으로, 본 예에서는 승압 전압 VPP가 2.9 V로 설정되고, 2.0 V의 데이터가 상기 승압 전압으로 상기 메모리셀 내에 기록될 수 있다는 가정 하에 설명을 계속하고자 한다.
상기 프리차지 신호 PR가 하이 레벨에 있는 동안, 센스 앰프 구동 회로(5)는 nMOS(12, 13)를 활성화시키고, 이로 인하여 프리차지된 전압 VPR을 센스 앰프 활성화 신호 VP와 VN으로 공급한다. 또한, 상기 프리차지 신호 PR이 하이 레벨에 있는 동안, 상기 프리차징 회로(6)는 비트선 BL과 BLB이 등화되도록 프리차지된 전압 VPR을 비트선 BL과 BLB에 공급한다. 따라서, 상기 센스 앰프 AMP의 모든 노드는 프리차지된 전압 VPR에 있게 되고, 이로 인하여 상기 센스 앰프 AMP는 비활성 상태 로 유지된다.
이어서, 어드레스 신호와 독출/기록 신호 등이 외부로부터 상기 DRAM(31)에 입력될 때, 이 DRAM(31)은 독출 사이클을 개시한다. 상기 디코딩 신호 WDEC는 로우 어드레스 신호가 입력됨에 따라 로우 레벨에서 하이 레벨로 변화한다. 이 외에, 상기 타이밍 발생 회로(16)는 상기 프리차지 타이밍 신호 PRT를 로우 레벨로 만들고, 상기 센스 앰프 타이밍 신호 SAT를 하이 레벨로 만든다.
상기 프리차지 타이밍 신호 PRT가 들어오면, 상기 PR 발생 회로(17)는 프리차지 신호 PR을 로우 레벨(VSS)로 만든다[도 16의 (a)]. 계속해서, 상기 로우 레벨의 프리차지 신호 PR이 들어오면, 상기 프리차징 회로(6)는 이들 비트선 BL과 BLB의 등화를 중지시키기 위하여 상기 프리차지된 전압 VPR이 비트선 BL과 BLB에 공급되는 것을 중단시킨다. 이것으로 비트선 BL과 BLB의 프리차지 동작이 완성된다.
상기 로우 레벨의 프리차지 신호 PR이 입력되면, 상기 센스 앰프 구동 회로(5)의 nMOS(12, 13)가 턴 오프되고, 이로 인하여 상기 프리차지된 전압 VPR을 센스 앰프 활성화 신호 VP, VN으로 공급하는 것을 중단시킨다.
계속해서, 워드선 WL0가 하이 레벨(VPP)이 되고, 상기 메모리셀 MC0의 셀트랜지스터 TR0가 턴 온된다[도 16의 (b)]. 상기 메모리셀 MC0의 저장 전하들이 상기 비트선 BL에 의해 공유되고, 이 비트선 BL의 전압은 상승한다[도 16의 (c)]. 이 비트선 BLB는 프리차지된 전압 PR에서 유지되고, 이는 기준 전압으로 사용된다[도 16의 (d)].
이어서, 디코딩 신호 WDEC와 센스 앰프 타이밍 신호 SAT가 입력되면, 도 14에 도시된 SA 생성 회로(41)의 논리 회로(19)가 활성화 신호 SAB0를 로우 레벨로 만들고, 활성화 신호 SA0를 하이 레벨로 만든다.
로우 레벨의 활성화 신호 SAB0가 입력되면, 상기 레벨 시프터(43)는 활성화 신호 SAB1을 하이 레벨로 만든다. 또한, 하이 레벨의 활성화 신호 SAB1이 입력되면, 상기 CMOS 인버터(45)는 상기 pMOS(45a)를 턴 오프시키고, 상기 nMOS(45b)를 턴 온시킨다. 결국, 상기 CMOS 인버터(45)는 리셋 전압 VMI(-0.5 V)를 센스 앰프 활성화 신호 SAB로 출력한다[도 16의 (e)]. 또한, 상기 레벨 시프터(43)는 로우 레벨의 활성화 신호 SAB1을 리셋 전압 VMI로 만드는 회로이다. 이 레벨 시프터(43)로 인하여, 활성화 신호 SAB1이 로우 레벨에 있는 동안, 상기 nMOS(45b)의 게이트-소오스 전압은 0 V로 유지되고, 이로 인해 상기 CMOS(45)를 통하여 과도한 정상 상태 전류가 흐르는 것이 방지된다.
상기 하이 레벨의 활성화 신호 SA0가 입력되면, 상기 CMOS 인버터(21)는 상기 pMOS(21a)를 턴 온시킴으로써 내부 공급 전압 Vii를 센스 앰프 활성화 신호 SA로 출력한다[도 16의 (f)].
계속해서, 로우 레벨(-0.5 V)의 센스 앰프 활성화 신호 SAB가 입력되면, 도 13에 도시된 센스 앰프 구동 회로(5)의 pMOS(11)가 턴 온되고, 이로 인하여 내부 공급 전압 Vii를 센스 앰프 활성화 신호 VP로 공급한다. 여기서, 내부 공급 전압 Vii의 공급은 pMOS(11)의 다수 캐리어인 홀(hole)의 이동에 의하여 이루어진다. 이 경우, pMOS(11)의 게이트-소오스 전압은 -2.5 V가 된다. 이 값은 상기 pMOS(11)의 게이트에 0 V를 인가하는 경우와 비교하여 볼 때, 0.5 V만큼 초과하는 값이거나 0.5 V만큼 작은 값이다. 따라서, 상기 pMOS(11)의 드레인-소오스 전압은 충분히 낮고, 상기 센스 앰프 활성화 신호 VP의 전류 밀도는 증가한다.
하이 레벨(Vii)의 센스 앰프 활성화 신호 SA가 입력되면, 이 센스 앰프 구동 회로(5)의 nMOS(14)가 턴 온되고, 이로 인하여 접지 전압을 센스 앰프 활성화 신호 VN으로 공급하게 된다.
상기 센스 앰프 활성화 신호 VP와 VN이 각각 하이 레벨과 로우 레벨이 된다는 사실에 따라 상기 센스 앰프 AMP가 구동된다. 이 경우, 센스 앰프 활성화 신호 VP로서 충분한 전류가 공급되기 때문에 상기 센스 앰프 AMP의 증폭 속도가 높아진다. 이어서, 상기 비트선 BL의 전압과 비트선 BLB의 전압이 각각 내부 공급 전압 Vii와 접지 전압 VSS로 변화될 때까지 이들 비트선 BL과 BLB는 고속으로 서로 다르게 증폭된다.[도 16의 (g)].
상기 비트선 BL, BLB의 증폭된 전압은 컬럼 디코더(도시 생략)에 의해 제어되는 컬럼 스위치(도시 생략)를 통해 I/O 신호로서 전송되고, 출력 버퍼(도시 생략)에서 DRAM(31) 외부로 출력된다. 상기 센스 앰프 AMP의 증폭 속도가 증가되었기 때문에, 데이터를 독출해 내는 시간은 감소된다.
따라서, 워드선 WL0은 로우 레벨(VMI)이 되고, 센스 앰프 활성화 신호 SA 및 SAB는 각각 로우 레벨(VSS)과 하이 레벨(Vii)이 되며, 프리차지 신호 PR은 하이 레벨(VPP)이 된다[도 16의 (h)]. 이어서, 센스 앰프 AMP가 비활성되면 독출 사이클이 종료된다.
전술한 바와 같이 구성된 반도체 집적 회로에서, 센스 앰프 구동 회로(5)의 pMOS(11)는 그의 게이트에 네가티브 전압을 공급함으로써 제어된다. 따라서, 상기 pMOS(11)의 드레인-소오스 전압은 상기 센스 앰프 활성화 신호 VP의 전류 밀도를 증가시킬 정도로 충분히 낮아진다. 이에 따라 센스 앰프 AMP와 센스 앰프 구동 회로(5)를 변경시키지 않고서도 센스 앰프 AMP의 구동 능력을 향상시키고 그의 증폭 속도를 높이는 것이 가능해진다. 결국, 칩 사이즈를 확대시키지 않고서도 상기 센스 앰프 AMP의 증폭 속도를 높일 수 있게 된다.
상기 센스 앰프 AMP의 증폭 속도를 높일 필요가 없는 경우, 상기 센스 앰프 구동 회로(5) 또는 센스 앰프 AMP 자체의 크기가 감소될 수 있다. 따라서, 칩 사이즈가 감소될 수 있다.
상기 네가티브 전압 발생 회로(37a)에 의해 생성된 워드선 WL에 대한 리셋 전압 VMI는 pMOS(11)의 게이트에 공급되는 네가티브 전압으로 사용된다. 이에 따라, 더 이상 pMOS(11)의 게이트에 공급되는 네가티브 전압을 발생시키는 데에 새로운 네가티브 전압 발생 회로를 배치시킬 필요가 없다. 결국, 센스 앰프 AMP의 증폭 속도는 반도체 집적 회로의 칩 사이즈를 확대시키지 않으면서 증가될 수 있다.
상기 네가티브 전압은 센스 앰프 구동 회로(5)의 pMOS(11) 게이트에 공급된다. 따라서, 센스 앰프 AMP의 증폭 속도가 증가될 필요가 없는 경우에는 상기 pMOS(11)의 사이즈가 감소될 수 있다. 일반적으로, 캐리어의 이동도(移動度)는 nMOS에서보다 pMOS에서 더욱 작고, pMOS와 nMOS가 동일한 구동 능력을 갖는다는 조건 하에 pMOS의 게이트폭은 nMOS의 게이트폭의 약 2배가 될 필요가 있다. 따라서, nMOS(14)의 사이즈를 감소시키는 경우와 비교하여 볼 때, pMOS의 사이즈를 감소시키는 것이 센스 앰프 구동 회로(5)의 배치 영역을 감소시키는 데에 더욱 효과적이다.
또한, 센스 앰프 구동 회로(5)의 pMOS(11) 소오스에 공급되는 공급 전압(내부 공급 전압 Vii)을 증가시키지 않고서도 이 공급 전압을 증가시키는 경우와 동일한 효과가 달성된다.
도 17은 본 발명에 따른 반도체 집적 회로에 대한 제2 실시예에서 SA 생성 회로(77)를 도시하고 있다. SA 생성 회로(77)를 제외하면, 이번 예의 회로 배치는 반도체 집적 회로에 대한 제1 실시예의 회로 배치과 동일하다. 도면을 보면, 제1 실시예에서 언급되었던 것과 동일한 구성 부분과 기능들은 동일한 참조 부호로 나타내었으며, 이에 대한 설명은 생략하기로 한다.
상기 SA 생성 회로(77)는 상기 SA 생성 회로(41)에서의 것과 동일한 논리 회로(19), 레벨 시프터(43) 및 CMOS 인버터(45, 21, 22)를 포함한다. 이번 예에서는 기판 전압 VBB가 레벨 시프터(43)의 nMOS(47b, 49b) 소오스와 CMOS 인버터(45)의 nMOS(45b) 소오스에 공급된다. 이 기판 전압 VBB는 도 12에 도시된 기판 전압 발생 회로(37b)에 의해 -0.5 V로 설정된다. 이 기판 전압은 도 15에 도시된 네가티브 전압 발생 회로(37a)와 동일한 회로이다.
도 18은 상기 SA 생성 회로(77) 내에 배치된 CMOS 인버터(45)(셀)의 배치를 도시하고 있다.
n형 웰(well)은 도면의 윗 부분에 형성되어 있는 반면에, p형 웰은 도면의 아래쪽 부분에 형성되어 있다. 이 n형 웰 내에 상기 pMOS(45a)가 형성되고, p형 웰 내에 nMOS(45b)가 형성된다. 상기 pMOS(45a)와 nMOS(45b)에 각각 접속된 전원 패턴 P1과 P2는 상기 n형 웰과 p형 웰의 단부에 형성되어 있다. 이 전원 패턴 P1과 P2에는 각각 내부 공급 전압 Vii과 기판 전압 VBB가 공급된다. 이 외에, 상기 전원 패턴 P2는 상기 p형 웰에 기판 전압 VBB를 공급하기 위하여 복수 개의 접속 홀 CONT로 형성되어 있다. 즉, 어떤 특수한 전원 패턴을 배치시키지 않고 기판 전압 VBB를 공급하는 전원 패턴 P2를 사용함으로써, 상기 nMOS(45b)의 소오스에 기판 전압 VBB을 공급하게 된다.
또한, 이번 실시예의 반도체 집적 회로에서는 전술한 반도체 집적 회로의 제1 실시예에서와 동일한 효과가 달성될 수 있다.
나아가, 이번 실시예에서는 기판 전압 VBB가 SA 생성 회로(77) 내에 배치된 CMOS 인버터(45) 중 nMOS(45b)의 소오스에 공급된다. 따라서, 센스 앰프 구동 회로(5) 중 pMOS(11)의 게이트에 네가티브 전압을 인가하게 하기 위해서 더 이상 새로운 네가티브 전압 발생 회로를 배치시킬 필요가 없다. 결국, 상기 DRAM(31)의 칩 사이즈를 확대시키지 않고서도 상기 센스 앰프 AMP의 증폭 속도를 높일 수 있게 된다.
이 외에, 상기 p형 웰에 기판 전압 VBB를 공급하는 전원 패턴 P2를 사용함으로써 상기 nMOS(45b)의 소오스에 기판 전압 VBB를 공급할 수 있다. 따라서, 더 이상 어떤 새로운 전원 패턴을 배치시킬 필요가 없으며, 배치 영역을 작게 만들 수 있다.
도 19는 본 발명에 따른 반도체 집적 회로에 해당하는 제3 실시예에서의 SA 생성 회로(79)를 도시하고 있다. SA 생성 회로(79)를 제외하면, 이번 예의 회로 배치는 반도체 집적 회로에 대한 제1 실시예의 회로 배치과 동일하다. 도면을 보면, 제1 실시예에서 언급되었던 것과 동일한 구성 부분과 기능들은 동일한 참조 부호로 나타내었으며, 이에 대한 설명은 생략하기로 한다.
상기 SA 생성 회로(79)는 도 3에 도시된 SA 생성 회로(18)에서의 것과 동일한 논리 회로(19) 및 CMOS 인버터와 레벨 시프터(43) 및 CMOS 인버터(83)를 포함한다.
상기 레벨 시프터(81)는 직렬로 접속된 pMOS(47a)와 nMOS(47b), 직렬로 접속된 pMOS(49a)와 nMOS(49b) 및 인버터(51)로 구성되어 있다. 상기 pMOS(47a, 49a)의 소오스에는 워드선 WL의 승압 전압 VPP가 공급된다. 상기 nMOS(47b, 49b)의 소오스에는 접지 전압 VSS가 공급된다. 활성화 신호 SA0는 nMOS(47b)의 게이트에 인가되는 반면에, 인버터(51)에 의해 상기 활성화 신호 SA0를 반전시킴으로써 얻어진 신호는 상기 nMOS(49b)의 게이트에 인가된다. 상기 pMOS(49a)의 드레인은 상기 pMOS(47a)의 게이트에 접속되는 반면에, pMOS(47a)의 드레인은 pMOS(49a)의 게이트에 접속된다. 상기 센스 앰프 AMP의 활성화 신호 SAB1이 상기 pMOS(49a)의 드레인으로부터 출력된다. 또한, 상기 승압 전압 VPP는 이하에서 설명할 고전압 생성 회로(39)에 의해 공급 전압 VCC를 증가시킴으로써(예컨대, 2.5 V), 2.9 V로 설정된다.
상기 논리 회로(19)에 디코딩 신호 WDEC와 센스 앰프 타이밍 신호 SAT가 입 력되고, 활성화 신호 SAB0와 SA0를 출력한다. 상기 CMOS 인버터(23)를 통해 상기 CMOS 인버터(20)에 활성화 신호 SAB0의 반전 신호가 입력되고 또 다른 반전 신호를 센스 앰프 활성화 신호 SAB로서 출력한다.
상기 레벨 시프터(81)는 하이 레벨의 활성화 신호 SAB1을 승압 전압 VPP로 만드는 회로이다. 이 레벨 시프터(81)에 의해 활성화 신호 SAB1이 하이 레벨 상태에 있는 동안 상기 pMOS(83a)의 게이트-소오스 전압은 0 V로 유지됨으로써 상기 CMOS 인버터(83)를 통하여 과도한 정상 상태 전류가 흐르는 것을 방지한다.
상기 CMOS 인버터(83) 중 pMOS(83a)의 소오스에는 승압 전압 VPP가 공급되는 반면에, 상기 nMOS(83b)의 소오스에는 접지 전압 VSS가 공급된다. 상기 CMOS 인버터(83)에는 활성화 신호 SAB1이 입력되고 반전된 센스 앰프 활성화 신호 SA를 출력한다.
도 20은 상기 승압 전압 VPP를 생성하는 고전압 생성 회로(39)를 도시하고 있다.
상기 고전압 생성 회로(39)는 펄스 OSC를 생성하는 발진기(85), 이 펄스 OSC를 다른 위상을 갖는 펄스로 변환시키는 출력 회로(87) 및 펌핑 회로(89)로 구성된다.
상기 발진기(85)는 3 개의 인버터가 캐스케이드식으로 접속된 인버터열(91), NAND 게이트(93) 및 인버터(95)로 구성된다. 이 인버터열(91)의 출력 노드는 상기 NAND 게이트(93)의 입력 노드에 접속된다. 상기 NAND 게이트(93)의 다른 입력 노드에는 제어 신호 EN이 입력된다. 상기 인버터(95)의 입력 노드는 상기 NAND 게이 트(93)의 출력 노드에 접속된다. 상기 인버터(95)의 출력 노드는 노드 ND7에 접속된다. 이 노드 ND7은 상기 인버터열(91)의 입력 노드와 출력 회로(87)의 입력 노드에 접속된다. 상기 펄스 OSC가 상기 노드 ND7로부터 출력된다.
상기 출력 회로(87)는 2-입력 NOR 게이트와 4 개의 인버터가 캐스케이드식으로 접속된 회로(97a, 97b), 2 개의 인버터(99, 101) 및 2-입력 NOR 게이트(103, 103b)로 구성된다. 상기 노드 ND7은 인버터(99)를 통하여 회로(97a)의 제1 입력 노드에 접속된다. 상기 회로(97b)의 제3 단에서 인버터의 출력 노드는 상기 회로(97a)의 다른 입력 노드에 접속된다. 상기 인버터(99)의 출력 노드는 인버터(101)를 통하여 상기 회로(97b)의 제1 입력 노드에 접속된다. 상기 회로(97a)의 제3 단에서 상기 인버터의 출력 노드는 회로(97b)의 다른 입력 노드에 접속된다. 상기 회로(97a)의 제2 단에서 인버터의 출력 노드는 상기 NOR 게이트(103a)의 제1 입력 노드에 접속된다. 테스트용 신호 TST가 상기 NOR 게이트(103a)의 다른 입력 노드로 들어간다. 상기 회로(97b)의 제2 단에서 인버터의 출력 노드는 상기 NOR 게이트(103b)의 제1 입력 노드에 접속된다. 상기 테스트용 신호 TST가 NOR 게이트(103b)의 다른 입력 노드로 들어간다. 상기 NOR 게이트(103a)의 출력 노드는 노드 ND00에 접속되고, 상기 회로(97a)의 출력 노드는 노드 ND01에 접속되며, 회로(97b)의 출력 노드는 노드 ND02에 접속되고, 상기 NOR 게이트(103b)의 출력 노드는 노드 ND03에 접속된다.
상기 펌핑 회로(89)는 nMOS로 만들어진 4 개의 커패시터(105a, 105b, 105c, 105d), 11 개의 nMOS(107a 내지 107m) 및 2 개의 pMOS(109a, 109b)로 구성된다. 상기 커패시터(105a, 105b, 105c, 105d)의 소오스와 드레인은 각각 노드 ND03, ND00, ND02, ND01에 접속된다. 상기 nMOS(107a)의 게이트와 소오스, nMOS(107b, 107c)의 소오스 및 nMOS(107d, 107g)의 게이트가 상기 커패시터(105b)의 게이트에 접속된다. 이와 마찬가지로, nMOS(107e)의 게이트와 소오스, nMOS(107f, 107g)의 소오스 및 nMOS(107h, 107c)의 게이트가 상기 커패시터(105a)의 게이트에 접속된다. 상기 테스트용 신호 TST가 상기 nMOS(107b, 107f)의 게이트에 접속된다. 상기 nMOS(107j, 107d)의 소오스, 상기 pMOS(109a)의 소오스 및 pMOS(109b)의 게이트는 상기 커패시터(105c)의 게이트에 접속된다. 마찬가지로, 상기 nMOS(107k, 107h)의 소오스, 상기 pMOS(109b)의 소오스 및 pMOS(109a)의 게이트가 커패시터(105b)의 게이트에 접속된다. 상기 nMOS(107j, 107k)의 게이트는 공급 전압 VCC에 접속된다. 상기 nMOS(107m)의 소오스는 상기 pMOS(109a, 109b)의 드레인에 접속된다. 상기 pMOS(109a, 109b)의 드레인으로부터 상기 승압 전압 VPP가 출력된다. 상기 nMOS(107a 내지 107m)의 드레인에 상기 공급 전압 VCC가 공급된다.
상기 고전압 생성 회로(39)에 있어서, 상기 제어 신호 EN이 하이 레벨 상태에 있는 경우, 발진기(85)는 노드 ND7에서 펄스 OSC를 생성하도록 발진시킨다. 출력 회로(87)에 상기 펄스 OSC가 입력되고, 서로 다른 위상의 펄스를 노드 ND00, ND01, ND02, ND03으로 각각 출력한다.
상기 펌핑 회로(89)의 커패시터(105a, 105d)와 커패시터(105b, 105c)는 입력된 펄스에 따라 교대적으로 충전되고 방전된다. 이 외에 상기 공급 전압 VCC는 nMOS(107k, 107j)에 근거한 정류 작용과 상기 pMOS(109a, 109b)의 온/오프 동작에 의해 승압 전압 VPP로 상승한다.
또한, 상기 테스트용 신호 TST는 정상 동작 중에 공급 전압 VCC로 유지되는 신호이고, 상기 승압 전압 VPP가 번인(burn-in) 테스트 동안 그 신호로서 인가된다. 상기 테스트용 신호 TST로서 상기 승압 전압 VPP를 외부로부터 인가함으로써 상기 펌핑 회로(89)의 전압 발생 능력은 경감된다.
전술한 반도체 집적 회로의 경우, 도 21에 도시된 바와 같이 하이 레벨의 센스 앰프 활성화 신호 SA가 상기 센스 앰프 AMP를 구동하는 승압 전압 VPP로 상승한다. 이 외에, 상기 승압 전압 VPP는 도 13에 도시된 센스 앰프 구동 회로(5) 중 nMOS(14)의 게이트에 인가되고, 접지 전압 VSS는 센스 앰프 활성화 신호 VN으로서 공급된다. 따라서, 상기 nMOS(14)의 드레인-소오스 저항은 상기 nMOS(14)의 게이트에 내부 공급 전압 Vii를 인가하는 경우보다 훨씬 작아지고, 센스 앰프 활성화 신호 VN의 전류 밀도는 증가한다. 이에 따라, 상기 센스 앰프 AMP의 증폭 속도가 향상된다. 단, 센스 앰프 활성화 신호 VN으로 접지 전압 VSS를 공급하는 것은 nMOS(14) 내의 다수 캐리어인 전자를 이동시킴으로써 행해진다.
또한, 이번 예의 반도체 집적 회로에서는 반도체 집적 회로에 대한 제1 실시예 및 제2 실시예에서와 동일한 효과가 달성될 수 있다.
또한, 이번 예에서는 상가 워드선 WL에 대한 하이 레벨 전압으로 사용된 승압 전압 VPP가 상기 SA 생성 회로(79) 내에 배치된 CMOS 인버터(83)의 소오스에 공급된다. 따라서, 상기 센스 앰프 구동 회로(5) 중 nMOS(14)의 게이트에 고전압을 공급하기 위해서 더 이상 새로운 네가티브 전압 발생 회로를 배치시킬 필요가 없 다. 결국, 상기 센스 앰프 AMP의 증폭 속도는 상기 DRAM(31)의 칩 사이즈를 확대시키지 않고서도 증대될 수 있다.
이하에서는 도면을 참조하여 본 발명에 따른 반도체 메모리 장치에 대한 예를 설명하고자 한다.
설명을 계속하는데 있어서, 센스 앰프의 공급 전압(Viid)을 종종 셀에 대한 공급 전압으로 설명할 것이다. 도 5에 도시된 메모리 회로를 보면 명백하듯이, 센스 앰프 SA는 그의 공급 전압 Viid로 비트선 BL과 /BL을 구동하고, 하나의 비트선의 전압을 공급 전압 Viid의 레벨로 증폭시킨다. 또한, 상기 증폭된 비트선 전압 Viid는 상기 메모리셀 MC 내에 포함된 커패시터 내에 저장된다. 따라서, 센스 앰프 SA의 공급 전압 Viid는 재기록 모드에서 셀에 대한 공급 전압의 역할을 수행한다. 이 외에도, 계속해서 회로에 대해 설명하는 데 있어서, p채널 MOS 트랜지스터는 문자 P로 시작하는 참조 부호로 표시할 것이며, n채널 MOS 트랜지스터는 문자 N으로 시작하는 참조 부호로 표시할 것이다. 몇몇 경우 제어 신호의 구동 레벨은 하이 레벨이고, 다른 경우 로우 레벨이며, 하이 또는 로우 레벨은 필요할 경우 표시될 것이다.
도 22는 이번 예의 반도체 메모리 장치에 대한 개략적인 블록도이다. 전형적인 반도체 메모리 장치로는 외부 클럭 CLK에 동기되어 동작하는 동기 DRAM(SDRAM)이 있다. 도 22의 반도체 메모리 장치는 코멘드 디코더(210), 어드레스 신호 ADD가 입력되는 어드레스 버퍼(212), 재생 어드레스 카운터(214) 등으로 구성된다. 상기 코멘드 디코더(210)는 4개의 제어 신호 /RAS, /CAS, /WE, /CS를 조합하여 만들어진 코멘드이 입력되고, 이 입력을 해독하여 다양한 내부 제어 신호를 발생시킨다. 상기 재생 어드레스 카운터(214)는 재생 어드레스를 생성하고, 재생된 신호를 재생 동작에서 상기 어드레스 버퍼(212)로 보낸다. 또한, 상기 반도체 메모리 장치는 코어 회로(218)가 각각 형성되어 있는 복수 개의 메모리 뱅크(216)를 포함한다. 각각의 메모리 뱅크(216)는 프리디코더(220), RAS 제어 회로 및 워드 디코더(222)와 CAS 제어 회로 및 컬럼 디코더(224)를 포함한다. 이러한 회로들은 상기 코어 회로(218)에 포함된 워드선, 비트선, 메모리셀, 센스 앰프 등(도시 생략)을 구동시킨다. 코어 회로(218) 내의 메모리 회로는 도 5에 도시된 바와 같다.
각 메모리 뱅크(216)는 상기 코어 회로(218) 외부에 배치된 오버드라이빙 센스 앰프 제어 회로[이하에서는 이를 "ODSA 회로(230)"라 함]를 포함한다. 이 ODSA 회로(230)는 상기 코어 회로(218) 내에 배치된 센스 앰프 SA의 오버드라이빙 동작을 제어한다(도 5 참조). 이 ODSA 회로(230)는 코어 회로(218)를 포함한 각각의 메모리 뱅크(216)에 위치한다.
도 23은 상기 오버드라이빙 센스 앰프 제어 회로(230)의 블록도를 도시하고 있다. 도 27은 이 제어 회로(230)의 타이밍 챠트이다. 상기 메모리 뱅크(216)가 활성 상태가 되면, 특정 메모리 뱅크 내의 ODSA 회로(230)가 동작한다. 이 제어 회로(230)는 상기 메모리 뱅크(216) 내에 포함된 센스 앰프의 오버드라이빙 동작을 제어한다. 이 ODSA 회로(230)는 RAS 더미 회로(232), 오버드라이빙 센스 앰프 제어 신호 발생 회로(234)[이하에서는 이를 "ODSGEN 발생 회로(234)"라 함], 오버드 라이빙 전압 발생 회로 ODG[이하에서는 이를 "ODF 발생 회로"라 함], 셀에 대한 내부 전압 제어기(236), 셀에 대한 구동 전압 발생 회로 CEACG[이하에서는 이를 "CEACG 발생 회로"라 함] 및 셀에 대한 대기 전압 발생 회로 CESTG[이하에서는 이를 "CESTG 발생 회로"라 함]를 포함한다. 이 ODSGEN 발생 회로(234)는 제어 신호 Vgd를 생성한다.
상기 제어 신호 Vgd에 응답하여, 상기 ODG 발생 회로는 센스 앰프를 오버드라이빙하는 공급 전압(Viid)으로 제1 공급 전압(Vdd)를 내보낸다. 상기 내부 전압 제어기(236)는 제어 신호 Vgc를 생성한다. 이 제어 신호 Vgc에 응답하여 상기 CEACG 발생 회로는 낮춰진 셀에 대한 공급 전압인 제2 공급 전압(Viic)을 상기 센스 앰프의 공급 전압(Viid)로서 내보낸다. 이 CESTG 발생 회로는 대기 모드에서 구동/대기 전환 신호 mbrs에 응답하여 상기 센스 앰프의 공급 전압(Viid)로서 제1 공급 전압(Vdd)을 내보낸다.
전술한 오버드라이빙 전압 발생 회로 ODG, 셀 구동 전압 발생 회로 CEACG, 셀 대기 전압 발생 회로 CESTG는 각각 제1 전압 발생 회로, 제2 전압 발생 회로 및 제3 전압 발생 회로에 대응된다.
상기 RAS 더미 회로(232)의 기본적인 배치와 동작은 상기 코어 회로(218)에 대한 RAS 제어 회로(222)의 것과 동일하다. 사용되는 RAS 더미 회로(232)의 배치 데이터는 실제적인 RAS 제어 회로(222)의 것과 동일하다. 반대로 말하자면, 상기 코어 회로(218)에 대한 RAS 제어 회로(222)의 배치는 도 23에서의 RAS 더미 회로(232)의 것과 동일하다. 상기 RAS 더미 회로(232)에는 상기 코멘드 디코더(210)로부터 출력된 더미 비트선 제어 신호 brs, (더미) 워드선 제어 신호 wdr, swl, RAS 코멘드 신호(balp, mbrs, wdr, ralp, le)에 기초한 더미 센스 앰프 활성화 신호 len, lep가 입력된다. 이 생성된 신호(len, lep)는 상기 ODSGEN 생성기(234)에 입력된다. 이들 제어 신호의 타이밍 관계는 지금부터 설명할 도 27에 나타나 있다.
도 27에 도시된 바와 같이, 상기 코멘드 디코더(210)는 구동 코멘드 ACTIVE에 응답하여 워드선 리셋 신호 wdr을 구동(하이 레벨) 시키고, 구동/대기 전환 신호 mbrs를 구동(하이 레벨) 시키며, 블록 선택 신호 balp를 구동시킨다. 이어서, 상기 코멘드 디코더(210)는 소정의 타이밍에서 워드선 구동 타이밍 신호 ralp를 구동(하이 레벨)시키고, 그 다음의 소정 타이밍에서 센스 앰프 구동 타이밍 신호 le를 구동시킨다.
워드선 리셋 회로(248)는 상기 워드선 리셋 신호 wdr과 구동/대기 전환 신호 mbrs에 응답하여 제어 신호 brsl과 wdrl을 발생시킨다. 비트선 활성화 신호 발생 회로(244)는 상기 제어 신호 brsl과 블록 선택 신호 balp에 응답하여 비트선 활성화 신호 또는 트랜스퍼 게이트 제어 신호 blt를 발생시킨다. 비트선 리셋/단락 회로(246)는 상기 비트선 활성화 신호 blt에 응답하여 상기 비트선 제어 신호 brs를 비활성화(로우 레벨)시키고, 도 5에 도시된 비트선 프리차지 회로 BLPR을 비활성화시킨다.
블록 선택 회로(250)은 상기 워드선 구동 타이밍 신호 ralp에 응답하여 블록 선택의 논리를 포함한 타이밍 신호 wdlp를 활성화시킨다. 그러나, 상기 더미 블록 선택 회로(250)에는 블록 선택 신호가 입력되지 않고, 항상 블록 선택 상태를 유지한다. 계속해서, 워드 디코더(252)는 상기 타이밍 신호 walp에 응답하여 더비 메인 워드선 mwl을 구동시킨다. 또한, 서브 워드 구동 회로(254)는 상기 메인 워드선 mwl에 응답하여 더미 서브 워드선 swl을 구동시킨다.
또한, 센스 앰프 활성화 신호 발생 회로(256)는 상기 센스 앰프 구동 타이밍 신호 le에 응답하여 활성화 신호 len, lep(각각 하이 레벨과 로우 레벨임)을 구동시킨다.
전술한 모든 회로는 더미 회로이다. 이들 회로들의 기본 배치는 실제의 RAS제어 회로(222)에서와 동일하고, 각각의 타이밍 신호는 거의 동일한 타이밍으로 제어된다.
그러나, 상기 RAS 더미 회로(232)는 몇가지 점에서 실제적인 RAS 제어 회로(222)와 다르다. 보다 자세하게는, 상기 RAS 더미 회로(232)는 센스 앰프 활성화 신호 발생 회로(256)와 상기 ODSGEN 발생 회로(234)를 접속하는 경로 상에 더미 부하 커패시터(258)를 구비한다. 실제적인 RAS 제어 회로(222)에서는 상기 센스 앰프 활성화 신호 len, lep가 복수 개의 센스 앰프 구동 회로를 구동시킬 필요가 있다. 반면에, 상기 RAS 더미 회로(232)에서는 상기 센스 앰프 활성화 신호 len, lep가 단지 1 개의 센스 앰프 구동 회로만을 구동시킨다. 따라서, 상기 더미 부하 커패시터(258)는 상기 ODSGEN 발생 회로(234) 내에 배치된 모니터용 센스 앰프 구동 회로(도 24 참조)의 동작 타이밍이 실제적인 센스 앰프 구동 회로의 동작 타이밍과 일치하도록 접속된다. 또한, 상기 RAS 더미 회로(232)는 전술한 바와 같 이, 뱅크(216) 내에서 블록을 선택하는 논리가 허용되지 않는다는 점에서 실제적인 RAS 제어 회로(222)와 다르다. 따라서, 상기 ODSA 회로(230)는 대응하는 뱅크(216)가 활성 상태에 있으면 항상 동작된다.
도 27의 전체적인 타이밍 챠트에 도시된 바와 같이, 구동 코멘드 ACTIVE가 입력되고, 워드선 리셋 신호 wdr가 활성화(하이 레벨)된다. 이 활성화에 응답하여, 상기 ODSGEN 발생 회로(234)가 상기 제어 신호 Vgd를 활성화(로우 레벨)시킨다. 그러면, 구동 활성화 주기는 시각 T1에서 시작된다. 상기 ODG 발생 회로가 상기 제어 신호 Vgd의 활성화에 의해 활성화되고, 이로 인하여 제1 공급 전압인 외부 공급 전압(Vdd)을 센스 앰프 공급 전압(Viid)로서 공급한다. 이외에도, 상기 활성화/대기 전환 신호 mbrs의 활성화(하이 레벨)에 응답하여 제3 공급 전압 발생 회로인 CESTG 발생 회로가 비활성화되어 전압 Vdd의 공급을 중단시킨다. 또한, 상기 활성화/대기 전환 신호 mbrs의 활성화에 대한 응답으로, 상기 내부 전압 제어기(236)가 활성화되어 센스 앰프 공급 전압(Viid)로서 제2 공급 전압(Viic)을 공급한다.
활성화 구간에서 전압 차이는 서브 워드선 swl의 구동에 의한 비트선 사이에서 발생된다. 이에 대응하여 상기 모니터용 센스 앰프 MSA가 활성화되어 더미 비트선 DBL 상의 전압을 하이 레벨측으로 증폭시킨다. 계속해서, 상기 더미 비트선 DBL 상의 전압이 내부 전압 Viic와 일치되는 타이밍이 상기 ODSGEN 발생 회로(234)에 의해 검출된다. 검출이 되면, 상기 제어 신호 Vgd는 비활성화(하이 레벨)된다. 이 ODF 발생 회로는 상기 제어 신호 Vgd의 비활성화에 의해 비활성화되어 센스 앰 프 공급 전압(Viid)으로서 외부 공급 전압(Vdd)을 공급하는 것을 중단시킨다. 중단이 일어나면, 상기 내부 전압 제어기(236)가 상기 제어 신호 Vgc를 활성화(로우 레벨)시킨다. 상기 CEACG 발생 회로는 이 낮춰진 내부 공급 전압 Viic를 센스 앰프 공급 전압(Viid)로서 공급한다.
활성화/대기 전환 신호 mbrs는 프리차지 코멘드 PRE에 응답하여 대기 상태(로우 레벨)가 된다. 내부 전력 공급 제어기(236)는 대응하여 비활성 상태가 된다. 그러면, CEACG 발생 회로는 내부 공급 전압 Viic의 공급을 중단한다. 또한, CESTG 발생 회로가 활성화되어 제1 공급 전압(Vdd)을 센스 앰프 공급 전압(Viid)으로서 공급한다. 이외에, 이것은 센스 앰프 공급 전압(Viid)이 접지 전압으로 하강하는 것을 방지한다. 대기 구간 동안, 센스 앰프는 구동되지 않으며, 따라서, 센스 앰프 공급 전압(Viid)은 필요하지 않다. 그러나, 대기 구간 중에 전압 Viid가 접지 전압으로 하강하는 경우, 이 전압은 후속하는 활성화 구간에서 다시 상승하여야 한다. 따라서, 전압 Viid은 전술한 바와 같이 하이 레벨인 제1 공급 전압 Vdd의 레벨에서 유지된다.
각각 ODG 발생 회로, CEACG 발생 회로 및 CESTG 발생 회로로부터 전송되는 전압 Vdd, Viic 및 Vdd 중에서 가장 높은 전압은 센스 앰프 공급 전압 Viid로서 센스 앰프에 공급된다.
도 24는 오버드라이빙 센스 앰프 제어 신호 발생 회로(234)의 회로도이다. 이 ODSGEN 발생 회로(234)는 더미 서브 워드선 swl, 더미 비트선 DBL, /DBL, 상기 라인들에 접속되는 더미셀 DCEL, 더미 비트선 프리차지 회로 DBLPR, 모니터용 센스 앰프 MSA, 모니터용 센스 앰프 구동 회로 MSADR, 및 더미 비트선 레벨 검출 회로 DBLDET(이하 "검출 회로 DBLDET" 라고도 함)를 포함한다. 더미 비트선 프리차지 회로 DBLPR는 트랜스퍼 게이트 MOSFET의 N13, N14를 통해 더미 비트선에 접속된다. 모니터용 센스 앰프 구동 회로 MSADR는 모니터용 센스 앰프 MSA를 구동한다. 검출 회로 DBLDET의 출력인 제어 신호 Vgd는 ODG 발생 회로에 포함된 pMOS 트랜지스터의 게이트로 입력된다.
더미셀 DCEL은 트랜지스터 N10, P11, N12와 커패시터 Cd로 구성된다. 서브 워드선 swl이 로우 레벨인 경우, 더미셀 DCEL은 커패시터 Cd에 하이 레벨을 저장한다. 서브 워드선 swl이 활성화되어 하이 레벨이 되는 경우, 저장된 전하는 트랜지스터 N12를 통해 더미 비트선 DBL 상에서 독출된다.
모니터용 센스 앰프 MSA는 도 5에 도시된 실제의 센스 앰프 SA와 동일한 회로 배치를 가지며, 트랜지스터 N18, N19, P20, P21로 구성된다. 모니터용 센스 앰프 MSA의 트랜지스터 크기는 실제의 센스 앰프 SA의 크기에 N배(여기서, 문자 N은 예를 들어 256과 같은 양의 정수를 나타냄)로 설정되어, 실제의 센스 앰프 SA의 구동 부하와 합치하도록 한다. 숫자 N의 실제의 센스 앰프는 공통 센스 앰프 구동 회로에 의해 동시에 구동된다. 따라서, 모니터용 센스 앰프 MSA의 부하 커패시턴스는 N 센스 앰프 SA를 구동하는 경우의 부하 커패시턴스와 같으며, 이는 전술한 바와 같이 모니터용 센스 앰프 MSA의 트랜지스터 크기가 각 센스 앰프 SA의 트랜지스터 크기에 비해 N배가 되도록 한 것 때문이다.
모니터용 센스 앰프 구동 회로 MSADR는 트랜지스터 P22, P23, N24, N25, N26 로 구성된다. 비트선 제어 신호 brs의 하이 레벨이 입력되는 경우, 모니터용 센스 앰프 구동 회로 MSADR는 프리차지 전압을 트랜지스터 N24, N25를 통해 모니터용 센스 앰프 MSA로 공급한다. 추가로, 모니터용 센스 앰프 구동 회로 MSADR는 센스 앰프 활성화 신호 lep, len에 응답하여 트랜지스터 N26를 턴 온시키고, 외부 공급 전압 Vdd을 모니터용 센스 앰프 MSA로 공급한다.
모니터용 센스 앰프 구동 회로 MSADR는 모니터용 센스 앰프 MSA와 일치하는 트랜지스터 크기를 갖는다. 이외에, 트랜지스터 P22는 실제의 센스 앰프 구동 회로에서 공급 전압 Vdd을 공급하는 트랜지스터의 크기와 동일한 트랜지스터 크기로 형성되며, 실제의 구동 회로서 트랜지스터와 동일한 전류 공급 능력을 갖는다. 모니터용 센스 앰프 구동 회로 MSADR에서, 트랜지스터 P22는 그 게이트를 접지시킴으로써 항상 도전 상태로 유지된다. 따라서, 모니터용 센스 앰프 MSA가 활성화되는 경우, 트랜지스터 P22는 센스 앰프 MSA를 위한 공급 전압 Vdd을 지속적으로 공급한다.
모니터용 센스 앰프 MSA의 트랜지스터 크기가 실제의 센스 앰프 SA의 크기보다 N배 크게 설정되는 경우에, 각 더미 비트선 DBL, /DBL의 커패시턴스 CDBL도 역시 실제의 각 비트선 BL, /BL보다 N배 크게 설정된다. 이외에, 더미 비트선 DBL, /DBL의 작동 타이밍은 실제의 비트선 BL, /BL과 일치하게 된다. 추가로, 더미 비트선 프리차지 회로 DBLPR는 트랜지스터 N15, N16, N17로 구성되며, 실제의 프리차지 회로 BLPR와 동일한 회로 배치를 갖는다. 그러나, 회로 DBLPR의 트랜지스터의 크기는 N배로 설정된다. 실제의 프리차지 회로 BLPR와 마찬가지로, 더미 비트선 프리차지 회로는 비트선 제어 신호의 하이 레벨에 반응하여, 트랜지스터를 턴 온시키고, 더미 비트선의 쌍을 프리차지 레벨로 프리차지시킨다. 비트선 트랜스퍼 게이트는 거기에 공급되는 승압 전압에 의해 항상 도전 상태로 유지된다. 커패시터는 검출 회로 DBLDET를 구성하는 트랜지스터 N31의 게이트 커패시턴스와 동일한 커패시턴스 상기 더미 비트선 /DBL에 부여하도록 접속된다.
검출 회로 DBLDET는 하이 레벨의 더미 비트선 DBL 상의 전압과 내부 전원의 전압 Viic(=Vrfc)와의 비교를 행한다. 그에 따라 상기 검출 회로는 모니터용 센스 앰프 MSA에서 증폭된 더미 비트선 DBL 상의 전압이 내부 전원 Viic의 전압에 도달하는 타이밍을 검출한다. 상기 검출에 따라서, 제어 신호 Vgd는 비활성(하이 레벨)으로 되고 ODG 발생 회로는 비활성으로 된다. 이 비활성에 따라서 트랜지스터 P38은 턴 오프되고 외부 전원 전압(Vdd)을 센스 앰프 전원 전압(Viid)으로써 공급하는 것을 중단한다.
검출 회로 DBLDET는 트랜지스터 P33 내지 P36과 N30 내지 N32로 구성되고, 그 부하 회로가 커런트 미러 회로인 차동 회로로 된다. 도 27의 타이밍도에서 나타낸 바와 같이, 워드선 리셋 신호 wdr의 비활성 구간(로우 레벨) 동안에 트랜지스터 P33과 P36은 모두 턴 온되어 그 드레인 단자들을 하이 레벨로 유지한다. 이 때, NAND 게이트(60)의 출력은 하이 레벨로 되고 제어 신호 Vgd는 하이 레벨로 된다. 그러므로, ODG 발생 회로의 트랜지스터는 턴 오프 상태를 유지한다. 그 후, 워드선 리셋 신호 wdr은 활성화(하이 레벨)된다. 그 때 NAND 게이트(60)의 출력은 로우 레벨로 되고 제어 신호 Vgd는 로우 레벨로 된다. 따라서 ODG 발생 회로의 트 랜지스터 P38은 턴 온되고, 외부 전원 전압(Vdd)이 센스 앰프 전원 전압(Viid)으로써 공급된다. 동시에, 트랜지스터 N30은 턴 온되고, 검출 회로 DBLDET는 활성화되어 더미 비트선 DBL의 레벨을 검출한다.
도 27에 도시된 바와 같이, 워드선 리셋 신호 wdr이 변화된 후에 코멘드 디코더(210)는 RAS 더미 회로(232)에 제어 신호 mbrs, balp, ralp, le를 출력한다. 이들 제어 신호에 응답하여 RAS 더미 회로(232)는 실제 RAS 제어 회로의 타이밍과 동일한 타이밍의 근처에서 동작한다. 이러한 동작의 결과, 다미 비트선 프리차지 회로 DBLPR은 비활성화된다. 더미 서브 워드선 swl의 신호는 상승한다. 이 때, 모니터용 센스 임프 구동 회로 MSADR은 모니터용 센스 앰프 MSA를 구동한다. 일련의 동작들이 실제 메모리 코어에 포함된 메모리 회로의 동작 타이밍과 동일한 동작 타이밍으로 실행된다.
하이 레벨측에 있는 더미 비트선 DBL상의 전압은 외부 전원 전압(Vdd)에 의해 구동되는 모니터용 센스 앰프 MSA에서 증폭된다. 이 전압은 프리차지 레벨 Vpr에서 외부 전원 전압(Vdd) 쪽으로 상승한다. 곧이어 더미 비트선 DBL상의 전압은 셀용의 내부 전원 전압 Viic의 레벨에 도달한다. 검출 회로 DBLDET는 상기 레벨에의 도달을 검출하고, 제어 신호 Vgd를 비활성화(하이 레벨) 시킨다. ODG 발생 회로는 비활성화되어 트랜지스터 P38을 턴 오프시킨다. 그 결과, 코어부 내에서 실제 센스 앰프의 전원 전압(Viid)용의 외부 전원 전압(Vdd)은 중단된다.
도 25는 내부 전원 제어 회로(236), CEACG 발생 회로 및 CESTG 발생 회로를 도시한다. 실제 센스 앰프의 전원 전압(Viid)으로서는 CEACG 발생 회로 및 CESTG 발생 회로로부터의 전압 Viic 및 Vdd가 또한 공급된다. 이 전압 Viic와 Vdd는 코멘드 디코더(210)로부터 전송된 활성화/대기 스위칭 신호 mbrs에 따라서 스위칭된다. 신호 mbrs는 대응하는 뱅크가 활성 상태에 있을 때 하이 레벨로 된다. 내부 전원 제어 회로(236)는 비활성 상태로 되어 셀 전원 전압 제어 신호 Vgc가 비활성으로 되게 한다. 그 결과로써, CEACG 발생 회로는, 이후에 설명되는 바와 같이, 센스 앰프의 오버드라이빙의 종료 이후에 내부 전원 전압(Viic)을 센스 앰프 전원 전압(Viid)으로써 공급한다. 신호 mbrs는 대응하는 뱅크가 대기 상태에 있을 때 로우 레벨로 된다. CESTG 발생 회로는 활성화되어 트랜지스터 P62를 턴 온시킨다. 이 때, 외부 전원 전압(Vdd)은 센스 앰프 전원 전압(Viid)으로써 공급된다.
앞에서 설명한 바와 같이, ODG 발생 회로, CEACG 발생 회로 및 CESTG 발생 회로에서 전송되어 온 전압들 중 가장 높은 전압은 센스 앰프를 구동하기 위한 센스 앰프 전원 전압 Viid로 된다.
내부 전원 제어 회로(236)에는 메모리의 개시시에 H(high) 펄스로 되는 개시신호 stt 및 활성화/대기 스위칭 신호 mbrs가 공급된다. 또한, 내부 전원 전압 Viic가 기준 전압으로써 공급된다. 내부 전원 제어 회로(236)는 트랜지스터 P42 ~ P46 및 N47 ~ N49로 구성된 차동 회로이다. 차동 회로는 신호 mbrs의 활성화(하이 레벨)에 응답하여 활성화된다. 이 때, 센스 앰프 전원 전압 Viid는 외부 전원 전압 Vdd로 상대적으로 낮아진다. 전압 Viid가 기준 전압 Viic보다 더 낮아진 것을 검출하면 제어 신호 Vgc는 로우 레벨로 된다. CEACG 발생 회로는 구성 요소인 트랜지스터 P60을 턴 온시키고 내부 전원 전압(Viic)을 센스 앰프 전원 전압(Viid)으 로써 공급한다.
반도체 메모리 장치가 시동된 후에 개시 신호는 외부 전원 전압이 안정화될 때까지 하이 레벨로 유지된다. 이것에 응답하여, 제어 회로(236)를 구성하는 트랜지스터 N53은 턴 오프되고, 트랜지스터 P43은 턴 오프되며, 제어 신호 Vgc는 로우 레벨로 된다. 그 결과, CEACG 발생 회로는 트랜지스터 P60을 턴 온시키고, 이것에 의해 센스 앰프 전원 전압 Viid를 내부 전원 전압 Viic까지 상승시킨다. 또한, 제어 회로(236)를 구성하는 트랜지스터 N50은 턴 온되어 기준 전압측의 커패시터 C1을 방전시킨다. 그 후에, 제어 신호 mbrs는 로우 레벨을 유지한다. 따라서, 트랜지스터 P42, P43은 턴 온되고 제어 신호 Vgc는 하이 레벨로 되며, CEACG 발생 회로는 비활성으로 된다. 커패시터 C1에는 기준 전압 Viic가 공급된다.
대기 구간 동안에, 제어 신호 mbrs는 로우 레벨로 유지된다. 그러므로, CESTG 발생 회로는 활성화되어 트랜지스터 P62를 턴 온시키고, 그에 따라 외부 전원 전압(Vdd)이 센스 앰프 전원 전압(Viid)으로써 공급된다. 따라서, 활성화 구간 동안에 활성화/대기 스위칭 제어 신호 mbrs는 하이 레벨로 되고, CESTG 발생 회로는 비활성화되어 트랜지스터 P62를 턴 오프시킨다. 여기에서, 고저항을 갖는 CESTG 발생 회로의 트랜지스터 N63은 턴 온되고 단지 누설 전류만이 흐르게 된다.
제어 회로(236)에 포함된 인버터(265)의 출력은 활성화/대기 스위칭 제어 신호 mbrs의 하이 레벨에 응답하여 하이 레벨로 되며, 이 때 트랜지스터 P42는 턴 오프된다. 동시에 제어 회로(236)에 포함된 인버터(268)의 출력은 하이 레벨로 되고 트랜지스터 N49는 턴 온된다. 그 결과, 내부 전원 제어 회로(236)는 활성화된다. 이 때, 센스 앰프 전원 전압의 전압 Viid와 내부 전원 전압의 전압 Viic는 트랜지스터 N47, N48에 의해 비교된다. 활성화 구간의 처음 시작하는 제1 기간에서, ODG 발생 회로는, 앞에서 설명한 바와 같이, 제1 전원 전압이 되는 외부 전원 전압(Vdd)을 센스 앰프 전원 전압(Viid)으로써 공급한다. 따라서, 내부 전원 제어 회로(236)에 포함된 차동 회로는 트랜지스터 N48을 턴 온시키고 트랜지스터 N47을 턴 오프시킨다. 제어 신호 Vgc는 하이 레벨로 유지된다. CEACG 발생 회로는 트랜지스터 P60의 턴 오프 상태를 유지한다.
도 27에 도시된 바와 같이, 더미 서브 워드선 swl의 신호가 상승하고, 모니터용 센스 앰프 MSA가 구동되며, 더미 비트선 DBL의 전압이 내부 전원 전압 Viic까지 상승한다. 또한, ODG 발생 회로의 트랜지스터 P38이 턴 오프된다. 그 결과, 센스 앰프 전원 전압 Viid는 낮아진다. 도 27에 표시된 시간 T2에서, 내부 전원 제어 회로(236)는 전압 저하 및 제어 신호 Vgc가 로우 레벨로 되는 것을 검출한다. CEACG 발생 회로는 트랜지스터 P60을 턴 온시키고, 내부 전원 전압(Viic)을 센스 앰프 전원 전압(Viid)으로써 공급한다. 이 타이밍에서 실제 센스 앰프의 오버드라이빙 동작은 종료된다.
활성화 구간 동안에, 센스 앰프 전원 전압의 전압 Viid는 CESTG 발생 회로의 하이 임피던스 트랜지스터 N63에 의해 불필요하게 상승하는 것이 금지된다.
도 27에 도시된 바와 같이, 프리차지 코멘드 PRE가 입력되면 시간 T3에서 활성화 구간이 대기 구간으로 시프트된다. 대기 구간에서는 센스 앰프 전원 전압(Viid)이 그라운드 레벨로 저하되는 것을 금지하는 것이 전력 소모의 삭감에 효과적이다. 종래 기술에서는 셀 전원 전압(Viic)이 대기 구간 동안에 센스 앰프 전원 전압(Viid)으로 공급되고 있었다. 이와 같은 동작 때문에, 내부 전원 제어 회로(236)는 대기 구간 동안에 활성화 상태로 유지될 필요가 있었다. 활성화 상태는 반대로 전력 소모를 증가시킨다.
이 실시예에서, 동작이 대기 구간으로 시프트되면 내부 전원 제어 회로(236)가 활성화/대기 스위칭 제어 신호 mbrs의 로우 레벨에 의해 비활성으로 된다. 따라서, 내부 전원 제어 회로(236)의 전력 소모는 없어진다. 그 대신에 CESTG 발생 회로는 제어 신호 mbrs의 로우 레벨에 의해 활성화하고, 이것에 의해 외부 전원 전압(Vdd)을 센스 앰프 전원 전압(Viid)으로써 공급한다. CESTG 발생 회로의 활성화에는 특수한 제어 회로를 필요로 하지 않는다. 따라서, 전력 소모는 내부 전원 제어 회로(236)를 활성화하는 경우보다 더 낮게 될 수 있다.
도 26의 (a) 내지 도26의 (c)는 내부 전원 회로의 예를 설명하기 위한 도이다. 도 26의 (a)는 외부 전원 전압(Vdd)으로부터 내부 승압 전원(Vpp)을 발생하는 승압 또는 스텝업 회로를 도시한 것이다. 펄스 ψa를 수신하면, 트랜지스터 N70은 턴 온되어 커패시터 C2를 충전한다. 그 후, 펄스 ψb가 공급되면 트랜지스터는 펄스 ψc를 수신함으로써 동시에 턴 온된다. 승압 전원 Vpp의 레벨은 외부 전원 전압 Vdd보다 더 높게 된다. 전압 Vpp는 외부 전원 전압 Vdd보다 더 높게 될 때까지 상기의 동작을 반복하여 승압된다. 이 전압 Vpp는 워드선 구동 전압으로서 사용된다.
도 26의 (b)는 공급 전압 Vdd, Vpp, Viic의 관계를 나타내는 그래프이다. 가로축은 외부 전원 전압(Vdd)을 나타낸다. 외부 전원 전압(Vdd)의 변동에 따라서 각각의 전압 Vpp, Viic가 변동한다. 이 예에서 승압 전압 Vpp와 더 낮은 전압 Viic는 외부 전원 전압 Vdd가 대략 2.5V를 초과하는 영역 내에서 일정 레벨로 유지된다.
이 실시예의 전체 동작은 도 27의 타이밍 도에 도시하였다. 도 27은 로우(row) 더미 회로의 제어 신호의 타이밍을 나타낸다. 또, 도 28은 외부 전원 전압 Vdd가 표준치(2.5V)로 설정되는 경우에 메모리 동작 중의 센스 앰프 전원 전압 Viid의 변화를 나타내고 있다. 도 29는 외부 전원 전압 Vdd가 표준치(2.5V) 보다 더 낮은 2.2V 인 경우에 메모리 동작 중의 센스 앰프 전원 전압 Viid의 변화를 나타낸다. 전체 동작을 이 도면들을 참조하여 설명한다.
메모리 뱅크가 대기 상태(도면에서 T0 ~ T1의 기간)에 있는 동안, CEACG 발생 회로는 활성화/대기 스위칭 신호 mbrs에 의해 비활성화 상태로 유지된다. CESTG 발생 회로는 활성화 상태로 유지된다. 이 경우에, ODSGEN 발생 회로(234)의 검출 회로 DBLDET는 더미 워드선 제어 신호 wdr에 의해 비활성화 상태를 유지한다. 오버드라이브 제어 신호 Vdd가 하이 레벨이기 때문에 오버드라이빙 전압 Vdd는 센스 앰프 전원 전압(Viid)으로서 공급되지 않는다. 따라서, T0 ~ T1의 기간 중에 CESTG 발생 회로로부터 전송된 첫번째 전원 전압인 외부 전원 전압(Vdd)은 센스 앰프 전원 전압(Viid)으로서 공급된다.
메모리 뱅크가 시간 T1에서 대기 상태로부터 활성화 상태로 시프트되면, CESTG 발생 회로는 활성화/대기 스위칭 신호 mbrs 의 하이 레벨에 의해 비활성화한 다. 반면에, 내부 전원 제어 회로(236)는 활성화하여 셀 전원 전압 제어 신호 Vgc를 발생시킨다. 따라서, CEACG 발생 회로는 내부 전원 전압(Viic)을 센스 앰프 전원 전압(Viid)으로서 공급하게 한다.
ODSGEN 발생 회로(234) 내의 검출 회로 DBLDET는 워드선 제어 신호 wdr의 하이 레벨에 의해 활성화한다. 이 경우에 더미 비트선 DBL은 비교 전압 Vrfc(=Viic) 보다 낮은 전압(1/2 Viic)으로 프리차지되고, 따라서 오버드라이브 제어 신호 Vgd가 로우 레벨로 된다. 이어서, 오버드라이빙 전압 Vdd가 센스 앰프 전원 전압(Viid)으로서 ODG 발생 회로로부터 공급된다. 이 경우에, 오버드라이빙 전압 Vdd와 내부 전원 전압 Viic는 센스 앰프 전원 전압(Viid)으로서 공급된다. 오버드라이빙 전압 Vdd가 내부 전원 전압 Viic 보다 더 높기 때문에 실제 센스 앰프 SA는 T1 ~ T2의 기간 중에 오버드라이빙 전압 Vdd에 의해 구동된다.
오버드라이빙 전압 Vdd에 의해 구동된 센스 앰프 SA는 도 28의 비트선 BL과 /BL 사이의 전압차를 증폭한다. 이 때, ODSGEN 발생 회로(234) 내의 더미 비트선 DBL과 /DBL의 전압도 또한 도 28에 도시된 비트선 BL의 전압(도 27에 도시된 전압 DBL, /DBL)과 동일한 타이밍에서 변화한다. 더미 비트선 DBL상의 전압이 시간 T2에서 비교 전압 Vrfc보다 더 높게 되면, 트랜지스터 N31은 턴 온되고, 오버드라이브 제어 신호 Vgd는 하이 레벨로 된다. 그 결과, ODG 발생 회로는 오버드라이빙 전압 Vdd의 공급을 중단한다.
이 시점에서는 셀용의 내부 전원 전압(Viic)만이 센스 앰프 전원 전압(Viid)으로서 공급된다. 따라서, 센스 앰프 SA의 오버드라이빙 동작은 중단되고, 내부 전원 전압 Viic가 센스 앰프 구동 전압 Viid로서 공급된다. 이 실시예에서, 비교 전압 Vrfc는 비트선 BL, /BL가 내부 전원 전압 Viic에 도달하는 타이밍(도면에서 T2)에서 센스 앰프 SA의 오버드라이빙이 중단되도록 설정된다. 따라서, 센스 앰프 SA의 오버드라이빙용으로 사용된 외부 전원 전압 Vdd가 변화하는 경우라도 오버드라이빙은 적당한 타이밍에서 중단될 수 있다. 따라서, 메모리 동작은 고속으로 정확성있게 실행될 수 있다.
비트선의 증폭된 전압을 메모리셀에 재기록함으로써 시간 T3에서 메모리 동작이 종료되면, 메모리 뱅크는 활성 상태로부터 대기 상태로 시프트된다. 따라서, CEACG 발생 회로는 비활성화하고, CESTG 발생 회로는 활성화한다. 이 경우에 오버드라이브 제어 신호 Vgd는 하이 레벨 상태이므로 오버드라이빙 전압 Vdd는 센스 앰프 전원 전압(Viid)으로서 공급되지 않는다. 그러므로, 시간 T3로부터 다음 메모리 동작이 개시될 때까지의 대기 구간 중에 CESTG 발생 회로로부터 전송된 전압 Vdd가 센스 앰프 전원 전압(Viid)으로서 공급된다.
도 29는 외부 전원 전압 Vdd가 로우 레벨(2.2V)인 경우의 타이밍을 나타낸다. 외부 전원 전압 Vdd가 낮아지면, 오버드라이빙된 센스 앰프 SA가 비트선 BL과 /BL의 전압차를 증폭하는 속도가 더 낮아진다. 그러므로, 오버드라이빙 중단의 타이밍이 종래 기술에서처럼 고정된 경우에, 오버드라이빙은 가끔 비트선 BL, /BL의 하이 레벨측의 전압이 내부 전원 전압 Viic에 도달하기 전에 중단되어 버린다.
이와는 대조적으로, 본 발명에 따르면, 오버드라이빙 중단의 타이밍은 실제 비트선 BL, /BL의 하이 레벨의 전압과 대략 동일한 방법으로 동작하는 더미 비트선 DBL의 하이 레벨에 의해 제어될 수 있다. 따라서, 센스 앰프 SA는 비트선 BL, /BL의 하이 레벨측의 전압이 내부 전원 전압 Viic에 도달할 때까지 오버드라이빙될 수 있다. 오버드라이빙은 전압 Viic에 도달할 때에 중단될 수 있다. 그러므로, 종래 기술과 비교할 때, 이 실시예에서는 센스 앰프의 오버드라이빙을 더욱 정확한 타이밍에서 제어할 수 있고 메모리 동작을 더 고속으로 제어할 수 있다.
이와 같이, 본 실시예에 따르면, 센스 앰프 SA의 오버드라이빙은 더미 비트선 전압에 따라 제어되고, 그에 따라 센스 앰프 SA는 외부 전원 전압 Vdd가 로우 레벨인 경우에도 적절하게 오버드라이빙될 수 있다.
반도체 메모리 장치에는 가끔 파워 다운 모드에서 저전압의 외부 전원 전압이 공급된다. 이 모드에 있는 경우에도 DRAM(dynamic random access memory)에서는 주기적으로 리프레시 동작이 실행되어야 한다. 저하된 외부 전원 전압 Vdd에 의해 셀프 리프레시가 실행되는 이러한 동작 모드에 있어서도 센스 앰프 SA의 동작은 이 실시예에서처럼 센스 앰프 SA를 제어함으로써 적절히 제어될 수 있다. 따라서, 셀프 리프레시 동작에 있어서, 센스 앰프 SA는 비트선 전압을 데이터를 독출하는데 충분한 하이 레벨 전압으로 구동할 수 있고 적당한 하이 레벨 전압을 메모리셀에 기록할 수 있다. 따라서, 리프레시 동작의 타이밍 여유는 증대한다.
상기 설명한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 센스 앰프가 그 구동 개시시에 내부 전원 전압보다 더 높은 전원 전압으로 오버드라이빙되는 경우에, 오버드라이빙 중단의 타이밍은 더미 비트선상의 전압에 따라 제어된다. 그러므로, 오버드라이빙용 전원이 변화하는 경우에도 상기 설명한 제어가 최적의 타이밍에서 실행될 수 있다. 따라서, 오버드라이빙 전원 전압으로써 외부 전원을 사용하는 경우에, 센스 앰프의 동작은 외부 전원이 변화하거나 파워 다운 모드에서 외부 전원의 전압이 저하되어 있는 경우에도 항상 최적으로 제어된다.
우연히 상기 반도체 집적 회로의 제1 실시예는 센스 앰프 구동 회로(5)들이 각 메모리셀 어레이(2)의 4 코너에 마주 대하는 모든 영역에 배치되어 있는 예로써 설명하였다. 그러나, 본 발명은 이러한 구성에 제한되는 것이 아니다. 일예로써, 센스 앰프 구동 회로(5)는 각 센스 앰프의 4 코너에 마주 대하는 매 두번째 영역마다에 배치될 수도 있다. 다른 예로써, 센스 앰프 구동 회로(5)는 센스 앰프 AMP와 1:1 대응으로 배치될 수도 있다. 이러한 배치는 반도체 집적 회로의 제2 실시예 및 제3 실시예에 있어서도 마찬가지이다.
또한, 반도체 집적 회로의 제1 실시예는 DRAM(31)이 4개의 메모리 코어부(1)와 십자형의 주변 회로부(33)로 형성되어 있는 예로써 설명하였지만, 이것에 한정되지 않고 2 개의 메모리 코어부(1)와 직사각형의 주변 회로부로 형성된 것으로 할 수도 있다. 메모리 코어부(1)의 수와 주변회로부의 형상은 특별하게 제한되지 않는다. 이것은 반도체 집적 회로의 제2 실시예 및 제3 실시예에 있어서도 마찬가지이다.
더 나아가서, 반도체 집적 회로의 제1 실시예는 센스 앰프 활성화 신호 SAB에 제공되는 부전압이 워드선 WL용의 리세트 전압 VMI를 발생하기 위한 부전압 발생 회로(37a)에서 공급되는 예로써 설명하였다. 그러나 전용의 부전압 발생 회로를 설치하고 그로부터 센스 앰프 활성화 신호 SAB에 제공되는 부전압을 공급하도록 하여도 좋다. 이 경우에 센스 앰프 활성화 신호 SAB에 제공되는 부전압은 저전압으로 설정될 수 있다. 그 결과, 센스 앰프 AMP의 증폭 속도는 훨씬 더 고속으로 될 수 있다.
또, 센스 앰프 활성화 신호 SAB에 제공되는 부전압은 DRAM(31)상에 형성된 부전압 발생 회로(37a) 및 기판 전압 발생 회로(37b) 이외의 전압 발생 회로로부터 공급될 수 있다.
반도체 집적 회로의 제1, 제2 및 제3 실시예에서는 본 발명이 DRAM에 적용된 예로써 설명을 하였지만, 본 발명은 센스 앰프를 가진 SRAM, FeRAM(Ferroelectric RAM) 또는 플래시 메모리와 같은 반도체 메모리에도 적용할 수 있다. 또한, 본 발명은 센스 앰프를 구비한 다른 어떤 종류의 반도체 집적 회로에도 적용할 수 있다.
더 나아가서, 시스템 LSI에 DRAM 등의 메모리가 장착되어 있는 경우에 그 메모리에 본 발명을 적용할 수도 있다.
본 발명이 적용되는 반도체 제조 공정은 CMOS 공정에만 제한되는 것이 아니고 Bi-CMOS 공정이어도 좋다.
상기한 바와 같은 본 발명에 따르면, 칩 사이즈가 증가되지 않고서도 센스 앰프의 구동력이 향상되어 센스 앰프의 속도를 증가시킬 수 있는 효과가 있다.

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  13. 반도체 메모리 장치에 있어서,
    비트선을 통하여 메모리셀들에 결합되고 상기 비트선 상의 전압을 증폭하는 센스 앰프(sense amplifier)와;
    상기 센스 앰프가 활성화 기간 동안 활성화될 때, 제1 기간 동안에는 제1 전원 전압을 상기 센스 앰프에 공급하고, 그 뒤 제2 기간 동안에는 상기 제1 전원 전압보다 낮은 제2 전원 전압을 상기 센스 앰프에 공급하는 센스 앰프 제어기
    를 포함하고,
    상기 제1 기간은 상기 메모리 셀들이 액세스되는 상기 활성화 기간 내의 초기 기간이고, 상기 제2 기간은 상기 활성화 기간 내의 잔여 기간인 것이고,
    상기 센스 앰프 제어기는 상기 활성화 기간 이후의 대기 기간에 상기 센스 앰프에 상기 제1 전원 전압을 공급하는 것인,
    반도체 메모리 장치.
  14. 제13항에 있어서, 상기 센스 앰프 제어기는,
    상기 활성화 기간의 상기 제1 기간 동안에 상기 제1 전원 전압을 상기 센스 앰프에 공급하는 제1 전원 전압 발생 회로와;
    상기 활성화 기간의 상기 제2 기간 동안에 상기 제2 전원 전압을 상기 센스 앰프에 공급하는 제2 전원 전압 발생 회로와;
    상기 대기 기간 동안에 상기 제1 전원 전압을 상기 센스 앰프에 공급하는 제3 전원 전압 발생 회로를 더 포함하는 것인,
    반도체 메모리 장치.
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  18. 제13항에 있어서, 상기 제1 전원 전압은 외부 전원 전압이고, 상기 제2 전원 전압은 상기 외부 전원 전압을 저하시킴으로써 생성된 내부 전원 전압인 것인, 반도체 메모리 장치.
  19. 제14항에 있어서, 상기 제3 전원 전압 발생 회로는 상기 활성화 기간 동안에 상기 센스 앰프의 상기 전원 전압으로부터의 미리 결정된 누설 전류 경로를 형성하는 것인, 반도체 메모리 장치.
  20. 제14항에 있어서, 상기 제2 전원 전압 발생 회로는 상기 대기 기간 동안에 상기 제2 전원 전압의 공급을 중단하는 것인, 반도체 메모리 장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392916B1 (en) * 1999-10-01 2002-05-21 Samsung Electronics Co., Ltd. Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device
JP4408513B2 (ja) * 2000-01-26 2010-02-03 株式会社ルネサステクノロジ 半導体装置
JP3948183B2 (ja) * 2000-02-24 2007-07-25 富士通株式会社 半導体記憶装置
JP3495310B2 (ja) * 2000-03-23 2004-02-09 日本電気株式会社 半導体記憶装置
JP4138228B2 (ja) * 2000-11-20 2008-08-27 株式会社東芝 半導体メモリ
KR100454259B1 (ko) * 2001-11-02 2004-10-26 주식회사 하이닉스반도체 모니터링회로를 가지는 반도체메모리장치
US6952375B2 (en) * 2001-12-24 2005-10-04 Intel Corporation Self-timed voltage-subtraction sneak current cancellation method and apparatus
KR20030089078A (ko) * 2002-05-16 2003-11-21 주식회사 하이닉스반도체 자기터널접합소자를 갖는 자기메모리셀
US6822891B1 (en) * 2003-06-16 2004-11-23 Kabushiki Kaisha Toshiba Ferroelectric memory device
US20050105372A1 (en) * 2003-10-30 2005-05-19 Fujitsu Limited Semiconductor memory
JP5034379B2 (ja) * 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
KR100852000B1 (ko) * 2007-04-11 2008-08-13 주식회사 하이닉스반도체 센스 앰프 구동 신호 생성 회로
US7692975B2 (en) * 2008-05-09 2010-04-06 Micron Technology, Inc. System and method for mitigating reverse bias leakage
FR2965662A1 (fr) * 2010-09-30 2012-04-06 St Microelectronics Sa Circuit d'aide a la lecture pour un dispositif memoire
US8630139B2 (en) 2011-11-30 2014-01-14 International Business Machines Corporation Dual power supply memory array having a control circuit that dynamically selects a lower of two supply voltages for bitline pre-charge operations and an associated method
WO2016055903A1 (en) * 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
KR20160069147A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 데이터 감지 증폭기 및 이를 포함하는 메모리 장치
US9865605B2 (en) * 2016-01-14 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having resistive device coupled with supply voltage line
US10249756B2 (en) * 2016-11-29 2019-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory and logic circuit having FETs with ferroelectric layer and manufacturing methods thereof
US9978435B1 (en) * 2017-01-25 2018-05-22 Winbond Electronics Corporation Memory device and operation methods thereof
US20200135259A1 (en) * 2019-12-23 2020-04-30 Intel Corporation High bandwidth dram memory with wide prefetch

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764580A (en) * 1995-08-18 1998-06-09 Hitachi, Ltd. Semiconductor integrated circuit
US5831910A (en) * 1995-08-18 1998-11-03 Hitachi, Ltd. Semiconductor integrated circuit utilizing overdriven differential amplifiers

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3373534B2 (ja) * 1991-07-02 2003-02-04 株式会社東芝 半導体記憶装置
JP2973668B2 (ja) 1991-12-27 1999-11-08 日本電気株式会社 高速ダイナミックランダムアクセスメモリ装置
US5257232A (en) 1992-03-05 1993-10-26 International Business Machines Corporation Sensing circuit for semiconductor memory with limited bitline voltage swing
JP3561012B2 (ja) 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
KR0167295B1 (ko) 1995-12-16 1999-02-01 문정환 저전력용 센스앰프회로
JPH09213078A (ja) 1996-02-01 1997-08-15 Hitachi Ltd 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置
JP3672384B2 (ja) * 1996-07-24 2005-07-20 沖電気工業株式会社 センス回路
US5742552A (en) 1996-10-31 1998-04-21 Texas Instruments Incorporated Timing control for clocked sense amplifiers
JPH10135424A (ja) 1996-11-01 1998-05-22 Mitsubishi Electric Corp 半導体集積回路装置
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
KR100271626B1 (ko) 1997-05-31 2000-12-01 김영환 비트라인 센스앰프의 오버드라이빙방법
JP3742191B2 (ja) * 1997-06-06 2006-02-01 株式会社東芝 半導体集積回路装置
DE19929095B4 (de) * 1998-06-29 2005-12-08 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764580A (en) * 1995-08-18 1998-06-09 Hitachi, Ltd. Semiconductor integrated circuit
US5831910A (en) * 1995-08-18 1998-11-03 Hitachi, Ltd. Semiconductor integrated circuit utilizing overdriven differential amplifiers

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