JP2000285677A

JP2000285677A - 半導体集積回路

Info

Publication number: JP2000285677A
Application number: JP11084715A
Authority: JP
Inventors: Iku Mori; 郁森; Ayako Kitamoto; 綾子北本; Masato Matsumiya; 正人松宮; Masahito Takita; 雅人瀧田; Shinichi Yamada; 伸一山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-26
Filing date: 1999-03-26
Publication date: 2000-10-13

Abstract

(57)【要約】【課題】本発明は、微少信号を増幅するセンスアンプ
を備えた半導体集積回路に関し、チップサイズを増大す
ることなく、センスアンプの駆動能力を増大し、増幅速
度を向上することを目的とする。【解決手段】電源電圧が与えられ、電源線に接続され
たソースと、ドレインとを有するトランジスタ１１を含
む駆動回路５と、前記ドレインに接続され、微少信号を
増幅するセンスアンプAMPと、トランジスタ１１のゲー
トに、電源電圧を越える制御電圧を与え、トランジスタ
１１を制御する制御回路４１とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微少信号を増幅す
るセンスアンプを備えた半導体集積回路に関する。

【０００２】

【従来の技術】一般に、半導体メモリ等の集積回路は、
メモリセルから読み出されたデータを増幅するためのセ
ンスアンプを備えている。図１５は、DRAMのメモリコア
部の概要を示している。メモリコア部１には、四角状の
複数のメモリセルアレイ２が配置されている。メモリセ
ルアレイ２は、縦横に配置した複数のメモリセルMCから
構成されている。メモリセルアレイ２の周囲には、横方
向と縦方向に、それぞれセンスアンプ列３とサブワード
デコーダ列４が配置されている。センスアンプ列３とサ
ブワードデコーダ列４との交差する領域（メモリセルア
レイ２の四隅）には、センスアンプ駆動回路５が配置さ
れている。

【０００３】メモリセルアレイ２には、図の上側のサブ
ワードデコーダ列４からワード線WL（以下、個別にワー
ド線WL0、WL1とも称す）が配線されている。また、メモ
リセルアレイ２には、図の両側のセンスアンプ列３から
ビット線BL、BLBが交互に配線されている。ビット線B
L、BLBは、一方が読み出しに使用されているときに、他
方が参照電圧にされる相補ビット線である。センスアン
プ列３は、図の上側のセンスアンプ駆動回路５により制
御されている。

【０００４】図１６は、メモリコア部１および周辺回路
部１５の詳細を示している。センスアンプ列３は、複数
のセンスアンプAMP、プリチャージ回路６、およびnMOS
トランジスタ７ａ、７ｂ、７ｃ、７ｄを備えている。ビ
ット線BLは、nMOSトランジスタ７ａ、７ｂを介してセン
スアンプAMPに接続されている。ビット線BLBは、nMOSト
ランジスタ７ｃ、７ｄを介してセンスアンプAMPに接続
されている。nMOSトランジスタ７ａ、７ｃのゲートに
は、制御信号BT1が印加され、nMOSトランジスタ７ｂ、
７ｄのゲートには、制御信号BT2が印加されている。

【０００５】センスアンプAMPは、２つのCMOSインバー
タ８、９の入力と出力とを相互に接続して構成されてい
る。CMOSインバータ８、９のpMOSトランジスタ８ａ、９
ａのソースには、センスアンプ駆動信号VPが印加されて
いる。CMOSインバータ８、９のnMOSトランジスタ８ｂ、
９ｂのソースには、センスアンプ駆動信号VNが印加され
ている。CMOSインバータ８、９の出力は、それぞれビッ
ト線BL、BLBに接続されている。なお、以下の説明で
は、pMOSトランジスタ、nMOSトランジスタを、単にpMO
S、nMOSと称する。

【０００６】センスアンプ駆動信号VP、VNは、複数のセ
ンスアンプAMPを高速に動作させるため、配線幅を大き
くされており、負荷容量が大きい。プリチャージ回路６
には、ビット線BL、BLBが接続され、プリチャージ信号P
Rおよびプリチャージ電圧VPRが供給されている。プリチ
ャージ電圧VPRは、内部電源電圧Viiの二分の一の電圧で
ある。プリチャージ回路６は、ビット線BL、BLBにプリ
チャージ電圧VPRを供給し、また、ビット線BL、BLBをイ
コライズする回路である。

【０００７】メモリセルMC0、MC1のセルトランジスタTR
0、TR1（共にnMOSで構成）のゲートには、それぞれワー
ド線WL0、WL1が接続されている。セルトランジスタTR
0、TR1のセルキャパシタと反対側には、それぞれビット
線BL、BLBが接続されている。センスアンプ駆動回路５
は、pMOS１１と３つのnMOS１２、１３、１４を直列に接
続して構成されている。pMOS１１のソースには、内部電
源電圧Viiが供給されている。内部電源電圧Viiは、外部
から供給される電源電圧VCCを降圧して生成されてい
る。pMOS１１のゲートには、センスアンプ活性化信号SA
Bが印加されている。pMOS１１のドレインからはセンス
アンプ駆動信号VPが出力されている。nMOS１４のソース
には、接地電圧VSSが供給されている。nMOS１４のゲー
トには、センスアンプ活性化信号SAが印加されている。
nMOS１４のドレインからはセンスアンプ駆動信号VNが出
力されている。中央のnMOS１２、１３のゲートには、プ
リチャージ信号PRが印加されている。nMOS１２のソース
およびnMOS１３のドレインには、プリチャージ電圧VPR
が供給されている。

【０００８】pMOS１１、nMOS１４は、負荷容量の大きい
センスアンプ駆動信号VP、VNに内部電源電圧Vii、接地
電圧VSSを供給し、複数のセンスアンプAMPを高速に動作
させるために、高い駆動能力を有している。すなわち、
pMOS１１、nMOS１４のサイズは大きい。一方、周辺回路
部１５には、タイミング発生回路１６、プリチャージ信
号PRを生成するPR生成回路１７、およびセンスアンプ活
性化信号SA、SABを生成するSA生成回路１８が配置され
ている。周辺回路部１５は、図７に示したメモリコア部
１の外側の領域に設けられている。周辺回路部１５に
は、上記回路１６、１７、１８以外に、図示しないパッ
ド、入出力バッファ、メインワードデコーダ、カラムデ
コーダ等が配置されている。

【０００９】タイミング発生回路１６は、ビット線BL、
BLBのプリチャージタイミングを制御するプリチャージ
タイミング信号PRTおよびセンスアンプAMPの駆動タイミ
ングを制御するセンスアンプタイミング信号SATを生成
し、出力している。PR生成回路１７は、プリチャージタ
イミング信号PRTおよび行アドレスのデコード信号WDEC
を受けて、センスアンプAMPの活性化時に低レベルにな
るプリチャージ信号PRを出力している。

【００１０】SA生成回路１８は、センスアンプタイミン
グ信号SATおよび行アドレスのデコード信号WDECを受け
て、センスアンプ活性化信号SAB、SAを出力している。
図１７は、SA生成回路１８の詳細を示している。SA生成
回路１８は、論理回路１９と、２つのCMOSインバータ２
０、２１とで構成されている。論理回路１９は、デコー
ド信号WDECとセンスアンプタイミング信号SATが供給さ
れ、センスアンプAMPの活性化信号SAB0、SA0を出力して
いる。活性化信号SAB0、SA0は、位相を相互に反転した
信号である。CMOSインバータ２０、２１のpMOS２０ａ、
２１ａおよびnMOS２０ｂ、２１ｂのソースには、それぞ
れ内部電源電圧Viiおよび接地電圧VSSが供給されてい
る。CMOSインバータ２０、２１は、活性化信号SAB0、SA
0を反転し、センスアンプ活性化信号SAB、SAを出力して
いる。センスアンプ活性化信号SAB、SAは、センスアン
プAMPの活性化時に、それぞれ低レベル、高レベルにな
る信号である。

【００１１】上述したDRAM３１では、例えば、図１６の
メモリセルMC0に書き込まれた高レベルデータを読み出
すために、読み出しサイクルが行われる。図１８は、読
み出しサイクルにおける主要な信号のタイミングを示し
ている。読み出しサイクルの開始前に、プリチャージ信
号PRは高レベル（ブースト電圧VPP）、ワード線WL0は低
レベル（リセット電圧VMI）、センスアンプ活性化信号S
A、SABはそれぞれ低レベル（接地電圧VSS）、高レベル
（内部電源電圧Vii）になっている。このとき、図１６
に示したタイミング発生回路１６は、タイミング信号PR
Tを高レベルにし、センスアンプタイミング信号SATを低
レベルにしている。ブースト電圧VPPは内部電源電圧Vii
より高く、リセット電圧VMIは接地電圧VSSより低い電圧
である。

【００１２】センスアンプ駆動回路５は、プリチャージ
信号PRの高レベル時に、nMOS１２、１３をオンし、プリ
チャージ電圧VPRをセンスアンプ駆動信号VP、VNに供給
している。プリチャージ回路６は、プリチャージ信号PR
の高レベル時に、プリチャージ電圧VPRをビット線BL、B
LBに供給し、同時に、ビット線BL、BLBをイコライズし
ている。したがって、センスアンプAMPの各ノードは全
てプリチャージ電圧VPRになっており、センスアンプAMP
は非活性化されている。

【００１３】この後、DRAM３１の外部からアドレス信
号、リードライト信号等が入力されると、DRAM３１は読
み出しサイクルを開始する。タイミング発生回路１６
は、プリチャージタイミング信号PRTを低レベルにし、
センスアンプタイミング信号SATを高レベルにする。ま
た、デコード信号WDECは、行アドレス信号の入力により
低レベルから高レベルになる。

【００１４】PR生成回路１７は、プリチャージタイミン
グ信号PRTを受けて、プリチャージ信号PRを低レベル（V
SS）にする（図１８(a)）。プリチャージ回路６は、プ
リチャージ信号PRを低レベルを受けて、プリチャージ電
圧VPRをビット線BL、BLBに供給することを停止し、同時
に、ビット線BL、BLBのイコライズを停止する。すなわ
ち、ビット線BL、BLBのプリチャージ動作が完了する。

【００１５】センスアンプ駆動回路５のnMOS１２、１３
は、プリチャージ信号PRの低レベルを受けてオフし、プ
リチャージ電圧VPRをセンスアンプ駆動信号VP、VNに供
給することを停止する。次に、ワード線WL0が高レベル
（VPP）になり、メモリセルMC0のセルトランジスタTR0
がオンする（図１８(b)）。メモリセルMC0の蓄積電荷
は、ビット線BLに再分配され、ビット線BLの電圧は上昇
する（図１８(c)）。ビット線BLBはプリチャージ電圧PR
のまま保持され、参照電圧として使用される（図１８
(d)）。

【００１６】次に、図１７に示したSA生成回路１８は、
デコード信号WDECとセンスアンプタイミング信号SATと
を受けて、活性化信号SAB0を高レベルにし、SA0を低レ
ベルにする。CMOSインバータ２０はSAB0の高レベルを受
けて、nMOS２０ｂをオンし、接地電圧をセンスアンプ活
性化信号SABに出力する（図１８(e)）。CMOSインバータ
２１はSA0の低レベルを受けて、pMOS２１ａをオンし、
内部電源電圧Viiをセンスアンプ活性化信号SAに出力す
る（図１８(f)）。

【００１７】図１６に示したセンスアンプ駆動回路５の
pMOS１１は、センスアンプ活性化信号SABの低レベル（V
SS）を受けてオンし、センスアンプ駆動信号VPに内部電
源電圧Viiを供給する。センスアンプ駆動回路５のnMOS
１４は、センスアンプ活性化信号SAの高レベル（Vii）
を受けてオンし、センスアンプ駆動信号VNに接地電圧VS
Sを供給する。

【００１８】センスアンプAMPは、センスアンプ駆動信
号VP、VNが、それぞれ高レベル、低レベルになることで
活性化される。そして、ビット線BL、BLBが差動増幅さ
れ、ビット線BLの電圧が内部電源電圧Viiに、ビット線B
LBの電圧が接地電圧VSSに変化する（図１８(g)）。増幅
されたビット線BL、BLBの電圧は、カラムデコーダ（図
示せず）に制御されるカラムスイッチ（図示せず）を介
してI/O信号として転送され、出力バッファ（図示せ
ず）からDRAM３１の外部に出力される。

【００１９】この後、ワード線WL0が低レベル（VMI）に
なり、センスアンプ活性化信号SA、SABが、それぞれ低
レベル（VSS）、高レベル（Vii）になり、プリチャージ
信号PRが高レベル（VPP）になる。（図１８(h)）センス
アンプAMPは非活性化され、読み出しサイクルが終了す
る。なお、書き込みサイクルの場合にも、読み出しサイ
クルと同様にセンスアンプAMPが活性化される。そし
て、ビット線BLが内部電源電圧Viiまたは接地電圧VSSに
なり、メモリセルMC0にデータを書き込みが行われる。

【００２０】

【発明が解決しようとする課題】ところで、メモリセル
MCに書き込まれたデータをセンスアンプAMPで精度よく
増幅するためには、センスアンプAMPの寸法ばらつきを
抑える必要がある。半導体集積回路では、寸法ばらつき
の要因となる製造工程が多数あり、特に、リソグラフィ
工程では、寸法ばらつきを生じやすい。DRAMにおいて、
センスアンプAMPの寸法ばらつきは、アクセス時間の増
大、動作電圧の範囲の縮小、誤動作等の原因になり、歩
留まりに与える影響は大きい。このため、一般には、セ
ンスアンプAMPの各素子のチャネル長等を、他の素子に
比べて大きくすることで、寸法ばらつきを抑えている。

【００２１】この傾向は、世代ごとに素子寸法を小さく
し、チップサイズの縮小と高速化を図る製品でも同じで
ある。一方、図１５に示したように、DRAMのセンスアン
プAMPは、センスアンプ列３として構成され、メモリセ
ルアレイ２の周囲に配置される。このため、センスアン
プAMPから構成されたセンスアンプ列３が、メモリセル
アレイ２の両側に収まらないときには、センスアンプ列
３のセンスアンプAMPの数を減らす場合がある。センス
アンプAMPの数を減らすことで、例えば、右端のセンス
アンプ列３は、左側の４つのメモリセルアレイ２を増幅
するために使用される。

【００２２】この結果、１つのセンスアンプAMPに接続
されるビット線BL、BLBの長さは長くなり、ビット線容
量が増大する。ビット線容量の増大により、センスアン
プAMPの増幅速度は低下するため、素子寸法を小さくし
た製品であるにもかかわらず、アクセス時間はそれほど
低減できなくなる。ここで、センスアンプAMPの増幅速
度を低下させず、アクセス時間を低減するためには、セ
ンスアンプAMPの駆動能力を増大すればよい。

【００２３】センスアンプの駆動能力を増大する手法と
して、例えば、図１６に示したセンスアンプ駆動回路５
のpMOS１１およびnMOS１４のサイズを大きくしてセンス
アンプ駆動信号VP、VNの供給能力を増大することが考え
られる。

【００２４】しかしながら、センスアンプ駆動回路５
は、図１４に示したように、センスアンプ列３とサブワ
ードデコーダ列４とが交差する領域に配置されているた
め、この領域の面積以上に大きくすることはできない。
したがって、センスアンプ駆動回路５のサイズを大きく
することは困難である。センスアンプAMPの駆動能力を
増大する別の手法として、例えば、図１５に示したセン
スアンプ駆動回路５のpMOS１１のソースに内部電源電圧
Viiより高い電圧を供給し、センスアンプ駆動信号VPの
電圧を高くすることが考えられる。

【００２５】しかしながら、センスアンプAMPは、書き
込み時にも活性化される。このため、この手法では、メ
モリセルMC0への高レベルデータの書き込み時に、ビッ
ト線BLの電圧は内部電源電圧Viiより高くなる。ビット
線BLの電圧に応じた信号量をメモリセルMC0に書き込む
ためには、ワード線WL0の高レベル電圧を、ビット線BL
書き込み電圧よりセルトランジスタTR0の閾値以上高く
しなくてはならない。しかしながら、ワード線WL0の高
レベル電圧を高くすることは、メモリセルMC0のゲート
絶縁膜の信頼性の低下につながる。また、ビット線BLあ
るいはワード線WL0の高レベル電圧を高くすることは、
チップの消費電力の増加につながる。したがって、セン
スアンプ駆動信号VPの電圧を高くすることは、非常に困
難であり、不利である。

【００２６】本発明の目的は、センスアンプの駆動能力
を増大し、増幅速度を向上した半導体集積回路を提供す
ることにある。本発明の別の目的は、チップサイズを増
大することなくセンスアンプの駆動能力を増大し、増幅
速度を向上することにある。

【００２７】

【課題を解決するための手段】図１は、請求項１ないし
請求項３に記載の発明の基本原理を示すブロック図であ
る。

【００２８】請求項１の半導体集積回路は、制御回路４
１と、トランジスタ１１を有する駆動回路５と、センス
アンプAMPとを備えている。駆動回路５のトランジスタ
１１は、ゲートを制御回路４１に接続し、ドレインをセ
ンスアンプAMPに接続している。制御回路４１は、トラ
ンジスタ１１のゲートに電源電圧より大きいゲート・ソ
ース間電圧を与え、トランジスタ１１をオン制御する。
オン状態でのトランジスタ１１のソース・ドレイン間の
抵抗は、ゲート・ソース間に電源電圧を与えた場合に比
べ、十分に低くなる。このため、トランジスタ１１のソ
ースからドレインに、多量のキャリアが供給される。セ
ンスアンプAMPはドレインからキャリアの供給を受けて
活性化し、微少信号を増幅する。

【００２９】したがって、センスアンプAMPおよび駆動
回路５を変更することなく、センスアンプAMPの増幅速
度が向上される。また、駆動回路５にキャリアを供給す
る電源電圧を上げることなく、センスアンプAMPの増幅
速度が向上される。センスアンプAMPの増幅速度の向上
が不要な場合には、センスアンプの駆動回路５あるいは
センスアンプAMPを小さくすることが可能になる。

【００３０】請求項２の半導体集積回路では、駆動回路
５にpMOSトランジスタ１１が備えられ、制御回路４１
は、pMOSトランジスタ１１のゲートに負電圧を与えて、
このトランジスタをオン制御する。pMOSトランジスタ１
１のオン状態でのソース・ドレイン間の抵抗は、ゲート
に接地電圧を与えた場合に比べて十分に低くなる。この
ため、センスアンプAMPの増幅速度が向上される。

【００３１】請求項３の半導体集積回路は、メモリセル
MCとメモリセルMCに接続されたワード線WLと、ワード線
WLに供給する負電圧を発生する負電圧発生回路３７ａと
を備えている。制御回路４１は、負電圧発生回路３７ａ
で発生した負電圧を、駆動回路５に備えたpMOSトランジ
スタ１１のゲートに与える制御を行う。このため、pMOS
トランジスタ１１の制御のために新たな負電圧発生回路
を設ける必要がなくなる。この結果、半導体集積回路の
チップサイズを増大することなく、センスアンプAMPの
増幅速度が向上される。

【００３２】図２は、請求項４に記載の発明の基本原理
を示すブロック図である。請求項４の半導体集積回路
は、nMOSトランジスタの基板に供給する負電圧を発生す
る基板電圧発生回路３７ｂとを備えている。制御回路４
１は、基板電圧発生回路３７ｂで発生した負電圧を、pM
OSトランジスタ１１のゲートに与える制御を行う。この
ため、pMOSトランジスタ１１の制御のために新たな負電
圧発生回路を設ける必要がなくなる。この結果、半導体
集積回路のチップサイズを増大することなく、センスア
ンプAMPの増幅速度が向上される。

【００３３】図３は、請求項５および請求項６に記載の
発明の基本原理を示すブロック図である。請求項５の半
導体集積回路は、駆動回路５にnMOSトランジスタ１４が
備えられ、制御回路７９は、nMOSトランジスタ１４のゲ
ートに高電圧を与えて、このトランジスタをオン制御す
る。nMOSトランジスタ１４のオン状態でのソース・ドレ
イン間の抵抗は、ゲートに電源電圧を与えた場合に比べ
て十分に低くなる。このため、センスアンプAMPの増幅
速度が向上される。

【００３４】請求項６の半導体集積回路は、メモリセル
MCとメモリセルMCに接続されたワード線WLと、ワード線
WLに供給する高電圧を発生する高電圧発生回路３９とを
備えている。制御回路７９は、高電圧発生回路３９で発
生した高電圧を、駆動回路５に備えたnMOSトランジスタ
１４のゲートに与える制御を行う。このため、nMOSトラ
ンジスタ１４の制御のために新たな高電圧発生回路を設
ける必要がなくなる。この結果、半導体集積回路のチッ
プサイズを増大することなく、センスアンプAMPの増幅
速度を向上される。

【００３５】図４は、請求項７に記載の発明の基本原理
を示すブロック図である。請求項７の半導体集積回路
は、メモリセルMCが縦横に配置された四角状のメモリセ
ルアレイ２を複数備えている。メモリセルアレイ２の一
方向に並ぶ複数のメモリセルMCには、ビット線BLが接続
されている。各メモリセルアレイ２のビット線BLに平行
な二辺の間には、複数のワードデコーダ４が並列して配
置されている。メモリセルアレイ２のビット線BLに直交
する二辺の間には、複数のセンスアンプAMPが並列して
配置されている。ワードデコーダ４の並列方向とセンス
アンプAMPの並列方向とが交差する領域には、センスア
ンプAMPを駆動する駆動回路５が配置されている。

【００３６】制御回路４１は、駆動回路５のトランジス
タ１１のゲートに電源電圧より大きいゲート・ソース間
電圧を与え、トランジスタ１１をオン制御する。したが
って、メモリセルアレイ２の周囲に配置されたセンスア
ンプAMPおよび駆動回路５を変更することなく、センス
アンプAMPの増幅速度が向上される。換言すれば、チッ
プサイズを増大することなく、センスアンプAMPの増幅
速度を向上することが可能になる。

【００３７】センスアンプAMPの増幅速度の向上が不要
な場合には、センスアンプの駆動回路５あるいはセンス
アンプAMPを小さくすることができ、チップサイズを低
減することができる。

【００３８】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。

【００３９】図５は、本発明の半導体集積回路の第１の
実施形態を示している。本実施形態は、請求項１ないし
請求項３、請求項７に対応している。なお、従来技術で
説明した回路と同一の回路については、同一の符号を付
し、これ等の回路については、詳細な説明を省略する。
また、従来技術で説明した信号と同一の信号について
は、同一の符号を付している。

【００４０】この実施形態の半導体集積回路は、シリコ
ン基板上に、CMOSプロセス技術を使用して、DRAM３１と
して形成されている。DRAM３１には、４つのメモリコア
部１が配置されている。各メモリコア部１の間には、周
辺回路部３３が十字状に形成されている。周辺回路部３
３の中央には、タイミング制御部３５が配置されてい
る。また、周辺回路部３３には、負電圧発生回路３７
ａ、基板電圧発生回路３７ｂ、および高電圧発生回路３
９が配置されている。負電圧発生回路３７ａは、ワード
線WLの低レベル電圧であるリセット電圧VMIを発生する
回路である。基板電圧発生回路３７ｂは、nMOSの基板に
供給する基板電圧VBB（負電圧）を発生する回路であ
る。高電圧発生回路３９は、ワード線WLの高レベル電圧
であるブースト電圧VPPを発生する回路である。上記以
外にも、周辺回路部３３には、図示しないパッド、入出
力バッファ、メインワードデコーダ、カラムデコーダ等
が配置されている。

【００４１】メモリコア部１は、図１５に示したものと
同一であり、メモリセルアレイ２、センスアンプ列３、
サブワードデコーダ列４（ワードデコーダに対応す
る）、およびセンスアンプ駆動回路５（駆動回路に対応
する）を備えている。図６は、メモリコア部１およびタ
イミング制御部３５の詳細を示している。メモリセルア
レイ２は、図１６と同一の構成をしており、複数のメモ
リセルMC0、MC1を備えている。センスアンプ列３は、図
１６と同一の構成をしており、複数のセンスアンプAM
P、プリチャージ回路６、およびnMOS７ａ、７ｂ、７
ｃ、７ｄを備えている。センスアンプAMPは、図１６と
同一の回路である。センスアンプ駆動回路５は、図１６
と同一の回路であり、pMOS１１と３つのnMOS１２、１
３、１４を直列に接続して構成されている。この実施形
態では、内部電源電圧Viiは、2.0Vにされており、外部
から供給される電源電圧VCC（例えば2.5V）を降圧して
生成されている。プリチャージ電圧VPRは、内部電源電
圧Viiの二分の一の電圧（1.0V）である。

【００４２】タイミング制御部３５は、図１６と同一の
タイミング発生回路１６、PR生成回路１７、およびSA生
成回路４１（制御回路に対応する）を備えている。タイ
ミング発生回路１６は、プリチャージタイミング信号PR
Tおよびセンスアンプタイミング信号SATを生成し、出力
している。PR生成回路１７は、プリチャージタイミング
信号PRTおよび行アドレスのデコード信号WDECを受け
て、センスアンプAMPの活性化時に低レベルになるプリ
チャージ信号PRを出力している。

【００４３】SA生成回路４１は、センスアンプタイミン
グ信号SATおよびデコード信号WDECを受けて、センスア
ンプ活性化信号SAB、SAを出力している。SA生成回路４
１は、図７に示すように、論理回路１９と、レベルシフ
タ４３と、２つのCMOSインバータ４５、２１とで構成さ
れている。論理回路１９およびCMOSインバータ２１は、
図１７に示したものと同一の回路であり、論理回路１９
から出力されたセンスアンプAMPの活性化信号SA0は、CM
OSインバータ２１に供給されている。CMOSインバータ２
１は、活性化信号SA0を反転してセンスアンプ活性化信
号SAを出力している。

【００４４】レベルシフタ４３は、直列に接続されたpM
OS４７ａ、nMOS４７ｂと、直列に接続されたpMOS４９
ａ、nMOS４９ｂと、インバータ５１とで構成されてい
る。pMOS４７ａ、４９ａのソースには、外部からの内部
電源電圧Viiが供給されている。nMOS４７ｂ、４９ｂの
ソースには、ワード線WLのリセット電圧VMI（−0.5V）
が供給されている。nMOS４７ｂのゲートには、活性化信
号SAB0が接続され、nMOS４９ｂのゲートには、活性化信
号SAB0をインバータ５１で反転した信号が接続されてい
る。pMOS４７ａのゲートには、pMOS４９ａのドレインが
接続され、pMOS４９ｂのゲートには、pMOS４７ａのドレ
インが接続されている。pMOS４９ａのドレインからは、
センスアンプAMPの活性化信号SAB1が出力されている。

【００４５】CMOSインバータ４５のpMOS４５ａのソース
には、内部電源電圧Viiが供給され、nMOS４５ｂのソー
スには、リセット電圧VMIが供給されている。CMOSイン
バータ４５は、活性化信号SAB1を反転し、センスアンプ
活性化信号SABを出力している。図８は、負電圧発生回
路３７ａの詳細を示している。負電圧発生回路３７ａ
は、ワード線WLのリセット電圧VMIを発生する回路であ
り、発振回路５３とポンピング回路５５とを有してい
る。

【００４６】発振回路５３は、３つのインバータを縦続
接続したインバータ列５７、５９と、４つのインバータ
を縦続接続したインバータ列６１と、２入力のNANDゲー
ト６３とで構成されている。インバータ列５７の出力
は、NANDゲート６３の一方の入力に接続されている。NA
NDゲート６３の出力は、インバータ列５９の入力に接続
されている。インバータ列５９の初段のインバータ５９
ａの出力は、ノードN1に接続されている。インバータ列
５９の出力は、ノードN2を介してインバータ列６１の入
力に接続されている。

【００４７】NANDゲート６３の他方の入力には、制御信
号ENが供給されている。制御信号ENは、リセット電圧VM
Iの検出回路（図示せず）から出力される信号であり、
ワード線WLの活性化時およびリセット電圧VMIが所定の
電圧以上になったときに高レベルになる信号である。イ
ンバータ列６１の第３段目のインバータ６１ｃの出力
は、ノードN3に接続されている。そして、インバータ列
６１の出力が、インバータ列５７の入力に帰還され、発
振回路５３が形成されている。

【００４８】ポンピング回路５５は、３個のインバータ
を縦続接続したインバータ列６５と、直列に接続された
３つのpMOS６７ａ、６７ｂ、６７ｃと、MOSキャパシタ
６９と、３つのnMOS７１、７３、７５とを有している。
MOSキャパシタ６９は、pMOSのソースとドレインとを相
互に接続して形成されている。インバータ列６５の入力
は、ノードN1に接続されている。インバータ列６５の第
２段目のインバータ６５ｂの出力は、ノードN4を介して
pMOS６７ｃのゲートおよびnMOS７１のゲートに接続され
ている。インバータ列６５の出力は、ノードN5を介して
キャパシタ６９のソース、ドレインに接続されている。

【００４９】pMOS６７ａのソースには、内部電源電圧Vi
iが供給されている。pMOS６７ａのゲートは、ノードN2
に接続されている。pMOS６７ｂのゲートは、ノードN3に
接続されている。pMOS６７ｃのドレインは、nMOS７１の
ドレインに接続されている。キャパシタ６９のゲート
は、ノードN6に接続されている。ノードN6には、nMOS７
１のソース、nMOS７３のドレイン、およびnMOS７５のド
レインが接続されている。nMOS７３のゲートは、pMOS６
７ｃのドレインに接続されている。nMOS７３のソースは
接地（VSS）されている。nMOS７５のゲート、ソースは
相互に接続され、リセット電圧VMIを供給する導電パタ
ーン(図示せず）に接続されている。

【００５０】この負電圧発生回路３７ａでは、制御信号
ENが高レベルのときに、発振回路５３が発振し、ノード
N1、N2、N3、N4、N5にパルス信号が発生する。そして、
ノードN5のパルス信号により、キャパシタ６９の充放電
が繰り返され、nMOS７３とnMOS７５の整流作用でリセッ
ト電圧VMIが負電圧にされる。上述したDRAM３１では、
例えば、図６に示したメモリセルアレイ２のメモリセル
MC0に書き込まれた高レベルデータを読み出すために、
以下示すように読み出しサイクルが行われる。

【００５１】図９は、読み出しサイクルにおける主要な
信号のタイミングを示している。読み出しサイクルの開
始前に、プリチャージ信号PRは高レベル（ブースト電圧
VPP）、ワード線WL0は低レベル（リセット電圧VMI）、
センスアンプ活性化信号SA、SABはそれぞれ低レベル
（接地電圧VSS）、高レベル（内部電源電圧Vii）になっ
ている。このとき、図６に示したタイミング発生回路１
６は、タイミング信号PRTを高レベルにし、センスアン
プタイミング信号SATを低レベルにしている。なお、こ
の実施形態では、ブースト電圧VPPは、2.9Vにされてお
り、この電圧でメモリセルに”high”データの2.0Vを書
き込むことができるものとして説明を続ける。

【００５２】センスアンプ駆動回路５は、プリチャージ
信号PRの高レベル時に、nMOS１２、１３をオンし、プリ
チャージ電圧VPRをセンスアンプ駆動信号VP、VNに供給
している。プリチャージ回路６は、プリチャージ信号PR
の高レベル時に、プリチャージ電圧VPRをビット線BL、B
LBに供給し、同時に、ビット線BL、BLBをイコライズし
ている。したがって、センスアンプAMPの各ノードは全
てプリチャージ電圧VPRになっており、センスアンプAMP
は非活性化されている。

【００５３】この後、DRAM３１の外部からアドレス信
号、リードライト信号等が入力されると、DRAM３１は読
み出しサイクルを開始する。タイミング発生回路１６
は、プリチャージタイミング信号PRTを低レベルにし、
センスアンプタイミング信号SATを高レベルにする。ま
た、デコード信号WDECは、行アドレス信号の入力により
低レベルから高レベルになる。

【００５４】PR生成回路１７は、プリチャージタイミン
グ信号PRTを受けて、プリチャージ信号PRを低レベル（V
SS）にする（図９(a)）。プリチャージ回路６は、プリ
チャージ信号PRを低レベルを受けて、プリチャージ電圧
VPRをビット線BL、BLBに供給することを停止し、同時
に、ビット線BL、BLBのイコライズを停止する。すなわ
ち、ビット線BL、BLBのプリチャージ動作が完了する。

【００５５】センスアンプ駆動回路５のnMOS１２、１３
は、プリチャージ信号PRの低レベルを受けてオフし、プ
リチャージ電圧VPRをセンスアンプ駆動信号VP、VNに供
給することを停止する。次に、ワード線WL0が高レベル
（VPP）になり、メモリセルMC0のセルトランジスタTR0
がオンする（図９(b)）。メモリセルMC0の蓄積電荷は、
ビット線BLに再分配され、ビット線BLの電圧は上昇する
（図９(c)）。ビット線BLBはプリチャージ電圧PRのまま
保持され、参照電圧として使用される（図９(d)）。

【００５６】次に、図７に示したSA生成回路４１の論理
回路１９は、デコード信号WDECとセンスアンプタイミン
グ信号SATとを受けて、活性化信号SAB0を高レベルに
し、SA0を低レベルにする。レベルシフタ４３は、活性
化信号SAB0の高レベルを受けて、活性化信号SAB1を高レ
ベルにする。CMOSインバータ４５は、活性化信号SAB1の
高レベルを受けて、pMOS４５ａをオフし、nMOS４５ｂを
オンする。この結果、CMOSインバータ４５は、リセット
電圧VMI（−0.5V）をセンスアンプ活性化信号SABに出力
する（図９(e)）。なお、レベルシフタ４３は、活性化
信号SAB1の低レベルをリセット電圧VMIにする回路であ
る。レベルシフタ４３により、活性化信号SAB1の低レベ
ル時にnMOS４５ｂのゲート・ソース間電圧は0Vにされ、
CMOSインバータ４５に貫通電流が流れることが防止され
る。

【００５７】CMOSインバータ２１はSA0の低レベルを受
けて、pMOS２１ａをオンし、内部電源電圧Viiをセンス
アンプ活性化信号SAに出力する（図９(f)）。次に、図
６に示したセンスアンプ駆動回路５のpMOS１１は、セン
スアンプ活性化信号SABの低レベル（−0.5V）を受けて
オンし、センスアンプ駆動信号VPに内部電源電圧Viiを
供給する。ここで、内部電源電圧Viiの供給は、pMOS１
１の多数キャリアである正孔が移動することで行われ
る。このとき、pMOS１１のゲート・ソース間電圧は、−
2.5Vになる。この値は、pMOS１１のゲートに0Vを印加す
るときに比べて0.5V大きい。したがって、pMOS１１のソ
ース・ドレイン間の抵抗は十分に低くなり、センスアン
プ駆動信号VPの電流密度が増大する。

【００５８】センスアンプ駆動回路５のnMOS１４は、セ
ンスアンプ活性化信号SAの高レベル（Vii）を受けてオ
ンし、センスアンプ駆動信号VNに接地電圧VSSを供給す
る。センスアンプAMPは、センスアンプ駆動信号VP、VN
が、それぞれ高レベル、低レベルになることで活性化さ
れる。このとき、センスアンプ駆動信号VPには十分な電
流が供給されるため、センスアンプAMPの増幅速度が向
上される。そして、ビット線BL、BLBが高速に差動増幅
され、ビット線BLの電圧が内部電源電圧Viiに、ビット
線BLBの電圧が接地電圧VSSに変化する（図９(g)）。

【００５９】増幅されたビット線BL、BLBの電圧は、カ
ラムデコーダ（図示せず）に制御されるカラムスイッチ
（図示せず）を介してI/O信号として転送され、出力バ
ッファ（図示せず）からDRAM３１の外部に出力される。
センスアンプAMPの増幅速度が向上するため、データの
読み出し時間は短縮される。この後、ワード線WL0が低
レベル（VMI）になり、センスアンプ活性化信号SA、SAB
が、それぞれ低レベル（VSS）、高レベル（Vii）にな
り、プリチャージ信号PRが高レベル（VPP）になる。
（図９(h)）センスアンプAMPは非活性化され、読み出し
サイクルが終了する。

【００６０】以上のように構成された半導体集積回路で
は、センスアンプ駆動回路５のpMOS１１のゲートに負電
圧を供給して、pMOS１１をオン制御した。このため、pM
OS１１のソース・ドレイン間の抵抗が十分低くなり、セ
ンスアンプ駆動信号VPの電流密度が増加する。したがっ
て、センスアンプAMPおよびセンスアンプ駆動回路５を
変更することなく、センスアンプAMPの駆動能力を増大
することができ、増幅速度を向上することができる。し
たがって、チップサイズを増大することなくセンスアン
プの増幅速度を向上することができる。

【００６１】センスアンプAMPの増幅速度の向上が不要
な場合には、センスアンプ駆動回路５あるいはセンスア
ンプAMPを小さくすることができる。したがって、チッ
プサイズを低減することができる。pMOS１１のゲートに
供給する負電圧に、負電圧発生回路３７ａから発生する
ワード線WLのリセット電圧VMIを利用した。したがっ
て、pMOS１１のゲートに供給する負電圧を発生するため
の新たな負電圧発生回路を設ける必要がなくなる。この
結果、半導体集積回路のチップサイズを増大することな
く、センスアンプの増幅速度を向上することができる。

【００６２】センスアンプ駆動回路５のpMOS１１のゲー
トに負電圧を供給した。このため、センスアンプAMPの
増幅速度の向上が不要の場合には、pMOS１１を小さくす
ることができる。一般に、pMOSのキャリアの移動度は、
nMOSより小さく、同じ駆動能力を有するpMOSとnMOSとで
は、pMOSのゲート幅をnMOSのゲート幅の約２倍にする必
要がある。このため、pMOS１１の小さくすることは、nM
OS１４を小さくすることに比べ、センスアンプ駆動回路
５のレイアウト面積を低減する効果が大きい。

【００６３】さらに、センスアンプ駆動回路５のpMOS１
１のソースに供給する電源電圧（内部電源電圧Vii）を
上げることなく、それと同様の効果が得られる。図１０
は、本発明の半導体集積回路の第２の実施形態における
SA生成回路７７（制御回路に対応する）を示している。
SA生成回路７７以外の回路構成は、第１の実施形態と同
一である。本実施形態は、請求項４に対応している。な
お、従来技術および第１の実施形態で説明した回路と同
一の回路については、同一の符号を付し、これ等の回路
については、詳細な説明を省略する。また、従来技術お
よび第１の実施形態で説明した信号と同一の信号につい
ては、同一の符号を付している。

【００６４】SA生成回路７７は、SA生成回路１８と同一
の論理回路１９、レベルシフタ４３、CMOSインバータ４
５、２１を備えている。本実施形態では、レベルシフタ
４３のnMOS４７ｂ、４９ｂのソースおよびCMOSインバー
タ４５のnMOS４５ｂのソースに基板電圧VBBが供給され
ている。基板電圧VBBは、図５に示した基板電圧発生回
路３７ｂにより−0.5Vにされている。基板電圧発生回路
３７ｂは、図８に示した負電圧発生回路３７ａと同一の
回路である。

【００６５】図１１は、SA生成回路７７に設けられたCM
OSインバータ４５のセルレイアウトを示している。図の
上側にn-wellが形成され、図の下側にp-wellが形成され
ている。n-well内にはpMOS４５ａが形成され、p-well内
にはnMOS４５ｂが形成されている。n-wellおよびp-well
の端には、それぞれpMOS４５ａのソースとnMOS４５ｂの
ソースとに接続される電源パターンP1、P2が形成されて
いる。電源パターンP1、P2には、それぞれ内部電源電圧
Vii、基板電圧VBBが供給されている。また、電源パター
ンP2には、p-wellに基板電圧VBBを供給する複数のコン
タクトホールCONTが形成されている。すなわち、nMOS４
５ｂのソースへの基板電圧VBBの供給は、特別の電源パ
ターンをレイアウトすることなく、基板電圧VBBの供給
用の電源パターンP2を利用して行われている。

【００６６】この実施形態の半導体集積回路において
も、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、この実施形態では、SA生成回路７７に
設けられたCMOSインバータ４５のnMOS４５ｂのソースに
基板電圧VBBを供給した。このため、センスアンプ駆動
回路５のpMOS１１のゲートに負電圧を印加するために新
たな負電圧発生回路を設ける必要がなくなる。この結
果、DRAM３１のチップサイズを増大することなく、セン
スアンプAMPの増幅速度を向上することができる。

【００６７】また、nMOS４５ｂのソースへの基板電圧VB
Bの供給を、p-wellに基板電圧VBBを供給する電源パター
ンP2を利用して行った。このため、新たな電源パターン
を設けることが不要になり、レイアウト面積を小さくす
ることができる。図１２は、本発明の半導体集積回路の
第３の実施形態におけるSA生成回路７９（制御回路に対
応する）を示している。SA生成回路７９以外の回路構成
は、第１の実施形態と同一である。本実施形態は、請求
項５および請求項６に対応している。なお、従来技術お
よび第１の実施形態で説明した回路と同一の回路につい
ては、同一の符号を付し、これ等の回路については、詳
細な説明を省略する。また、従来技術および第１の実施
形態で説明した信号と同一の信号については、同一の符
号を付している。

【００６８】SA生成回路７９は、図１７に示したSA生成
回路１８と同一の論理回路１９、CMOSインバータ２０、
およびレベルシフタ８１、CMOSインバータ８３を備えて
いる。レベルシフタ８１は、第１の実施形態のレベルシ
フタ４３と同一の回路構成をしており、直列に接続され
たpMOS４７ａ、nMOS４７ｂと、直列に接続されたpMOS４
９ａ、nMOS４９ｂと、インバータ５１とで構成されてい
る。レベルシフタ４３との相違は、pMOS４７ａ、４９ａ
のソースに、ワード線WLのブースト電圧VPPが供給さ
れ、pMOS４７ｂ、４９ｂのソースに接地電圧VSSが供給
されていることである。なお、ブースト電圧VPPは、後
述する高電圧発生回路３９により、電源電圧VCC（例え
ば2.5Ｖ）を昇圧して2.9Vにされている。

【００６９】論理回路１９は、デコード信号WDECとセン
スアンプタイミング信号SATが供給され、活性化信号SAB
0、SA0を出力している。CMOSインバータ２１は、活性化
信号SAB0を反転し、センスアンプ活性化信号SABとして
出力している。レベルシフタ８１は、活性化信号SA1の
高レベルをブースト電圧VPPにする回路である。レベル
シフタ８１により、活性化信号SA1の高レベル時にpMOS
８３ａのゲート・ソース間電圧は0Vにされ、CMOSインバ
ータ８３に貫通電流が流れることが防止される。

【００７０】CMOSインバータ８３のpMOS８３ａのソース
には、ブースト電圧VPPが供給され、nMOS８３ｂのソー
スには、接地電圧VSSが供給されている。CMOSインバー
タ４５は、活性化信号SA1を入力し、反転したセンスア
ンプ活性化信号SAを出力している。図１３は、ブースト
電圧VPPを発生する高電圧発生回路３９を示している。
高電圧発生回路３９は、パルス信号OSCを発生する発振
回路８５と、パルス信号OSCを位相の異なるパルス信号
に変換する出力回路８７と、ポンピング回路８９とで構
成されている。

【００７１】発振回路８５は、３つのインバータを縦続
接続したインバータ列９１と、NANDゲート９３と、イン
バータ９５とで構成されている。インバータ列９１の出
力は、NANDゲート９３の一方の入力に接続されている。
NANDゲート９３の他方の入力には、制御信号ENが供給さ
れている。NANDゲート９３の出力には、インバータ９５
の入力が接続されている。インバータ９５の出力は、ノ
ードN7に接続されている。ノードN7は、インバータ列９
１の入力および出力回路８７の入力に接続されている。
ノードN7からは、パルス信号OSCが出力される。

【００７２】出力回路８７は、２入力のNORゲートと４
つのインバータとを縦続接続した回路９７ａ、９７ｂ
と、２つのインバータ９９、１０１と、２つの２入力の
NORゲート１０３ａ、１０３ｂとで構成されている。回
路９７ａの一方の入力には、インバータ９９を介してノ
ードN7が接続されている。回路９７ａの他方の入力に
は、回路９７ｂの３段目のインバータの出力が接続され
ている。回路９７ｂの一方の入力には、インバータ１０
１を介して、インバータ９９の出力が接続されている。
回路９７ｂの他方の入力には、回路９７ａの３段目のイ
ンバータの出力が接続されている。NORゲート１０３ａ
の一方の入力には、回路９７ａの２段目のインバータの
出力が接続されている。NORゲート６３ａの他方の入力
には、テスト信号TSTが接続されている。NORゲート１０
３ｂの一方の入力には、回路９７ｂの２段目のインバー
タの出力が接続されている。NORゲート１０３ｂの他方
の入力には、テスト信号TSTが接続されている。NORゲー
ト１０３ａの出力はノードN00に接続され、回路９７ａ
の出力はノードN01に接続され、回路９７ｂの出力はノ
ードN02に接続され、NORゲート１０３ｂの出力はノード
N03に接続されている。

【００７３】ポンピング回路８９は、nMOSからなる４つ
のキャパシタ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ
と、１１個のnMOSと、２つのpMOS１０９ａ、１０９ｂと
で構成されている。キャパシタ１０５ａ、１０５ｂ、１
０５ｃ、１０５ｄのソースおよびドレインは、それぞ
れ、ノードN03、N00、N02、N01に接続されている。キャ
パシタ１０５ｂのゲートには、nMOS１０７ａのゲートお
よびソースと、nMOS１０７ｂ、１０７ｃのソースと、nM
OS１０７ｄ、１０７ｇのゲートとが接続されている。キ
ャパシタ１０５ａのゲートには、nMOS１０７ｅのゲート
およびソースと、nMOS１０７ｆ、１０７ｇのソースと、
nMOS１０７ｈ、１０７ｃのゲートとが接続されている。
nMOS１０７ｂ、１０７ｆのゲートには、テスト信号TST
が接続されている。キャパシタ１０５ｃのゲートには、
nMOS１０７ｊ、１０７ｄのソースと、pMOS１０９ａのソ
ースと、pMOS１０９ｂのゲートとが接続されている。キ
ャパシタ１０５ｂのゲートには、nMOS１０７ｋ、１０７
ｈのソースと、pMOS１０９ｂのソースと、pMOS１０９ａ
のゲートとが接続されている。nMOS１０７ｊ、１０７
ｋ、１０７ｍのゲートは電源電圧VCCに接続されてい
る。pMOS１０９ａ、１０９ｂのドレインには、nMOS１０
７ｍのソースが接続されている。pMOS１０９ａ、１０９
ｂのドレインからはブースト電圧VPPが出力されてい
る。nMOS１０７ａ〜１０７ｍのドレインには、電源電圧
VCCが供給されている。

【００７４】この高電圧発生回路３９では、制御信号EN
が高レベルのときに、発振回路８５が発振し、ノードN7
にパルス信号OSCが発生する。出力回路８７は、パルス
信号OSCを受け、位相の異なるパルス信号をそれぞれノ
ードN00、N01、N02、N03に出力する。ポンピング回路８
９のキャパシタ１０５ａ、１０５ｄおよびキャパシタ１
０５ｂ、１０５ｃは、入力されたパルス信号に応じて交
互に充放電される。そして、nMOS１０７ｋ、１０７ｊの
整流作用、およびpMOS１０９ａ、１０９ｂのオンオフ動
作により、電源電圧VCCがブースト電圧VPPに昇圧され
る。

【００７５】なお、テスト信号TSTは、通常動作時に電
源電圧VCCにされ、バーンイン試験時にブースト電圧VPP
が印加される信号である。テスト信号TSTに外部からブ
ースト電圧VPPを印加することで、ポンピング回路８９
の電圧発生能力が低減される。上述した半導体集積回路
では、図１４に示すように、センスアンプAMPの活性化
時に、センスアンプ活性化信号SAの高レベルがブースト
電圧VPPまで上昇する。そして、図６に示したセンスア
ンプ駆動回路５のnMOS１４のゲートには、ブースト電圧
VPPが印加され、センスアンプ駆動信号VNに接地電圧VSS
が供給される。このため、nMOS１４のソース・ドレイン
間の抵抗は、nMOS１４のゲートに内部電源電圧Viiを印
加するときに比べて十分に低くなり、センスアンプ駆動
信号VNの電流密度が増大する。したがって、センスアン
プAMPの増幅速度が向上する。ここで、接地電圧VSSのセ
ンスアンプ駆動信号VNへの供給は、nMOS１４の多数キャ
リアである電子が移動することで行われる。

【００７６】この実施形態の半導体集積回路において
も、第１および第２の実施形態と同様の効果を得ること
ができる。さらに、この実施形態では、SA生成回路７９
に設けられたCMOSインバータ８３のpMOS８３ａのソース
に、ワード線WLの高レベル電圧に使用されるブースト電
圧VPPを供給した。このため、センスアンプ駆動回路５
のnMOS１４のゲートに高電圧を印加するために新たな負
電圧発生回路を設ける必要がなくなる。この結果、DRAM
３１のチップサイズを増大することなく、センスアンプ
AMPの増幅速度を向上することができる。

【００７７】なお、第１の実施形態では、メモリセルア
レイ２の四隅に対応する全ての領域にセンスアンプ駆動
回路５を配置した例について述べた。本発明はかかる実
施形態に限定されるものではない。例えば、センスアン
プの四隅に対応する領域に１つおきにセンスアンプ駆動
回路５を配置してもよい。また、例えば、センスアンプ
駆動回路５をセンスアンプAMP毎に配置してもよい。第
２および第３の実施形態においても同様である。

【００７８】また、第１の実施形態では、DRAM３１に、
４つのメモリコア部１と、十字状の周辺回路部３３とを
形成した例について述べたが、２つのメモリコア部１と
矩形状の周辺回路部とを形成してもよい。メモリコア部
１の数および周辺回路部の形状は特に限定されない。第
２および第３の実施形態においても同様である。また、
第１の実施形態では、センスアンプ活性化信号SABに与
える負電圧を、ワード線WLのリセット電圧VMIを発生す
る負電圧発生回路３７ａから供給した例について述べた
が、例えば、専用の負電圧発生回路を形成し、この負電
圧発生回路からセンスアンプ活性化信号SABに与える負
電圧を供給してもよい。この場合、センスアンプ活性化
信号SABに与える負電圧を、より低い電圧にすることが
できる。この結果、センスアンプAMPの増幅速度をさら
に向上することができる。

【００７９】さらに、センスアンプ活性化信号SABに与
える負電圧は、DRAM３１上に形成された負電圧発生回路
３７ａ、基板電圧発生回路３７ｂ以外の電圧発生回路か
ら供給してもよい。第１、第２、第３の実施形態では、
本発明をDRAMに適用した例について述べたが、例えば、
センスアンプを備えるSRAM、FeRAM（Ferroelectric RA
M）、FLASHメモリ等の半導体メモリに適用してもよい。
あるいは、センスアンプを備える他の半導体集積回路に
適用してもよい。

【００８０】また、システムLSIにDRAM等のメモリが搭
載される場合、このメモリに本発明を適用してもよい。
本発明が適用される半導体製造プロセスは、CMOSプロセ
スに限られず、Bi-CMOSプロセスでもよい。

【００８１】

【発明の効果】請求項１、請求項２、請求項５の半導体
集積回路では、センスアンプおよび駆動回路を変更する
ことなく、センスアンプの増幅速度を向上することがで
きる。また、駆動回路にキャリアを供給する電源電圧を
上げることなく、センスアンプの増幅速度を向上するこ
とができる。したがって、チップサイズを増大すること
なくセンスアンプの増幅速度を向上することができる。

【００８２】センスアンプの増幅速度の向上が不要な場
合には、センスアンプの駆動回路あるいはセンスアンプ
を小さくすることができる。したがって、チップサイズ
を低減することができる。請求項３および請求項４の半
導体集積回路では、pMOSトランジスタの制御のために新
たな負電圧発生回路を設ける必要がなくなる。この結
果、半導体集積回路のチップサイズを増大することな
く、センスアンプの増幅速度を向上することができる。

【００８３】請求項６の半導体集積回路では、nMOSトラ
ンジスタの制御のために新たな高電圧発生回路を設ける
必要がなくなる。この結果、チップサイズを増大するこ
となく、センスアンプの増幅速度を向上することができ
る。請求項７の半導体集積回路では、メモリセルアレイ
の周囲に配置されたセンスアンプおよび駆動回路を変更
することなく、センスアンプの増幅速度を向上すること
ができる。換言すれば、チップサイズを増大することな
く、センスアンプの増幅速度を向上することができる。

【００８４】センスアンプの増幅速度の向上が不要な場
合には、センスアンプを小さくすることができ、チップ
サイズを低減することができる。

【図面の簡単な説明】

【図１】請求項１ないし請求項３に記載の発明の基本原
理を示すブロック図である。

【図２】請求項４に記載の発明の基本原理を示すブロッ
ク図である。

【図３】請求項５および請求項６に記載の発明の基本原
理を示すブロック図である。

【図４】請求項７に記載の発明の基本原理を示すブロッ
ク図である。

【図５】本発明の半導体集積回路の第１の実施形態を示
す概要図である。

【図６】図５のメモリコア部およびタイミング制御部を
示す回路図である。

【図７】図６のSA生成回路の詳細を示す回路図である。

【図８】図５の負電圧発生回路の詳細を示す回路図であ
る。

【図９】第１の実施形態の読み出しサイクルにおける主
要な信号のタイミング図である。

【図１０】本発明の半導体集積回路の第２の実施形態の
おけるSA生成回路の詳細を示す回路図である。

【図１１】図１０のCMOSインバータ４５を示すレイアウ
ト図である。

【図１２】本発明の半導体集積回路の第３の実施形態の
おけるSA生成回路の詳細を示す回路図である。

【図１３】第３の実施形態における高電圧発生回路の詳
細を示す回路図である。

【図１４】第３の実施形態の読み出しサイクルにおける
主要な信号のタイミング図である。

【図１５】従来のメモリセルアレイのレイアウトを示す
概要図である。

【図１６】従来のメモリコア部および周辺回路部を示す
回路図である。

【図１７】従来のSA生成回路の詳細を示す回路図であ
る。

【図１８】従来の読み出しサイクルにおける主要な信号
のタイミング図である。

【符号の説明】

１メモリコア部２メモリセルアレイ３センスアンプ列４サブワードデコーダ列５センスアンプ駆動回路６プリチャージ回路７ａ、７ｂ、７ｃ、７ｄ nMOS １１ pMOS １２、１３、１４ nMOS １６タイミング発生回路１７ PR生成回路１８ SA生成回路１９論理回路２１ CMOSインバータ３１ DRAM ３３周辺回路部３５タイミング制御部３７ａ負電圧発生回路３７ｂ基板電圧発生回路３９高電圧発生回路４１ SA生成回路４３レベルシフタ４５ CMOSインバータ４５ａ、４７ａ、４９ａ pMOS ４５ｂ、４７ｂ、４９ｂ nMOS ５１インバータ５３発振回路５５ポンピング回路５７、５９、６１インバータ列５９ａ、６１ｃインバータ６３ NANDゲート６５インバータ列６５ｂインバータ６７ａ、６７ｂ、６７ｃ pMOS ６９ MOSキャパシタ７１、７３、７５ nMOS ７７、７９ SA生成回路８１レベルシフタ８３ CMOSインバータ８３ａ pMOS ８３ｂ nMOS ８５発振回路８７出力回路８９ポンピング回路９１インバータ列９３ NANDゲート９５インバータ９７ａ、９７ｂ回路９９、１０１インバータ１０３ａ、１０３ｂ NORゲート１０５ａ、１０５ｂ、１０５ｃ、１０５ｄキャパシタ１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅ、
１０７ｆ nMOS １０７ｇ、１０７ｈ、１０７ｊ、１０７ｋ、１０７ｍ
nMOS １０９ａ、１０９ｂ pMOS AMP センスアンプ CONT コンタクトホール EN 制御信号 MC0、MC1 メモリセル N1、N2、N3、N4、N5、N6、N7 ノード N00、N01、N02、N03 ノード OSC パルス信号 P1、P2 電源パターン PR プリチャージ信号 SA0 、SAB1、SAB0 活性化信号 SAB、SA センスアンプ活性化信号 TST テスト信号 VPR プリチャージ電圧 PRT プリチャージタイミング信号 SAT センスアンプタイミング信号 TR0 セルトランジスタ VBB 基板電圧 VCC 電源電圧 Vii 内部電源電圧 VN リセット電圧 VP、VN センスアンプ駆動信号 VPP ブースト電圧 VSS 接地電圧 WDEC デコード信号 WL、WL0 ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｆ (72)発明者松宮正人神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者瀧田雅人神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者山田伸一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B024 AA15 BA09 BA13 BA27 CA07 CA16 CA21 5F038 BE09 BG02 BG03 BG04 BG05 BG09 CA02 CA03 CA06 CD16 DF01 DF05 DF14 DT02 DT10 EZ10

Claims

【特許請求の範囲】

【請求項１】電源電圧が与えられ、電源線に接続され
たソースと、ドレインとを有するトランジスタを含む駆
動回路と、前記ドレインに接続され、微少信号を増幅するセンスア
ンプと、前記トランジスタのゲートに、前記電源電圧を越える制
御電圧を与え、該トランジスタを制御する制御回路とを
備えたことを特徴とする半導体集積回路。
【請求項２】電源電圧が与えられ、電源線に接続され
たソースと、ドレインとを有するpMOSトランジスタを含
む駆動回路と、前記ドレインに接続され、微少信号を増幅するセンスア
ンプと、前記pMOSトランジスタのゲートに、前記電源電圧の低電
位側電位より低い電位を与え、該pMOSトランジスタをオ
ン制御する制御回路とを備えたことを特徴とする半導体
集積回路。
【請求項３】請求項２記載の半導体集積回路におい
て、メモリセルと、該メモリセルに接続され非選択時に負電
圧が供給されるワード線と、該ワード線に供給する前記
負電圧を発生する負電圧発生回路とを備え、前記pMOSトランジスタのゲートには、前記負電圧発生回
路で発生した前記負電圧が供給されることを特徴とする
半導体集積回路。
【請求項４】請求項２記載の半導体集積回路におい
て、 nMOSトランジスタの基板に供給する負電圧を発生する基
板電圧発生回路を備え、前記pMOSトランジスタのゲートには、前記基板電圧発生
回路で発生した前記負電圧が供給されることを特徴とす
る半導体集積回路。
【請求項５】電源電圧が与えられ、電源線に接続され
たソースと、ドレインとを有するnMOSトランジスタを含
む駆動回路と、前記ドレインに接続され、微少信号を増幅するセンスア
ンプと、前記nMOSトランジスタのゲートに、前記電源電圧の高電
位側電位よりも高い電位を与え、該nMOSトランジスタを
オン制御する制御回路とを備えたことを特徴とする半導
体集積回路。
【請求項６】請求項５記載の半導体集積回路におい
て、メモリセルと、該メモリセルに接続され、選択時に前記
高電位側電位より高い高電圧が供給されるワード線と、
該ワード線に供給する前記高電圧を発生する高電圧発生
回路とを備え、前記nMOSトランジスタのゲートには、前記高電圧発生回
路で発生した前記高電圧が与えられることを特徴とする
半導体集積回路。
【請求項７】請求項１記載の半導体集積回路におい
て、メモリセルが縦横に配置され、一方向に並ぶ複数の前記
メモリセルにビット線が接続された四角状のメモリセル
アレイを複数備え、前記各メモリセルアレイの前記ビット線に平行な二辺の
間には、複数のワードデコーダが並列して配置され、前記各メモリセルアレイの前記ビット線に直交する二辺
の間には、複数の前記センスアンプが並列して配置さ
れ、前記ワードデコーダの並列方向と前記センスアンプの並
列方向とが交差する領域には、前記センスアンプ列を駆
動する前記駆動回路が配置されたことを特徴とする半導
体集積回路。