TW464865B - Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier - Google Patents

Description

4 6 4 8 6 5 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明G ) 本發明係有關於包括供放大一弱信號用的一感測放大器 之一半導體積體電路》 此外，本發明係有關於如動態隨機存取記憶體（dynamic random access memory;下文以DRAMs代表）之一半導體 5記憶體元件，以及特別是有關於包括有一加速感測放大器 之半導體記憶體元件。 不僅一大記憶體容量、而且一低功率消耗以及一高速操 作都是一動態隨機存取記憶體之增加的要求》 而且通常如半導體記憶體的_積體電路具有放大一記憶 10 體晶胞之讀出資料用的一感測放大器。 第1圊顯示DRAMs之一記憶體核心單元之一示意圖。 多數個方格式記憶體晶胞陣列2被排列成該記憶體核心 單元1。各§己憶趙晶胞陣列2係由多數個以垂直地與水平 地排列的記憶體晶胞MC所構成。這些記憶體晶胞陣列2四 15周繞著分別設置在水平方向與垂直方向之感測放大器列3 及次字元解碼器列4。感測放大元件5是設置在感測放大 器列3與次字元解碼器列4相交之區域（該等區域是面對 記憶體晶胞陣列2之四角隅）。 如圖中所示，字元線WL (下文中亦各自稱為”字元線^ 20 與WL1")被連接至記憶體晶胞2且從在位於該記憶體晶胞 陣列2之上側上的次字元解碼器陣列4處設置。此外，如 在圖中所示，位元線BL及BLB被連接至記憶體晶胞陣列2， 及它們從在記憶體晶胞陣列2之兩側上的感測放大器列3 間交錯地安置。在此位元線BL及BLB是互補位元線，當它 -__第4頁 本紙張尺度適用中國國家標準（CNS >八4規格（210X297公釐） ^------^------.^1---,,---f = ί請先閲讀背面之注^^項再填寫本頁) 10 15 20 A7 B7 五、發明説明（2 ) 們中一條用做讀取資料，另一條被設定在一參考電壓。如 圖中所示，感測放大器列3藉這些感測放大器列之上側上 的該等感測放大器元件5來控制。 第2圖顯示記憶體核心單元1與一外部電路單元丨5之 5 詳細電路。 各感測放大器列3包括多數個感測放大器AMP、預先充 電電路6、及nMOS電晶體7a、7b、7c、7d。位元線BL是 經過nMOS電晶體7a、7b而連接對應感測放大器AMP =從另 —方面來說，位元線BLB經過nMOS電晶體7c、7d而連接 至對應感測放大器AMP。當一控制信號BT2被供應至nMOS 電晶體7b、7d之閘極時，一控制信號BT1被供應至nMOS 電晶體7 a、7 c之閘極。 感測放大器AMP具有兩CMOS反相器8、9。CMOS反相器 8、9之輸入節點與輸出節點是相互連接。一感測放大器驅

動信號VP是供應至構成對應的CMOS反相器8、9的pHOS

電晶體8a、9a之源極。並且，一感測放大器驅動信號VN 是供應至構成對應的CMOS反相器8、9的nMOS電晶體8b ' 9b之源極。CMOS反相器8、9之輸出節點是分別連接至位 元線BL ' BLB。另外’在接下來說明中，一 pM〇s電晶體及 一 nM0S電晶體應分別簡稱為，，pM0S”及”nMOS。 為f在南速下操作多數個感測放大器，感測放大驅動信 號'V P . . \ . N用的導線圖案變寬，致使它們具有大量的負載 電容。 預先凡電電路6具有與其連接之位/L線Bl, ' BLB 及 Μ %於------,玎------^ (請先閲讀背面之注意事項再填寫本頁) 4 4 8 6 5 A7 _B7 五、發明説明（3 ) 被供給一預先充電信號PR與一預先充電電壓VPR。預先 充電電壓VPR是等於一内部供應電壓Vii之一半的一電壓。 預先充電路6是供應預先充電電壓VPR至位元線BL、BLB 及平衡位元線BL、BLB之一電路。 5 字元線WLO、WL1是分別連接至記憶體晶胞MC0、MC1 之晶胞電晶體TR0、TR1之（兩者皆是nMOS的）閘極。 位元線BL、BLB是分別連接至該晶胞電晶體TRO、TR1中 與記憶體晶胞MC0、MCI之晶胞電容相對之側。 感測放大驅動器5包括其之閘極被供給一感測放大啟 10 動信號SAB的一 pMOSll。感測放大驅動信號VP由此 pMOS 11之沒極輸出。亦包括一 nMOS 14，其之源極被供應 一接地電壓VSS。一感測放大啟動信號SA是供應此nMOS 14 之閘極。感測放大驅動信號VN是由riMOS14之汲極輸出。 預先充電信號PR是供應至位於感測放大驅動器5之中央 15 的nMOS 12、13的閘極。預先充電電壓VPR是供應至nMOS 12 之源極與nMOS 13之沒極。 pMOSll及nMOS14供應内部供應電壓Vii與接地電壓 VSS至大負載電容之對應的感測放大驅動信號VP ' VN， 以及它們具有高驅動能力以使在高速下操作多數個I观放 20 大器AMP。因此，pMOS 11及nMOS 14之尺寸是大的。 從另一方面來說，外部電路單元15具有一時間產生器 16、一用以產生預先充電信號PR之PR產生器17、及一用 以產生感測放大啟動信號SA、SAB之SA產生器18。外部 電路單元15是形成於如第1圖之記憶體核心單元1外的一 _MI_ 本紙張尺度適用中國國家標準（CNS_^A4規格（2丨0X297公釐) --^---------丨裝'------訂------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7

五、發明説明G 10 濟 部 智 .¾ e才 4. 費 合 印 20 區域内。除了上述電路16、n'18外，一些墊、一輸入/ 輸出緩衝器、一主要字元解碼器、一行解碼器、或諸如此 類並未顯示的裝置是設置在外部電路單元15中。 時間產生器16產生與輸出控制位元線BL、BLB之預 先充電時間的一預先充電時間信號PRT、及控制感測放大 器AMP之驅動時間的一感測放大時間信號sat。 PR產生器17接收預先充電時間信號與列位址之一解 碼信號WDEC，及輸出在感測放大器AMp之啟動下變成一 低位準的預先充電信號PR。 SA產生器1 8接收感測放大時間信號SAT與解碼信號 WDEC ’及輸出感測放大啟動信號s AB、S A。 第3圖係顯示S A產生器1 8之詳細電路圖。 SA產生器18係由一邏輯電路19及四CMOS反相器 20、21、22與23所形成。邏輯電路19被供給解碼信號WDEC 與感測放大時間信號SAT，以及輸出供啟動感測放大器AMP 用的信號SABO、SA0。啟動信號SABO、SA0是彼此相位 相反之信號。内部供應電壓Vii與接地電壓VSS是分別供 應至 CMOS 反相器 20 ' 2卜 22、23 之 pMOS20a、21a、22a、 23a 與 nMOS20b ' 21b、22b、23b 的源極CMOS 反相器 20 經CMOS反相器23接收啟動信號SABO，及輸出已接收信 號當作感測放大啟動信號SAB。同樣的，CMOS反相器2 ] 經rvios反相器.22接收啟動信號SA0 ·及輸出已接收信 號當作感測放大啟動信號SA，感測放大啟動信號SAB與SA 是分別在感測放大器AMP之啟動下變成-低位準與一高位 第7頁…. 國®家標磨，（:_NS _ A4現格..：！ί.)、公釐 ---------裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 464865 經濟部智慧財產局員工消費合作社印製 A 7 _____B7 五、發明説明（5 ) 準之信號。 在前述的DRAM中，舉例來說，$ 了讀出被寫入顯示 在第2圖中的記憶體晶胞MCO的高位準之資料，一讀取循 環被執行。 5 第4圖係顯示在讀取循環中的主要信號之時間。 在讀取循環之前，預先充電信號PR是在一高位準（一 提昇電歷VPP)、子元線WLO是在一低位準（一重置電壓 VMT)、及感測放大啟動信號SA與SAB是分別在低位準 (接地電壓vss)及高位準（内部供應電壓^在此時， 10 在第2圖所顯示的時間產生器16保持時間信號pRT在— 高位準及感測放大時間信號SAT在一低位準。提昇電壓vpp 是高於内部供應電壓Vii的一電壓，而重置電壓vmt是低 於接地電壓VSS的一電壓。 在南位準之預先充電信號PR的期間中，感測放大驅 15動器5導通nMOS12、13，藉以供應預先充電電壓vpR當 感測放大驅動信號VP、VN。在高位準之預先充電信號pR 之期間内，預先充電電路6亦供應預先充電電壓vpR至字 元線BL、BLB以便平衡這些位元線BL、BLB。因此，感 測放大器AMP之所有的節點皆在預先充電電壓vPn 20 使感測放大器AMP維持在不啟動。 此後’當位址彳3號、一讀取/寫入彳έ號或諸如此類的产 號自外侧被輸入DRAM時’ DRAM開始讀取循環。解碼信 號WDEC根據輸入之列位址信號而由一低位準被改變至一 高位準。此外，時間產生器16促使預先充電時間信號pRT _________ _181_ _本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） ' --- {請先聞讀背面之注意事項再填寫本頁) -裝， 訂 線 A7 B7 10 15 20

五、發明説明G 至一低位準及感測放大時間信號SAT至一高位準。 因接收預先充電時間信號pRT , pR產生器丨7促使預 先充電信號PR至低位準（VSS )(第4(a)圖）。其次， 因接收低位準之預先充電信號pR，預先充電電路6停止供 應預先充電電壓VPR至位元線bl、BLB，以便停止平衡 這些位元線BL、BLB。然後，位元線bl、BLB之預先充 電操作被完成。 因接收低位準之預先充電信號PR，感測放大驅動器5 之nMOS 12、13被截止，藉以停止供應預先充電電壓vpr 當作感測放大驅動信號VP、VN。 其次’字元線WL0變成高位準（VPP )，及記憶體晶 胞MC0之晶胞電晶體TR〇被導通（第* (b)圖）。記憶體 晶胞MC0之儲存電荷分配至位元線bl，以及此位元線BL 之電壓上升（第4 ( c)圖）。位元線BLB被維持在預先充 電電壓PR之位準，以用作一參考電壓（第4(d)圖）。 其次’因接收解碼信號WDEC與感測放大時間信號 SAT ’在第3圖中顯示的SA產生器is促使啟動信號sabo 至一低位準與啟動信號SA0至一高位準=另外，CMOS反 相器20具有已接收的低位準之啟動信號SABO以導通 nMOS20b >藉以輸出接地電壓VSS當作感測放大啟動信號 SAB (第4 ( e)圖 '卜同樣的，CMOS反相器21具有已接 收的高位準之啟動信號SA0以導通PMOS2U *藉以輸出内 部供應電壓Vn當作感測放大啟動信號S A (第4 ( f )圖）： 因接收低位準，VSS ;之感測放大啟動信號S ΑΒ ,在 第9Α. ---------^------1T------線_ (請先閱讀背面之注意事項再填寫本頁) 15 經濟部智慧財產局Μ工消費合作社印製 20 464865 A7 B7 五、發明説明（7 ) 第2围中顯示的感測放大驅動器5之pMOS 11被導通，藉 以供應内部供應電壓Vii當作感測放大腰動信號VP。因接 收高位準（Vii )之感測放大啟動信號s A，感測放大驅動 器5之nMOS 14亦被導通’藉以供應接地電壓vss當作感 5 測放大驅動信號VN» 感測放大器AMP根據感測放大驅動信號VP與VN分 別變成高位準與低位準的事實而被啟動。然後，位元線BL、 BLB被差動放大直至位元線BL之電壓被改變成内部供應 電壓Vii及位元線BLB之電Μ被改變成接地電壓VSS (第 1〇 4 ( g)圖）為止》 位元線BL、BLB之放大電壓經藉行解碼器（圖中未 示）控制的一行開關（圖中未示）被傳送當作一 I/O信號， 且由輸出緩衝器（圖中未示）被輸出至DRAM之外側。 其後’字元線WL0被促使至低位準（VMI )、感測放 大啟動信號SA與SAB分別被促使至低位準（VSS)與高 位準（Vii)、及預先充電電壓PR被促使至高位準（vpp ) (第4 ( h)圖）。然後，感測放大器AMP是不啟動，以及 讀取循環被完成。 附帶一提，在一寓入循環之情況中，感測放大器 亦以在讀取循環中相同方法被啟動。此外，位元線BL、BLB 被供給内部供應電壓νπ或接地電壓vss，藉以寫入資料 至記憶體晶胞MC0中。 同時’為了寫入記憶體晶胞MC之資料能藉由感測放 大器AMP準確放大，感測放大器AMP之尺寸差異需被預 -----ΙΊ---- — 等------1Τ------0 {請先閲讀背面之注意事項再填寫本頁) 第10頁

本紙張尺度遺用申固闽窆婭Α ί ___________ , ______ ^ V 5 1/ _0 I- 一 f r Γ * / y Μ X V 2 _ B7 五、發明説明（8 ) 防。在此成品之一半導體積體電路中，有形成尺寸差異之 因素的大量製造步称，特別一金屬印刷步驟易於招致尺寸 差異。在DRAM ’感測放大器AMP之尺寸差異變成存取時 間之增加' 狹窄範圍之操作電壓 '故障、或諸如此類的原 5因，以及嚴重影響DRAM之生產成品之產量。一般來說， 所以尺寸差異藉由設定通道長度'或同其他元件之構成比 較是較大的各感測放大器AMP之構成元件之類來被壓制c 這趨勢是在每一代產品之元件尺寸被製造成更小的事： 實，致使獲得一降低晶片尺寸與一增高操作速度。

50 換句話說，如在第1圖顯示，DRAM之感測放大器AMP

如感測放大器列3被構成且被設置在記憶體晶胞陣列2之 周圍。因此，當感測放大器列3中每一個為不能被容納在 s己憶體晶胞陣列2中的任一個的兩側上之現存架構之感測 放大器AMP時，感測放大器列3之感測放大器ΑΜρ之數 1’目在某些情況下被減少。舉例來說’由於在感測放大器AMP 之數目的減少，在右端的感測放大器列3用來放大在左側 上的四個記憶體晶胞陣列2。

因此，連接至一感測放大器AMP之位元線BL、BLB 的長度增長，及接著增加這些位元線之電容。因為感測放i 大器AMP之放大速度下降導致在位元線電容的增加使儘| 管降低元件尺寸之產品但存取時間不能顯著縮短。 | 在此為；細知存取時間而不需下降感測放大器AMP丨 之放大速度，感測放大器AMp之驅動能力能被加強： 如一.種用以加強感測敌大器之驅動能力的方法舉例 46 48 6 5 經濟部智工消t含作社印製 Α7 Β7 五、發明説明（9 ) 來說顯示在第2圖中的感測放大驅動器5之pMOSll與 nMOS14的尺寸被擴大以加強用以供給感測放大驅動信號 VP、VN的能力》 無論如何，因為感測放大驅動器5如在第1圖所顯示 5 被設置在感測放大器列3與次字元解碼器列4間的相交區 域内’它不能被製造大於這區域。因此擴張感測放大驅動 電路5之尺寸是困難的。 如另一種用以加強感測放大器AMP之驅動能力的手 段’舉例說明它是讓顯示在第2圏中的感測放大驅動器5 10 之pMOSll之源極被供應高於内部供應電壓vii的一電壓， 藉以提高感測放大驅動信號VP之電壓。 無論如何’感測放大器AMP亦在寫入模式中被啟動。 但藉助此方法’當高位準之資料被寫入記憶體晶胞MC0中 時，位元線BL之電壓變成高於内部供應電壓Vii。為了寫 15入相當對應於位元線BL之電壓的一信號至記憶體晶胞MC0 中，供字元線WL0用的高位準電壓必須至少藉由晶胞電晶 體TR0之臨界電壓來設定在高於位元線bl之寫入電壓。 為了提高位元線WL0用的高位準電壓，因而導致在記憶體 晶胞MC0之閘極絕緣層的可靠度的下降》再者，為-了名高 2〇位元線BL或字元線WL0之高位準電壓導致在晶片之功率 消耗的增加。所以提高感測放大驅動信號VP之電壓是非 常困難且充滿缺點。 從另一方面來說，為了獲得一較低的功率消耗，一近 來的DRAM產生在電壓上低於一外部電力供應的一内部電 ______ 第 12 頁 本紙張尺ΐ適用中國國家標準（CNS .) A4规格（2I0X297公釐) ~ n -I— I I - - I —r— --i 拉— I- I I I E —II- i-i ------ _I . n I (請先閲讀背面之注意事項再填寫本f ) A7 五、發明説明（i〇 ) 力供應與使用降低内部電力供應當作記憶體晶胞用的一電 力供應’即是感測放大器之驅動電力供應。換言之，位元 線之高位準設定在降低的内部電力供應之電壓（Vlic )，藉 以位元線之驅動功率能降低以壓制在記憶體晶胞内的電 5 壓。 無論如何’甚至當内部供應電壓Vi丨c是設定低位準時， 感測放大器之類的電晶體之臨界電壓並不顯著的不同於習 用技術的那些電壓。因此，感測放大器之驅動能力隨著内 部供應電壓VHc的下降而下降，以引起放大器之放大速度 10不能提高的問題。為了解決如此的一問題，一加速系統之 一感測放大器已經被提出。 第5圖係顯示DRAMs之普通架構的一範例s 一記憶 體a日胞MC疋一 NMOS電晶體Qs與一電容Cs之架構，及 。又置在一子元線WL與位元線BL、/BL的交錯區域，在記 15憶體晶胞之讀取或寫入操作中，一感測放大器SA # 测與放大在位元線BL、/BL間的差異的小電壓。如前所述， 它要求降低一晶胞電力供應之電壓與提高記憶體之操作速 度·'加速感測放大系統因此被提出來作感測放大器之驅動 系統。 ：20 帛6®係顯不加速感測放大系統之原理的一時間圖= |位元線BL、/BL的預先充電操作在如以下的解釋的記憶體

|之備用狀態中被執行、第—.歸因於第5圖顯示的一位元丨 線控制ί言號brs之啟動ί高位準；.位元線’ /β[經一電丨 晶體N6被連接.，同時地一預先充電壓vpr經電晶體n4、 I ______第.?、.自 ! KA"Akr：.!i 1¾ 'rimk»· ： CVS —.. .... .........................................-·............^ (請先閲讀背面之注意事項再填荈本頁) -裝 訂 線· 經濟部智慧財產钧資工#費合作 • I . 464865

五、發明説明（u ) 經濟部智慧財產局8工消費合作社印製

N5被供應至這對位元線在此範例中的預先充電電壓vpR 是被設定在供晶胞用内部供應電壓Viic之1/2 (即是在 l/2Viic)。 當記憶體變成一主動狀態（active state )時，位元線 5控制信號brs是不啟動（低位準），及一傳送閘極控制信號 btl是啟動（高位準）。此後’此字元線WL被擇定（高位 準）’對應維持在記憶體晶胞MC内的資料之一電壓被傳送 至位元線BL、/BL，以及小電壓差異出現在這些位元線間。 在電壓差異出現在位元線BL、/BL的時間上，感測放 1〇 大啟動信號lep、len被啟動（分別至低與高位準）。然後， 一驅動電壓Viid被供應至感測大器SA。驅動電壓Viid是 設定在高於内部供應電壓Viic的一外部供應電壓Vdd。因 此，感測放大器S A藉高外部供應電壓Vdd而以高速被驅 動，藉以在高速放大已出現在位元線BL、/BL間的小電壓 15差異。 在第6圖的時間（a)中位元線BL、/BL之高位準側 已經獲得電壓（Viic)時，感測放大器SA之驅動電壓Vdd 由外部電力供應（Vdd)被切換至内部電力供應（Vii c ) » 如第6圖所示，在感測放大器SA已經被加速扁情況如 在圖中標示0D的一波形）與未加速的一情況（如在圖中 標示NOD的一波形）作比較，位元線BL、/BL之上升時 間與下降時間變成較短。在前面情況中，記憶體之讀取操 作與寫入操作因此能在高速執行。 如上所解釋，在感測放大器SA之加速系統中，加速 第14頁 _____ 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） --------^--- — 等------，玎------^-- (請先閲讀背面之注意事項再填寫本頁) A7 A7 10 15 B7 五、發明説明（12 ) 一 操作需藉由在位元線BL、/BL之高位準側的電壓已變成内 部供應電壓Vhc之時間（第6 (a)圖）上降低感測放大器 SA之驅動電壓來被停止。在先前技術中，停止加速用的時 間藉由一 CR延遲電路之類產生的一時間信號來控制。 5 第7圖是顯示包含在此先前技術中的一問題的一時間 圖。在記憶體内的内部電力供應（VUc )已經降低並具有 —穩定電壓位準。用作加速電壓的外部供應電壓Vdd具有 相較於内部供應電壓Viic大的一電壓振幅。隨著藉由延遲 電路之時間控制來停止加速之先前技術方法，因此在感測 放大器SA在外部供應電壓vdd之高位準狀態之下被加速 的隋况中，如第7圖加速可能被過度地使用，在此情況 中感測放大器SA是過度驅動，以及位元線bl、/BL之 高位準變成以虛線表示。 在如此的一情況中，其次預先充電操作在位元線BL、 /BL之高位準側之電壓變成高的狀態下執行。在此預先充 電操作中，顯示在第5圖中的一位元線預先充電電路BLPR 刼作。歸因於此操作’此對位元線被短路且變成具有預先 充電電壓VPR。即使當位元線BL、胤之高位準有點增加， 它能藉一圖中未示的預先充電電壓產生器來下降無論如 叮在1¾位準電壓的增量已經超過預先充電電壓產生器之 3匕j之凊况下，位元線BL、/BL之預先充電位準變成高 方；第’圖中標示為一位準Vi的電壓Vnc/2因此在接下 來讀取操作中高位準側上的位元線電壓稍微上升而招致 高位準之資料不能準確讀出的問題' 乂.足述國國家 ---------%於------1T------0 (請先閱讀背面之注意事項再填寫本莨} 經濟部智慧財產局員工消贲合作社印製 4 6 4 8 6 5 A7 B7 五、發明説明（13 ) 本發明之一目的係提供其内的一感測放大器之驅動能 力被增加以提昇其之放大速度的一半導體積體電路。 本發明之另一目的係提供在不需擴大晶片尺寸下來增 加一感測放大器之驅動能力與提高其之放大速度。 5 本發明之再一目的係提供即使當一外部電力供應之電 壓振盪時’其内使用加速系統的一感測放大器能被適當驅 動與控制的一半導體記憶體元件。 根據本發明之該等目的中的一個，半導體積體電路包 含一控制電路、一包含一電晶體的駆動器、及一感測放大 10 器。驅動器之電晶體具有連接至控制電路之閘極，及具有 連接至感測放大器之汲極。控制電路以超過或低於其他供 應電壓的一閘極至源極電壓供應至電晶體之閘極。在導通 狀態中的電晶體之汲極至源極電阻與供應在電晶體之閘極 與源極間例如為電力供應電壓的供應電壓之情況比較下變 15 成充分地降低"因此，大量的載子由電晶體之源極被供應 至汲極。感測放大器藉被供應從汲極來的載子而被啟動， 藉此放大一信號。 因此，感測放大器之放大速度在不需變更感測放大器 與驅動器下被提高。此外，感測放大器之放大速度在年需 20 增加供應載子至驅動器的供應電壓下被提高。 在感測放大器之放大速度不需被提高的一情況中，感 測放大器用的驅動器或感測放大器本身在尺寸上能被降 低。 根據本發明之另一目的，半導體積體電路包含一群矩 _第16頁_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -------------^---- — 裝.------訂------線 {請先閱讀背面之注意事項再填寫本頁) A7五、發明説明（ 14 10 經 .湾 部 智 慧 財 4. 費 合 it {：： 形的記憶體晶胞陣列，而在其中的各該記憶體晶胞係以水 平與垂直向設置。一位元線係連接至在記憶體晶胞陣列中 排列在一方向上的多數個記憶體晶胞。一群字元解碼器係 被並置於兩相鄰記憶體晶胞陣列之側邊間並在平行該位元 線的一方向上》多數個感測放大器係被並置兩相鄰記憶體 μ皰陣列之側邊間並在垂直位元線的一方向上。驅動感測 放大器列用的驅動器係安置於字元解碼器之方向與感測放 大器之方向相交的區域内。 一控制電路以超過或低於其他供應電壓的一閘極至源 極電壓來供應至該等驅動器的電晶體之閘極。因此，感測 放大器之放大迷度在不需變更設置於記憶體晶胞陣列周圍 的感測放大器與驅動器下即可被提高。換言之，它允許在 不需擴大晶片尺寸下提高感測放大器之放大速度。 根據本發明之另一目的’半導體積體電路包括一被包括 在此驅動器内的pMOS電晶體，且電晶體藉控制電路以負電 壓供應至pMOS電晶體之閘極來被控制。在導通狀態的pM〇s 電晶體之汲極至源極電阻相較於供應一.接地電壓至電晶體之 閘極的情況是充分地降低。所以’感測放大器之放大速度被 根據本發明之又-目的’丰導體積體電路包含數個記憶 體晶胞、連接至該等記憶體晶胞的—字元線、以及產生被供 應至字疋線的負電壓之—負電壓產生器控制電路控制由負 電厂堅產生器產生的負電壓至包含在此驅動器闷的pM()S電晶 體之W極的供應它因此無湏再積設射對控制pMOS電晶體 (請先閲讀背面之注意事項再填寫本頁)

If ------訂- --線 經濟部智慧財產局員工涓費合作社印製 46 48 6 5 a? _____B7_ 五、發明説明（15 ) 的用途的一新的負電壓產生器《因而，一感測放大器之放大 速度在不需擴大半導艘積體電路之晶片尺寸下被提高。 根據本發明之再一目的，半導體積體電路包含一基體電 壓產生器，其產生負電壓以被供應至一 nMOS電晶體之基體 5 (P型井）^ 一控制電路控制由基體電壓產生器產生的負電壓 供應至一 pMOS電晶體的閘極。它因此無須積設針對pMOS 電晶體之控制之用途的一新的負電壓產生器。因而* 一感測 放大器之放大速度在不需擴大半導體積體電路之晶月尺寸下 可被提高。 10 根據本發明之別的目的，半導體積體電路包括一包括在 驅動器内的nMOS電晶體，及電晶體藉控制電路以高電壓供 應至nMOS電晶體之閘極來被控制。在導通狀態内的nM0S 電晶體之汲極至源極電阻相較於供應一供應電壓至閘極之情 況是充分地降低。因而，一感測放大器之放大速度被提高。 15 根據本發明之另一目的，半導體積體電路包含多個記憶 體晶胞、連接至該等記憶體晶胞的一字元線、以及產生被供 應至該字元線的一高電壓之一高電壓產生器。控制電路控制 由高電壓產生器產生的高電壓至被包括在驅動器内的nMOS 電晶體之閛極的供應。它因此Γ無須再積設餘對甚制電 20 晶體的用途之一新的高電壓產生器。因而，一感測放大器之 放大速度在不需擴大半導體積體電路之晶片尺寸下被提高。 此外，為了達成前述目的，根據本發明的一半導體記憶 體元件切換一感測放大器用的一驅動電力供應由一第一功率 電力供應產生一第一供應電壓成一第二電力供應產生低於第 ______第 18 頁____ 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） I-----------裝------訂-----'丨線 {請先閱讀背面之注意事項再填寫本頁) 五 10 A7 ____ — B7 、發明説明ς ) ~電壓的一第二供應電壓。所以感測放大器至少在初始時間 週期内被加速《在第一供應電壓切換至第二供應電壓的時間 是根據由一監視感測放大器所驅動的一假位元線上電壓來控 制。更明確地說’感測放大器之驅動電力供應是在假位元線 上的電壓在獲得第二供應電壓之電壓的一高位準的時間上由 第一電力供應切換至第二電力供應。因此，甚至當使用加速 系統的感測放大器之驅動速度具有因第一供應電壓之電壓的 增減而引起的不穩定的時’感測放大器之驅動電力供應能總 是在適當時間被切換至第二電力供應。 再者，為了達成前述之目的，根據本發明的一半導體記 憶體元件包含產生第一供應電壓的一第一電力供應、產生低 於第一供應電壓的第二供應電壓的一第二電力供應'經一位 元線連接至一 S己憶體晶胞以便放大一位元線電壓的一感測放 大器、及一感測放大控制電路。當感測放大器已經被啟動時， 感測放大控制電路在一第一時間週期中連接第一電力供應至 感測放大器，及接著在一第二時間週期中連接第二電力供應 裘感測放大器。在此，感測放大控制電路包括一監視感測放 大器用以隨感測放大器之啟動而放大在一假位元線上的電 墼。因此，當感測放大器已經被啟動時.感測放大器之驅動 電力供應根據假位元線上的電壓由第—電力供應切換至第二 電力供應i: 更進-步，為了達到前述之g的，根據本發明的半導 體記憶體元件包含產生第一.供應電壓的一第—電力供應|產 生低於第供應電壓的苐二供應電壓之—第二電力供應、經 " Η*7·™···» , 7圈园豕螵準 / .:Ί Μ規.格 ^ϋ- a ί . 3 - I ί-I #--11 I v-1 h_____ I— nn 1^1 ^^^1 ^—n. (請先閱讀背面之注意事項再填寫本頁) 經^#智^財展^其-,-"骨合你^印袁 ··. .„、.….第 | 9 爲.. HP 公釐 經濟部智慧財產局員工消費合作社印製 4 6 4 8 6 5 A7 ____B7 五、發明説明（17 ) 一位元線連接至一記憶體晶胞以便放大位元線電壓的一感測 放大器、及一感測放大控制電路。當感測放大器在啟動週期 期間内已經被啟動時，感測放大控制電路在一第一時間週期 内連接第一電力供應至感測放大器，及接著在一第二時間週 5 期内連接第二電力供應至感測放大器。在此，感測放大控制 電路在啟動週期後的備用週期中供應第一供應電壓至感測放 大器》 根據上述的半導體記憶體元件，在備用週期中，感測放 大器不需持續被供應第二供應電壓，但它僅是需要持續被供 10 應具有高電壓的第一供應電壓舆應用外部電力供應之類，致 使在備用週期中的功率消耗能被降低。 在附圖中： 第1圖係顯示在先前技術中的DRAMs的一記憶體核心 單元之一示意圈； 15 第2圖係顯示在先前技術中的一記憶體核心單元與一外 部電路單元之一電路圖； 第3圖係顯示在先前技術中的詳細的SA產生器之一電 路圖； 第4圖係顯示在先前枝街中的讀皁循環之主要镕號與砵 20 間圖； 第5囷係顯示DRAMs之普通架構的一範例的一電路 囷； 第6圊係顯示加速感測放大系統之原理的一時間圊； 第7圖係顯示包含在先前技術的一問題的一時間圖； ~ ___ _ 第2Q頁 本紙張尺度適用中國國家標率（CNS ) ( 210X297公4 ) '— ---------——赛------II------.^ (請先閱讀背面之注意事項再填耗本頁) A7 A7 18 五、發明説明（ 第8圖係顯示根據本發明的半導體積體電路之基本原理 之一方塊圖： 第9圖係顯示根據本發明的另一半導體積體電路之基本 原理之一方塊圖； 第10圖係顯示根據本發明的又一半導體積體電路之基 本原理之一方塊圖； 第丨1囷係顯示根據本發明的再一半導體積體電路之基 本原理之一方塊圖； 10 15 20 第12圖係顯示根據本發明的半導體積體電路之第一實 施例的一示意圈； 第13圖係顯示第12圖中的記憶體核心單元與時間控制 單元之一電路圖； 第14圖係顯示第丨3圖之詳細的sA產生器之一電路圖； 第15圖係顯示第12圖之詳細的負電壓產生器之—電路 圖： 第16圊係顯示在第一實施例之讀取循環中的主要信號 之一時間圖； 第17圖係顯示根據本發明的半導體積體電路之第二實 施例的詳細SA產生器的—電路圖； 第1 8圖係顯示第1 7圖中CMOS反相器之一佈局； 第]9圊係顯示根據本發明之半導體積體電路之第三實 施例的詳細SA產生器的一電路圖， 第20圖係顯示在第三實施例之丰導體積體電路中的詳 '袖高電壓產生器之-電路圖'· 第2] I 公釐 (請先閲讀背面之注意事項再填寫本頁) 旧國家標孪（'Nk Λ4規輅 464865 A7 B7 五、發明説明（19 ) 第21圖係顯示在第三實施例之讀取循環中主要信號的 一時間圖； 第22圖係半導體記憶體元件之一示意方塊圖； 第23圖係顯示加速感測放大控制電路之一方塊圖； 5 第24囷係顯示加速感測放大控制信號產生器之一電路 圖； 第25圖係顯示内部電力供應控制器之一電路圖； 第26圖係用以解釋内部電力供應電路之範例的圖： 第27圖係顯示加速感測放大控制電路之一時間圖； 第28圖係顯示在外部供應電壓vdd設定在基壓（2.5 V ) 的情況下的記憶體操作期間内之感測放大供應電壓Viid之變 化的一時間圖；及 第29圓係顯示在外部供應電壓vdd是設定在低於基壓 (2_2V)的情況下的記憶體操作的期間内的感測放大供應電 10 15 壓Viid之變化的一時間圖 經濟部智¾財產局員工消費合作社印製 現在，本發明之實施例將參照附圖進行詳細描述。 第8圖係顯示根據本發明的—半導體積體電路之基本原 理的一方塊圖。 本發明之半導體積體電路包含—控制電路44、一也拾一 20電晶體11的一驅動器5、及一感測放大器ΛΜΡ。驅動器5 之電晶體11使它的閘極連接至控制電路41，及使它的汲極 連接至感測放大器AMP。控制電路41以超過或低於其他供 應電壓的一閘極至源極電壓供應至電晶體n之閘極，藉以 控制導通電晶體11。 第22頁 本紙張尺度朗巾關家標竿（CNS )八4胁（210X297公羡 — ！, :---: —裝-------訂------線 (請先Η讀背面之注意事項再填寫本頁) 經濟部智丛"4笱_工^費合作"印絮 A? _____________B7 五、發明説^^)" -- 根據本發明之另-半導體積體電路包括—在驅動器5内 的PMOS電晶體U。控制電路41以負電壓供應_〇s電晶 體π之閘極’藉以控制導通電晶體u。 根據本發明之再一半導體積體電路包含一記憶體晶胞 5 MC、一連接至記憶體晶胞MC的字元線WIj、及—產生被供 應至該字疋，線WL的貞電壓之負電壓產生m控制電路 41控制供應由負電壓產生器37a產生的負電壓至被包括在驅 動器5内的pM0S電晶體丨丨之閘極。 第9圖係顯示根據本發明的另一半導體積體電路之基本 10原理的一方塊圖。 半導體積體電路包含一基體電壓產生器37b，用以產生 負電壓以供應至一 nMOS電晶體之基體（p型井）。一控制電 路77控制供應由基體電壓產生器37b產生的負電壓至一 pMOS電晶體π之閘極。 15 第丨〇圖係顯示根據本發明另一半導體積體電路之基本 原理的一方塊圖。 半導體積體電路包括一在一驅動器5内的nMOS電晶體 1心一控制電路79供應.一高電壓至nM〇S電晶體]4之閘極， 藉以控制導通電晶體. 20 另一半導體積體電路包含一記憶體晶胞MC、一被連接 至記憶體晶胞MC的字元線WL '及一產生被供應至字元線 W丨的一高電壓的高電壓產生器, 第η圖係顯示根據本發明的又一半導體積體電路之基 本原理的方塊圖 :¢:.¾ 之度送$ a匡®家標了G了................................— —--…--—'·' --- 裝------訂------線-- (請先閲請背面之注意事項再填寫本頁) 經濟部智慧財產局M工消費合作社印製 4 6 4 8 6 5 A7 B7 五、發明説明（21 ) 半導體積體電路包含一群矩形記憶體晶胞陣列2，而在 此中的各記憶體晶胞MC以垂直與水平向設置。一位元線Bl 被連接至排列在記憶趙晶胞陣列2之一方向上的一群記憶體 晶胞MC。一群字元解碼器4係以各字元解碼器設置於平行 5位元線BL的個別地相鄰記憶趙晶胞陣列2之兩側間的方式 來被並置。一群感測放大器AMP係以各感測放大器設置於 垂直位元線BL的個別地相鄰記憶體晶胞陣列2之兩侧間的 方式來被並置。驅動感測放大器AMP用的驅動器5設置於 字元解碼器4與感測放大器AMP相交的交又重疊的區域中。 10 —控制電路41以一超過或低於其他供應電壓的一閘極 至源極電壓供應至驅動器5之電晶體11的閘極，藉以控制 導通電晶體11。 第12圊顯示根據本發明的一半導體積想電路的第一實 施例。與前述相同的元件與功能將以相同參考標號表示及其 15 之說明將在此被省略。 本實施之半導體積體電路藉由使用CMOS製程技術如 一 DRAM31形成在一矽基體。 四個記憶體核心單元1被配置在DRAM3 1中。一外部 電路單元係在該等記憶體核心單元1中的一十字路口终形狀 20中被形成。一時間控制單元35設置於外部電路單元33之中 心處=此外，一負電壓產生器37a、一基體電壓產生器37b 及一高電壓產生器39被設置在外部電路單元33中。負電壓 產生器37a係用以產生為一字元線WL的低位準電壓的一重 置電壓VMI的一電路。基體電壓產生器37b係用以產生被 二 „ — 一 .-----第 24 苜_ --------"---^ I 裝-------訂------線--- (請先閱讀背面之注f項再填寫本頁) « V- Μ < U ώ ί A7 B7 22 15 五、發明説明（ 供應至nMOS的基體之一基體電壓VBB(負電壓）的一電路。 高電壓產生器39係用以產生為供字元線WL用的高位準電 壓之一提昇電壓VPP的一電路》除了前面提及電路外，未顯 示的一些導接墊、一輸入/輸出緩衝器、一主要字元解碼器、 5 —行解碼器之類被設置在外部電路單元33中。 各記憶體核心單元〗如第〗圖所示，以及包括記憶體β 胞陣列2、感測放大器列3、次字元解碼器列4 (相當於字元 解碼器）、及感測放大驅動器5 (相當於驅動器）。 第1 3圖顯示詳細之記憶體核心單元1及時間控制單元 1 〇 35。 記憶體晶胞陣列2具有在第2圖中的相同架構，以及包 括一群記憶體晶胞MC0、MCI。感測放大器列3具有在第2 圖中相同的架構’並包括一群感測放大器amp、一預先充電 電路6、及一 nM0S7a、7b、7c、7d。感測放大器AMp是如 在第2圖中的相同電路。感測放大驅動器5是如在第2圖中 的相同電路，及是藉由串聯的一 pMOS 11及三nM〇S 1 2、1 3、 14所構成。在此實施例中，一内部供應電壓Vii設定在2 〇v , 及是藉由降低從DRAM外側饋入的一供應電壓\’c(' (例士 2.5V :)所產生一預先充電電壓VPR是等於内部供應電壓Vii 的一半的一電壓（：1 .ον)。 時間控制單元35包括分別與第2圊中相同之—時間產 生器16 ’ 一 PR產生器Π及一 SA產生器41 (相當於—技 制電路）。 時間產生器i 〇產生及輸出預先充電時間岱號ΡΚ.Γ與 裴------訂------線 f諳先閱讀背面之注意事項再填寫本頁> L.:i诔；Τ: ☆國國家標浼CNS ·νί見格' 297公釐 A7 464865 _ _B7__ 五、發明説明（23 ) 一感測放大時間信號SAT。 PR產生器17接收預先充電時間信號PRT與一供列位 址用的一解碼信號WDEC，及輸出在感測放大器AMP之啟 動時變成一低位準的一預先充電信號PR。 5 SA產生器41接收感測放大時間信號SAT與解碼信號 WDEC，及輸出感測放大啟動信號SAB、SA。 如第14圖所示，SA產生器41係由一邏輯電路19、一 位準移位器43、及CMOS反相器45、21與22所形成。邏 輯電路19與CMOS返相器21係如在第3圖中顯示的相同電 10 路，且感測放大器AMP之啟動信號SA0如同由邏輯電路19 輸出般被饋入CMOS反相器22。CMOS反相器21輸出啟動 信號SA0當作感測放大啟動信號SA。 位準移位器43係由串聯的一 pMOS47a與一 nMOS47b、 串聯的一 pMOS49a與一 nMOS49b、及一反相器51所構成。 15 pMOS47a ' 49a之源極被供應内部供應電壓Vii。nMOS47b、 49b之源極被供應字元線WL之重置電壓VMI (-0.5V)。當 藉助反相器51來使啟動信號SAB0反相而獲得的一信號被 供應至pM〇S49a之閘極時，由邏輯電路19的一啟動信號 SAB0被供應至pMOS47a之閛極。當nMOS47b之波極被連 20 接至nMOS49b之閘極時，nMGS49b之汲極被連接至nMOS47b 之閘極。感測放大器AMP之啟動信號SABI由pMOS47a之 汲極被輸出。 組成CMOS反相器45的一 pMOS45a之源極被供應内 部供應電壓Vii，及一 nMOS45b之源極被供應重置電壓VMI。 ---第26百___ 本纸張尺度適用中國國家標準（CNS ) A4規格（210Χ2ί>7公釐） ------^---——装--------^------^ (請先閲讀背面之注^.項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 B7 B7 10 15 五、發明説明ς ) CMOS反相器45反相啟動信號SAB 1 ’及輸出感測放大啟動 信號SAB。 第15圖顯示詳細之負電壓產生器37a。負電壓產生器37a 係用以產生供字元線WL使用的重置電壓VMI的一電路，及 5 包括一振盪器53及一激勵（pumping)電路55。 振盪器53係由各由三個反相器串接的反相器列57、59、 一由四個反相器串接的反相器列61、及一具有兩輸入端的反 及閘（NAND gate) 63所形成。反相器列57之輸出節點係 連接至反及閘63之一輸入節點。反及閘63之輸出節點係連 接至反相器列59之輸入節點。在反相器列59之第一級的反 相器59a之輸出節點係連接至一節點ND1。反相器列59之 輸出節點係經一節點ND2連接至反相器列61之輸入節點。 反及閘63之另一輸入節點係被饋入一控制信號en。控 制信號EN是針對重置電壓VMI而由一解碼器（圖中未示） 輸出的-Ms號’及當字元線WL即將啟動與當重置電壓心！ 已經變成-預定電壓或前述狀況下，控制信$⑽ 位準。 ° 在反相為列61之第三級的反相器6U的輸出節點被 接至一節點ND3此外，只扣抑广乙， 此夕卜反相裔列61之輸出回饋至反相器 歹J ：>/之輪八即點 < 因此、振盪器53被形成。 激勵電路55包括-由三個反相器串接的反相器列65、 二Μ串聯的PM0SL仏..m〇s電容6 nM0S71 ' - π — 1-丨 咖扭/ 是藉由—PM〇S之源極與i /及極相互連接來形成： I^,1Τ腺 (請先鬩讀背面之注意事項再填寫本I) 經濟·音*日^^"^3;.工'/;費合作·7ί, -度適國國冢椟本 Λ·!規袼 297公釐 46 48 6 5 A7 B7 經濟部智慈財產局負工消費合作社印製 五、發明説明Q ) 反相器列65之輸入節點係連接至節點ND1。在反相器 列65之第二級的反相器65b之輸出節點經一節點ND4連接 至pM〇S67c與nM0S71之閘極。反相器列65之輸出節點經 一節點ND5連接至電容69之源極與汲極。 5 pM〇S67a之源極被供應内部供應電壓Vii » pMOS67a之 閘極連接至節點ND2。pMOS67b之閘極連接至節點ND3。 pMOS67c之汲極連接至nM0S71之汲極。電容69之閘極被 連接至一節點ND6 »連接至節點ND6是nM0S71之源極、 nMOS73之汲極與nMOS75之汲極。nMOS73之閘極是連接 10 至pMOS67c之汲極。nMOS73之源極是接地（接地電壓 VSS)。nMOS75之閘極與源極是相互連接，及被連接至用以 供應重置電壓VMI的導電圖案（圖中未示）。 對於負電壓產生器37a而言，當控制信號EN在高位準 時，振盪器53在節點ND1、ND2、ND3、ND4、ND5產生 15 脈波。此外，電容69之充電與放電藉由節點ND5之脈波而 被重複，以及重置電壓VMI藉由以nMOS73與75為基礎的 整流而成為負電壓。 在前述的DRAM31中，為了讀出高位準寫入之資料’ 一讀取循環是如以下解釋般的被執行’舉例來說’ - 槐^體^晶 20 胞陣列2之記憶體體晶胞MC0如同顯示在第13圖中。 第16圖顯示在讀取循環的主要信號之時間。 在讀取循環之前，預先充電信號PR是在一高位準（一 提昇電壓VPP)、字元線WL0是在一低位準（重置電壓VMI)、 及感測放大啟動信號SA與SAB分別在低位準（接地電壓 __第沉百_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----IJ---------,π------0 (請先W讀背面之注意事項再填寫本頁) A7 A7 10 五、發明説明（26 VSS)與高位準（内部供應電壓V11)。在這個時候，顯示第 13圖中的時間產生,维持時間信號贿在—高位準及感 測放大時間信號SAT在-低位準。藉此，在本實施例中，提 昇電壓VPP設定在2‘9V，及假定咖之”高”資料能以提昇 電壓被寫入5己憶體晶胞中的說明將繼續。 在預先充電信號PR 4高位準的期間内，感測放大驅動 器5導通nMOS]2、13，藉以供應預先充電電壓vpR當作感 測放大驅動信號VP、VN。在預先充電信號pR <高位準的 期間内，預先充電電路6亦供應預先充電電壓vpR至位元 線BL、BLB以便調整這些位元線BL、BLB。因此，感測放 大器AMP之所有節點在預先充電電μ vpR，致使感測放大 器AMP被保持在不啟動。 其後，t位址信號、—讀取/寫入信號之類由外側被輸 入DRAM31時’ DRAM31開始讀取循環。解碼信號wdec 1-、根據列位址信冑之輸入而由一低位準被改變1 —高位準。此 外，時間產生器16使預先充電時間信號pRT至一低位準及 感測放大時間信號SAT至一高位準。 因接收到預先充電時間信號PRT，pR產生器丨 ”信號叹至低位準⑽）（第】其次，因Ϊ = 低位準之預先充電信號PR .預先充電電路6停止供應預先 充電電壓V PR至位元線BL、β[ β，致使停止調整這些位元 線. BlB .然後、位元線βΙ .. BLB之預先充電操作被完 成- 丨 &接收.納祀.. .位準之預先充電信號pR .感測放大驅動器

I …"------------------------------------------------- '5、— ·—..... ____________y''}() *ι^ .....國國家標準：CM ) M規柘」ίΰΤΪ97 公爱，..... '..............""""" 〜.一. (請先閲讀背面之注意事項再填轉本百) 經濟部智社？"4芍择'工'^費合作^·^案 I----f------1T------^------ 464865 A7 B7 五、發明説明（27 ) 5之nM0S12、13被戴止’藉以停止供應當作感測放大驅動 信號VP、VN的預先充電電壓VPR β 其次，字元線WLO變成高位準，及記憶體晶胞MC〇之 晶胞電晶體TRO被導通（第16 ( b )圖）。記憶鱧晶胞MC〇 5之儲存電荷由位元線BL所分享，及此位元線bl之電壓上 升（第16( c)圖）。位元線BLB被維持在預先充電電壓PR， 它用作一參考電壓（第16(d)圖 其次，因接收到解碼信號WDEC及感測放大時間信號 SAT ’顯示在第14圖中的S Α產生器41之邏輯電路19使啟 10動信號SAB〇至一低位準及使啟動信號SAO至一高位準。 因接收到低位準之啟動信號SABO，位準位移器43使啟 動信號SAB1至一高位準。再者，因接收到高位準之啟動信 號SABI ’ CMOS反相器454截止pMOS45a及導通nMOS45b。 因此’ CMOS反相器45輸出重置電壓VMI ( -0.5V)當作感 15 測放大啟動信號SAB (第16(e)圖附帶一提，位準位移 器43是使低位準之啟動信號SAB1至重置電壓VMI的一電 路。在低位準之啟動信號SAB 1的期間内，歸因於位準位移 器43 ’ nMOS45b之閘極至源極電壓被維持在〇v，致使避免 一過量穩態電流流經CMOS反相器45。 _________ 20 因接收到高位準之啟動信號SA0，CMOS反相器21導 通pMOS21a，藉以輸出内部供應電壓Vii當作感測放大啟動 信號SA (第16 (f)圖）。 其次，因接收到低位準（-0.5V)之感測放大啟動信號 S AB，顯示在第13圖的感測放大驅動器5之pMOS 11被導 ____— 第30頁 本紙張尺度適用中國國家標準（CMS >A4規格（210X297公釐） ----------.I^--- (請先聞讀背面之注意事項再填寫本I) -、11 線 經濟部智慧財產局員工消費合作社印製 A7 A7 經濟部智慧ST產"K ，;"費合""'印^” 五、發明説明ς ) 通’藉以供應内部供應電壓Vii當作感測放大驅動信號vp。 在此’内部供應電壓Vil之供應藉在pM〇s 11中為大多數載 子的電洞之移動被完成。在這個時候，p]Vi〇s 11之閘極至源 極電壓變成-2.5V。這數值是以〇.5V超過或低於供應〇v至 5 pM0S 11之閘極的情況。因此，pMOS 11之汲極至源極電阻 變成足夠低’及感測放大驅動信號VP之電流密度增加。 因接收到高位準（Vii )之感測放大啟動信號s A，感測 放大驅動器5之nMOS 14被導通，藉以供應接地電壓當 作感測放大驅動信號VN。 10 根據感測放大驅動信號VP與VN分別變成高位準及低 位準’感測放大益AMP被啟動。自這個時候起，___足夠電 流被饋入當作感測放大驅動信號VP，感測放大器AMP之放 大速度被提高。然後，位元線BL、BLB以高速被差動放大 直至位元線BL與位元線BLB之電壓分別改變成内部供應電 15 壓Vii與接地電壓VSS (第16 ( g)圖）。 位元線BI,、BLB之放大電壓經由行解碼器（圖中未示） 控制的一行開關（圖中未示）轉換成一 I/O信號，及由輸出 緩衝器（圖中未示：> 被輸出至DRAM31之外側。因為载測放 大器AMP之放大速度被提高’讀取資料用的時間被縮短： 此後，字元線WL0變成低位準（,‘感測放大啟動 信號SA與sAB分別變成低位準（:VSS )與高位準（⑹' 及預先充電馆號叩變成高位準：vpp W第]6 h i圖 熬 後，感測放大器AMP是不啟動、及讀取循環結束 在如前述架構的半導體積體電路由感測故大動雷路 .c ________________—......—...........—...........--.一―—第 ϋ 。國國家禕绝.：Λ段格.公釐：....................... ..................... ...-一 (讀先閲讀背面之注意事項再填寫本頁j 裝 訂 線 —^m .HI In - . - / 4 6 4 」b A7 ____B7 五、發明説明（） 29 5 ο 5 11 經濟部智慧財產局員工消費合作社印製 ο 2 5之pMOSll藉由供應負電壓至此pMOSll之閘極而被控制 導通。因此，pMOS 11之沒極至源極電阻變成足夠的低以增 加感測放大驅動信號VP之電流密度》因此在不需改變感測 放大器AMP與感測放大驅動器5下加強感測放大器AMP之 驅動能力及提高其之放大速度是可能的。從而’感測放大器 AMP之放大速度無須擴張一晶片尺寸即能被提高。 在感測放大器AMP之放大速度無須提高的一情況中 感測放大驅動器5或感測放大器AMP本身能在尺寸方面減 少。因此，晶片尺寸能被減少。 供字元線WL用的重置電壓VMI係藉由負電壓產生器 37a產生與用作被供應至pMOSll之閘極的負電壓。它因此 不再需要積設供產生被供應至pMOSll之閘極的負電壓用的 —新的負電壓產生器。因此，感測放大器AMP之放大速度 在無須擴張半導體積體電路之晶片尺寸下可被提高。 此負電壓供應至感測放大驅動器5之pMOS 11的閘極。 因此，在感測放大器AMP之放大速度不需被提高的情況下， pMOSll在尺寸上能被縮小。一般來說，在一 pMOS中的載 子之流動率相較在一 nMOS是較低的，及在pMOS與nMOS 具有相同驅動能力的條件下，pMOS需要的閘極寬度接_近加 倍的nMOS之閘極寬度。因此，在pMOSll之尺寸的縮減相 較於nMOS 14之尺寸的縮減是更有效地降低感測放大驅動器 5之佈局區域。 再者’無須提昇供應電壓（内部供應電壓Vii )以供應 至感測放大驅動器5之pMOSll之源極，如同提昇此供應電 請 先 閲 讀 背 面 之 注 意 事 項 再 填本’ 頁* ^^ j 訂 線 本紙張尺度制中關家料（⑽）( A7 B7 10 五、發明説明（ 30 壓的招同效果能被達到。 第17圖顯示在本發明之半導體積體電路之第二實施例 中的一SA產生器77 (相當於控制電路）。在本實施例之電 路設置除了 SA產生器77外皆與半導體積體電路之第一實楗 例相同。在此圖中，與在第一實施例中相同的元件與功能戕 被標示相同參考號碼與其之描述在此將被省略。 SA產生器77包括如在SA產生器41中相同邏輯電跆 19、位準位移器43及CM〇s反相器45、2][、22。在本實楗 例中，一基體電壓VBB是供應至位準位移器43之nMOS47b、 49b之源極及CM〇s反相器45之nMOS45b之源極D基體電 壓VBB係藉由顯示在第12圖的基體電壓產生器3几被設定 在-〇‘5V。基體電壓產生器37b係與顯示在第丨5圖的負電壓 產生器37a為相同電路。 第18圖顯示被積設在SA產生器77中的CM〇s反相器 45 (晶胞）之佈局。 當一 P型井形成在圖之下側時’―n型井形成圖之上側c PM〇S45a係形成在^型井中，及nM〇S45b在p型井中。電 ^供應圖案P1與P2分別連接至pM〇S45a及nM〇S45b之源 =，並形成在n型丼與p型井之未端；：電力供應圖案ρι及K =別被供應内部供應電壓Vu及基體電壓νββ。此外電力 供應圖案Ρ2係由多數個供應基體電壓VBB至口型井用的接 觸和C〇N丁即是基體電壓VBB至n!MOS45b之源極之供 & 4女置ί壬何特別電力供應圖案而在藉由應用供應基體電 麼V ββ用的電力供應圖案Ρ2下被完成 轉尺度.….................................................................................—…」 ΐ衣 ，1Ti---1--0 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧"產"員工消費合作社印絮 4 6 4 8 1 A/ B7 五、發明説明（ 31 10 15 經濟部智慧財產局員工消費合作社印製 20 在本實施例之半導體積體電路中如同在前述第一實施侍 之半導體積體電路之相同效果亦能被獲得。 另外，在本實施例中，基體電壓VBB係供應至積設於 SA產生器77内的CMOS反相器45之nMOS45b的源極。它 因此不需再積設用以供應負電壓至感測放大驅動器5之 pMOSl 1之閘極的一新的負電壓產生器。所以，感測放大器 AMP之放大速度不需擴張DRAM31之晶片尺寸即能被提高 此外，基體電壓VBB至nMOS45b之源極的供應藉由應 用供應基體電壓VBB至p型井用的電力供應圖案P2來被完 成。因此，它不需積設任何新的電力供應圊案，及一佈局區 域能製造的小。 第19圖係顯示在本發明之半導體積體電路之第三實施 例中的一 SA產生器79。本實施例之電路佈置除了 SA產生 器79外係與第一實施例之半導體積體電路相同。在此圖申 與在第一實施例中相同的元件與功能將被標示相同參考號碼 與其之描述在此將被省略。 SA產生器78包括與顯示在第3圖中的SA產生器18 相同的邏輯電路19與CMOS反相器20、23，及一位準位移 器81與一 CMOS反相器83。 位準位移器81係由串聯的一 pMOS47a與一 nMOS47b、 串聯的一 pMOS49a與一 nMOS49b及一反相器51所構成。 pMOS47a、49a之源極被供應字元線WL之提昇電壓VPP。 nM〇S47b、49b之源極被供應接地電壓VSS。當以反相器51 反相啟動信號SA0而獲得的一信號施加至nM〇S49b之閘極 請 先 閲 讀 背 & ί 事 項 再 填I f 頁1 訂 線 本紙張尺度適用中國固家揉準（CNS ) ( 2丨似297办4严 A7 B7 經 濟 智 .¾ 財 產 局 費 合 η 社 (-0 % 五、發明説明（） 32 時，啟動信號SAO施加至nMOS47b之閘極。當pMOS47a之 汲極連接至pMOS49a之閘極時，pMOS49a之汲極連接至 pMOS47a之閘極。感測放大器AMP之啟動信號SAB1係由 pMOS49a之汲極被輸出=附帶一提，提昇電壓VPP藉由用 5 將在稍後說明的一高壓產生器39來提高供應電壓VCC (例 如2.5V)而被設定在2.9V。 邏輯電路〗9饋入解碼信號WDEC及感測放大時間信號 SAT，及輸出啟動信號SABO ' SAO。CMOS反相器20經CMOS 反相器23接收啟動信號SABO之反相信號，及輸出一再反 相信號當作感測放大啟動信號SAB。 位準位移器81是使高位準之啟動信號SAB1至提昇電 壓VPP的一電路。因此位準位移器，在啟動信號sab1 之高位準期間中，pMOS83a之閘極至源極電壓維持在ον， 以避免一過量穩態電流流經CMOS反相器83。 虽CMOS反相器83之nMOS83b之源極被供應接地$ 壓VSS時，pMOS83a之源極被供應提昇電壓Vpp。cm〇 反相器83接收啟動信號SAB1，及傳遞經反相的感測放大总 動信號SA = 第20圖顯示產生提昇電壓vpp的高電壓產生器 向電壓產生器39係由用以產生脈波〇Sc的—振盪器 心、用以轉換此脈波成不同相位之脈波的-輸出電路87、及 —激勵電路89所構成 振盪器SS係由—由三個反相器串接的反相器列91、一 戈' 1久反相器乃m構成反相器列〇丨之輪出節點 度璉米十 g 阑左择;^ 二… 一..................-..一 if Kw……... .戰冬標準、％。乂峨…........... .… 10 15 (請先閲讀背面之注意事項再填寫本頁j 訂 丨線 經濟部智慧財產局員工消費合作社印製 4 6 4 8 6 A7 _____B7 五、發明説明（） 33 係連接至反及閘93之一輸入節點》反及閘93之另一輸入節 點係饋入一控制信號EN ^反相器95之輸入節點係連接至反 及閘93之輸出節點。反相器95之輸出節點係連接至一節點 ND7。此節點ND7是連接至反相器列91之輸入節點與輸出 5 電路87之輸入節點》脈波OSC係由節點ND7被輸出》 輸出電路87係由電路97a、97b、兩反相器99、101、 及兩個2輸入端的反或閘l〇3a、103b所構成，其中在各電 路97a、97b係由串接的一 2輸入端的反或閘與四個反相器 形成。節點ND7經反相器99連接至電路97a之一輸入節點。 10 在電路97b之第三級的反相器之輸出節點係連接至電路97a 之另一輸入節點。反相器99之輸出節點經反相器1〇1連接 至電路97b之一輸入節點。在電路97a之第三級的反相器之 輸出節點係連接至電路97b之另一輸入節點。在電路97a之 第二級的反相器之輸出節點係連接至反或閘103a之一輸入 15 節點。一測試信號TST饋入反或閘103a之另一輸入節點。 在電路97b之第二級的反相器之輸出節點係連接至反或閘 103b之一輸入節點。測試信號TST饋入反或閘103b之另一 輸入端。反或閘l〇3a之輸出節點係連接到一節點MD00、電 路97a之輸出節點係連接至一節點ND01、露路97b之輪出^ 20 節點係連接至一節點ND02、及反或閘103b之輸出節點係連 接至一節點ND03。 激勵電路89係由四個由nMOS製成的電容105a、105b、 105c、105d、十一個 nMOS107a 至 107m、及兩個 pMOS109a、 109b。電容105a、105b、105c、105d之源汲與汲極分別連 本紙張尺度適用中困國家標準（CNS ) A4規格（2〖0x297«##f = 1^— ! (請先W讀背面之注意事項再填寫本頁)

T if . 經濟部智慧財產aF員工^Γ費合作社印絮 A7 _________ β7 五、發明説明（） 34 接至節點ND03 ' NDOO、ND02、NDO1。被連接至電容105b 之閘極的是nMOS107a之閘極與源極、nMOS107b、107c之 源極、及nMOS107d、107g之閘極。同樣的，被連接至電容 l〇5a之閘極的是nMOS107e之閘極與源極、nMOS107f、l〇7g 5 之源極、及nMOS107h、107c之閘極。測試信號TST係連接 至nMOS107b、107f之閘極。連接至電容l〇5c之閘極的是 nMOS107j、l〇7d 之源極、pMOS109a 之源極、及 pMOS109b 之閘極。同樣的’連接至電容l〇5d之閘極的是nM〇S107k、 107h之源極、pMOS109b之源極、及pMOS109a之閘極。 10 nMOS107j、107k、107m之閘極連接至供應電壓VCC。 nMOSH)7m之源極連接至pMOS109a、109b之汲極。提昇電 壓VPP係由pMOS109a、I09b之汲極輸出。供應電壓vcc 供應至nMOS107a至107m之汲極d 伴隨高電壓產生器39，當控制信號EN在高位準時，振 15盪器85振盪以產生在節點ND7的振波OSC。輪出電路87 接收脈波OSC，及分別輸出不同相位的脈波至節點ND〇〇、 ND01、ND02、ND03。 激勵電路89之電容l05a、105d及電容1〇5b、1〇5c根 據輸入脈波交替地充電與放電。此外‘供應電壓藉由 20根據nMOS107k、[0刁的調整與pMOS109a ' l〇9b之導通/戴 止操作來被提高至提昇電壓VPP。 附^ ..提，：.則3式k號TST是在一正常操作期間闷被維 待在供應電壓VC.C及在—燒毀（burn-m ;測試期間内如被 伊應的提昇電壓VPP之.信號激勵電路89之電壓產生铲

---- ，..国— I· - ' ' ™—· I 紙張 dm 〒國國家標津（ NS ; A4現格 ...........—— '—..............................—….. | ^------1T------0 (請先閱讀背面之注^項再填寫本頁) 464865 A f ____ B7 五、發明説明（） 35 力藉由外部供應提昇電壓VPP當作測試信號TST而被減輕》 隨著前述的半導體積體電路，如在第21囷中所顯示， 高位準之感測放大啟動信號SA在啟動感測放大器AMP時上 升至提昇電壓VPP。此外，提昇電壓VPP被供應於顯示在第 5 13圖中的感測放大驅動器5之nMOS 14的閘極，及接地電壓 VSS用作感測放大驅動信號VN。因此，nMOS14之汲極至 源極電阻相較於供應内部供應電壓Vii至nMOS14之閘極的 情況下是足夠地降低’及感測放大驅動信號VN之電流密度 增加。所以’感測放大器AMP之放大速度被提高。在此， 10如感測放大驅動信號VN的接地電壓VSS之供應是藉由在 I1MOS14中為主要載子的電子之移動來被完成。 在本實施例之半導體積體電路中如同在前述第一與第二 實施例之半導體積體電路之相同效果亦能被獲得。 再者’在本實施例中’提昇電壓VPP用作供字元線WL 15用與供應至積設在SA產生器79内的CMOS反相器83之 pMOS83a之源極的高位準電壓。它因此不需再積設針對供應 高電壓至感測放大驅動器5之nM〇S14的閘極之用途的一新 的負電壓產生器。從而’感測放大器AMP之放大速度不需 擴張DRAM31之尺寸即能被提高5 20 其次，根據本發明之一半導體記憶體元件之一實施例將 參照圖不進行描述。 在隨後的說明中，一感測放大器之供應電壓（viid )有 時將被解釋成晶胞用的一供應電壓。顯然如在第5圖顯示的 記憶體電路，感測放大器SA藉其之供應電壓viid驅動位元

本紙張尺度通用T國困冢樣準（CNS > A4規格（210X297#^T — I . 7-裝一！ {請先聞讀背面之注意事項再填窝本頁〕 訂 -線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 ____________B7 五、發明説明（^ ~ ------- 36 線乩、/BL與放大一位元線之電塵至供應電壓倾之位準。 再者，經放大位元線電壓Viid储存在記憶想晶胞Mc所包括 的電各中。所以，感測故大器SA之供應電壓用作供在 -重寫模式的晶胞用的供應電壓。此外，在電路之隨後說明 )中，P通道MOS電晶體將藉由字母p開始的參考標號來被指 明，及η通道MOS電晶體將藉由字母N開始的參考標號來 被指明。控制信號之啟動位準在某些情況是一高位準及在其 他It况疋一低位準，及高或低位準將被表示為或許需要。 第22圖係在本實施例中半導體記憶體元件之一示意方 10塊圖。此舉例的半導體記憶體元件是與一外部計時器CLK 同步操作的一同步DRAM (SDRAMh在第22圖中的半導 體記憶體元件包含一命令元件21〇、被饋入一位址信號ADD 之一位址緩衝器212、一再生（refresh)位址計數器2丨4、 或諸如此類。命令解碼器21 〇接收藉四個控制信號/Ras、 b /CAS、/WE ' /CS之組合的一命令組織，及解碼此命令並產 生不同的内部控制信號。再生位址計數器214在一再生操作 中產生一再生位址並供給生成信號至位址緩衝器212。再者， 半導體記憶體元件包含一群記憶體組216，在各記憶體組216 中一核心電路2丨8被形成。各記憶體組216包括一預解碼器 20 220、— RAS控制電路&字元解碼器222、及一 CAS控制電 路&行解碼器224。如電路驅動字元線、位元線、記憶體晶胞、 感測放大Is、或諸如此類未顯示的元侔是被包括在核心電路 218中.在核心電路2i8中的—記憶體電路是如第5圖所示.. 各茫憶體組21 6其中包括積設在校心電路218之外側的 十任尺A速用办囷國朵$準 fcNs"： ;\^^； Γ'ΐ 1W .........................................一—*— ——.'… ^------1T------0 (請先閲讀背面之注意事項再填寫本頁) A7 B7 46 48 五、發明説明（） 37 一加速感測放大控制電路230 (在下文，亦稱’’ODSA電路 230”）。ODSA電路230控制被積設在核心電路218内側的感 測放大器SA (參照第5圖）之加速操作。此ODSA電路230 被積設在各包括核心電路218的記憶體組216中。 5 第23圖顯示此加速感測放大控制電路230之一方塊囷。 第27圖係控制電路230之一時間圖》當記憶體組216變成 一主動狀態（active state)時，然後在特定記憶體組内的〇DSA 電路230運作。控制電路230控制包括在記憶體組216内的 感測放大器之加速操作。ODSA電路230包括一 RAS假電路 10 232、一加速感測放大控制信號產生器234 (在下文中，亦 稱’ODSGEN產生器234”）、一加速電壓產生器〇DG (在下 文中’亦稱’’ODG產生器”）、一供該等晶胞用的内部電力供 應控制器236、一供該等晶胞用的啟動電力供應產生器 CEACG (下文中，亦稱’’CEACG產生器”）、以及一供該等晶 15 胞用的備用電力供應產生器CESTG (下文中，亦稱’’CESTG 產生器”）。ODSGEN產生器234產生一控制信號Vgd。 為響應控制信號Vgd，0DG產生器供應一第—供應電 壓（Vdd)當作供加速此感測放大器用的一供應電壓（viid )。 内部電力供應控制器236 —控制信號Vgc ®為響應接制—信 20 號Vgc ’ CEACG產生器供給一為供該等晶胞用的一經降低 供應電壓之第二供應電壓（Viic )，以當作感測放大器之供應 電壓（Viid)。CESTG產生器隨在一備用模式中的一啟動/備 用切換信號mbrs而供給第一供應電壓（vdd )當作感測放 大器之供應電壓（Viid)。 平-----ΐτ------^ {請先«讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 _________B7 i、發5説明（—) ' — " ~~- 38 (請先閲讀背面之注意事項再填寫本頁) 前述的加速電壓產生器ODG、晶胞啟動電力供應產生 器CEACG及晶胞備用電力供應產生器CESTG係分別對應第 ~、第二及第三電力供應產生器。 RAS假電路232之基本設置與基本操作是與供核心電路 5 218用的RAS控制電路222之基本設置與基本操作相同jAs 假電路232應用的佈局資料是與真RAS控制電路222的佈 局資料相同。相反來說’核心電路218用的RAS控制電路222 具有與顯示在第23圖的RAS假電路232相同設置。ras假 電路232接收在藉命令解碼器210輸出的基本之RAS命令 10 信號（balp、mbrs、wdr、ralp、le )上一假位元線控制信號 brs、（假）字元線控制信號Wdr、s w 1、及假感測放大啟動信 號len、lep。生成信號len、lep被饋入〇dSGEN產生器234。 這些控制信號之時間關係皆藉參照第27圖被指出。 如第27圖所示’命令解碼器210響應一啟動命令 15 ACTIVE，而啟動（高位準）字元線重置信號wdr，致使啟動 /備用切換信號mbrs至一主動狀態且啟動區塊選擇信號 balp。此後，命令解碼器210在一預定時間啟動（高位準） 字元線驅動時間信號ralp及更在一預定稍後時間啟動感測放 大驅動時間信號le。 一字元線重置電路248根據字元線重置信號Wdr與啟動 備用切換信號mbrs而產生控制信號brs丨及wdrl。一位元 線啟動產生器244根據控制信號brs】及區塊選擇信號ba】p 而產生一位元線啟動信號（或轉換閘極控制信號} bit。一位 元線重置短路電路240響應位元線啟動信號bU ‘而顯示在 ^................................................................... ........ ...M乂任.尺度用中國國家標痺：（:¾ .: A4*t格 \ .........................................…'一— 4 6」6 A7 _____B7 五、發明説明（） 39 第5圈中的位元線控制信號brs不啟動（低位準）與位元線 預先充電電路BLPR不啟動。 (請先聞讀背面之注意事項再填寫本買〕 一區塊選擇器250響應字元線驅動時間信號ralp而啟動 一包含區塊選擇之邏輯的時間信號wdlp。雖然，假區塊選擇 5器250並不被供給一區塊選擇信號及總是維持在一區塊選擇 狀態。其後’ 一字元解碼器252隨時間信號wdlp而驅動一 假主要字元線mwl ^再者，一次字元驅動器254隨主要字元 線mw 1而驅動一假次字元線swl。 再者’ 一感測放大啟動信號產生器256根據感測放大驅 10動時間信號le而啟動該等啟動信號ien、lep (分別為高位準 及低位準）。 所有前述電路是假電路。這些電路之基本設置與在真 RAS控制電路222相同，及這些個別時間信號大約在相同時 間被控制。 15 在一些相同點上，RAS假電路232不同於真RAS控制 經濟部智慧財產局員工消費合作社印製 電路222。更明確地說，RAS假電路232具有一在連接感測 放大啟動信號產生器256與ODSGEN產生器234的一路徑 上的假負載電容258。在真RAS控制電路222中，感測放大 啟動〗en、lep需要去驅動大量的感測放大驅動器j 來 20 說’在RAS假電路232中，感測放大啟動信號len、iep僅 能驅動一個感測放大驅動器。因此，為了積設在ODSGEN 產生器234中的一監視感測放大驅動器（參照第24圖）之 操作時間能變成與真感測放大驅動器之操作時間一致，假負 載電容258被連接。再者，RAS假電路232如前述在這點不 經濟部皙慧財產消費合作社印製 A7 —. ........._ B7 五$月説明(—) ~ ~ - 40 同於真RAS控制電路222，供選擇在組216中的一區塊用的 邏輯不被接受。因此，母當對應組216是在它的主動狀態時， ODSA電路230運作。 如在第27圖中顯示的全部時間圖，啟動命令actIVe 3被輸入’及字元線重置信號wdr被啟動（高位準）^為響應 此啟動* ODSGEN產生器234啟動（低位準）控制信號vgd。 然後’ 一啟動週期在一時間T1上被開始。〇DG產生器藉由 控制信號Vgd之啟動而被啟動，藉以供應外部供應電壓 (Vdd )當作如同感測放大供應電壓（Vild )的第—供應電 10壓。此外’為響應啟動/備用切換信號mbrs之啟動（高位準）， §作第二供應電壓產生電路的CESTG產生器不啟動以停止 供應電壓Vdd。為響應啟動/備用切換信號mbrs之啟動，内 部電力供應控制器236亦啟動以允許供應當作感測放大供應 電壓（Viid)的第二供應電壓（Viic)。 15 在啟動週期中，在位元線間的一電壓差異藉由一次字元 線s\v 1之驅動而被產生。監視感測放大器MS A係對應被啟 動用以放大在一高位準側的一假位元線DBL上的電壓。其 後’電壓在假位元線DBL上的時間與藉由ODSGEN產生器 234被測出的内部供應電壓Vjlc 一致。因此檢測、控制信號 20 V§d是不啟動（高位準）。ODC3產生器藉由控制信號Vgd之 不啟動而不啟動、以停止供應當作感測放大供應電壓（Viid ) 的外部供應電壓：' Vdd )，因此停止·内部電力供應控制器236 啟動（低位準）控制信號Vgc。CEACG產生器供應經降低 的円部供應電壓Vilc當作感測放大供應電壓{ Viui 〃 表袄 & 尺度.返用宁 廉 f— ...............'——…·. '-......................—…一^ ---------私衣-------U------0 (請先閱讀背面之注意事項再填寫本頁) 4 6 4 8 c · A7 _B7_ 五、發明説明（） 41 (請先聞讀背面之注意事項再填寫本頁) 啟動/備用切換開關mbrs根據一預先充電命令PRE而 變成它的備用狀態（低位準）。内部電力供應控制器236響 應地被不啟動。然後，CEACG產生器停止供應内部供應電 壓Viic。再者，CESTG產生器被啟動以供應第一供應電壓 5 ( Vdd)當作感測放大供應電壓（Viid )。此外，它預防感 測放大供應電壓（Viid )降低至接地電壓。在一備用週期 中，感測放大器不被驅動，及因此感測放大供應電壓（Viid) 是不需要。雖然，在電壓Viid於備用週期中已經被降低至 接地電壓的一情況中，它需要在隨後啟動期間中再次被提 ίο 昇。因此，電壓Viid被維持在如前述定義的高位準之第一 供應電壓Vdd的位準上。 分別由ODG產生器、CEACG產生器及CESTG產生 器供給的電壓Vdd、Viic及Vdd中最高一個被供應至感測 放大器當作感測放大供應電壓Viid。 15 第24圖係一加速感測放大控制信號產生器234之一 經濟部智慧財產局員工消費合作社印製 電路圖。這ODSGEN產生器234包括一假次字元線swl、 假位元線DBL、/DBL、連接至該等位元線的一假晶胞 DCEL、一假位元線預先充電電路DBLPR、一監視感測放 大器MS A、一監視感測放大驅動器MSADR '及π假也矣 20 線位準檢測器DBLDET(在下文，亦稱”檢測器DBLDET”）。 假位元線預先充電電路DBLPR經轉移閘極MOSFETN13、 N14被連接至假位元線。監視感測放大驅動器MSADR驅 動監視感測放大器MSA ^為檢測器DBLDET之輸出的控制 信號Vgd被饋入至包括在ODG產生器中的一 pMOS電晶 本&張尺度適用中關家標準（CNS )八4胁（210X297·^!^ '~— A7

10 !5 體P38之閘極。 假晶胞DCEL是由電晶體N10、P11、N12及一電容Cd 所構成。當次字元線swl在一低位準時，假晶胞DECL健 存一南位準在電容Cd中。當次字元線swl被啟動而變成 高位準時，儲存電荷經電晶體N12在假位元線DBL上被讀 出。 監視感測放大器MSA具有如在第5圖顯示的真感測 放大器SA相同的電路設置，以及係由電晶體N18、N19、 P20、P21所構成。為了符合真感測放大器SA之驅動負載， 監視感測放大器M S A之電晶體尺寸是設定在真感測放大器 SA之N倍（字母N代表一正整數，例如256)。在數目N 的真感測放大器藉由一共同感測放大驅動器被同時驅動。 所以，歸因於監視感測放大器MSA之電晶體尺寸是各個別 感測放大器SA之電晶體尺寸的N倍大的前述設計下，監 視感測放大器MS A之負載電容是等於在驅動n個感測放 大器SA之情況下的一負載電容。 監視感測放大驅動器MSADR是由電晶體P22、P23、 N24、N25、N26所構成。一接收高位準之位元線控制信號 brs，監視感測放大驅動器MSADR就經電晶體N24、N25 供應預先充電電壓Vpr至監視感測放大器MSA。此外，監 視感測放大驅動器MS ADR響應感測放大啟動信號jep、len 而導通電晶體P23、N26及供應外部供應電壓vdd至監視 感測放大器MS A = 監視感測放大驅動器MS ADR具有與監視感測放大器 家標................................—一—....-—— 一—….-。 ---------U------II------0 {請先閲讀背面之注意事項再填寫本頁) 經濟部智慧时產局8工消費合作社印製 46 4 b A7 B7 五、發明説明（） 43 MSA —致的一電晶體尺寸。此外，電晶體P22係以如在真 感測放大器中供應該供應電壓Vdd的電晶體之相同電晶體 尺寸被形成，及具有如在真驅動器中電晶體的相同電流供 給能力。在監視感測放大驅動器MS ADR中，電晶體P22 5 藉由讓它的閘極接地以總是保持在它的導電狀態。所以， 當監視感測放大器MSA被啟動時，電晶體P22持續供應感 測放大器MSA用的供應電壓Vdd β 當監視感測放大MSA之電晶體尺寸係設定在真感測 放大器SA之電晶體尺寸的N倍時，各假位元線DBL、/DBL 10 之電容CDBL亦設定為各真位元線BL、/BL之N倍。此外， 假位元線DBL、/DBL之操作時間變成與真位元線BL、/BL 一致。再者，假位元線預先充電電路DBLPR係由電晶體 N15、N16、N17所構成，及具有如真預先充電電路BLPR 的相同設置。然而，電路DBLPR之電晶體尺寸是設定為N 15 倍。與真預先充電電路BLPR照樣的，假位元線預先充電 電路DBLPR響應高位準之位元線控制信號brs，而導通電 晶體N15、N16、N17及預先充電該對之假位元線DBL、/DBL 至預先充電位準Vpr ( =Viic/2)。位元線轉移閘極N13、N14 藉由向其供應的提昇電| ( Vpp)來總是保善在它餌的筹 20 電狀態。為給予假位元線/DBL等於構成檢測器DBLDFT 的一電晶體N31之閘極電容值值的一電容值，電容N27被 連接。 檢測器DBLDET作在高位準之假位元線DBL上的電 壓與内部電力供應之電壓Viic ( =Vrfc )間的對照。因此， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297j^G严 ----1 ^1-----1T------0 (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員'工消費合作杜印製 經濟部智慧財產(工消費合作社印奴 A7 __ _B? 五、發明説明（） 44 它須測在假位元線DBL上電壓藉由監視感測放大器MS A 放大至内部供應電壓Viic之電壓的時間。在此偵測上的維 護中’控制信號Vgd是不啟動（高位準），及〇dG產生器 是不啟動。在此不啟動上的維護中’電晶體P3 8戴止及停 5止當作感測放大供應電壓（Viid )的外部供應電壓（vdd )。 檢測器DBLDET是由電晶體P33至P36與N30至N32、 及其之負載電路為一電流鏡電路的一差動電路β如在第27 圖之時間圊所表示，在字元線重置信號wdr之非啟動週期 C低位準）期間中’兩電晶體P33、P36被導通以維持它們 10的汲極在高位準。然後，一反及閘60之輸出變成高位準， 及控制信號Vgd變成高位準。因此，〇dg產生器之電晶體 P38位於它的載止狀態。此後，字元線重置信號wdr啟動 (高位準）。然後，反及閘60之輸出變成低位準，及控制 信號Vgd變成低位準。所以，〇dg產生器之電晶體P38導 15通，及外部供應電壓（vdd)當作感測放大供應電壓（Viid) 被供應。同時，電晶體N30導通’及撿測器丁被啟 動以檢測假位元線DBL之位準。

如第27圖所示，在字元線重置信號wcjr已經改變後， 命令解碼器210輸出控制信號mbrs、balp、ralp、u至RAS 20假電路232 :為響應這些控制信號，RAS假電路232大概 在如真RAS控制電路的相同時間下操作，.歸因於此操作， 假位元線預先充電電路DBLPR是不啟動：致使假次字元線 sw 1之信號上升^.然後，監視感測放大驅動器Ms驅 動監視感測放大器MS A操作之順序在如與被包括真記情 ...................... ......................-〜 .............................———...... 装------1T------Φ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慈財產局員工消費合作社印製 4 6 4 8 6*、 A7 _ B7 五、發明説明（45 ) 體核心中的記憶體電路的相同操作時間下被執行。 在高位準側上的假位元線DBL的電壓藉由被外部供應 電壓（Vdd)驅動之監視感測放大器MSA來被放大。這電 壓由預先充電位準Vpr朝外部供應電壓（Vdd )上升。至 5 適當的時候，在假位元線DBL上的電壓達到供該等晶胞用 的内部供應電壓Viic之位準》檢測器DBLDET檢測位準的 範圍，及不啟動（高位準）控制信號Vgd » ODG產生器是 不啟動以截止電晶體P38。因此，供在核心電路内的真感 測放大器之供應電壓（Viid)用的外部供應電壓（Vdd)之 10 供應被停止。 第25圖顯示内部電力供應控制器236、CEACG產生 器及CESTG產生器。如同真感測放大器之供應電壓（viid)， 電壓Viic與Vdd亦由CEACG產生器及CESTG產生器被 供應。這些電壓Viic與Vdd在與由命令解碼器210所傳遞 15 的啟動/備用切換信號mbrs —致中被切換》當對應組在它 的主動狀態時，信號mbrs變成高位準。内部電力供應控制 器236變成它的非主動狀態，及允許晶胞供應電壓控制信 號Vgc被啟動。從而’如將在稍後被解釋中在感測放大器 之加連結束後，產.生供_應與部.供.應—電( Viic ) 一 20當作感測放大供應電壓（Viid )。當對應組是在它的備用狀 態時’信號mbrs變成低位準。CESTG產生器被啟動以導 通一電晶體P62 »然後，外部供應電壓（vdd )被供應當作 感測放大供應電壓（Viid)。 如上所述，由ODG產生器、CEACG產生器、及CESTG -____ -----J--1裝—------訂------線 (請先聞讀背面之注意事項再填寫本頁) 早 释 冢 因 國 通 度 尺 張 紙 Μ 公 97 2 Μ 公 7 經濟部智慧射凌笱肖' 工'--'";費合忭?1印裝 A7 _______B7 五、發明説明C ) 46 1 產生器所傳遞的電壓中最高一個變成供驅動感測放大器用 的感測放大供應電壓VUd。 内部電力供應控制器236被供給一在記憶體之開始時 變成一 Η (高）脈波的開始信號stt、及啟動/備用切換信號 5 mbrs 15内部供應電壓Viic亦被供應當作一參考電壓。内部 電力供應控制器236是由電晶體P42至P46與N47至N49 所構成的一差動電路。差動電路隨信號mbrs之啟動（高位 準）而被啟動。然後，感測放大供應電壓相對於外部 供應電壓Vdd降低。因電壓Viid已經變成低於參考電壓viic 10的檢測，控制信號Vgc變成低位準。CEACG產生器導通一 組成電晶體P60 ’及供應内部供應電壓（viic)當作感測放 大供應電壓（Viid)。 在半導體記憶體元件已經被啟動後，開始信號被保持 在高位準直至外部供應電壓穩定為止。隨構成控制器236 13的一電晶體N53載止，電晶體P43截止、及控制信號Vgc 變成低位準。因此，CEACG產生器導通電晶體p6〇，藉以 提昇感測放大供應電壓viid至内部供應電壓vilc。此外， 構成控制器236的一電晶體N50被導通以使在參考電壓側 上的一電容C1放電。因此，電晶體p42、p43導通’控制 ：〇信號Vgc變成高位準’及CEACG產生器不啟動。此外， 電容C ί被供應參考電壓Vjic 5 在備用週期期間中‘控制信號mbrj；是在低位準·.因 此（:ES rG產生器被啟動以導通電晶體p62、致使外部供 應電麼i Vdcn被供應當作感測放大供應電壓（（Vnd」.此1 . .......................一〜—^一—— — 一一 第 4^ 香 匕崁尺度述用〒國國家標準（os ) 了;77；297公釐一'.......................................-一- '…一 I I I I — I ~. 裝—— n i 線 (讀先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 4 8 c： A7 __B7_ 五、發明説明（47 ) 後，在啟動週期期間中，啟動/備用切換控制信號mbrs變 成高位準，及CESTG產生器不啟動以載止電晶體P62 »在 此，具有一高電阻的CESTG產生器的電晶體N63被導通， 及造成僅一漏電流流過。 5 在電晶體P42截止時，被包括在控制器236中的一反 相器265之輸出隨高位準之啟動/備用切換控制信號mbrs 而變成它的高位準。同時，被包括在控制器236中的一反 相器268之輸出變成它的高位準，及電晶體N49導通。因 此，内部電力供應控制器236被啟動。然後，感測放大供 10 應電壓之電壓Viid與内部供應電壓之電壓Viic藉由電晶體 N47、N48被比較《如前所述，在啟動週期之開始第一週期 中’ ODG產生器供應為第一供應電壓的外部供應電壓 (Vdd)當作感測放大供應電壓（Viid)。所以，被包括在 内部電力供應控制器236中的差動電路導通電晶體N48及 15 載止電晶體N47。控制信號Vgc是保持在高位準。CEACG 產生器維持電晶體P60之截止狀態。 如在第27圖中顯示，假次字元線swl之信號上升、 監視感測放大器MSA被驅動、及在假位元線DBL上的電 壓上升至内部供應電壓Viie。此外，ODG產m電^^ 20 P38被截止°因此，感測放大供應電壓Viid降低。在第27 圖中標示的一時間T2上，内部電力供應硿制器236檢測電 壓的下降及使控制信號Vgc至低位準^ CEACG產生器導通 電晶體P60及供應内部供應電壓（Viic)當作感測放大供 應電壓（Viid )。在這時間上，真感測放大器之加速操作結 ---- -—__第 5〇 頁 本紙張尺度適用巾國國家橾率（CNS ) A4Ci&· ( 210X297^ ) --- I 111 丨、 ^ n ^ 11 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財4%¾二^#合作?1印兔 Μ ___ Β7 五、發明説明（4S ) 束。 在啟動週期期間中，感測放大供應電壓之電壓Viid被 預防因CESTG產生器之高阻抗電晶體N63導致的不必要 的上升。 5 如在第27圖中顯示，預先充電命令PRE被供給以在 一時間T3上改變啟動週期至備用週期。在備用週期中，針 對功率消耗之減少以有效預防感測放大供應電麼（V丨比） 下降至接地位準。在先前技術中’在備用週期中，晶胞供 應電壓（Viic )被供應當作感測放大供應電壓（Viid )。隨 1〇著如此的一操作，在備用週期中，内部電力供應控制器236 需要維持啟動。啟動狀態反倒增加功率消耗。 在這實施例中，當運作已經被改變至備用週期時，内 部電力供應控制器236藉由低位準之啟動/備用切換控制信 唬mbrs而不啟動。從而，内部電力供應控制器236之功率 15消耗不被包含。而CESTG產生器藉由低位準之控制信號 mbrs被啟動，藉以供應外部供應電壓（ν^)當作感測放 大供應電壓（Viid )。不要求特別控制器來供CESTG產生 器之啟動用。因此，功率消耗能較在啟動内部電力供應控 制器236之情況中低。 2〇 ^第26(A)至第26(C)圖係用以解释内部電力供應電路之 範例的圖帛26 ( A )圖顯示—提昇或升壓（如-叩）電路 係由外部供應電壓(vdd )產生内部提昇電壓（Vpp丨=因 接收—脈波咖· 一電晶體_導通以對—電容（:2充電 其後一脈波_被供給 '及—電晶體^藉由接收一脈波 祕以..度通............................................................ ---------奸衣------iT-------^ (請先閎讀背面之注意事項再填寫本頁) 4 6 4 A7 B7 五、發明説明（49 ) (請先閲讀背面之注意事項再填寫本頁) 0c而被同步導通。提昇供應電壓Vpp之位準是高於外部供 應電壓Vdd。電壓Vpp藉由重複上述操作而被提昇直至它 變成高於外部供應電壓Vdd為止。這電壓vpp用作字元線 驅動電壓" 5 第26(B)圖係顯示供應電壓Vdd、Vpp、Viic之關係的 圖轴之軸線是代表外部供應電壓（Vdd)。隨著外部供 應電壓（Vdd)之振盪，相關的電壓Vpp、Viic改變。在此 範例之情況中，在外部供應電壓Vdd約超過2. 5V的一區域 中，提昇電壓Vpp及降低電壓Viic保持在一固定位準。 10 在本實施例中的全部操作係顯示在第27圖之時間囷 中。顯示在第27圖的是列假電路之控制信號之時間。此外， 第28圖顯示在外部供應電壓Vdd是設定在標準值（2. 5V) 之情況下，在記憶體之操作期間中感測放大供應電壓Vi id 之變化。再者’第29囷係顯示在外部供應電壓vdd是在低 15於標準值（2. 5V)之2. 2V的情況下，在記憶體之操作期間 中感測放大供應電壓Vi id之變化。全部操作將參照這些圓 來被描述。 經濟部智慧財產局R工消費合作社印製 當記憶體組是在備用狀態（由標示在圖中的一 TO至T1 的週期）’ CEACG -無-由啟動/備_再切换信號.mbps·.毒被...一 2〇 維持在不啟動。CESTG產生器是維持啟動。在這個時候， 0DSGEN產生器234之檢測器DBLDET藉由假字元線控制信號 wdr被維持在不啟動。自加速控制信號Vgd變成高位準後， 加速電壓Vdd不再被供應來當作感測放大供應電壓 (Viid)。因此，在TO至T1的週期期間中，為自CESTG產 - ___笫52頁_ 適 尺 張 紙 準 標 家 國 國 Μ S Ν 29 )/ 釐 公 7 A7 j________B7 五、發明説明（50 ) 生器傳出的第一供應電壓之外部供應電壓（Vdd)被供應當 作感測放大供應電壓（Viid)。 當記憶體組已經在時間ΤΙ由備用狀態變換至啟動狀 態時，CESTG產生器藉由高位準之啟動/備用切換信號mbrs 5而為不啟動。從另一方面來說，内部電力供應控制器236 被啟動以允許晶胞供應電壓控制信號Vgc之產生。因此， CEACG產生器被允許供應内部供應電壓（Vilc)當作感測放 大供應電壓（Viid)。 此外，在ODSGEN產生器234中的檢測器DBLDET藉由 丨〇 尚位準之字元線控制信號wdr來被啟動。在這個時候，假 位元線DBL已經預先充電至低於對照電壓Vrfc ( =Viic)的 電壓（1 / 2 V i i c ) ’及因此加速控制信號Vgd變成低位準。 所以，加速電壓Vdd由ODG產生器被供應來當作感測放大 供應電壓（V i i d)。在這情況中，加速電壓Vdd與内部供應 15電壓Viic被供應來當作感測放大供應電壓（viid)。因為 加速電壓Vdd是高於内部供應電壓Viic，在一 T1至T2的 週期中’真感測放大器SA藉由加速電壓Vdd來被驅動。 藉由加速電壓Vdd被驅動的感測放大器SA放大在兩位 元線BL、/BL (在第28圖中）間的差異電壓。在這時候， 20 在ODSGEN產生器234中假位元線DBL ' /DBL之電壓亦在如 顯示第28圖中位元線BL之電壓的相同時間上改變〔電壓 /DBL顯示在第27圖中h當假位元線DBL上的電壓在 時間T2上變成高於對照電壓Vric ( =Vi ic )時' 電晶體N3丨| 被導通：及加速控制信號Vgd變成高位準：因此：〇DG產 • - — —… 一 第炙 5 員 ;、.ΆHi β令國國家標鼕Κ.Ί Λ4效輅；加y 297公釐； ' -.---—-—」 (請先聞讀背面之注意事項再填寫本頁) 1-.4 、νβ 經濟部智慧財產局員工;/;費合作「7:.印兔 經濟部智慧財產局員工消費合作社印製 46486 a7 B7 五、發明説明（51 ) 生器停止加速電壓Vdd之供應。 在此時上’僅供該等晶胞用的内部供應電壓（Viic) 持續被供應來當作感測放大供應電壓（Viid)。所以，感測 放大器SA之加速操作被停止，及内部供應電壓viic被供 5 應來當作感測放大供應電壓Viid。在本實施例中，對照電 壓Vrfc被設定，致使感測放大器SA之加速在位元線BL、/BL 之高位準電壓到達内部供應電壓Viic的時間（在圖中的 T2)上被停止。所以，甚至在用作感測放大器SA之加速的 外部電力供應電壓Vdd振盪的一情況中，加速能在適當時 ίο 間被停止。因此，記憶體操作能在高速與準確地被執行。 當記憶體操作藉由重寫位元線之放大電壓至記憶體晶 胞而在時間T3被結束時，記憶體組由啟動狀態變換至備用 狀態。所以，CEACG產生器是不啟動，及CESTG產生器是啟 動。因為在這個時候’加速控制信號Vgd是在高位準，加 15 速電壓Vdd不被供應來當作感測放大供應電壓（viid)。所 以，在從時間T3直至下一個記憶體操作之開始間的備用週 期中，由CESTG產生器所傳遞的電壓Vdd被供應來當作感 測放大供應電壓（V i i d )。 第29圖顯示在外部供應電壓Vdd是低的<UV_>積篇 2〇 下的時間。當外部供應電壓Vdd已經降低時，在加速感測 放大器SA放大位元線BL、/BL之差異的電壓之速度變成較 低。因此，在加速之停止的時間如同在先前技術中被修正 的情況中，加速有時會在位元線BL、/BL之高位準側之電 壓到達内部供應電壓Viic之前停止。 ____ H I I - :| ^—1 - - - .^1 t 1 n i — —I - i I 丁，ρββ n I ._____ I (請先閱讀背面之注意事項再填寫本頁) 华 栋 因 T 通 1)/ * 公 A7 —-----B7 _ 五 '發明説明（52 ) 比較來說，根據本實施例’加速之停止之時間能隨以如 真位元線BL、/BL之高位準之電壓之操作大約相同方式的 操作的假位元線DBL之電壓位準被控制。因此，感測放大 器SA能被加速直至位元線BL、/BL之高位準側之電壓到達 5内部供應電壓Viic。加速因電壓Viic之到達能被停止β 同先前技術比較，所以’本實施例能在更精準的時間控制 感測放大器之加速與在一更高速度下控制記憶體操作。 如此’根據本發明，感測放大器SA之加速係根據假位 元線電壓被控制，藉以甚至當外部供應電壓Vdd是低時， 10感測放大器SA能被適當的加速。 一半導體記憶體元件有時在一功率下降模式中有—降低 電壓之外部供應電壓。甚至在這模式中，一再生操作需在 一動態隨機存取記憶體中被週期地操作。甚至在自動再生 隨外部供應電壓Vdd被降低被完成的如此—操作模式中， 15感測放大器SA之操作能如同在本實施例中藉由控制感測放 大器SA來被精碟控制。在自動再生操作，因此，感測放大 器SA能驅動位元線電壓至足以讀出資料的高位準電壓及能 寫入適當高位準電壓至記憶體晶胞中。所以’再生操作之 時間範圍被放大。 Μ 如前所述，根據本發明之半導體記憶體元件，在—感測 放大器在其開始的驅動上以高於的一内部供應電壓之—供 應電壓被加速的-情況下，加速之停止的時間根據在—假 位元線上的電壓來被控制1此，甚至在—加速電力供= 振盪的-情況下上述控制能在最佳時間被執行在使^ d ㈣☆關家辟 ? A4規-· ·- -—-----........................... ---------¾------IT------^ (請先閱讀背面之注意事項再填寫本頁) 46 46 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明説明（53 ) 供一加速供應電壓用的一外部電力供應的情況中，因此， 甚至當外部電力供應已經振盪或在功率下降模式中外部電 力供應在電壓上已經降低時，感測放大器之操作總是被最 佳控制。 5 附帶說說，半導體積體電路之第一實施例已經在感測放 大驅動器5安置於所有面對各記憶體晶胞陣列2之四角隅 的區域的範例上被描述《無論如何，本發明並不受限於如 此一執行之方式。為了此範例，感測放大驅動器5很可能 安置在面對各感測大器之四角隅的各個第二區域。如另一 1〇實施例’感測放大騍動器5最好與感測放大器AMP--對 應來設置。半導體積體電路之第二與第三實施例亦是如此。 此外，半導體積體電路之第三實施例是在由一四記憶體 核心單元1及一十字型外部電路單元33所形成 '或亦可能 由兩記憶體核心單元1及一矩形外部電路單元所形成的 15 ⑽中的一範例上被描述β記憶體核心單元1之數量與 外部電路單元之形狀並不特別受限制。半導體積體電路之 第二與第三實施例亦是如此。 另外，半導體積體電路之第一實施例中為了產生字元線 WL馬的重置電壓顆〗雨負電壓被給予使感測放大啟動信號 2〇 SAB由負電壓產生器37a被供應之範例被描述。無論如何， 它一允許由形成從其中被供應的負電壓以給予感測放大啟 動信號SAB的一專用負電壓產生器的方式。在這情況中， 負電壓被給予致使感測放大啟動信號SAB能設定在一較低 電壓。因此，感測放大器AMP之放大速度能提高更多。 _ 第56頁 本紙張尺度適用中國國家標準（CNS > A4規格（2I0X297公嫠） ---------------IT------^ (請先閲讀背面之注意事項再填寫本頁) A7 經 濟 智 .¾ 財 4 'έ 費 合 η 五、發明説明（54 ) 再者，被給予感測放大啟動信號SAB的負電壓除了由被 形成在DRAM31上的負電壓產生器37a與基體電壓產生器37b 外很可能由一電壓產生器被供應。 雖然在本發明中的範例應用已經在第一、第二與第三實 5施例之半導體積體電路中描述的DRAM，本發明很可能應用 於如SRAM、FeRAM (鐵電RAM)或快閃記憶體之類的包括感 測放大器之一半導體記憶體。換句話說，本發明很可能應 用於任何其他包括感測放大器之半導體積體電路。 此外，在例如實現於一系統LSI (大尺寸積體電路）的 DRAM的一記憶體的情況中，本發明很可能應於此記憶體。 本發明應用的一半導體製程並不受限於C0MS製程，但 它很可能是一 Bi-COMS製程。 【元件標號對照表】 1記憶體核心單元 1卜 21a、45a、47a、49a、67a、67b、67a、67b、67c、83a、 109a、109b、P38、Pll、P20、P2卜 P22、P23、P33-P36、P38、 P42-P46、P62 電晶體/pMOS 電晶體/pMOS 12、13、]4、7a、7b、7c、7d、12、13、14、45b' 47b、49b、 71 、 73 ' 75 、 83b 、 107a-107m ' N10 、 N12 、 N15 、 N16 、 N17 、 N:18 ' N19、N24、N25、N26、N31、N30-N32、N47-N49、N5G、 N53、N63、N70 nMOS 電晶體/nMOS 1 6時間產生器 17 PR產生器 ί9邏輯電路 ίο 1 5 20 度適肀國國家標率t CNS丨Μ規格、2丨ίί X 297公釐 ---------襄------.π------.^- (讀先sflt*背面之注意事項再填寫本頁) 464865 A7 _____B7 五、發明説明（55 ) 2記憶體晶胞陣列 210命令解碼器 212位址緩衝器 214再生位址計數器 5 216記憶體組 218核心電路 220預解碼器 222 RAS控制電路&字元解碼器/真RAS控制電路/RAS控制 電路 10 224 CAS控制電路&行解碼器 230加速感測放大控制電路/ODSA電路/控制電路 232 RAS假電路 234加速感測放大控制信號產生器/ODSGEN產生器 236内部電力供應控制器/控制器 15 244位元線啟動信號產生器 246位元線重置/短路電路 248字元線重置電路 250區塊選擇器/假區塊選擇器 252位元解碼器 20 254次字元驅動器 256感測放大啟動信號產生器 258假負載電容 3感測放大器列 31 DRAM (動態隨機存取記憶體） __第58真_ 本紙張尺度適用中國圉家標率（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) -裝— 訂 經濟部智慧財產局g(工消費合作社印製 經濟部智慧.財產局員工消費合作社印紮 A7 B7 五、發明説明（） 56 33外部電路單元 35時間控制單元 37a負電壓產生器 37b基體電壓產生器 5 39高電壓產生器 4字元解碼器/次字元解碼器列 18、41、77、79控制電路/SA產生器 43、81位準移位器 45、20、2卜 22、23、45、83 CMOS 反相器 ίο 5驅動器/感測放大驅動器/感測放大驅動電路 5卜 59a、61c、65b、95、99、1(U、268 反相器 53、85振盪器 5 5、8 9激勵電路 57、59、6卜65、91反相器列 15 6預先充電電路 60、63、93反及閘 69、105a、105b、105c、105d、Cd、N27、Π、C2 M0S 電容 /電容 87輸出電路 2〇 97a、97b 電路 103a、103b反或閘 ACTIVE啟動命令 ADD位址信號 AMP SA感測放大器真感測放大器 ί纸度適用中Si國家標i Λ4規格' η.. 297 f …-一..- ^^1 .^1^1 Hi — I ..... - - —-I- -.1 ί --I— I - n^i : i -- - I .^n m. I— -- - {請先閣讀背面之注意事項再填寫本頁) 46 48 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（） 57 BL、/BL、BLB位元線/真位元線 bit位元線啟動信號 BLPR位元線預先充電電路/真預先充電電路 brs假位元線控制信號/位元線控制信號 5 brsl、wdrl控制信號 balp RAS命令信號/區塊選擇信號 EN控制信號 CDBL電容值 CEACG啟動電力供應產生器/CEACG產生器/晶胞啟動電 10 力供應產生器 CESTG備用電力供應產生器/CESTG產生器/晶胞備用電力 供應產生器 CLK外部計時器 CONT接觸洞 15 DBL、/DBL假位元線 DBLPR假位元線預先充電電路 DBLDET假位元線位準檢測器/檢測器DBLDET DCEL假晶胞 le RAS命令信號/感測放大驅動時間信號 20 kn、lep假感測放大啟動信號/產生信號/啟動信號/感測放 大啟動信號 MC、MC0、MCI記憶體晶胞 mbrs啟動/備用切換信號/RAS命令信號/控制信號 -----^------^f-----IT------0 —— (請先E讀背面之注意事項再填寫本頁) mwl假主要字元線/主要字元線 本紙張尺度適用中國國家揉準（CNS ) A4規格（210x297^^f 經濟部智慧.財產笱5ai工消t合作社印絜 A7 B7 五、發明説明（） 58 MSA監視感測放大器 MS ADR監視感測放大驅動器

Nm、ND2 ' ND3、ND4、ND5、ND6、ND7、NDOO、ND01、ND02、 ND03節點 5 N13、N14轉移閘極MOSFET/轉移閘極 OSC、0a、0b、0C 脈波 ODG加速電壓產生器/ODG產生器 P60組成電晶體/電晶體 PRT預先充電時間信號/時間信號 ίο PR預先充電信號 PRE預先充電命令 PI、P2電力供應圖案 ralp RAS命令信號/字元線驅動時間信號 SAT感測放大時間信號 15 SAB、SA感測放大啟動信號 SA0、SABO、SAB1 啟動信號 swl (假）字元線控制信號/假次字元線 ΤΟ、ΤΙ、T2、T3 時間 TR0晶胞電晶體 20 TST測試信號 VPR預先充電電壓 Vpr預先充電位準 VMI重置電壓 VBB基體電壓 表紙張乂度逞用士 Ϊ3國家$準CNS : ' ............................—… ---------赛— I 1 丨·ί· ?ϋ —f^l Bl^i ^^^1— ^^^^1 ^^^^1 (請先閱讀背面之注意事項再填寫本頁) 4 6 4 3 6 A7 _ B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（） ' 59 VPP提昇電壓 vpp提昇供應電壓 Viic第二供應電壓/内部供應電壓/參考電壓 V i i内部供應電壓 5 VCC供應電壓 Vdd第一供應電壓/外部供應電壓 Viid供應電壓/位元線電壓/感測放大供應電壓 VSS接地電壓 VP、VN感測放大驅動信號 ίο Vgd控制信號 Vgc控制信號/晶胞供應電壓控制信號 Vrfc對照電壓 wd 1 ρ時間信號 wdr RAS命令信號/ (假）字元線控制信號/字元線重置信號 15 WDEC解碼信號 WL、WL0字元線 ------------1^.—-----ΐτ------^ —— (請先閲讀背面之注意事項再填寫本頁) ΐ紙張尺度適用中國圃家標準（CNS ) Α4規格（ 210X297^^

Claims (1)

1. 4648 65 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1. 一種半導體積體電路，係包含： 一驅動器’被供應多數個電力供應電壓與包括一電晶 體，該電晶體具有一被供應該等電力供應電壓之一的源極 與一汲極； 5 一感測放大器’係被連接至該汲極，及放大一信號；及 一控制電路，係以超過或低於該等其他電力供應電壓的 一控制電壓來供應該電晶體之一閘極。 2_如申請專利範圍第1項所述之半導體積體電路，更包 含： 10 多數個正交記憶體晶胞陣列，在其之各記憶體晶胞係以 垂直與水平被設置，與在其位元線被連接至多數個排在一 方向上的記憶體晶胞； 多數個字元解碼器’係以平行於該等位元線的一方向上 被並置在該兩相鄰的記憶體晶胞列之側間； 15 多數個感測放大器，係以垂直該等位元線之一方向上被 並置於該兩相鄰的記憶體晶胞陣列間；及 供驅動該感測放大器列用之該驅動器係設置於該等字元 解碼器與該等感測放大器相交並置的方向上直線之多數個 區域内。 ......... — 20 3.—種半導體積體電路，係包含： 一驅動器，係被供應數個電力供應電壓及包括一 pMOS 電晶體，該pMOS電晶體具有一被供應該等電力供應電壓之 較高一個的源極及一汲極； —感測放大器，係被連接至該汲極，及放大一信號：及 _____第63頁 本紙張尺度適用中國困家標準（CNS > A4规格（210X297公釐） ~~ -----------τ丨裝-------訂------線 (請先閲讀背面之注意事項再填寫本頁) ίί·:ί·ΐ4'«智葸sr 4v.e)SK工沩費合作钍印免 A8 B8 C8 _____ D8 六、申請專利範圍 —控制電路，係以低於或該等電力供應電壓中較低的一 個之電壓來供應該pMOS電晶體之一閘極。 4. 如申請專利範圍第3項所述之半導體積體電路，更包 含數個記憶體晶胞、一被連接至該等記憶體晶胞與當未經 5選擇時被供應負電壓的字元線、及一產生該負電壓的負電 壓產生器’其中該pMOS電晶體之該閘極被供應該負電壓。 5. 如申請專利範圍第3項所述之半導體積體電路，更包 含一基體電壓產生器用以產生被供應至一 nMOS電晶體之基 體的負電壓，其中該pMOS電晶體之該閘極被供應藉由該基 1〇 體電壓產生器產生的該負電壓。 6. —種半導體積體電路，係包含： 一驅動器，係被供應數個電力供應電壓及包括一 nM〇s 電晶體，該nMOS電晶體具有一被連接至該等電力供應電壓 之較低一個的源極及一汲極； 15 一感測放大器’係被連接至該汲極，及放大一信號；及 一控制電路，係以該等電力供應電壓中較高的一個之__ 電壓來供應該nMOS電晶體之一閘極。 7. 如申請專利範圍第6項所述之半導體積體電路，更包 含數個記憶體晶胞、一被連接至該等記憶體晶胞與當選擇 20時被供應一高於該較高電壓側之電壓的較高電壓的字元 線、及一產生該高電壓的高電壓產生器，其中該nM〇s電晶 體之該閘極被供應該較高電壓c 8. 一種丰導體記憶體元件；係包含 感測放大益··係經-位元線被連接至複數個|己憶體晶 ~______ ______第6d負 衣紙残 <度螭用中國國家標率（CNS ) A4规格「210X297公着）—' —. ——------------------------- ---------t------ix------it (讀先閱讀背面之注意事項再填寫本頁) δ 8 8 oo ABCD 464865 六、申請專利範圍 胞與放大在該位元線上的一電壓；及 一感測放大控制器，當該感測放大器被啟動時，該感測 放大器在一第一週期被供應一第一供應電壓與然後在一第 二週期被供應低於該第一供應電壓的一第二供應電壓；其 5中 該感測放大控制器包括一監視感測放大器用以隨該感測 放大器之啟動而放大在一假位元線上的一電壓，及該感測 放大控制器根據在該假位元線上的該電壓而以該第二供應 電壓取代該第一供應電壓供應至該感測放大器。 10 如申請專利範圍第8項所述之半導體記憶體元件，其 中當該感測放大器被啟動時，該感測放大控制器在該假位 元線之該電壓位準到達該第二供應電壓之位準的一時間上 切換該第一供應電壓至該第二供應電壓。 10. 如申請專利範圍第8項所述之半導體記憶體元件，其 15 中該監視感測放大器當放大該假位元線之電壓藉由該第一 供應電壓被驅動。 11. 如申請專利範圍第8項所述之半導體記憶體元件，其 中該感測放大控制器更包括_係被連接至該假位元線與其 内儲存尚資料的—假晶胞，及其中在該晶胞肉的電荷趟=假 20字元線大約在與一字元線之正常驅動相同時間上之被驅動 而被饋入該假位元線。 12. 如申請專利範圍第8項所述之半導體記憶體元件，其 中 該半導體記憶體元件具有一啟動週期及一備用週期；及 _ 第65頁 本紙張尺度適用中國國家標準（CNS ) M规格（2丨0χ297公釐） --------^---I裝------訂------線 (锖先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8 枇 C8 -----_____D8 六、申請專利範圍 該感測放大控制器更包括： 一第一供應電壓產生電路，係在啟動週期内的第一週期 的期間内’供應該第一供應電壓至該感測放大器：及 一第二供應電壓產生電路，係在啟動週期内的第二週期 '的期間内，供應該第二供應電壓至該感測放大器。 13. —種半導體記憶體元件，係包含： 一感測放大器，係經一位元線被連接至複數記憶體晶胞 與放大在該位元線上的該電壓；及 一感測放大控制器，當該感測放大器在一啟動週期内被 啟動時，該感測放大器在一第一週期被供應一第一供應電 壓〃、然後在一第一週期被供應低於該第一供應電壓的一第 二供應電壓；其中 該感測放大控制器在該啟動週期後的備用週期中供應該 第一供應電壓至該感測放大器。 U 丨4,如申請專利範圍第13項所述之半導體記憶體元件‘ 其中： 該感測放大控制器更包括： 第一供應電壓產生電路，係在啟動週期内的第—週期 的期間内，供應該第一供應電壓至該感測放大器： —第二供應電壓產生電路，係在啟動週期内的第二迴期 的期間内，供應該第二供應電壓至該感測放大器；及° 一第二供應電壓產生電路.係在備用週期的期間闷供 應該第一供應電壓至該感測放大器 " ί 5如申請專利範圍第]3項所述之丰導體記憶體^件 ______________________________ 第陡頁 衣喊.ft疋度ίί 用中國國家標隼（CNS ) A4規格（；；1〇>< 297公釐；— .—'............-''一-....... ______________ ^------玎------^ (請先閲讀背面之注意事項再填寫本頁) 4 6 4 8 6 5 Ag B8 C8 _________ D8 六、申請專承' 其中該第一供應電麼是一外部#應電I,及該第二供應電 壓係藉由降低該外部供應電壓而產生的一内部供應電壓。 16. 如申請專利範圍第14項所述之半導體記憶體元件， 其中該第三供應電壓產生電路在該啟動週期的期間内由該 5感測放大器之該供應電壓形成一預定漏電流路徑。 17. 如申請專利範圍第14項所述之半導體記憶體元件， 其·中該第二供應電壓產生電路在該備用週期的期間内停止 供應該第二供應電壓。 ---------„---^丨裝—-----訂------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ί張 -紙 本 準 標 家 國 國 中 用 I適 -4 I A Is :N 67 « 29