JP3650132B2 - 可変電圧モードを有するメモリドライバ - Google Patents

Description

発明の背景
発明の属する技術分野
本発明は、ワードライン上で正及び負の電圧をドライブすることができる、メモリアレイに用いられるワードラインドライバに関し、特に、消去モード中にワードラインへ負の電圧を、及び読取りモードとプログラムモード中に個々のワードラインへ正の電圧を印加するフローティングゲートメモリに関する。
従来の技術
フラッシュEEPROMとして知られているメモリセルのようなフローティングメモリセルに基づく不揮発性半導体メモリデバイスにおいて、不揮発性メモリアレイにデータを読み書きするために、正及び負の電圧が用いられる。フローティングゲートデバイスのためのデータの不揮発性メモリへの書き込みは、プログラム及び消去モードとして知られるプロセスを含んでいる。この消去モードは、アレイの全てか、或いは少なくともアレイの一つのセクタを単一の状態に設定することを有しており、そしてこの単一の状態において、アレイ（又はセクタ）における全てのセルは低いスレッショルドを有しているか、或いはアレイ（又はセクタ）における全てのセルは高いスレッショルドを有しているかの何れかである。消去された状態が、セルのフローティングゲートがチャージされた高いスレッショルド状態であるか、又はフローティングゲートがディスチャージされた低いスレッッショルド状態であるかは、フラッシュメモリの特別の実現化に依存する。プログラミングモードは、アレイにおけるそれぞれアドレスされたセルのフローティングゲートをチャージするかディスチャージするかを含み、消去された状態に関する反対のスレッショルドレベルを確立する。
フローティングゲートをディスチャージするために、ディスチャージされるべきセルに対してワードラインへ負の電圧を印加することが有利であることはよく知られている。これは、電子を引き付けるために正のレベルへ一般的にバイアスされたセルのソース、ドレイン又はチャネル領域へフローティングゲートから電子をドライブするのを助ける。しかし、ワードラインへ負の電圧を印加するための回路には幾つかの困難が存在する。
ワードラインのドライバは、デコードされたアドレスに応答して選択されたワードラインへ、デバイスのための通常の読取りモード中に正の電圧をドライブすることができなければならない。選択されたワードラインへ負の電圧も印加することができる簡単な回路を有するワードラインドライバを提供することは従来の技術においては困難であった。ワードラインへ負の電圧を印加するための従来システムは、ワードラインのドライバをドライブするデコーディング機能を抑えており、個々のワードラインへ負の電圧を選択的に印加することを不可能にしている。例えば、Atsumi他によって発明されたヨーロッパ特許出願第92112727.0号（公開第0 525 678 A2）（NON−VOLATILE SEMI−CONDUCTOR MEMORY DEVICE HAVING ROW DECODER:行デコーダを有する不揮発性半導体メモリデバイス）及びGastaldiによって発明されたヨーロッパ特許出願第92830115.9号（公開第0 559 995 A1）（DECODER CIRCUIT CAPABLE OF TRANSFERRING POSITIVE AND NEGATIVE VOLTAGES:正及び負の電圧を転送することができるデコーダ回路）を参照されたい。これらのヨーロッパ特許出願において、通常の読取りモード動作に対する選択されたワードラインへ正の電圧を与えるワードラインドライバが開示されているが、全てのワードラインへ負の電圧を印加するために、消去モード中にデコーダの選択機能を抑えている。デコード機能が抑えられるので、負のワードライン電圧は、セクターの消去中であっても、全てのセルに対する回路へ印加される。これは消去されないセルの妨害となる。
分離したドライバ、即ち、ワードラインの反対側にある正の電圧用のドライバと負の電圧用のドライバがある他のシステムにおいて、デコーディング回路に結合されたドライバが用いられている。例えば、Arakawaへ付与された米国特許第5,136,541号（PROGRAMMABLE READ ONLY MEMORY USING STACKED−GATE CELL ERASA−BLE BY HOLE INJECTION:正孔の注入による消去可能な積み重ねられたゲートセルを用いたプログラム可能なROM）及びArakawaへ付与された米国特許第5,253,200号（ELECTRICALLY ERASABLE AND PROGRAMMABLE READ ONLY MEMORY USING STACKED−GATE CELL:積み重ねられたゲートセルを用いた電気的に消去可能で、プログラム可能なROM）は、分離したドライバの使用に基づいて、正及び負の電圧でワードラインをドライブするためのシステムを開示する（例えば、米国特許第5,136,541号の図３参照されたい）。
Schreckによって発明された米国特許第5,331,480号（METHOD AND APPARATUS FOR EPROM NEGATIVE VOLTAGE WORDLINE DECODING:EPROMの負電圧ワードラインデコーディングのための方法及び装置）は、各々のワードラインが、負電圧及び正電圧状態においてデコーデングするために、独立した負電圧チャージポンプを有するシステムを開示している。しかし、単一の負の電源が複数のワードラインドライバに接続されていると、全てのワードラインが同時に負にドライブされる。したがって、Schreckの回路は、単一チップ上で多くのチャージポンプを繰り返すことによる費用及び複雑さのために、大きなメモリシステムにおいていは実用的でない。
Venkatesh他による「A 55ns 6.35μm 5V−only 16M Flash Memory with Deep−Power−Down」（1996,IEEE International Solid−State Circuit Conference,Paper JP 2.7,pp.44−45」は、正及び負の電圧のためのワードラインドライバ（Fig.1（ａ））を開示し、セクターの消去について述べている。しかし、消去中にワードラインのでコーディングに関する記載はない。Chen他によって発明された米国特許第5,521,867号（ADJUDTABLE THRESHOLD VOLTAGE CONVERSION CIRCUIT;調節可能なスレッショルド電圧変換回路）も参照（図４）されたい。
フローティングゲートデバイスにおいてプログラムモード中にワードラインへ、或いは別にメモリアレイにおいてワードラインへ、正又は負の電圧を選択的に印加することができる単純化されたワードラインドライバを必要とする。更に、このドライバはレイアウトする場合に小さく、消去されるべきブロックにおけるメモリセルのワードラインが負の電圧でドライブされるセクターレベルの消去動作をサポートすることが必要である。
発明の概要
本発明は、セクター或いはチップレベルの消去動作中にワードラインのドライバによって用いられる負の電源電圧が個々のワードラインのドライバへの入力のデコーディングから分離してデコードされるコンパクトなワードラインドライバ及びデコーダーシステムを提供する。これによって、セクターレベルにおいて負の電圧をドライブする能力をデコードする能力を維持しつつ、小さなレイアウトを有するワードラインの使用を可能にする。又、この設計はこの性質の集積回路上にハイの負電圧回路を実現するために必要とされる、いわゆる三重ウエルトランジスタの数を最小にする。従って、本発明のワードラインドライバを用いて、集積回路メモリがアレイのコンパクトなレイアウトで、したがって減少されたコストで提供される。
よって、本発明は、複数のセグメントに配列されたメモリセルのアレイを有する集積回路メモリとしての特徴を有する。ワードラインの組が複数のセグメントにおけるメモリセルに接続される。ワードラインのドライブ回路がワードラインの組に接続される。このワードラインのドライブ回路は、第１の供給電源、第２の供給電源及びワードラインの組を有する。ワードラインのドライバは、第１と第２の供給電源に接続され、それぞれのドライバを識別するアドレス信号に応答して、第１の供給電源か、第２の供給電源の何れかからワードライン電圧を有するワードラインの組におけるワードラインを選択的にドライブする。個々のドライバは、１つ或いはそれ以上のワードラインを含む組に接続される。第２の供給電源は、電源電圧セレクターの組を有する。組における各々の電源電圧セレクターは、ドライバの組のサブセットに接続される。ドライバのサブセットは、アレイにおけるそれぞれのセグメントに接続される。電源電圧セレクターは、それぞれのセグメントを識別するアドレス信号に応答して、消去モード中に負の消去電源電圧か、或いは消去禁止電源電圧を選択する。この選択された負の消去電源電圧又は消去禁止電源電圧は、セグメントバイアスによってセグメント上のそれぞれのセグメントに結合されるドライバの組のサブセットに与えられる。これにより、セグメントが、例えば16のワードラインドライバのような１より多いワードラインドライバに接続されるアレイのブロック或いはセクターである場合、セグメントレベルにおけるコンパクトなワードラインドライバの設計によって消去動作を可能にする。
本発明の１つの特徴によれば、ワードライン回路は、ドライバがワードラインの組における全てのワードラインのための消去モード中に第２の供給電源を選択するようにする論理回路を有する。１つの実施形態におけるこの論理回路は、消去モード中にそれぞれのドライバを識別するアドレス信号を無視する。
本発明の他の特徴によれば、ワードラインドライバは、対応するドライバを識別するアドレス信号に応答してドライブされる入力を有するインバータ、第１の供給電源に結合された第１の電源端子、第２の供給電源に結合された第２の電源端子及びワードラインの組における１つ或いはそれ以上のワードラインに結合された出力を有する。又、インバータの出力と入力の間に接続されるフィードバック回路が含まれる。１つの実施形態において、このインバータは、３重ウエルｎチャネルMOSトランジスタと直列にｐチャネルMOSトランジスタを有する。ｎチャネルMOSトランジスタのソースは第２の供給電源に接続され、ワードラインへ高い負の電圧を転送するのを支える。ｐチャネルMOSトランジスタのソースは、第１の供給電源に接続され、読取り及びプログラムモード中にワードラインへ正の電圧を印加するのを支える。他の特徴において、フィードバック回路は、ｐチャネルMOSトランジスタを有し、そのソースは第１の電源端子に接続され、そのゲートはドライバの出力に接続され、そしてそのドレインはドライバの入力に接続される。
本発明の他の特徴によれば、本発明は、フローティングゲートメモリセルのアレイを有するフラッシュメモリデバイスを有する。このデバイス上の制御論理回路は読取りモード、プログラムモード及び消去モードを確立する。上述したようにワードラインのドライブ回路は、このデバイス上に含まれる。ワードラインドライブ回路は、ドライバの組におけるドライバに接続されたセグメントデコーダー論理回路を有する。セグメントデコーダー論理回路は、読取りモード中にドライバの入力がドライバを識別するアドレス信号に応答してセットされるようにし、それらは読取り供給電圧をアドレスワードラインへ供給する。消去モードにおいて、デコーダー論理回路は、ドライバへの入力がアドレス信号に独立して供給されるようにし、電源セレクタは、それぞれのセグメントを識別するアドレス信号に応答して、負の消去供給電圧、或いは消去禁止電圧を選択する。
公的なフローティングゲートメモリのアーキテクチャにおいて、負の消去電源電圧は、−５〜−10ボルトの範囲、例えば−８ボルトの値を供給し、一方、消去禁止電源電圧は、＋３ボルト〜−３ボルトの範囲、好適にはおよそ接地電位の値を有している。アレイにおけるセルは、消去されているセグメントにおけるフローティングゲートメモリセルのフォウラー・ノードハイム・トンネリング（Fowler Nordheim tunneling）を誘導するように他の状態にバイアスされる。
代わりに、本発明は、ワードラインドライバの組におけるワードラインドライバとして特徴付けられる。この特徴によるワードラインドライバは、第１の供給電源と第２の供給電源を有する。第２の供給電源は、電源選択信号に応答して第２の供給電圧として、負の電圧或いは禁止電源電圧を選択する電源電圧セレクタを有する。ドライバを識別するアドレス信号及びモード信号に応答するデコード論理回路は、モード信号が第１の状態にあるときアドレス信号に応答して、及びモード信号が第２の状態にあるときアドレス信号に応答しないで、デコード論理出力を供給するために動作する。電源選択論理回路は、消去されるべきメモリのセグメントに相当する複数のワードラインドライバのような、ワードラインの組における複数のワードラインドライバを識別するアドレス信号に応答する。電源選択論理回路は、モード信号が第１の状態のときアドレス信号に応答することなく、そしてモード信号が第２の状態のときアドレス信号に応答して、電源選択信号を供給する。更に、ドライバは、デコード論理出力に接続された入力、第１の供給電源に接続された第１の電源端子、第２の電源電圧を受け取るために第２の供給電源に接続された第２の電源端子、及びワードラインに接続された出力を有するインバータを有する。フィードバック回路は、インバータの出力と入力の間に接続されている。好適な特徴において、インバータとフィードバック回路は上述のように具現化される。
よって、本発明は、複数のセグメントへ構成されたメモリ用のワードラインドライバの組を提供する。与えられたセグメントにけるワードラインドライバは、負の電圧を印加することができる同じ第２の供給電源を共有する。従って、各セグメントはそれ自体の第２の供給電源を有する。この配列のもとで、１つのセグメント内のワードラインドライバは、第２の電源端子上の負の電圧か、或いは第２の電源端子上の、接地のような禁止電圧の何れかを知る。このアプローチの下で、簡単化されたワードラインドライバ及びコンパクトな全体のアレイアーキテクチャが達成される。
従って、本発明は、正及び負のでコードモードを提供するためのフラッシュEEPROMデバイスに使用することができるコンパクトなデコードされたワードラインドライバを提供する。
本発明の他の特徴及び利点は、図面、詳細な説明及び請求項を精査することによって理解されるであろう。
【図面の簡単な説明】
図１は、本発明による正及びブロックでコードされた負の電圧ワードラインドライバのあるデコーダーを有するフラッシュEEPROMデバイスの概略図である。
図２は、図１のデバイスに使用するためのフラッシュEEPROMアレイの概略図である。
図３は、本発明によるワードラインドライバの概略図である。
図４は、図３のドライバに用いられる絶縁されたｎチャネルトランジスタを示す。
図５は、負の電圧及び接地電圧又は他の禁止レベルの間で選択するための供給電圧セレクタを示す。
図６は、本発明によるワードラインデコーディングシステムのレイアウトを示す。
詳細な説明
本発明の好適な実施形態の詳細な説明は、図１−６を参照して行なわれる。
図１において、フラッシュデバイスが示されている。このフラッシュデバイスは、図２に示されたように具現化されることができる独立して消去されることができる複数のセクタを有するフローティングアレイ100を含んでいる。正及びブロックデコードされた負の電圧ワードラインドライバを有するデコーダ101がアレイに接続されている。モード制御回路106が負の電圧発生器108、正の電圧発生器109及び列と仮想接地デコーダ105に接続されて、フラッシュデバイスに対して読取りRDモード、プログラムPGMモード及び消去ERSモードを与える。負の電圧発生器108及び正の電圧発生器109もデコーダに接続されている。
列及び仮想接地デコーダ105は、図示されたようにアレイにおけるビットラインに接続され、更に負の電圧発生器108と正の電圧発生器109に接続される。最後に、センスアンプ107とプログラムデータイン構造103がアレイをプログラムし、読み取りにおいて使用するための列及び仮想接地デコーダ105に接続されている。
図２は、図１のシステムに使用することができるフラッシュメモリアレイの１つの実施形態を示す。図２は、アレイの２対の列を示し、各対の列は、ドレイン−ソース−ドレイン構成にフラッシュセルを有する場合である。
従って、列の第１の対120は、第１のドレイン拡散ライン121、ソース拡散ライン122、及び第２のドレイン拡散ライン123を含む。ワードラインWL0−WL63は、各々第１の列対におけるセルのフローティングゲートと第２の列対におけるセルを重ねて配置している。図に示されたように、列の第１の対120は、セル124、セル125、セル126及びセル127を有する。ワードラインWL2−WL61に接続されているセルは図示されていない。アレイの同じ列に沿って、列の第２の対135が示されている。それは、ミラー像に配列されているのを除いて、列の対120と同じ構造を有している。
従って、図示されているように、列対の第１の対におけるトランジスタ、例えば、セル125は、ドレイン拡散ライン121におけるドレイン、及びソース拡散ライン122におけるソースを含む。フローティングゲートは、第１のドレイン拡散ライン121とソース拡散ライン122の間にチャネル領域を覆っている。ワードラインWL1は、セル125のフローティングゲートを覆って、フラッシュセルを形成する。
列対120と列対135は、アレイの仮想接地拡散136（ARVSS）を共有する。従って、列対120のソース拡散ライン122は接地拡散136に接続される。同様に、列対135のソース拡散ライン137は接地拡散136に接続される。
上述のように、セルの列の各対120は単一のメタルラインを共有する。従って、ブロックの右選択トランジスタ138とブロックの左選択トランジスタ139が含まれる。トランジスタ139は、ドレイン拡散ライン121におけるソース、メタルコンタクト140に接続されたドレイン、及びライン141上の制御信号BLTR1に結合されたゲートを有する。同様に、右選択トランジスタ138は、ドレイン拡散ライン123におけるソース、メタルコンタクト140に接続されたドレイン、及びライン142上の制御信号BLTR0に結合されたゲートを有する。従って、トランジスタ138と139を含むセレクター回路は、第１のドレイン拡散ライン121と第２のドレイン拡散ライン123の、メタルコンタクト140を介してメタルライン143（MTBL0）への選択接続のために設けられている。図示されるように、列対135は、メタルコンタクト146に同様に接続された左選択トランジスタ144と右選択トランジスタ145を有する。コンタクト146は、列対120に接続されたコンタクト140と同じメタルライン143に接続される。メタルラインは、追加のセレクター回路と共にセルの２より多い列によって共有することもできる。
列対は、Ｍ個のワードラインと2N個の列を有するフラッシュセルのアレイを備えるために、垂直及び水平に配列される。このアレイは、上述のように、Ｎ個のメタルビットラインのみを必要とし、それらの各々は、選択回路を介してフラッシュセルの列対に接続される。
図面は、２つのメタルビットライン143と152（MTBL0−MTBL1）に接続されている４つのサブブロック120,135,150及び151を示すのみであるけれども、このアレイは、水平及び垂直に繰り返されて、大きなフラッシュメモリアレイを形成することができる。
勿論、図２に示されてたアレイアーキテクチャは、本発明が用いられることができる不揮発性のメモリアーキテクチャの種類の一例である。いろいろな他のアーキテクチャもセグメント化された消去動作に適しており、本発明による利益を有する。
図３は本発明によるワードラインドライバの好適な実施形態を示す。このワードラインドライバは、AVX端子300に接続された第１の供給電源（例えば、図１の正の電圧発生器109）を有する。又、第２の供給電源が高い電圧ドライバV_SS電圧HVDRVSSを供給する端子301に接続されている。第２の供給電源は、端子303から負の電圧NVPPを選択するか、又はライン315上の電源選択信号に応答して出力として端子304上に禁止電源電圧HVDRGNDを選択する電源電圧セレクター302有する。好適なシステムにおいて、NVPPの値は、約−８ボルト、一般的には−５ボルトから−10ボルトまでの範囲内である。HVDRGNDの値は、およそ接地電位、即ち０ボルト、一般的には−３ボルトから＋３ボルトまでの範囲内であるのが好ましい。
正の電源電圧AVWは、ライン305上でセレクター302へ加えられる。この正の電源電圧AVW（消去モード中AVXと同じで、約３ボルト）は、セレクター302の動作中、以下に説明されるように制御される。ライン301上の電圧HVDRVSSは、矢印317によって示されるように、複数のドライブ回路306間で共有される。
コアのドライブ回路306は、ノード307で入力に接続されるゲート及び１つのワードライン或いはワードライン308の組に接続されたドレインを有するトランジスタMP3とMT0からなるインバータを有する。ドライブ回路306は、ｐチャネルトランジスタMP0によって与えられるフィードバック回路も有し、トランジスタMP0は、出力308に接続されたゲート、入力307に接続されたドレイン及び電源端子300に接続されたソースを有する。ｐチャネルトランジスタMP0とMP3のｎウエルは、共にAVX電源端子300に接続されている。ｎチャネルトランジスタMT0は、図４に示されるように具現化された三重ウエルトランジスタから成っている。この構造は、以下に説明される。深いｎウエルは、一般的には５ボルト±10％である電源電圧V_DDにバイアスされ、負の電圧動作中にｐ型基板からｎチャネルトランジスタを絶縁するように働く。幾つかの実施形態において、電源電圧V_DDは、特定の実施に適するようにより小さいか、より大きい。ドライブ回路306もｎチャネルトランジスタからなる“キーパー（keeper）”トランジスタMN2を有し、このトランジスタは、入力307に接続されたソース、電源端子に接続されたドレイン、及びライン309上の制御信号XDHBに接続された入力を有している。このライン309上の制御信号XDHBは、以下に説明されるように負の電圧動作中に制御される。
また、ｎチャネルトランジスタMN1は、ライン307とNANDゲート310で表されているデコード論理回路間で、パスゲート形状に接続される。このｎチャネルトランジスタMN1は、ワードラインデコーディング論理回路によって供給される、ライン312上の信号XRに接続されるゲートを有する。トランジスタMN1のソースは、NANDゲート310の出力に接続されている。NANDゲートへの入力は、アドレス信号から出る信号XP、XBL2及びXBL3を有する。ライン312上のでコード信号XRと組み合わさっているこれらの信号は、特定のドライブ回路306を識別するために働く。NANDゲート310への他の入力は、消去モード中ローであるモード信号ERASEBを有する。従って、消去モード中、アドレス信号から引き出された信号は、無視され、ワードライン回路306の、ライン307上の入力は、XRがハイのとき、論理１の値にドライブされる。
従って、ライン307上の入力は、読取り及びプログラムモードの間、特定のドライバを識別するアドレス信号に応答してドライブされる。しかし、アドレス信号は、消去モードの間無視され、ドライブ回路306は、このデコーディングシステムに接続されたワードラインの組にある全てのワードラインに対して論理１の値を受け取る。信号XRは、この例では、全てのドライバ上でハイである。一方、電源電圧セレクター302への入力におけるライン315上の電源選択信号は、NANDゲート311によってドライブされる。NANDゲート311への入力は、アドレス信号から引き出された信号XBL2とXBL3、及び消去モード信号ERASEを含む。消去モードの間、信号ERASEはハイで、NANDゲート311の出力がアレイの特定のセグメントを識別するアドレス信号XBL2とXBL3によって制御されることを可能にする。これらの信号XBL2とXBL3は、選択されているセグメントにおけるワードラインドライブ回路の各々をドライブするNANDゲート310の入力へ加えられる同じ信号XBL2とXBL3である。
他の代替可能な論理設計では、NANDゲート310は、入力としての制御信号ERASEBを除いて、３つの入力NANDゲートに単純化される。信号XRは、ERASEB、或いはその均等物に応答して制御され、ドライバをゲート310から切断する。一方、XDHBは、消去モードの間、AVXを越えるレベルまでノード307をドライブすることなく、論理１をノード307へ印加するレベルにドライブされる。
このようにして、ワードラインドライバは、読取り及びプログラムモードの間動作して、電源AVXからの正の電圧を印加するか、或いは、ワードラインデコーディングシステムによって付勢されている特定のワードライン回路306の結果として接地する。消去の間、負の電圧か接地電位が三重ウエルｎチャネルトランジスタMN0を通してワードラインへ加えられる。ワードラインドライブ回路306の動作状態は、表１に示される。

米国特許第5,463,586号は、正の電圧AVXに対する適当な電源電圧セレクターの記載に対して、あたかも本願に述べられているようにレファレンスによってとりこまれる。このような電源電圧セレクターのいろいろな具現化は、本発明による利用に適している。
消去モードの間、制御信号XDHBは、ライン300上の端子AVXと電源電圧V_DD間の接続を切断するために、V_DDから０ボルトへスイッチされる。代わりに、XDHBは、上述のように、ノード307がAVXから超えるのを妨げるレベルへドライブされる。
同じXBL2とXBL3を有するが、しかし異なるXPとXRを有するワードラインドライブ回路306は、同じ電源電圧セレクター302を共有することが理解されるであろう。結果的に、フローティングゲートメモリアレイのセグメントにおけるワードラインドライバは、一緒に負の電圧にスイッチされる。
三重ウエルｎチャネルMOSトランジスタMT0の記載は、図４に示される。好適な実施形態における電源電圧セレクター302は、図５に示され、本発明による変更されたワードラインデコーディングシステムは、図６に示される。
MT0のような三重ウエルｎチャネルMOSトランジスタの構造は、図４に示されている。特に、このトランジスタは、トランジスタの、ドレインとソースとしてそれぞれ動作するｎ型拡散領域402と403間に形成されるチャネル領域401上のゲート端子400からなる。ｎ型拡散領域402と403は、絶縁されたｐ型ウエル404に具現化される。このｐ型ウエルは、ライン301上でHVDRVSS値に接続される、点405におけるコンタクトを有する。
ｐ型ウエル404は、正の電源電圧V_DDへのコンタクトを有するｎ型ウエル406に形成される。ｎ型ウエル406は、ｐ型基板408に形成される。この構造は、ｐウエル404とｎウエル406間にダイオードのシンボル409によって図式的に表されたｐ−ｎ接合を形成する。負の電圧がｐウエル404に印加されたとき、この接合は逆バイアスされて、ｎウエルを負の電圧から絶縁する。同様に、ダイオードのシンボル410によって表されたｐ−ｎ接合がｐ型基板とｎウエル406間に形成される。正の電圧でｎウエル406をバイアスすることによって、この接合410は、逆バイアスされて、全体の構造を基板から絶縁する。
図５は、１つの好適な実施形態における図３の電源電圧セレクター302を示す。この電源電圧セレクターは、ライン500上の電源入力AVW、ライン501上のセレクタ信号ENB、ライン502上の負の電圧NVPP及びライン503上の接地電圧HVDRGNDを受け取る。この回路は、図３の、ライン301上の信号HVDRVSSに相当する出力504上の電源に対して、負の電圧502と接地電圧503間で選択するために動作する。電源セレクターはｐチャネルMOSトランジスタMP1を有し、このトランジスタMP1は、電源端子500に接続されたソースとｎウエル、ライン501に接続されたゲート、及びノード510に接続されたドレインを有している。ｐチャネルMOSトランジスタMP2は、ノード500接続されたソースとｎウエル、及びノード501に接続されたその入力を有するインバータ511の出力に接続されたゲートを有する。トランジスタMP2のドレインは、ノード512に接続される。三重ウエルｎチャネルMOSトランジスタMT3は、ノード512に接続されたゲート、ノード510に接続されたドレイン、及び負の電圧が印加される端子502に接続されたソースとｐウエルを有する。深いｎウエルは電源端子（電圧）V_DDに接続される。三重ウエルトランジスタMT4は、ノード512に接続されたドレイン、ノード510に接続されたゲート、及びノード502に接続されたソースを有する。又、トランジスタMT4のｐウエルもノード502に接続される。トランジスタMT4の深いｎウエルは電源端子V_DDに接続される。
ノード512は、三重ウエルトランジスタMT1のソースに接続され、トランジスタMT1は、ライン513で接地電位に接続されたゲート、及び出力ノード504に接続されたドレインを有する。三重ウエルトランジスタMT1のｐウエルは、ノード502に接続される。一方、深いｎウエルは電源端子V_DDに接続されている。三重ウエルトランジスタMT2は、ノード512に接続されたゲート、接地端子503に接続されたソース、ノード502に接続されたｐウエル、及び正の電源端子V_DDに接続された深いｎウエルを有する。トランジスタMT2のドレインは、出力ノード504に接続される。
動作において、ライン501上の選択信号ENBがローになると、ノード512は、トランジスタMT4を介して負の電圧NVPPにドライブされる。この負の電圧、一般的には−８ボルトは、トランジスタMT1を介してノード504に加えられ、トランジスタMT2はターンオフされる。トランジスタMT2は、ノード504における負の電圧をノード503上の接地電位から分離するために働く。
ライン501上の入力信号ENBが電源電圧V_DDにドライブされると、ノード512はAVW値（一般的には３ボルト）にドライブされる。AVW値はトランジスタMT2をターンオンし、トランジスタMT1がターンオフするようにする。これは、ノード504をノード512における電圧から分離している間、ライン503における接地電位をノード504上の出力に与える。
図６は、本発明の電源電圧セレクターを含むワードラインデコーディングシステムを示す。図６のワードラインデコーディングシステムは、左側のワードラインWLL0−WLL7と右側のワードラインWLR0−WLR7を含む16のワードラインをドライブするアレイのセグメント用のデコーディングシステムに相当する。ワードラインの各々は、図３に記載されたワードラインドライブ回路306によってドライブされる。ワードラインドライブ回路306への入力は、値AVX、XDHBを含む。又、ドライブ回路306の各々は、左側のシステムXRL0−XRL7と右側のシステムXRR0−XRR7においてラベルのつけられたデコーディングシステムから入力受ける。
ワードライン回路の各々への入力は、図３のNANDゲートに相当するNANDゲート310の出力において与えられる。また、ワードライン回路はワードラインセレクター302の出力からHVDRSS信号も受ける。
この実施形態によると、XP信号は、アドレス信号に応答して発生される４つのXP信号（XP10−XP13）の一つである。XBL2信号は、４つの（XBL20−XBL23）の一つである。XBL3信号は、８つの（XBL30−XBL37）の一つである。NANDゲート311の入力において与えられたXBL2信号及びXBL3信号は、アレイの単一セグメントに対してNANDゲート310の入力に与えられたものと同じである。
よって、フラッシュメモリのようなフローティングゲートメモリデバイス用のセグメント消去動作を支える効率的で、コンパクトなワードラインドライブ回路が提供される。この回路は、負の電圧でコーディングに必要とされるレイアウト及び複雑さを減少し、結局、この特徴を実現する集積回路のコストを減少する。
本発明の好適な実施形態の上述の記載は、説明の目的でなされたものである。従って、本発明を開示されたその形状に限定するものでない。多くの変形や変更が当業者に明らかであろう。本発明の範囲は、請求項及びそれらの均等物によって定められるべきである。

Claims (8)

1. 集積回路メモリであって、
   複数のセグメントに配列されたメモリセルのアレイと、
   前記アレイにおけるメモリセルに接続されたワードラインの組と、
   前記ワードラインの組に接続され、第１の電源、第２の電源、及びドライバの組を有する前記ワードラインドライバ回路を備え、
   前記ドライバの組におけるドライバは、前記ドライバを識別するアドレス信号に応答して駆動される入力、前記第１の電源に接続された第１の電源端子、前記第２の電源に接続された第２の電源端子、及び前記ワードラインの組のワードラインに接続された出力を有するインバータ；及び前記インバータの出力及び入力間に接続されたフィードバック回路を備え、
   前記第２の電源は、前記アレイのそれぞれのセグメントに対して前記ドライバの組のサブセットと結合された電源電圧セレクターの組を含み、前記電源電圧セレクターは、前記ドライバの組のそれぞれのサブセットに対して、それぞれのセグメントを識別するアドレス信号に応答して、消去モードの間負の消去電源電圧か、或いは消去禁止電源電圧を選択し、且つ
   前記ワードラインドライバ回路は、前記ワードラインの組みにおける全てのワードラインに対して消去モードの間前記ドライバの組の前記ドライバが前記第２の電源を選択するようにする、前記ドライバの前記入力を駆動するアドレス信号を無視する論理回路を有することを特徴とする集積回路メモリ。
2. 前記ワードラインドライバ回路は、前記ドライバの組におけるドライバがワードラインの組における全てのワードラインに対して消去モードの間前記第２の電源を選択するようにする論理回路を有することを特徴とする請求項１に記載の集積回路メモリ。
3. 前記ワードラインドライバ回路は、消去モードの間それぞれのドライバを識別するアドレス信号を無視する論理回路を有することを特徴とする請求項２に記載の集積回路メモリ。
4. 前記インバータは、
   前記第１の電源端子に接続されたソース、前記入力に接続されたゲート、及び前記ドライバの出力に接続されたドレインを有する基板におけるｐチャネルMOSトランジスタと、
   前記第２の電源端子に接続されたソース、前記入力に接続されたゲート、及び前記ドライバの出力に接続されたドレインを有する基板におけるｎチャネルMOSトランジスタと備え、前記ｎチャネルMOSトランジスタは、前記基板からチャネル領域を分離するためにバイアスされた深いｎ型ウエルのｐ型チャネル領域を有することを特徴とする請求項１に記載の集積回路メモリ。
5. 前記フィードバック回路は、前記第１の電源端子に接続されたソース、前記出力に接続されたゲート、及び前記ドライバの入力に接続されたドレインを有する基板におけるｐチャネルMOSトランジスタを有することを特徴とする請求項２に記載の集積回路メモリ。
6. 前記負の消去電源電圧は、−５ボルトから−10ボルトの範囲にある値を有することを特徴とする請求項１に記載の集積回路メモリ。
7. 前記負の消去電源電圧は、−５ボルトから−10ボルトの範囲にある値を有し、前記消去禁止電源電圧は、−３ボルトから＋３ボルトの範囲にある値を有することを特徴とする請求項１に記載の集積回路メモリ。
8. 前記メモリセルは、フローティングゲートメモリセルを有することを特徴とする請求項１に記載の集積回路。

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