JPH1196781A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH1196781A JPH1196781A JP25359497A JP25359497A JPH1196781A JP H1196781 A JPH1196781 A JP H1196781A JP 25359497 A JP25359497 A JP 25359497A JP 25359497 A JP25359497 A JP 25359497A JP H1196781 A JPH1196781 A JP H1196781A
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- memory
- sector
- memory cells
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Abstract
(57)【要約】
【課題】 書き換え可能回数と保持時間を長くする。
【解決手段】 複数のメモリセクタ中の特定のメモリセ
クタ（第１セクタ）を高信頼性領域として設定し、該領
域においては書き込みを行う際に２個以上のメモリセル
に対して同時に書き込みを行うとともに読み出しの際に
は同時に書き込みされた前記メモリセルを同時に読み出
すようにするとともに、高信頼性領域のメモリセクタの
大きさを外部（３０８乃至３１１）から調整できるよう
にしたことを特徴とする。
クタ（第１セクタ）を高信頼性領域として設定し、該領
域においては書き込みを行う際に２個以上のメモリセル
に対して同時に書き込みを行うとともに読み出しの際に
は同時に書き込みされた前記メモリセルを同時に読み出
すようにするとともに、高信頼性領域のメモリセクタの
大きさを外部（３０８乃至３１１）から調整できるよう
にしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するもので、特に書き換え可能回数が増加
可能であるとともに、保持時間が長くなってもセル電流
の低下が少ない不揮発性半導体メモリ装置に関する。
モリ装置に関するもので、特に書き換え可能回数が増加
可能であるとともに、保持時間が長くなってもセル電流
の低下が少ない不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory）、ＥＥＰＲＯＭ（Electric
al Erasable and Programmable Read Only Memory）な
どの不揮発性半導体メモリが注目されている。ＥＰＲＯ
ＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory）、ＥＥＰＲＯＭ（Electric
al Erasable and Programmable Read Only Memory）な
どの不揮発性半導体メモリが注目されている。ＥＰＲＯ
ＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュＥＥ
ＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開
示されている。図３に、同公報（ＷＯ９２／１８９８
０）に記載されているスプリットゲート型メモリセル１
０１の断面構造を示す。
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュＥＥ
ＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開
示されている。図３に、同公報（ＷＯ９２／１８９８
０）に記載されているスプリットゲート型メモリセル１
０１の断面構造を示す。
【０００４】Ｐ型単結晶シリコン基板１０２上にＮ型の
ソースＳおよびドレインＤが形成されている。ソースＳ
とドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁
膜１０３を介して浮遊ゲートＦＧが形成されている。浮
遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲー
トＣＧが形成されている。制御ゲートＣＧの一部は、第
１の絶縁膜１０３を介してチャネルＣＨ上に配置され、
選択ゲート１０５を構成している。第２の絶縁膜１０４
に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータ
の記憶を行う。
ソースＳおよびドレインＤが形成されている。ソースＳ
とドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁
膜１０３を介して浮遊ゲートＦＧが形成されている。浮
遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲー
トＣＧが形成されている。制御ゲートＣＧの一部は、第
１の絶縁膜１０３を介してチャネルＣＨ上に配置され、
選択ゲート１０５を構成している。第２の絶縁膜１０４
に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータ
の記憶を行う。
【０００５】
【発明が解決しようとする課題】ところで、浮遊ゲート
ＦＧに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第２の絶縁膜１
０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにく
くなるとともに、一旦抜けた電子が第２の絶縁膜１０４
にトラップされてから再び浮遊ゲートＦＧに戻るように
なり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦ
Ｇ下にチャネルが形成されずらくなることが原因と思わ
れる。
ＦＧに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第２の絶縁膜１
０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにく
くなるとともに、一旦抜けた電子が第２の絶縁膜１０４
にトラップされてから再び浮遊ゲートＦＧに戻るように
なり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦ
Ｇ下にチャネルが形成されずらくなることが原因と思わ
れる。
【０００６】又、記憶されたデータの保持期間にも限度
があり、ある期間を過ぎるとデータが変化してしまい信
頼性が失われる欠点がある。これは、消去状態にあるＦ
Ｇに電子がリークして入り込み結果的に電子の注入状態
に変化してしまうためである。
があり、ある期間を過ぎるとデータが変化してしまい信
頼性が失われる欠点がある。これは、消去状態にあるＦ
Ｇに電子がリークして入り込み結果的に電子の注入状態
に変化してしまうためである。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、複数のメモリセクタ中
の特定のメモリセクタを高信頼性領域として設定し、該
領域においては書き込みを行う際に２個以上のメモリセ
ルに対して同時に書き込みを行うとともに読み出しの際
には同時に書き込みされた前記メモリセルを同時に読み
出すようにするとともに、高信頼性領域のメモリセクタ
の大きさを外部から調整できるようにしたことを特徴と
する。
解決するために成されたもので、複数のメモリセクタ中
の特定のメモリセクタを高信頼性領域として設定し、該
領域においては書き込みを行う際に２個以上のメモリセ
ルに対して同時に書き込みを行うとともに読み出しの際
には同時に書き込みされた前記メモリセルを同時に読み
出すようにするとともに、高信頼性領域のメモリセクタ
の大きさを外部から調整できるようにしたことを特徴と
する。
【０００８】
【発明の実施の形態】本発明の不揮発性半導体メモリ装
置を説明する。本発明の不揮発性半導体メモリ装置では
不揮発性半導体メモリの一部のセクタをスペシャルセク
タ（高信頼性領域）として設定し、該セクタにおいては
書き込みを行う際に２個以上のメモリセルに対して同時
に書き込みを行うとともに読み出しの際には同時に書き
込みされた前記メモリセルを同時に読み出すようにして
いる。これにより、読みだし時のセル電流が通常の２倍
流れることとなり、書き換え可能回数と保持時間を長く
できる。
置を説明する。本発明の不揮発性半導体メモリ装置では
不揮発性半導体メモリの一部のセクタをスペシャルセク
タ（高信頼性領域）として設定し、該セクタにおいては
書き込みを行う際に２個以上のメモリセルに対して同時
に書き込みを行うとともに読み出しの際には同時に書き
込みされた前記メモリセルを同時に読み出すようにして
いる。これにより、読みだし時のセル電流が通常の２倍
流れることとなり、書き換え可能回数と保持時間を長く
できる。
【０００９】図６は、本発明の不揮発性半導体メモリを
セクタ単位で分割した図である。図６ではスペシャルセ
クタとするセクタの数を増減できる。例えば、第１セク
タのみをスペシャルセクタとし、他は通常の使用とす
る。又、第１及び第２セクタをスペシャルセクタとし、
他は通常の使用としてもよい。今までのメモリでは全て
のセクタのアドレスデコーダにA0乃至A3及びその反転信
号＊A0乃至A3が共通に印加されるのであるが、本発明で
はアドレス信号A0及びその反転信号＊A0が各々独立し、
且つ独立して制御可能なように印加され、その他のセク
タにはA0及びその反転信号＊A0が共通に印加される構成
とする。
セクタ単位で分割した図である。図６ではスペシャルセ
クタとするセクタの数を増減できる。例えば、第１セク
タのみをスペシャルセクタとし、他は通常の使用とす
る。又、第１及び第２セクタをスペシャルセクタとし、
他は通常の使用としてもよい。今までのメモリでは全て
のセクタのアドレスデコーダにA0乃至A3及びその反転信
号＊A0乃至A3が共通に印加されるのであるが、本発明で
はアドレス信号A0及びその反転信号＊A0が各々独立し、
且つ独立して制御可能なように印加され、その他のセク
タにはA0及びその反転信号＊A0が共通に印加される構成
とする。
【００１０】従って、各セクタ毎にA0及びその反転信号
＊A0が同じ値、例えば「Ｈ」となるようにすることで、
スペシャルセクタの設定が選択される。図４は、各セク
タのアドレスデコーダの例を示す。図４のA0,A1,A2,A3
の４ビットには、アドレスデータが各々印加される。こ
のアドレスデータを１６個のアンドゲート４００乃至４
１５でデコードする。一般的なデコーダであれば、１つ
のアドレスに対して１つのアンドゲートが「Ｈ」とな
る。
＊A0が同じ値、例えば「Ｈ」となるようにすることで、
スペシャルセクタの設定が選択される。図４は、各セク
タのアドレスデコーダの例を示す。図４のA0,A1,A2,A3
の４ビットには、アドレスデータが各々印加される。こ
のアドレスデータを１６個のアンドゲート４００乃至４
１５でデコードする。一般的なデコーダであれば、１つ
のアドレスに対して１つのアンドゲートが「Ｈ」とな
る。
【００１１】しかしながら、図４では１つのアドレスに
対して２つのアンドゲートが「Ｈ」となるようにするた
め、A0及び＊A0（但し、＊は反転を示す）をつねに
「Ｈ」とする。これにより、例えば、アンドゲート４０
０、４０１は同時に「Ｈ」となり、ワード線を２本同時
選択できる。今、図６において、第１セクタ用のA0のビ
ットを無視するとする。即ち、第１セクタ用のA0及び＊
A0を入力アドレスに拘わらず常に「Ｈ」とする。そし
て、第２乃至第４セクタ用のA0及び＊A0に通常の入力ア
ドレス信号を加える。すると、第１セクタのみがスペシ
ャルセクタとなる。
対して２つのアンドゲートが「Ｈ」となるようにするた
め、A0及び＊A0（但し、＊は反転を示す）をつねに
「Ｈ」とする。これにより、例えば、アンドゲート４０
０、４０１は同時に「Ｈ」となり、ワード線を２本同時
選択できる。今、図６において、第１セクタ用のA0のビ
ットを無視するとする。即ち、第１セクタ用のA0及び＊
A0を入力アドレスに拘わらず常に「Ｈ」とする。そし
て、第２乃至第４セクタ用のA0及び＊A0に通常の入力ア
ドレス信号を加える。すると、第１セクタのみがスペシ
ャルセクタとなる。
【００１２】次に、第２セクタ用のA0及び＊A0のビット
のみを同様に無視するとする。すると、第２セクタがス
ペシャルセクタとなる。このように、各セクタ用のA0及
び＊A0のビットを無視すれば、それに対応するセクタが
スペシャルセクタとなる。従って、高信頼性領域のメモ
リセクタの大きさ（量）を外部から調整することができ
る。図７に、スプリットゲート型メモリセル１０１を用
いたフラッシュＥＥＰＲＯＭ１２１の全体構成を示す。
のみを同様に無視するとする。すると、第２セクタがス
ペシャルセクタとなる。このように、各セクタ用のA0及
び＊A0のビットを無視すれば、それに対応するセクタが
スペシャルセクタとなる。従って、高信頼性領域のメモ
リセクタの大きさ（量）を外部から調整することができ
る。図７に、スプリットゲート型メモリセル１０１を用
いたフラッシュＥＥＰＲＯＭ１２１の全体構成を示す。
【００１３】メモリセルアレイ１２２は、複数のメモリ
セル１０１がマトリックス状に配置されて構成されてい
る。行（ロウ）方向に配列された各メモリセル１０１の
制御ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接
続されている。列（カラム）方向に配列された各メモリ
セル１０１のドレインＤは、共通のビット線ＢＬａ〜Ｂ
Ｌｚに接続されている。全てのメモリセル１０１のソー
スＳは共通ソース線ＳＬに接続されている。
セル１０１がマトリックス状に配置されて構成されてい
る。行（ロウ）方向に配列された各メモリセル１０１の
制御ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接
続されている。列（カラム）方向に配列された各メモリ
セル１０１のドレインＤは、共通のビット線ＢＬａ〜Ｂ
Ｌｚに接続されている。全てのメモリセル１０１のソー
スＳは共通ソース線ＳＬに接続されている。
【００１４】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。
【００１５】メモリセルアレイ１２２は、スペシャルセ
クタアレイ（例えば、ワード線ＷＬａ〜ＷＬｎ）と通常
のセクタアレイ（例えば、ワード線ＷＬｙ〜ＷＬｚ）と
に分かれており、スペシャルセクタを指定するアドレス
が到来すると、ロウデコーダ１２３は、アドレスラッチ
１２７でラッチされたロウアドレスに対応した２本のワ
ード線ＷＬａ〜ＷＬｎ（例えば、ＷＬｍとＷＬｎ）を選
択し、その選択したワード線ＷＬｍ及びＷＬｎとゲート
電圧制御回路１３４とを接続する。
クタアレイ（例えば、ワード線ＷＬａ〜ＷＬｎ）と通常
のセクタアレイ（例えば、ワード線ＷＬｙ〜ＷＬｚ）と
に分かれており、スペシャルセクタを指定するアドレス
が到来すると、ロウデコーダ１２３は、アドレスラッチ
１２７でラッチされたロウアドレスに対応した２本のワ
ード線ＷＬａ〜ＷＬｎ（例えば、ＷＬｍとＷＬｎ）を選
択し、その選択したワード線ＷＬｍ及びＷＬｎとゲート
電圧制御回路１３４とを接続する。
【００１６】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍ及びＷＬｎ
の電位を、図２に示す各動作モードに対応して制御す
る。ドレイン電圧制御回路１３３は、カラムデコーダ１
２４を介して接続されたビット線ＢＬｍの電位を、図２
に示す各動作モードに対応して制御する。
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍ及びＷＬｎ
の電位を、図２に示す各動作モードに対応して制御す
る。ドレイン電圧制御回路１３３は、カラムデコーダ１
２４を介して接続されたビット線ＢＬｍの電位を、図２
に示す各動作モードに対応して制御する。
【００１７】共通ソース線ＳＬはソース電圧制御回路１
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬの電位を、図２に示す各動作モードに
対応して制御する。外部から指定されたデータは、デー
タピン１２８に入力される。そのデータは、データピン
１２８から入力バッファ１２９を介してカラムデコーダ
１２４へ転送される。カラムデコーダ１２４は、前記の
ように選択したビット線ＢＬａ〜ＢＬｚの電位を、その
データに対応して後記するように制御する。
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬの電位を、図２に示す各動作モードに
対応して制御する。外部から指定されたデータは、デー
タピン１２８に入力される。そのデータは、データピン
１２８から入力バッファ１２９を介してカラムデコーダ
１２４へ転送される。カラムデコーダ１２４は、前記の
ように選択したビット線ＢＬａ〜ＢＬｚの電位を、その
データに対応して後記するように制御する。
【００１８】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬｍと各センスアンプとを接続する。後記
するように、センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬｍと各センスアンプとを接続する。後記
するように、センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。
【００１９】尚、上記した各回路（１２３〜１３４）の
動作は制御コア回路１４０によって制御される。本発明
ではワード線ＷＬａ〜ＷＬｚの中からソースが共通に接
続されているメモリセルに対応した２つのワード線（例
えば、ＷＬｍとＷＬｎ）を同時選択する。これにより同
じデータが２つのメモリセルに書き込まれることとな
る。そこで、この２つのメモリセルを同時に読み出せば
読み出しセル電流は２倍となる。
動作は制御コア回路１４０によって制御される。本発明
ではワード線ＷＬａ〜ＷＬｚの中からソースが共通に接
続されているメモリセルに対応した２つのワード線（例
えば、ＷＬｍとＷＬｎ）を同時選択する。これにより同
じデータが２つのメモリセルに書き込まれることとな
る。そこで、この２つのメモリセルを同時に読み出せば
読み出しセル電流は２倍となる。
【００２０】同じデータが書き込まれるスペシャルセク
タ用メモリセルとして今、メモリセル３００及びメモリ
セル３０１を選択するとする。メモリセル３００及びメ
モリセル３０１は、共通のソース及びビット線を有する
ページ（セクター）単位の関係となっている。メモリセ
ル３００及びメモリセル３０１のワード線ＷＬｍ及びＷ
Ｌｎを同時に選択する方法は、前述の図６に従う。
タ用メモリセルとして今、メモリセル３００及びメモリ
セル３０１を選択するとする。メモリセル３００及びメ
モリセル３０１は、共通のソース及びビット線を有する
ページ（セクター）単位の関係となっている。メモリセ
ル３００及びメモリセル３０１のワード線ＷＬｍ及びＷ
Ｌｎを同時に選択する方法は、前述の図６に従う。
【００２１】図１は、図７のアドレスバッファ１２６、
アドレスラッチ１２７、ロウデコーダ１２３の具体例を
示す。図１ではA0のビットを無視し、A0によって指定さ
れる２本のワード線を同時選択する構成である。入力ア
ドレス中のA0のビット信号はアドレスピン３０１に印加
される。前記入力アドレス中のA1,A2のビット信号はア
ドレスピン３０２、３０３に印加される。
アドレスラッチ１２７、ロウデコーダ１２３の具体例を
示す。図１ではA0のビットを無視し、A0によって指定さ
れる２本のワード線を同時選択する構成である。入力ア
ドレス中のA0のビット信号はアドレスピン３０１に印加
される。前記入力アドレス中のA1,A2のビット信号はア
ドレスピン３０２、３０３に印加される。
【００２２】A0のビット信号は、アドレスバッファとし
て機能を有するチップイネーブル用のノアゲート３０４
を介してアドレスラッチとしてのラッチ回路３０５（フ
リップフロップで構成）でラッチされる。端子３０６に
はチップイネーブル信号が、端子３０７にはクロック信
号が印加される。ラッチ回路３０５からは、反転信号＊
A0と非反転信号A0が発生し、第１乃至第４選択回路３０
８乃至３１１に印加されると共にスペシャルセクタとし
て選択可能でないセクタのアドレスデコーダには共通に
反転信号＊A0と非反転信号A0が印加される。
て機能を有するチップイネーブル用のノアゲート３０４
を介してアドレスラッチとしてのラッチ回路３０５（フ
リップフロップで構成）でラッチされる。端子３０６に
はチップイネーブル信号が、端子３０７にはクロック信
号が印加される。ラッチ回路３０５からは、反転信号＊
A0と非反転信号A0が発生し、第１乃至第４選択回路３０
８乃至３１１に印加されると共にスペシャルセクタとし
て選択可能でないセクタのアドレスデコーダには共通に
反転信号＊A0と非反転信号A0が印加される。
【００２３】第１乃至第４選択回路３０８乃至３１１
は、ＳＳＥ（スペシャルセクタイネーブル）回路３１２
からの制御信号に応じて反転信号＊A0と非反転信号A0を
そのまま通過させるか、２つの信号を強制的に「Ｈ」レ
ベルとするかを選択する。例えば、ＳＳＥ回路３１２か
ら「Ｌ、Ｈ、Ｈ、Ｈ」の制御信号が第１乃至第４選択回
路３０８乃至３１１に印加されたとすると、第１選択回
路３０８は、「Ｈ、Ｈ」を発生し、第２乃至第４選択回
路３０９乃至３１１は、入力された反転信号＊A0と非反
転信号A0をそのまま通過させる。このようにして、第１
セクタ３１３ののデコーダには「Ｈ」の反転信号＊A0と
非反転信号A0が、又第２セクタ乃至第４セクタ３１４乃
至３１６には第２乃至第４選択回路３０９乃至３１１か
らA0と＊A0の信号が印加される。
は、ＳＳＥ（スペシャルセクタイネーブル）回路３１２
からの制御信号に応じて反転信号＊A0と非反転信号A0を
そのまま通過させるか、２つの信号を強制的に「Ｈ」レ
ベルとするかを選択する。例えば、ＳＳＥ回路３１２か
ら「Ｌ、Ｈ、Ｈ、Ｈ」の制御信号が第１乃至第４選択回
路３０８乃至３１１に印加されたとすると、第１選択回
路３０８は、「Ｈ、Ｈ」を発生し、第２乃至第４選択回
路３０９乃至３１１は、入力された反転信号＊A0と非反
転信号A0をそのまま通過させる。このようにして、第１
セクタ３１３ののデコーダには「Ｈ」の反転信号＊A0と
非反転信号A0が、又第２セクタ乃至第４セクタ３１４乃
至３１６には第２乃至第４選択回路３０９乃至３１１か
らA0と＊A0の信号が印加される。
【００２４】又、この時、アドレスピン３０２からA1ビ
ットの信号がノアゲート３１７及びラッチ回路３１８を
介して第１乃至第４セクタ３１３乃至３１６及び全ての
セクタのデコーダに印加される。アドレスピン３０３か
らのA2ビットの信号も同様である。その結果、第１セク
タ３１３のみにA0ビットが無視された信号が印加され、
第１セクタ３１３では２本のワード線を同時選択する。
ットの信号がノアゲート３１７及びラッチ回路３１８を
介して第１乃至第４セクタ３１３乃至３１６及び全ての
セクタのデコーダに印加される。アドレスピン３０３か
らのA2ビットの信号も同様である。その結果、第１セク
タ３１３のみにA0ビットが無視された信号が印加され、
第１セクタ３１３では２本のワード線を同時選択する。
【００２５】スペシャルセクタの領域を増やすには、例
えば、第１セクタ３１３に加えて第２セクタ３１４にも
A0ビットが無視された信号を加えればよい。即ち、ＳＳ
Ｅ回路３１２から「Ｌ、Ｌ、Ｈ、Ｈ」の制御信号を第１
乃至第４選択回路３０８乃至３１１に印加する。このよ
うに図１のブロックを使用すれば、メモリの外部からユ
ーザーがＳＳＥ回路３１２の制御信号を切り換えること
により、スペシャルセクタの選択使用ができる。
えば、第１セクタ３１３に加えて第２セクタ３１４にも
A0ビットが無視された信号を加えればよい。即ち、ＳＳ
Ｅ回路３１２から「Ｌ、Ｌ、Ｈ、Ｈ」の制御信号を第１
乃至第４選択回路３０８乃至３１１に印加する。このよ
うに図１のブロックを使用すれば、メモリの外部からユ
ーザーがＳＳＥ回路３１２の制御信号を切り換えること
により、スペシャルセクタの選択使用ができる。
【００２６】尚、図１の不揮発性メモリにおいて、スペ
シャルセクタとして選択されたセクタを選択する場合に
はアドレス入力A0が無視されるため外部からのアドレス
データはA1〜Anに印加し、通常のセクタをアクセスする
場合にはA0〜Anに印加する。図８は、第１乃至第４選択
回路３０８乃至３１１の具体回路例を示す。端子３１
９、３２０には反転信号＊A0と非反転信号A0がラッチ回
路３０５から印加される。端子３２１にはＳＳＥ回路３
１２から制御信号が印加される。端子３２１に「Ｌ」を
印加すると、ナンドゲート３２２、３２３の出力端子３
２４、３２５は強制的に「Ｈ」となる。端子３２１に
「Ｈ」を印加すると、出力端子３２４、３２５には反転
信号＊A0と非反転信号A0がそのまま現れる。
シャルセクタとして選択されたセクタを選択する場合に
はアドレス入力A0が無視されるため外部からのアドレス
データはA1〜Anに印加し、通常のセクタをアクセスする
場合にはA0〜Anに印加する。図８は、第１乃至第４選択
回路３０８乃至３１１の具体回路例を示す。端子３１
９、３２０には反転信号＊A0と非反転信号A0がラッチ回
路３０５から印加される。端子３２１にはＳＳＥ回路３
１２から制御信号が印加される。端子３２１に「Ｌ」を
印加すると、ナンドゲート３２２、３２３の出力端子３
２４、３２５は強制的に「Ｈ」となる。端子３２１に
「Ｈ」を印加すると、出力端子３２４、３２５には反転
信号＊A0と非反転信号A0がそのまま現れる。
【００２７】次に、フラッシュＥＥＰＲＯＭ１２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図２及び図７を参照して説明する。 （ａ）消去モード 消去モードにおいて、共通ソース線ＳＬおよび全てのビ
ット線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０
Ｖ）に保持される。選択されたワード線ＷＬｍには１４
〜１５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。そのため、選択されたワード線Ｗ
Ｌｍに接続されている各メモリセル１０１の制御ゲート
ＣＧは１４〜１５Ｖに持ち上げられる。
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図２及び図７を参照して説明する。 （ａ）消去モード 消去モードにおいて、共通ソース線ＳＬおよび全てのビ
ット線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０
Ｖ）に保持される。選択されたワード線ＷＬｍには１４
〜１５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。そのため、選択されたワード線Ｗ
Ｌｍに接続されている各メモリセル１０１の制御ゲート
ＣＧは１４〜１５Ｖに持ち上げられる。
【００２８】ところで、ソースＳおよび基板１０２と浮
遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮
遊ゲートＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１
５Ｖ、ソースが０Ｖの場合、制御ゲートＣＧと浮遊ゲー
トＦＧの間には高電界が生じる。その結果、ファウラー
ノルドハイム・トンネル電流（Fowler-Nordheim Tunnel
Current、以下、ＦＮトンネル電流という）が流れ、浮
遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き抜かれ
て、メモリセル１０１に記憶されたデータの消去が行わ
れる。
遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮
遊ゲートＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１
５Ｖ、ソースが０Ｖの場合、制御ゲートＣＧと浮遊ゲー
トＦＧの間には高電界が生じる。その結果、ファウラー
ノルドハイム・トンネル電流（Fowler-Nordheim Tunnel
Current、以下、ＦＮトンネル電流という）が流れ、浮
遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き抜かれ
て、メモリセル１０１に記憶されたデータの消去が行わ
れる。
【００２９】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
【００３０】（ｂ）書き込みモード 書き込みモードにおいて、ビット線ＢＬａ〜ＢＬｚの電
位はプログラム（浮遊ゲートＦＧに電子を注入）を行う
セルに対してはグランドとし、それ以外のセルに対して
は高電位にする。ここで、本発明では書き換え回数が増
加しても安定に保持したい１つのデータをメモリセル３
００及びメモリセル３０１に同時に記憶させる。
位はプログラム（浮遊ゲートＦＧに電子を注入）を行う
セルに対してはグランドとし、それ以外のセルに対して
は高電位にする。ここで、本発明では書き換え回数が増
加しても安定に保持したい１つのデータをメモリセル３
００及びメモリセル３０１に同時に記憶させる。
【００３１】この場合にはワード線ＷＬｍ及びＷＬｎに
は２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚの電位はグラン
ドレベルにされる。共通ソース線ＳＬには１２Ｖが供給
される。すると、メモリセル３００及びメモリセル３０
１に対して書き込みが同時に行われる。
は２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚの電位はグラン
ドレベルにされる。共通ソース線ＳＬには１２Ｖが供給
される。すると、メモリセル３００及びメモリセル３０
１に対して書き込みが同時に行われる。
【００３２】ところで、メモリセル１０１において、制
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤへ電流（セル電流）
が流れる。一方、ソースＳに１２Ｖが印加されるため、
ソースＳと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速されてホットエレクトロンとなり、図３の矢印Ａに示
すように、そのホットエレクトロンは浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤへ電流（セル電流）
が流れる。一方、ソースＳに１２Ｖが印加されるため、
ソースＳと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速されてホットエレクトロンとなり、図３の矢印Ａに示
すように、そのホットエレクトロンは浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。
【００３３】（ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍとワ
ード線ＷＬｎには４Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚ
の電位はグランドレベルにされる。選択されたメモリセ
ル３００、３０１のドレインＤに接続されているビット
線ＢＬｍには２Ｖが供給され、それ以外のビット線（非
選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電
位はグランドレベルにされる。
の制御ゲートＣＧに接続されているワード線ＷＬｍとワ
ード線ＷＬｎには４Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚ
の電位はグランドレベルにされる。選択されたメモリセ
ル３００、３０１のドレインＤに接続されているビット
線ＢＬｍには２Ｖが供給され、それ以外のビット線（非
選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電
位はグランドレベルにされる。
【００３４】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳへ流れる電流（セル電流）は、消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳへ流れる電流（セル電流）は、消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。
【００３５】即ち、メモリセル３００、３０１には微少
なセル電流しか流れない。逆に、メモリセル３００、３
０１に対してプログラムが行われず（消去状態）、メモ
リセル３００、３０１の浮遊ゲートＦＧがプラスに帯電
しているとすると通常セル電流の２倍の電流が流れる。
この各メモリセル１０１間のセル電流値Ｉｄの大小をセ
ンスアンプ群１３０内の各センスアンプで判別すること
により、メモリセル１０１に記憶されたデータの値を読
み出すことができる。例えば、消去状態のメモリセル１
０１のデータの値を「１」、書き込み状態のメモリセル
１０１のデータの値を「０」として読み出しを行う。つ
まり、各メモリセル１０１に、消去状態のデータ値
「１」と、書き込み状態のデータ値「０」の２値を記憶
させることができる。
なセル電流しか流れない。逆に、メモリセル３００、３
０１に対してプログラムが行われず（消去状態）、メモ
リセル３００、３０１の浮遊ゲートＦＧがプラスに帯電
しているとすると通常セル電流の２倍の電流が流れる。
この各メモリセル１０１間のセル電流値Ｉｄの大小をセ
ンスアンプ群１３０内の各センスアンプで判別すること
により、メモリセル１０１に記憶されたデータの値を読
み出すことができる。例えば、消去状態のメモリセル１
０１のデータの値を「１」、書き込み状態のメモリセル
１０１のデータの値を「０」として読み出しを行う。つ
まり、各メモリセル１０１に、消去状態のデータ値
「１」と、書き込み状態のデータ値「０」の２値を記憶
させることができる。
【００３６】書き換え回数とセル電流の関係を図５に示
す。書き換え回数は対数表示しており、セル電流Ａは通
常行われる１つのメモリセル読み出す場合を示し、セル
電流Ｂは本発明の２つのメモリセルに同時に読み出した
場合を示している。０と１の判別基準電流をＩrefとす
ると、書き換え回数が１０倍に増加していることが解
る。書き換え回数が大幅に増加していることが明らかで
ある。
す。書き換え回数は対数表示しており、セル電流Ａは通
常行われる１つのメモリセル読み出す場合を示し、セル
電流Ｂは本発明の２つのメモリセルに同時に読み出した
場合を示している。０と１の判別基準電流をＩrefとす
ると、書き換え回数が１０倍に増加していることが解
る。書き換え回数が大幅に増加していることが明らかで
ある。
【００３７】尚、本発明によれば、メモリセルのフロー
テイングゲートに電子を保持させられるデータ保持時間
も同様に改良される。メモリセルのフローテイングゲー
トは電子が抜き取られ高いプラス状態にある。フローテ
イングゲートが高いプラス状態にあると、フローテイン
グゲートは周囲から電子を多く取り込むため、その電位
が徐徐に低下する。すると、フローテイングゲート下の
チャンネルが形成しずらくなり、セル電流値が低下す
る。しかしながら、本発明によればその低下が半分とな
るので寿命が長くなる。
テイングゲートに電子を保持させられるデータ保持時間
も同様に改良される。メモリセルのフローテイングゲー
トは電子が抜き取られ高いプラス状態にある。フローテ
イングゲートが高いプラス状態にあると、フローテイン
グゲートは周囲から電子を多く取り込むため、その電位
が徐徐に低下する。すると、フローテイングゲート下の
チャンネルが形成しずらくなり、セル電流値が低下す
る。しかしながら、本発明によればその低下が半分とな
るので寿命が長くなる。
【００３８】
【発明の効果】本発明によれば、書き換え回数が増えて
もセル電流の低下が少ない不揮発性半導体メモリ装置が
得られる。本発明によれば、２つ以上のメモリセルに対
して同じデータを同時に書き込み及び読み出すしている
ので重要なデータを長期間保持できるとともに書き換え
可能回数を増加できる。更に、本発明によれば、高信頼
性領域のメモリセクタの大きさ（量）を外部から調整で
きる。
もセル電流の低下が少ない不揮発性半導体メモリ装置が
得られる。本発明によれば、２つ以上のメモリセルに対
して同じデータを同時に書き込み及び読み出すしている
ので重要なデータを長期間保持できるとともに書き換え
可能回数を増加できる。更に、本発明によれば、高信頼
性領域のメモリセクタの大きさ（量）を外部から調整で
きる。
【図１】本発明の不揮発性半導体メモリ装置を示すブロ
ック図である。
ック図である。
【図２】本発明の不揮発性半導体メモリ装置のメモリセ
ルに加わる動作モードを示す図である。
ルに加わる動作モードを示す図である。
【図３】本発明の不揮発性半導体メモリ装置のメモリセ
ルの断面図である。
ルの断面図である。
【図４】本発明の不揮発性半導体メモリ装置のロウデコ
ーダ１２３の具体回路例である。
ーダ１２３の具体回路例である。
【図５】不揮発性半導体メモリ装置の書き換え回数とセ
ル電流の関係を示す図である。
ル電流の関係を示す図である。
【図６】スペシャルセクタを有するメモリのアドレスマ
ップである。
ップである。
【図７】本発明の不揮発性半導体メモリ装置の全体を示
すブロック図である。
すブロック図である。
【図８】図１の第１乃至第４選択回路の具体回路例を示
す回路図である。
す回路図である。
１０１ メモリセル １２２ メモリセルアレイ ＷLA〜ＷLZ ワード線 ＢLA〜ＢLZ ビット線 ＳＬ 共通ソース線 308〜311 第１乃至第４選択回路 313〜316 第１乃至第４セクタ
Claims (4)
- 【請求項１】 複数のメモリセル中の特定のメモリセル
を高信頼性領域として設定し、該領域に長期間保持させ
たいデータや書き換え回数の多いデータを記憶させ、高
信頼性領域のメモリセクタの大きさを外部から調整でき
るようにしたことを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２】 複数のメモリセクタ中の特定のメモリセ
クタを高信頼性領域として設定し、該領域においては書
き込みを行う際に２個以上のメモリセルに対して同時に
書き込みを行うとともに読み出しの際には同時に書き込
みされた前記メモリセルを同時に読み出すようにすると
ともに、高信頼性領域のメモリセクタの大きさを外部か
ら調整できるようにしたことを特徴とする不揮発性半導
体メモリ装置。 - 【請求項３】 複数のメモリセクタ中の特定のメモリセ
クタを高信頼性領域として設定し、該領域においては書
き込みを行う際に２個以上のメモリセルに対して同時に
書き込みを行うとともに読み出しの際には同時に書き込
みされた前記メモリセルを同時に読み出すようにしてい
る不揮発性半導体メモリ装置であって、 高信頼性領域のメモリセクタに対応するアドレスデータ
のなかの少なくとも１ビットのデータの反転信号及び非
反転信号が等しくなるようにし、前記高信頼性領域のメ
モリセクタにおいて２個以上のメモリセルが同時選択さ
れるようにし、高信頼性領域のメモリセクタの数を外部
から調整可能としたことを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項４】 複数のメモリセクタ中の特定のメモリセ
クタを高信頼性領域として設定し、該領域においては書
き込みを行う際に２個以上のメモリセルに対して同時に
書き込みを行うとともに読み出しの際には同時に書き込
みされた前記メモリセルを同時に読み出すようにしてい
る不揮発性半導体メモリ装置であって、 アドレスデータのなかの１つのビットのデータの反転信
号及び非反転信号をラッチするラッチ回路と、 該ラッチ回路からの反転信号及び非反転信号を前記複数
のメモリセクタにそれぞれ供給する複数の選択回路とを
含み、外部からの制御信号に応じて前記複数の選択回路
のなかの１つの選択回路から発生する反転信号及び非反
転信号の値が等しくなるようにし、高信頼性領域のメモ
リセクタにおいて２個以上のメモリセルが同時選択され
るようにしたことを特徴とする不揮発性半導体メモリ装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25359497A JP3263636B2 (ja) | 1997-09-18 | 1997-09-18 | 不揮発性半導体メモリ装置 |
| TW087114029A TW397982B (en) | 1997-09-18 | 1998-08-26 | Nonvolatile semiconductor memory device |
| US09/150,808 US6256702B1 (en) | 1997-09-18 | 1998-09-10 | Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells |
| DE69828669T DE69828669T2 (de) | 1997-09-18 | 1998-09-11 | Nichtflüchtige Halbleiterspeicheranordnung |
| EP98117244A EP0903749B1 (en) | 1997-09-18 | 1998-09-11 | Nonvolatile semiconductor memory device |
| KR1019980038669A KR100313065B1 (ko) | 1997-09-18 | 1998-09-18 | 불휘발성반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25359497A JP3263636B2 (ja) | 1997-09-18 | 1997-09-18 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196781A true JPH1196781A (ja) | 1999-04-09 |
| JP3263636B2 JP3263636B2 (ja) | 2002-03-04 |
Family
ID=17253558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25359497A Expired - Lifetime JP3263636B2 (ja) | 1997-09-18 | 1997-09-18 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263636B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007004253A1 (ja) * | 2005-06-30 | 2007-01-11 | Spansion Llc | 不揮発性記憶装置、および不揮発性記憶装置の制御方法 |
| JP2010092588A (ja) * | 2003-09-17 | 2010-04-22 | Renesas Technology Corp | 半導体フラッシュメモリ |
| US8422267B2 (en) | 2009-05-26 | 2013-04-16 | Panasonic Corporation | Semiconductor memory device and semiconductor integrated circuit |
| JP2016162470A (ja) * | 2015-03-02 | 2016-09-05 | 株式会社東芝 | 半導体記憶装置及びメモリシステム |
-
1997
- 1997-09-18 JP JP25359497A patent/JP3263636B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010092588A (ja) * | 2003-09-17 | 2010-04-22 | Renesas Technology Corp | 半導体フラッシュメモリ |
| WO2007004253A1 (ja) * | 2005-06-30 | 2007-01-11 | Spansion Llc | 不揮発性記憶装置、および不揮発性記憶装置の制御方法 |
| US7436715B2 (en) | 2005-06-30 | 2008-10-14 | Spansion Llc | Non-volatile memory device, and control method of non-volatile memory device |
| JPWO2007004253A1 (ja) * | 2005-06-30 | 2009-01-22 | スパンション エルエルシー | 不揮発性記憶装置、および不揮発性記憶装置の制御方法 |
| JP4762986B2 (ja) * | 2005-06-30 | 2011-08-31 | スパンション エルエルシー | 不揮発性記憶装置、および不揮発性記憶装置の制御方法 |
| US8422267B2 (en) | 2009-05-26 | 2013-04-16 | Panasonic Corporation | Semiconductor memory device and semiconductor integrated circuit |
| JP2016162470A (ja) * | 2015-03-02 | 2016-09-05 | 株式会社東芝 | 半導体記憶装置及びメモリシステム |
| CN105938724A (zh) * | 2015-03-02 | 2016-09-14 | 株式会社东芝 | 半导体存储装置及存储系统 |
| US9947408B2 (en) | 2015-03-02 | 2018-04-17 | Toshiba Memeory Corporation | Semiconductor memory device that applies same voltage to two adjacent word lines for access |
| CN105938724B (zh) * | 2015-03-02 | 2020-01-21 | 东芝存储器株式会社 | 半导体存储装置及存储系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3263636B2 (ja) | 2002-03-04 |
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