JP2005228475A - 不揮発性半導体メモリセル配列、および半導体メモリにおいてメモリセル動作を行なうための方法 - Google Patents

Abstract

【課題】 コアメモリセル上のストレス低減により強化される不揮発性半導体コアメモリ性能を提供する。
【解決手段】 ストレスはワード線１９制御下での読出線１３へのバイアス電圧の選択可能な印加により低減される。ワード線は反転素子に接続されこれはメモリセル１１の可変しきい値トランジスタ１１ｂのゲートを接地するトランジスタに接続される。ワード線のパワーダウンは読出線の同期パワーダウンに反映される。さらにパワーダウンでは特定のコアメモリセルのためのセンスアンプ２９はマスタラッチ回路１１２から切断され、それは読出動作中にコアメモリでセンスされたデータを保証するためにスレーブラッチ回路１１４に接続され前のセンスアンプ出力をＩ／Ｏバッファ１１６に与える。この発明はさらに読出線および可変しきい値トランジスタでの消去動作中のワード線電圧を低減する。
【選択図】 図３

Description

この発明は不揮発性半導体メモリにおけるストレスを低減するための方法に関する。

電気的にプログラマブルなＵＶ消去可能リードオンリメモリ（ＥＰＲＯＭ）および電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）のような不揮発性メモリ素子は、各セルが可変しきい値トランジスタを含むメモリセルのコアアレイを含む。このようなトランジスタは導電のための電圧しきい値を変えることによってプログラム可能である。

図１は、メモリセル１１を含み、その各メモリセルは第１のトランジスタがセレクトトランジスタ１１ａであり第２のトランジスタが可変しきい値トランジスタ１１ｂである１対のトランジスタを含む、先行技術に従うメモリアレイ１０の一部を示す。先行技術の１つのバージョンに従うと、セレクトトランジスタ１１ａはｎチャネルエンハンスメント型トランジスタであり、可変しきい値トランジスタ１１ｂはｎチャネルネイティブトランジスタである。より多くのトランジスタを含む他の種類のメモリセル１１も先行技術において公知である。

図１に示されるメモリセル１１は図示されるようにビット線１２と読出線１３とワード線１９によって相互接続される。特定的には、ｎチャネルエンハンスメント型セレクトトランジスタ１１ａのドレインは近接するビット線１２に接続される。セレクトトランジスタ１１ａおよび可変しきい値トランジスタ１１ｂのゲートは近接するワード線１９および読出線１３にそれぞれ接続される。

図２は、図１からのメモリアレイ１０の選択される一部を含む、先行技術の不揮発性メモリ配列２０を示す。再び、それぞれセレクトトランジスタ１１ａおよび可変しきい値トランジスタ１１ｂである１対のトランジスタを含むメモリセル１１が図示される。上に示したように、セレクトトランジスタおよび可変しきい値トランジスタ１１ａおよび１１ｂのｎチャネルの実施に従い、セレクトトランジスタ１１ａのドレインはビット線１２に接続され、セレクトトランジスタおよび可変しきい値トランジスタ１１ａおよび１１ｂのそれぞれのゲートはそれぞれワード線および読出線１９および１３に接続される。ワード線１９は制御信号ＰＷＲＵＰを認識するようプログラムされ、それに従うワード線デコーダ２２によって駆動される。

読出セレクト線２６に接続される読出セレクトトランジスタ２４を図２の先行技術にさらに示す。読出動作が活性状態になると、読出セレクトトランジスタ２４はオンにされ、ビット線１２をセンスアンプ２９に接続されるデータバス２７に電気的に接続する。ビット線１２はゲートでプログラミングセレクト線３４によって制御されるプログラミングセレクトトランジスタ３２を介してビットラッチ３０にさらに接続される。先行技術の典型的な配列に従えば、読出セレクトトランジスタ２４はｎチャネルエンハンスメント型トランジスタであり、プログラミングセレクトトランジスタ３２はｎチャネルエンハンスメント型トランジスタである。

先行技術に従う図２のワード線１９はワード線電圧源４４からワード線バイアス電圧ＶＷＬを与えられるワード線ラッチ４２に接続される。ワード線ラッチ４２はワード線ラッチトランジスタ４６および４８を含む。ワード線ラッチトランジスタ４６および４８はそ
れらのソースでワード線電圧源４４の正の電圧側に接続される。ワード線ラッチトランジスタ４６および４８のそれぞれのゲートは互いのドレインに接続される。言い換えると、ワード線ラッチトランジスタ４６のゲートはワード線ラッチトランジスタ４８のドレインに接続され、ワード線ラッチトランジスタ４８のゲートはワード線ラッチトランジスタ４６のドレインに接続される。ワード線ラッチ４２はゲートでワード線１９とワード線ラッチトランジスタ４６のドレインとに結合されるｎチャネルエンハンスメント型ワード線ラッチトランジスタ５０をさらに含む。ワード線ラッチトランジスタ５０のドレインはワード線ラッチトランジスタ４６のゲートとワード線ラッチトランジスタ４８のドレインとに接続される。

図２の先行技術における読出線１３は、ともにｎチャネルエンハンスメント型素子である第１および第２の基準パストランジスタ３５および４０に、それらのそれぞれのソースにおいてさらに接続される。第１および第２の基準パストランジスタ３５および４０のそれぞれのドレインは第１および第２の基準電圧源３６および３８のそれぞれの正の側に接続される。それぞれの第１および第２の基準パストランジスタ３５および４０のゲートはワード線１９とワード線ラッチ４２の出力とにそれぞれ接続される。

先行技術に基づくと、図２の回路に読出動作が行なわれるとき、メモリセル１１の導通状態は、ビット線１２をセンスアンプ２９に接続することと、選択されるビット線、読出線およびワード線１２、１３および１９に適当なバイアス電圧を印加することとによって照介される。セルセレクトトランジスタ１１ａがオンにされ、読出線１３に印加されるバイアス電圧が可変しきい値トランジスタ１１ｂのしきい値を超える場合には、電流はビット線１２からセル１１を介して接地に流れ、センスアンプ２９は規約に従ってそのように定義される「ロー」状態を検出する。逆に、読出線１３に印加されるバイアス電圧が可変しきい値トランジスタ１１ｂのしきい値を超えない場合は、電流はセル１１を流れず、センスアンプ２９は「ハイ」状態を検出する。

このようにして、特定のセル１１のローまたはハイ状態は可変しきい値トランジスタ１１ｂのローまたはハイのしきい値に対応する。読出動作中の選択されるメモリセル１１の導通状態にかかわらず、特定のバイアス電圧がそのそれぞれの端子つまりビット線１２、読出線１３およびワード線１９に印加される。これらのバイアス電圧はメモリセル１１の導通状態を検知するために必要な刺激を与えるという所望される効果があったかもしれないが、バイアス電圧は可変しきい値トランジスタ１１ｂのプログラムされた状態を乱すという望ましくない効果もまた有していたかもしれない。様々なバイアス電圧のこのような悪影響は残念ながら時間によって増す。つまり、特定の電圧バイアスが長期間にわたって印加されればされるほど、トランジスタ１１ｂのプログラムされたしきい値が乱されやすくなる。こうして、メモリセル１１に印加されるバイアス電圧は所望されないストレス電圧として作用する。

プログラミング動作中は、メモリセル１１の様々な端子に印加されるバイアス電圧は読出動作中に印加されるバイアス電圧よりも遙かに大きい。ここで再び、これらの高バイアス電圧はプログラマブルメモリセル１１のしきい値を変更するという所望される効果を有する一方で、それらはメモリセル１１の様々なトランジスタにストレスをかけるという所望されない効果を有して長期的な信頼性に悪影響を及ぼす。

したがって、この発明の目的は、様々なバイアス電圧がメモリセルに印加される時間を最小限にすることによって、半導体メモリアレイのメモリセルの読出およびプログラミング動作中のストレスを低減することである。

この発明のさらなる目的は、不揮発性半導体メモリアレイのコアメモリの有効な、動作可能な寿命および信頼性を増すことである。

発明の概要
上記の目的は、読出線の選択された位置に分布される複数の読出線位置で読出線に予め定められる単一の電圧バイアスを選択的に与えるための複数の、ワード線により駆動される基準電圧パス素子を使用して、基準電圧パス素子に与えられるワード線信号によって制御されるときに、確実に読出線にバイアス電圧を即座に印加することで、不揮発性半導体メモリにおいて達成される。読出線は読出線ラッチおよび読出線接地素子に接続される。この配列に従うと、読出バイアス電圧は選択されるメモリセルの導通状態を判断するのに必要な時間の間のみ印加され、プログラミング動作中に通常与えられる高電圧バイアスの１つも除去される。

読出バイアス制御は読出バイアス電圧の印加をアドレス変化に同期させることにより達成される。この技術に従うと、ワード線バイアス信号は、１つのコアメモリセルから別のコアメモリセルへのアドレス変化後、限られた時間の間印加される。さらに、読出線バイアスはワード線が活性状態にある間のみ印加される。読出線バイアスのワード線バイアスとの同期化は、基準バイアス源を読出線にその分布される位置において接続する、ワード線により駆動される基準電圧パス素子を用いることと、読出線に自己デコーディングラッチおよび読出線接地素子を接続することとによって達成される。読出線接地素子はワード線ラッチにより駆動される。

読出動作の間は、選択されるメモリセルに対応するビット線は読出セレクトトランジスタをオープンすることによってセンスアンプに接続される。特定のメモリセルに対応するワード線はワード線デコーダによって選択される。最後に、読出線はその基準バイアスに、ワード線により駆動される基準電圧パストランジスタを介して接続される。選択されるワード線および読出線を共有するすべてのメモリセルはセルセレクトトランジスタおよび可変しきい値トランジスタのゲートで同じバイアスをみることになるが、読出セレクトトランジスタによって選択される場合はビット線側においてのみ駆動される。ビット線を共有するセルの中で、選択されるワード線を有するセルのみが可変しきい値トランジスタにドレインバイアスをみるだろう。選択されないワード線を共有するすべてのメモリセルはセルセレクトトランジスタおよび可変しきい値トランジスタのゲートの両方で０ボルトにバイアスされる。アドレス遷移検知（ＡＴＤ）後同期してバイアス電圧を印加し、それから、センス動作の結果を記憶した後にバイアスを取除くことによって、選択されるセルへのストレスは低減される。このアプローチは０からＶＲＥＦへの読出線バイアスの切換えを必要とするので、基準電圧バイアスの読出線への接続のために用いられるパストランジスタの数および実際の物理上の配置の両方は、読出線の全長にわたって分布される複数の基準電圧パストランジスタを含むことにより、目標とされる切換速度との互換性を有するようにされる。

消去動作中においては、選択されるメモリセルに関連するワード線、基準電圧源およびワード線ラッチ電圧源はすべて同じ電位に設定される。しかしながら、読出線ラッチ電圧源は非常に高い電圧レベルに設定される。したがって、読出線の電圧レベルは消去を達成するために非常に高いレベルにある一方で、消去中に、選択されるメモリセルのセレクトトランジスタに与えられる電圧レベルは遙かに低いストレスレベルに設定される。加えて、選択されていようといまいと、基準電圧パストランジスタに印加される電圧は消去動作を達成するために読出線に与えられる非常に高いレベルよりも遙かに低い。

発明を実行するためのベストモード
図３はこの発明に従う不揮発性メモリ配列を示す。それぞれセレクトトランジスタ１１ａおよび可変しきい値トランジスタ１１ｂである１対のトランジスタを含むメモリセル１１が図示される。可変しきい値トランジスタ１１ｂのメモリ状態は「ハイ」または「ロー」のいずれかである。このメモリ状態は読出動作中にセンスされるかまたはプログラミング動作中にプログラムされるデータであると考えられる。

セレクトトランジスタおよび可変しきい値トランジスタ１１ａおよび１１ｂのｎチャネルの実現に従うと、セレクトトランジスタ１１ａのドレイン（または出力接続部）はビット線１２に接続され、セレクトトランジスタおよび可変しきい値トランジスタ１１ａおよび１１ｂのそれぞれのゲートはワード線および読出線１９および１３にそれぞれ接続される。ワード線１９は制御信号ＰＷＲＵＰを認識するようプログラムされ、それに従うワード線デコーダ２２によって駆動される。便宜上ここでは、様々なトランジスタのゲート、ソースおよびドレインを、その制御、入力および出力接続部と呼んでもよい。

図３にはさらに、ゲートで読出セレクト線２６に接続される読出セレクトトランジスタ２４が図示される。読出動作が活性状態にあるときは、読出セレクトトランジスタ２４はオンにされ、ビット線１２をセンスアンプ２９に接続されるデータバス２７に電気的に接続する。ビット線１２はプログラミングセレクトトランジスタ３２のゲートに接続されるプログラミングセレクト線３４の制御に従うビットラッチ３０にさらに接続される。先行技術の典型的な配列に従うと、読出セレクトトランジスタ２４はｎチャネルエンハンスメント型トランジスタであり、プログラミングセレクトトランジスタ３２はｎチャネルエンハンスメント型トランジスタである。

図３のワード線１９はワード線電圧源４４からワード線バイアス電圧ＶＷＬを与えられるワード線ラッチ４２に接続される。ワード線ラッチ４２はワード線ラッチトランジスタ４６および４８を含む。ワード線ラッチトランジスタ４６および４８はそれらのソースでワード線電圧源４４の正の電圧側に接続される。ワード線ラッチトランジスタ４６および４８のそれぞれのゲートは互いのドレインに接続される。言い換えれば、ワード線ラッチトランジスタ４６のゲートはワード線ラッチトランジスタ４８のドレインに接続され、ワード線ラッチトランジスタ４８のゲートはワード線ラッチトランジスタ４６のドレインに接続される。ワード線ラッチ４２はゲートでワード線１９とワード線ラッチトランジスタ４６のドレインとに接続されるｎチャネルエンハンスメント型ワード線ラッチトランジスタ５０をさらに含む。ワード線ラッチトランジスタ５０のドレインは接地トランジスタ７０のゲートに接続される。

図３の読出線１３は読出線電圧源５４から読出線バイアス電圧ＶＳＬを与えられる読出線ラッチ５２に接続される。読出線ラッチ５２は読出線ラッチトランジスタ５６および５８を含む。読出線ラッチトランジスタ５６および５８はそれらのソースで読出線電圧源５４の正の電圧側に接続される。読出線ラッチトランジスタ５６および５８のそれぞれのゲートは互いのドレインに接続される。言い換えれば、読出線ラッチトランジスタ５６のゲートは読出線ラッチトランジスタ５８のドレインに接続され、読出線ラッチトランジスタ５８のゲートは読出線ラッチトランジスタ５６のドレインに接続される。読出線ラッチ５２はゲートで読出線１３と読出線ラッチトランジスタ５６のドレインと接地トランジスタ７０のドレインとに接続されるｎチャネルエンハンスメント型読出線ラッチトランジスタ６０をさらに含む。読出線ラッチトランジスタ６０のドレインは読出線ラッチトランジスタ５６のゲートに接続される。

読出動作およびパワーアップの間は、メモリセル１１に対応するビット線１２は読出セ
レクトトランジスタ２４をオープンすることによってセンスアンプ２９に接続される。ワード線１９はワード線デコーダ２２によって選択される。最後に、読出線１３は６５および６６のような、１つまたはそれより多い、ワード線によって駆動される基準電圧パストランジスタを介して基準バイアス電圧６２に接続される。読出動作のこの点で、読出線ラッチ電圧源５４ＶＳＬはＶＲＥＦに設定され、ワード線ラッチ電圧源４４ＶＷＬはＶｃｃに設定される。基準バイアス電圧６２も当然導線ＶＲＥＦに設定される。この結果、メモリセル１１に印加されるバイアス電圧は以下のようになる。ビット線１２はセンスアンプ２９によって比較的低い電圧にクランプされる。この比較的低い電圧は本質的には仮想上の接地または振幅において約２ボルトである。さらに、好ましい実施例に従い、ワード線１９は好ましくは５ボルトにあるＶｃｃに設定される。最後に、読出線１３は可変しきい値トランジスタ１１ｂの導通状態を判断するために用いられるバイアス電圧であるＶＲＥＦにある。好ましい実施例に従うと、ＶＲＥＦは約２ボルトである。さらに、ワード線ラッチ４２の出力はローであり、接地トランジスタ７０がオフであって導電しないことを保証する。

選択されるワード線および読出線、それぞれ１９および１３を共有するすべてのメモリセルはそれらの関連するセルセレクトトランジスタおよび可変しきい値トランジスタのゲートにおいて同じバイアスをみることになるが、関連する読出セレクトトランジスタによって選択される場合には、それらは関連するビット線側のみで駆動される。ビット線を共有するメモリセルのうちで、選択されるワード線をさらに有するメモリセル１１のみがその可変しきい値トランジスタつまり１１ｂでドレインバイアスをみる。選択されないワード線を共有するメモリセルはすべて、それらのセレクトトランジスタゲートとそれらの可変しきい値トランジスタゲートとにおいて０ボルトにバイアスされる。

選択されるメモリセル１１に読出動作およびパワーアップ中にかかるストレスは、アドレス遷移検知（ＡＴＤ）の後同期してバイアス電圧を印加し、それから、センス動作の結果を記憶した後で、パワーダウンに付随するバイアスを除去することによって低減される。このアプローチは０からＶＲＥＦへの読出線バイアスの切換を必要とするため、関連する基準バイアス線６３または６４の読出線１３への接続に用いられるパストランジスタ６５および６６の数および実際の物理上の配置づけの両方は、読出線１３の全長にわたって幾つかの位置に分布される複数のパストランジスタ６５、６６を含むことによって、目標とされる切換速度と互換性を持つようにされる。

消去動作中は、選択されるメモリセル１１に関連するワード線１９、基準バイアス電圧６２およびワード線ラッチ電圧源４４はすべて同じ電位に設定される。しかしながら、読出線ラッチ電圧源５４は非常に高い電圧レベルに設定される。したがって、読出線１３の電圧レベルは消去を達成するために非常に高レベルにある一方で、選択されるメモリセル１１のセレクトトランジスタ１１ａに与えられる電圧レベルは遙かに低いストレスレベルに設定される。さらに、選択されていようといまいと、基準パストランジスタ６５および６６に印加される電圧は、消去動作を達成するために、読出線１３に与えられる非常に高いレベルよりも遙かに低い。

図４は、ここに記載される発明に基づいて、パワーダウンおよびパワーアップ動作に関連して用いられる電気回路を示す。読出の間にメモリセルに与えられるバイアスを除去することを可能にするために、センス動作の結果は記憶されなければならない。このことはマスタ−スレーブラッチ配列の使用を通して達成される。パワーアップの前およびセンスの間は、マスタラッチ回路１１２は信号ＳＡＬによって駆動されるトランジスタ１１８を介してセンスアンプ２９に接続される。スレーブラッチ回路１１４はセンスアンプ２９から情報を受取るための入力／出力回路１１６に接続される。それはトランジスタ１１９によってマスタラッチ回路１１２から切断され、トランジスタ１１９は信号ＳＡＬＤ％によ
り駆動される。

許可されたセンス時間間隔が終了すると、ＳＡＬはローになってマスタラッチ回路１１２をセンスアンプ２９から切断する。ＳＡＬのハイからローへの遷移の後、信号ＳＡＬＤ％はハイになり、マスタラッチ回路１１２の内容はスレーブラッチ回路１１４および入力／出力回路１１６に転送される。マスタラッチ回路１１２およびスレーブラッチ回路１１４の間の接続は可能な限り短く保たれる。つまり、ＳＡＬＤ％は短期間の間だけハイにパルスされる。ＳＡＬＤ％のハイからローへの遷移の後、ＳＡＬはハイに戻りマスタラッチ回路１１２はセンスアンプ２９から新しい入力を受取る準備ができる。アドレス変化が全く起こらない場合には、センスアンプ２９はパワーダウンされる。

この配列によって、マスタラッチ回路１１２がセンスアンプ２９から切断されるとすぐに新しい読出サイクルを開始してその新しいサイクルを前のサイクルとオーバラップさせることが可能となる。言い換えれば、メモリは「パイプライン」モードで使用することができる。

図５は、この発明に従う、必要なパワーダウンおよび制御信号を発生するのに効果的な電気回路である。特定的には、第１、第２および第３のインバータ１３１、１３２および１３３を含むインバータバンク１３０に与えられる入力信号ＡＴＰを受取る制御回路が示される。ＡＴＰ信号はＮＡＮＤゲート１３６の入力にさらに与えられる。インバータ１３３の出力もＮＡＮＤゲート１３６の入力として与えられる。この回路の組合せの効果は、インバータ１３１、１３２および１３３によって引き起こされる遅れによって定義される、ＮＡＮＤゲート１３６からの制限される幅のパルス出力を生じさせることである。図６のタイミング図に示されるように、入力信号ＡＴＰはアドレス遷移が起こる特定の時点でハイからローに遷移する。インバータ１３３からのＮＡＮＤゲート１３６への他方の入力は、ＡＴＰが前にハイ安定状態であったため、その時点ではローである。ＮＡＮＤゲート１３６の出力はその入力が両方ともハイである場合はローであるのみである。したがって、ＮＡＮＤゲート１３６の出力はＡＴＰの安定状態の間はハイである。さらに、第３のインバータ１３３の出力の安定状態はローであり、それはＡＴＰつまりインバータ１３１の入力がハイに遷移するときにＮＡＮＤゲート１３６の出力のためのローの遷移を準備する。

ＡＴＰの始めのローの遷移はしたがってＮＡＮＤゲート１３６の出力をハイに保ち、インバータ１３１、１３２および１３３を介して遷移のリプルを開始する。

ローのＡＴＰパルスの期間は、適当な読出動作を可能にするように持続する。ＡＴＰがハイに戻ると、インバータ１３１の入力側のハイの遷移は予め定められる幅の、ＮＡＮＤゲート１３６からの出力ローパルスによって反映される。このパルスはＮＡＮＤゲート１４１および１４２によって形成されるＲＳ型ラッチ１３９にリセット信号として作用して、出力信号ＳＡＬのローの遷移を引き起こす。

入力信号ＡＴＰは、信号ＳＡＬの二度反転された（第１および第２のインバータ１５６および１５７を通ることによって遅らされた）、入力をさらに受取るＮＡＮＤゲート１５０に入力としてさらに与えられる。ＳＡＬはＮＡＮＤゲート１５０の出力とともに、ＮＯＲゲート１５４への組合せられる入力として働いて、出力信号ＳＡＬＤ％を発生する。ＮＯＲゲート１５４の出力がハイであり得る唯一の時間は、ＡＴＰおよびＳＡＬが同期から外れる、時間の狭いウィンドウの間のみである。しかしながら、この同期から外れる期間は、図６のタイミング図に関して見られるように、第１および第２のインバータ１５６および１５７によってもたらされる時間の遅れによってつかさどられる期間とともに満了する。図５の回路は、ＮＡＮＤゲート１４０および１５０の出力を入力として有するＮＯＲ
ゲート１５２によって発生されるパワーダウン信号ＰＷＲＤＷＮをさらに発生する。

図６は図５に示される回路に関連して発生されまたは処理されるそれぞれの信号ＡＤＤＲＥＳＳ、ＡＴＰ、ＳＡＬ、ＳＡＬＤ％およびＰＷＲＵＰのために発生されるパルスタイミングの指示を示す。既に示したように、ＡＴＰは図５のインバータ１３１への信号入力である。さらに、ＳＡＬはＮＡＮＤゲート１４２からの出力信号である。最後に、ＳＡＬＤ％はＮＯＲゲート１５４からの出力信号である。図６のタイミング図に示されるように、インバータ１３１への入力信号ＡＴＰは特定の時間ｔ₁ でハイからローに遷移し、その後時間ｔ₂ でローからハイへの上方向への遷移が続く。ＡＴＰのこれらの遷移の効果は、時間ｔ₃ とｔ₆ との間維持される、ＳＡＬにおける、時間遅延したローのパルスを発生することである。ＮＯＲゲート１５４からの出力信号ＳＡＬＤ％は、時間間隔ｔ₄ からｔ₅ にかけての間にハイに立上がることによって、ローのパルス信号ＳＡＬのタイムエンベロープ内でハイに遷移する。

２つの信号ＳＡＬおよびＳＡＬＤ％は、以下に示されるように、図４の回路を動作するのに必要なメモリ記憶ルーチンを実施するのに効果的である。特定的には、特定のパワーアップアクティビティの終わりおよびパワーダウン動作のための準備中に、内部タイミングパルスＡＴＰはｔ₂ に示されるようにハイの状態に遷移する。その後ｔ₃ でマスタラッチ回路１１２はセンスアンプ２９から切断される。これは、トランジスタ１１８をオープンして大きな電流がそこを流れないようにする効果を有する、パストランジスタ１１８のゲートでの信号ＳＡＬの働きによって達成される。さらに、トランジスタ１１９が閉じることによって、マスタラッチ回路１１２はスレーブラッチ回路１１４に接続され、マスタラッチ回路１１２からの出力信号はスレーブラッチ回路１１４の入力に与えられ、順次入力／出力バッファ１１６に与えられるようになる。マスタラッチ回路１１２がｔ₃ でセンスアンプ２９から切断され、マスタラッチ回路１１２がｔ₄ でスレーブラッチ回路１１４に接続されることによって、センス動作中に出力切換をすることなく、ノイズのないセンスを行なうことが達成される。さらに、出力切換中の頑健な出力データ記憶が達成される。

読出動作に関する、この発明の完全なパワーアップおよびパワーダウンプロセスが図７にまとめられる。特定的には、このプロセスは長円形のスタート表示１６０で開始する。判断ブロック１６２に示されるように、コアメモリ内で（アドレス遷移検知または「ＡＴＤ」によるような）アドレス変化が最近あった場合には、ブロック１６４に示されるようにセンスアンプ２９およびワード線１９に関してパワーアップ動作が行なわれる。上で論じたように、パワーアップはビット線、読出線およびワード線に、読出動作に必要とされる適当なバイアス電圧を印加することを含む。アドレス変化が最近全くなかった場合には、ブロック１６３に示されるように動作が継続する。特定的には、ブロック１６３はセンスアンプ２９およびワード線１９はパワーダウンされスレーブラッチ回路１１４にある最後にセンスされたデータが記憶されることを示す。センスアンプ２９およびワード線１９のパワーアップの後、ブロック１６６で示されるように、適用可能なアドレスが適用されてデコードされ、センス動作が新しいメモリ位置に関して行なわれる。次に、ブロック１６７に従い、センスされたデータはマスタラッチ回路１１２において得られる。ブロック１６６および１６７に従う動きに並行して、ブロック１６５に示されるように信号ＡＴＰは開始またはスタートされる。ステップ１６７に従ってデータがマスタラッチ回路１１２で得られた後、判断ブロック１６８で、ＡＴＰが終了するか否かの照介が行なわれる。ＡＴＰが終了しない場合は、新しいアドレスの適用およびデコーディングと新しいセンス動作の開始とに向けられるブロック１６６のアクティビティを繰返して制御が継続する。反対に、ＡＴＰが完了または終了される場合には、ブロック１６９に示されるようにデータはスレーブラッチ回路１１４にラッチされる。最後に、パワーダウン動作が完了した後、制御は図７の、点「Ａ」に戻り、ブロック１６２に従って、アドレス変化が最近あったか
どうかのチェックが再び行なわれる。

それぞれセンスが完了した後および消去動作が行なわれるときの、ワード線のパワーダウンおよび減少される電圧状態と、コアメモリの可変しきい値トランジスタに接続される読出線への、パワーダウンの付随的な効果とを含む、このスキームの実施の結果、コアメモリでのストレスの低減という有益な効果が達成された。このようなストレスの低減によって、コアメモリセルの寿命が延び信頼性が増す。

先行技術に従う、２−トランジスタのセルを含む不揮発性半導体メモリコア配列を示す図である。 先行技術に従う、センスアンプ配列を含む不揮発性半導体メモリ配列を示す図である。 この発明に従う、ワード線によって駆動されるこの発明の複数の基準電圧パス素子と、発明的な読出線ラッチおよび読出線接地素子とを含む、不揮発性半導体メモリ配列を示す図である。 センスアンプおよび選択されるワード線のＡＴＤ制御パワーアップに関連するセンスされたデータをラッチするための回路配列を示す図である。 この発明に関連する、パワーダウンおよび制御信号を発生するのに効果的な電気回路を示す図である。 図７に関連して示されるプロセスの実施に必要なパワーアップ、パワーダウンおよび制御信号のタイミング図である。 この発明に従うパワーアップおよびパワーダウンのプロセスの詳細を示すフロー図である。

符号の説明

１１ メモリセル
１１ａ セレクトトランジスタ
１１ｂ 可変しきい値トランジスタ
１２ ビット線
１３ 読出線
１９ ワード線
５２ 読出線ラッチ

Claims (4)

1. 半導体メモリにおいてメモリセル動作を行なうための方法であって、前記方法は、
   不揮発性メモリセルにおいてセレクトトランジスタと可変しきい値トランジスタとを直列に接続するステップを含み、トランジスタの各々は制御接続部を含み、前記方法はさらにそれらのトランジスタをそれらのそれぞれの制御接続部においてそれぞれワード線および読出線に接続するステップを含み、前記セレクトトランジスタはビット線およびセンスアンプに電気的に接続されるドレイン接続部を含み、前述方法はさらに、
   ワード線がパワーダウン信号を受取ったとき前記読出線の同期的パワーダウンを保証するよう、前記読出線およびワード線の電圧状態を別々に制御するステップと、
   メモリセルのパワーダウンの間に前記可変しきい値トランジスタの制御接続部を接地するステップとを含む、半導体メモリにおいてメモリセル動作を行なうための方法。
2. 直列接続される第１および第２のメモリセルトランジスタを含む不揮発性メモリセルを備え、第２のメモリセルトランジスタは可変しきい値プログラマブルトランジスタであって、前記第１および第２のメモリセルトランジスタの各々はそれぞれ入力、出力、および制御接続部を含み、前記第１のメモリセルトランジスタの出力接続部はビット線に接続され前記第２のメモリセルトランジスタのメモリ状態をセンスし、第１のメモリセルトランジスタの入力側は前記第２のメモリセルトランジスタの出力側に接続され、さらに、前記第１のメモリセルトランジスタの制御接続部に接続されるワード線と、前記第２のメモリセルトランジスタの制御接続部に接続される読出線と、前記読出線の分布される位置で予め定められるバイアス電圧を印加するための基準電圧パストランジスタ手段とを備え、前記印加手段は前記ワード線の制御下にあり、さらに、前記読出線と前記第２のメモリセルトランジスタの制御ゲートとを選択可能なように接地するための手段を備える、不揮発性半導体メモリセル配列。
3. 前記ワード線での電圧レベルを設定するためのワード線手段をさらに備え、前記ワード線手段は前記ワード線のパワーダウン信号と同期して前記読出線を接地するのに効果的である、請求項２に記載の不揮発性半導体メモリセル配列。
4. 前記読出線に焦点を合わされ、前記第２のメモリセルトランジスタのメモリ状態を消去するのに十分な電圧レベルを提供するための手段をさらに含む、請求項２に記載の不揮発性半導体メモリセル配列。

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