DE69517060T2

DE69517060T2 - Spannungsreduzierung für nichtflüchtige Speicherzelle

Info

Publication number: DE69517060T2
Application number: DE69517060T
Authority: DE
Inventors: Steven J. Schumann; George Smarandoiu; Tsung-Ching Wu
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1994-01-19
Filing date: 1995-01-18
Publication date: 2001-02-15
Anticipated expiration: 2015-01-19
Also published as: EP0664544A3; DE69517060D1; JP2005228475A; US5434815A; CN1039172C; JPH07254295A; TW281763B; EP0664544A2; KR100285219B1; KR950034268A; EP0664544B1; CN1117644A

Description

Technisches Gebiet

Die Erfindung betrifft Verfahren zum Verringern der Beanspruchung in einem nicht-flüchtigen Halbleiterspeicher.

Stand der Technik

Nicht-flüchtige Speicherbauelemente, wie z. B. elektrisch programmierbare und durch UV-Licht löschbare Festwertspeicher (EPROMs) und elektrisch löschbare und programmierbare Festwertspeicher (EEPROMs) umfassen Kernmatrizen von Speicherzellen, wobei jede Zelle einen Transistor mit variabler Schwelle aufweist. Solche Transistoren sind durch Verschieben der Spannungsschwelle für die Leitung programmierbar.
Fig. 1 zeigt einen Teil einer Speichermatrix 10 gemäß dem Stand der Technik, welche Speicherzellen 11 umfaßt, wobei jede Speicherzelle wiederum ein Paar von Transistoren umfaßt, wobei der erste ein Ansteuertransistor 11a ist und der zweite ein Transistor 11b mit variabler Schwelle ist. Gemäß einer Version des Standes der Technik sind die Ansteuertransistoren 11a n-Kanal-Anreicherungstransistoren und die Transistoren 11b mit variabler Schwelle sind n- Kanal-Eigentransistoren. Andere Arten von Speicherzellen 11 mit einer größeren Anzahl von Transistoren sind im Stand der Technik ebenso bekannt.
Die in Fig. 1 gezeigten Speicherzellen 11 sind durch Bitleitungen 12, Leseleitungen 13 und Wortleitungen 19, wie gezeigt, miteinander verbunden. Insbesondere sind die Drainpole der n-Kanal-Anreicherungs-Ansteuertransistoren 11a mit einer benachbarten Bitleitung 12 verbunden. Die Gates der Ansteuertransistoren 11a und der Transistoren 11b mit variabler Schwelle sind jeweils mit benachbarten Wortleitungen 19 und Leseleitungen 13 verbunden.
Fig. 2 zeigt eine nicht-flüchtige Speicheranordnung 20 des Standes der Technik mit einem ausgewählten Teil der Speichermatrix 10 von Fig. 1. Wieder ist die Speicherzelle 11 mit einem Paar von Transistoren, bzw. dem Ansteuertransistor 11a und dem Transistor 11b mit variabler Schwelle, dargestellt. Wie vorher ist gemäß einer n-Kanal- Implementierung der Ansteuertransistoren und Transistoren mit variabler Schwelle 11a und 11b der Drainpol des Ansteuertransistors 11a mit der Bitleitung 12 verbunden, und die jeweiligen Gates der Ansteuertransistoren und Transistoren mit variabler Schwelle 11a und 11b sind jeweils mit Wort- und Leseleitungen 19 und 13 verbunden. Die Wortleitung 19 wird durch einen Wortleitungsdecodierer 22 angesteuert, der von Steuersignalen PWRUP abhängig ist, für deren Erkennung er programmiert wurde.
In Fig. 2 des Standes der Technik ist außerdem ein Leseansteuertransistor 24 gezeigt, der mit einer Leseansteuerleitung 26 verbunden ist. Wenn eine Leseoperation aktiv ist, wird der Leseansteuertransistor 24 durchgesteuert, wobei die Bitleitung 12 elektrisch mit einem Datenbus 27 verbunden wird, der mit einem Leseverstärker 29 verbunden ist. Die Bitleitung 12 ist ferner über einen Programmieransteuertransistor 32, der an seinem Gate durch eine Programmieransteuerleitung 34 gesteuert wird, mit einem Bitzwischenspeicher 30 verbunden. Gemäß einer typischen Anordnung des Standes der Technik ist der Leseansteuertransistor 24 ein n-Kanal- Anreicherungstransistor und der Programmieransteuertransistor 32 ist ein n-Kanal- Anreicherungstransistor.
Die Wortleitung 19 von Fig. 2 gemäß dem Stand der Technik ist mit einem Wortleitungs-Zwischenspeicher 42 verbunden, der mit einer Wortleitungsvorspannung VWL von einer Wortleitungs-Spannungsquelle 44 versorgt wird. Der Wortleitungs-Zwischenspeicher 42 umfaßt Wortleitungs- Speichertransistoren 46 und 48. Die Wortleitungs- Speichertransistören 46 und 48 sind an ihren Sourcepolen mit der positiven Spannungsseite der Wortleitungs- Spannungsquelle 44 verbunden. Die jeweiligen Gates der Wortleitungs-Speichertransistoren 46 und 48 sind mit den gegenseitigen Drainpolen verbunden. Mit anderen Worten, das Gate des Wortleitungs-Speichertransistors 46 ist mit dem Drainpol des Wortleitungs-Speichertransistors 48 verbunden, und das Gate des Wortleitungs-Speichertransistors 48 ist mit dem Drainpol des Wortleitungs-Speichertransistors 46 verbunden. Der Wortleitungs-Zwischenspeicher 42 umfaßt außerdem einen n-Kanal-Anreicherungs-Wortleitungs- Speichertransistor 50, der an seinem Gate mit der Wortleitung 19 und mit dem Drainpol des Wortleitungs- Speichertransistors 46 verbunden ist. Der Drainpol des Wortleitungs-Speichertransistors 50 ist mit dem Gate des Wortleitungs-Speichertransistors 46 und mit dem Drainpol des Wortleitungs-Speichertransistors 48 verbunden.
Die Leseleitung 13 in der Fig. 2 des Standes der Technik ist ferner mit einem ersten und einem zweiten Bezugsdurchgangstransistor 35 und 40 an ihren jeweiligen Sourcepolen verbunden, von denen beide n-Kanal- Anreicherungsbauelemente sind. Die jeweiligen Drainpole des ersten und des zweiten Bezugsdurchgangstransistors 35 und 40 sind mit den jeweiligen positiven Seiten einer ersten und einer zweiten Bezugsspannungsquelle 36 und 38 verbunden. Die Gates der jeweiligen ersten und zweiten Bezugsdurchgangstransistoren 35 und 40 sind jeweils mit der Wortleitung 19 und mit dem Ausgang des Wortleitungs- Zwischenspeichers 42 verbunden.
Wenn die Schaltung von Fig. 2 einer Leseoperation unterzogen wird, wird gemäß dem Stand der Technik der Leitungszustand der Speicherzelle 11 durch Verbinden der Bitleitung 12 mit dem Leseverstärker 29 und durch Anlegen von geeigneten Vorspannungen an die angesteuerten Bit-, Lese- und Wortleitungen 12, 13 und 19 abgefragt. Wenn der Zellenansteuertransistor 11a durchgesteuert wird und die an die Leseleitung 13 angelegte Vorspannung die Schwelle des Transistors 11b mit variabler Schwelle übersteigt, dann fließt ein Strom von der Bitleitung 12 durch die Zelle 11 zur Erdung und der Leseverstärker 29 erfaßt einen "niedrigen" Zustand, der gemäß Übereinkunft so definiert ist. Wenn umgekehrt die an die Leseleitung 13 angelegte Vorspannung die Schwelle des Transistors 11b mit variabler Schwelle nicht übersteigt, dann fließt kein Strom durch die Zelle 11 und der Leseverstärker 29 erfaßt einen "hohen" Zustand.
Somit entspricht der niedrige oder hohe Zustand einer speziellen Zelle 11 der niedrigen oder hohen Schwelle des Transistors 11b mit variabler Schwelle. Ungeachtet des Leitungszustands der angesteuerten Speicherzelle 11 werden während einer Leseoperation spezielle Vorspannungen an ihre jeweiligen Anschlüsse, d. h. Bitleitung 12, Leseleitung 13 und Wortleitung 19, angelegt. Obwohl diese Vorspannungen die gewünschte Wirkung zum Vorsehen des erforderlichen Stimulus zum Erkennen des Leitungszustandes der Speicherzelle 11 aufweisen, können die Vorspannungen auch die unerwünschte Wirkung des Störens des programmierten Zustands des Transistors 11b mit variabler Schwelle aufweisen. Diese schädliche Wirkung der verschiedenen Vorspannungen wird leider mit der Zeit verstärkt, d. h. je länger die speziellen Vorspannungen angelegt werden, desto wahrscheinlicher ist es, daß die programmierte Schwelle des Transistors 11b gestört wird. Somit wirken die an die Speicherzelle 11 angelegten Vorspannungen als unerwünschte Beanspruchungsspannungen.
Während einer Programmieroperation sind die an die verschiedenen Anschlüsse der Speicherzelle 11 angelegten Vorspannungen viel höher als jene, die während der Leseoperation angelegt werden. Obwohl diese hohen Vorspannungen die gewünschte Wirkung der Modifizierung der Schwelle der programmierbaren Speicherzelle 11 besitzen, weisen sie wieder auch die unerwünschte Wirkung der Beanspruchung der verschiedenen Transistoren in der Speicherzelle 11 auf, die eine negative Auswirkung auf die Langzeitzuverlässigkeit verursacht.
In US-A-4 805 151 wurde ein nicht-flüchtiges Halbleiterbauelement offenbart, in dem ein Ausgangsteil eines Y-Decodierers mit einer Spaltenspeicherschaltung zum Speichern einer Y-Gateleitung, die von einem Y-Decodierer zum Zeitpunkt des Schreibens von Daten angesteuert wird, versehen ist. Die Spaltenspeicherschaltung aktiviert die Y- Gateleitung, die als Reaktion auf die gespeicherte Information angesteuert wird, im Zyklus der Überprüfung des Löschens, und verbindet eine mit der Y-Gateleitung verbundene Speicherzelle mit einer Datenausgangsleitung.
Folglich besteht eine Aufgabe der Erfindung darin, die Beanspruchung während Lese- und Programmieroperationen der Speicherzellen in Halbleiterspeichermatrizes durch Minimieren der Menge an Zeit, in der die verschiedenen Vorspannungen an die Speicherzellen angelegt werden, zu verringern.
Eine weitere Aufgabe der Erfindung ist die Erhöhung der effektiven Betriebslebensdauer und Zuverlässigkeit des Kernspeichers in nicht-flüchtigen Halbleiterspeichermatrizes.

Zusammenfassung der Erfindung

Die obigen Aufgaben werden durch die Ansprüche 1, 12 bzw. 13 gelöst.
Insbesondere werden die obigen Aufgaben gelöst in einem nicht-flüchtigem Halbleiterspeicher durch die Verwendung von mehreren durch eine Wortleitung angesteuerten Bezugsspannungs-Durchgangsbauelementen zum selektiven Anlegen einer vorbestimmten einzelnen Vorspannung an die Leseleitung an einer Vielzahl von Leseleitungsstellen, die an ausgewählten Stellen der Leseleitung verteilt sind, um ein unmittelbares Anlegen von Vorspannungen an die Leseleitung sicherzustellen, wenn dies durch ein an die Bezugsspannungs-Durchgangsbauelemente angelegtes Wortleitungssignal angewiesen wird. Die Leseleitung ist mit einem Leseleitungs-Zwischenspeicher und einem Leseleitungs- Erdungsbauelement verbunden. Gemäß dieser Anordnung werden Lesevorspannungen nur so lange angelegt, wie es zum Feststellen des Leitungszustandes der angesteuerten Speicherzelle erforderlich ist, und ebenso wird eine der hohen Vorspannungen, die normalerweise während der Programmieroperation angelegt werden, beseitigt.
Die Lesevorspannungssteuerung wird durch Synchronisieren des Anlegens der Lesevorspannung mit Adressenänderungen durchgeführt. Gemäß dem Verfahren werden Wortleitungs- Vorspannungssignale für eine begrenzte Zeit im Anschluß an eine Adressenänderung von einer Kernspeicherzelle zu einer anderen angelegt. Ferner wird die Leseleitungsvorspannung nur so lange angelegt wie die Wortleitung aktiv ist. Die Synchronisation der Leseleitungsvorspannung mit der Wortleitungsvorspannung wird unter Verwendung von durch die Wortleitung angesteuerten Bezugsspannungs- Durchgangsbauelementen, welche die Bezugsvorspannungsversorgung mit der Leseleitung an verteilten Stellen derselben verbinden, und durch Verbinden des selbstdecodierenden Zwischenspeichers und eines Leseleitungs-Erdungsbauelements mit der Leseleitung erreicht. Das Leseleitungs-Erdungsbauelement wird durch einen Wortleitungs-Zwischenspeicher angesteuert.
Während der Leseoperation wird die einer angesteuerten Speicherzelle entsprechende Bitleitung durch Öffnen eines Leseansteuertransistors mit dem Leseverstärker verbunden. Die der speziellen Speicherzelle entsprechende Wortleitung wird von einem Wortleitungsdecodierer angesteuert. Schließlich wird die Leseleitung über einen durch die Wortleitung angesteuerten Bezugsspannungs- Durchgangstransistor mit ihrer Bezugsvorspannung verbunden. Alle Speicherzellen, die sich die angesteuerten Wort- und Leseleitungen teilen, erfassen dieselbe Vorspannung an den Gates der Zellenansteuertransistoren und Transistoren mit variabler Schwelle, werden jedoch auf der Bitleitungsseite nur angesteuert, wenn sie von einem Leseansteuertransistor angesteuert werden. Unter den Zellen, die sich eine Bitleitung teilen, erfaßt nur die Zelle mit einer angesteuerten Wortleitung eine Drainvorspannung am Transistor mit variabler Schwelle. Alle Speicherzellen, die sich nicht-angesteuerte Wortleitungen teilen, werden sowohl am Gate des Zellenansteuertransistors als auch des Transistors mit variabler Schwelle mit Null Volt vorgespannt. Die Beanspruchung an den angesteuerten Zellen wird durch synchrones Anlegen von Vorspannungen im Anschluß an eine Adressenübergangserkennung (ATD) und dann Entfernen der Vorspannung nach dem Speichern des Ergebnisses der Leseoperation verringert. Da diese Vorgehensweise ein Umschalten der Leseleitungsvorspannung von Null auf VREF erfordert, wird sowohl die Anzahl als auch der tatsächliche physikalische Strukturentwurf der Durchgangstransistoren, die zum Verbinden der Bezugsvorspannung mit der Leseleitung verwendet werden, mit der Zielumschaltgeschwindigkeit kompatibel gemacht durch Einschließen einer Vielzahl von Bezugsspannungs-Durchgangstransistoren, die über die Länge der Leseleitung verteilt werden.
Während einer Löschoperation werden die zu einer angesteuerten Speicherzelle gehörende Wortleitung, die Bezugsspannungsversorgung und die Wortleitungs- Zwischenspeicher-Spannungsversorgung alle auf dasselbe Potential eingestellt. Die Leseleitungs-Zwischenspeicher- Spannungsversorgung wird jedoch auf einen sehr hohen Spannungspegel eingestellt. Obwohl der Spannungspegel auf der Leseleitung auf einem sehr hohen Pegel liegt, um das Löschen durchzuführen, werden die Spannungspegel, die an den Ansteuertransistor der angesteuerten Speicherzelle während des Löschens angelegt werden, folglich auf einen viel niedrigeren Beanspruchungspegel eingestellt. Außerdem sind die an die Bezugsspannungs-Durchgangstransistoren angelegten Spannungen, egal ob diese angesteuert werden oder nicht, viel niedriger als der sehr hohe Pegel, der an die Leseleitung angelegt wird, um die Löschoperation durchzuführen.

Kurzbeschreibung der Zeichnungen

Fig. 1 zeigt eine Anordnung eines nicht-flüchtigen Halbleiterspeicherkerns mit Zwei-Transistor-Zellen gemäß dem Stand der Technik.
Fig. 2 zeigt eine Anordnung eines nicht-flüchtigen Halbleiterspeichers gemäß dem Stand der Technik, welcher eine Leseverstärkeranordnung aufweist.
Fig. 3 zeigt eine Anordnung eines nicht-flüchtigen Halbleiterspeichers gemäß der Erfindung hierin mit mehreren erfindungsgemäßen Bezugsspannungs-Durchgangsbauelementen, die von der Wortleitung angesteuert werden, ebenso wie einem erfindungsgemäßen Leseleitungs-Zwischenspeicher und einem Leseleitungs-Erdungsbauelement.
Fig. 4 ist eine Schaltungsanordnung zum Zwischenspeichern der gelesenen Daten in Verbindung mit einem ATD-gesteuerten Einschalten des Leseverstärkers und einer angesteuerten Wortleitung.
Fig. 5 ist eine elektrische Schaltung, die zum Erzeugen der Abschalt- und Steuersignale in Verbindung mit der Erfindung hierin wirksam ist.
Fig. 6 ist ein Ablaufdiagramm der zur Implementierung des in Verbindung mit Fig. 7 beschriebenen Prozesses erforderlichen Einschalt-, Abschalt- und Steuersignale.
Fig. 7 ist ein Ablaufdiagramm, das sich auf Einzelheiten der Einschalt- und Abschaltprozesse gemäß der Erfindung hierin richtet.

Beste Art zur Ausführung der Erfindung

Fig. 3 zeigt eine Anordnung eines nicht-flüchtigen Speichers gemäß der Erfindung hierin. Die Speicherzelle 11 ist mit einem Paar von Transistoren bzw. einem Ansteuertransistor 11a und einem Transistor 11b mit variabler Schwelle, dargestellt. Der Speicherzustand des Transistors 11b mit variabler Schwelle ist entweder "hoch" oder "niedrig". Dieser Speicherzustand wird als Daten betrachtet, die während einer Leseoperation gelesen oder während einer Programmieroperation programmiert werden.
Gemäß einer n-Kanal-Implementierung der Ansteuertransistoren und Transistoren mit variabler Schwelle 11a und 11b ist der Drainpol (oder Ausgangsanschluß) des Ansteuertransistors 11a mit der Bitleitung 12 verbunden, und die jeweiligen Gates der Ansteuertransistoren und Transistoren mit variabler Schwelle 11a und 11b sind jeweils mit Wort- und Leseleitungen 19 und 13 verbunden. Die Wortleitung 19 wird durch einen Wortleitungsdecodierer 22 angesteuert, der von einem Steuersignal PWRUP abhängig ist, für dessen Erkennung er programmiert wurde. Der Zweckmäßigkeit halber können hierin das Gate, der Sourcepol und der Drainpol der verschiedenen Transistoren hierin als deren Steuer-, Eingangs- und Ausgangsanschlüsse bezeichnet werden.
Außerdem ist in Fig. 3 ein Leseansteuertransistor 24 dargestellt, der an seinem Gate mit einer Leseansteuerleitung 26 verbunden ist. Wenn die Leseoperation aktiv ist, wird der Leseansteuertransistor 24 durchgesteuert, wodurch die Bitleitung 12 mit einem Datenbus 27, der mit dem Leseverstärker 29 verbunden ist, elektrisch verbunden wird. Die Bitleitung 12 ist ferner mit einem Bitzwischenspeicher 30 verbunden, der der Steuerung der Programmieransteuerleitung 34 unterliegt, welche mit dem Gate des Programmieransteuertransistors 32 verbunden ist. Gemäß einer typischen Anordnung des Standes der Technik ist der Leseansteuertransistor 24 ein n-Kanal- Anreicherungstransistor und der
Programmieransteuertransistor 32 ist ein n-Kanal- Anreicherungstransistor.
Die Wortleitung 19 von Fig. 3 ist mit dem Wortleitungs- Zwischenspeicher 42 verbunden, der mit einer Wortleitungs- Vorspannung VWL von der Wortleitungs-Spannungsquelle 44 versorgt wird. Der Wortleitungs-Zwischenspeicher 42 umfaßt Wortleitungs-Speichertransistoren 46 und 48. Die Wortleitungs-Speichertransistoren 46 und 48 sind an ihren Sourcepolen mit der positiven Spannungsseite der Wortleitungs-Spannungsquelle 44 verbunden. Die jeweiligen Gates der Wortleitungs-Speichertransistoren 46 und 48 sind mit den gegenseitigen Drainpolen verbunden. Mit anderen Worten, das Gate des Wortleitungs-Speichertransistors 46 ist mit dem Drainpol des Wortleitungs-Speichertransistors 48 verbunden, und das Gate des Wortleitungs- Speichertransistors 48 ist mit dem Drainpol des Wortleitungs-Speichertransistors 46 verbunden. Der Wortleitungs-Zwischenspeicher 42 umfaßt außerdem einen n- Kanal-Anreicherungs-Wortleitungs-Speichertransistor 50, der an seinem Gate mit der Wortleitung 19 und mit dem Drainpol des Wortleitungs-Speichertransistors 46 verbunden ist. Der Drainpol des Wortleitungs-Speichertransistors 50 ist mit dem Gate eines Erdungstransistors 70 verbünden.
Die Leseleitung 13 von Fig. 3 ist mit dem Leseleitungs- Zwischenspeicher 52 verbunden, der mit einer Leseleitungs- Vorspannung VSL von einer Leseleitungs-Spannungsquelle 54 versorgt wird. Der Leseleitungs-Zwischenspeicher 52 umfaßt Leseleitungs-Speichertransistoren 56 und 58. Die Leseleitungs-Speichertransistoren 56 und 58 sind an ihren Sourcepolen mit der positiven Spannungsseite der Leseleitungs-Spannungsquelle 54 verbunden. Die jeweiligen Gates der Leseleitungs-Speichertransistoren 56 und 58 sind mit den gegenseitigen Drainpolen verbunden. Mit anderen Worten, das Gate des Leseleitungs-Speichertransistors 56 ist mit dem Drainpol des Leseleitungs-Speichertransistors 58 verbunden, und das Gate des Leseleitungs- Speichertransistors 58 ist mit dem Drainpol des Leseleitungs-Speichertransistors 56 verbunden. Der Leseleitungs-Zwischenspeicher 52 umfaßt außerdem einen n- Kanal-Anreicherungs-Leseleitungs-Speichertransistor 60, der an seinem Gate mit der Leseleitung 13, mit dem Drainpol des Leseleitungs-Speichertransistors 56 und mit dem Drainpol des Erdungstransistors 70 verbunden ist. Der Drainpol des Leseleitungs-Speichertransistors 60 ist mit dem Gate des Leseleitungs-Speichertransistors 56 verbunden.
Während der Leseoperation und des Einschaltens wird die der Speicherzelle 11 entsprechende Bitleitung 12 durch Öffnen des Leseansteuertransistors 24 mit dem Leseverstärker 29 verbunden. Die Wortleitung 19 wird durch den Wortleitungsdecodierer 22 angesteuert. Schließlich wird die Leseleitung 13 mit der Bezugsvorspannung 62 über einen oder mehrere durch die Wortleitung angesteuerte Bezugsspannungs- Durchgangstransistoren, wie z. B. 65 und 66, verbunden. An diesem Punkt der Leseoperation wird die Leseleitungs- Zwischenspeicher-Spannungsquelle 54, VSL, auf VREF eingestellt; die-Wortleitungs-Zwischenspeicher- Spannungsquelle 44, VWL, wird auf Vcc eingestellt. Die Bezugsvorspannung 62 wird natürlich auch auf VREF eingestellt. Folglich sind die an die Speicherzelle 11 angelegten Vorspannungen folgendermaßen. Die Bitleitung 12 wird durch den Leseverstärker 29 auf eine relativ niedrige Spannung begrenzt. Diese relativ niedrige Spannung ist im wesentlichen eine virtuelle Erdung oder ungefähr zwei Volt in der Amplitude. Ferner wird die Wortleitung 19 auf Vcc eingestellt, die gemäß einem bevorzugten Ausführungsbeispiel vorzugsweise fünf Volt beträgt. Schließlich liegt die Leseleitung 13 auf VREF, welches die zum Feststellen des Leitungszustandes des Transistors 11b mit variabler Schwelle verwendete Vorspannung ist. Gemäß einem bevorzugten Ausführungsbeispiel beträgt VREF ungefähr zwei Volt. Überdies ist das Ausgangssignal des Wortleitungs-Zwischenspeichers 42 niedrig, was gewährleistet, daß der Erdungstransistor 70 gesperrt ist und nicht leitet.
Alle Speicherzellen, die sich die angesteuerten Wort- und Leseleitungen 19 bzw. 13 teilen, erfassen dieselbe Vorspannung an den Gates ihrer zugehörigen Zellenansteuertransistoren und Transistoren mit variabler Schwelle, sie werden jedoch an ihren zugehörigen Bitleitungsseiten nur angesteuert, wenn sie von einem zugehörigen Leseansteuertransistor angesteuert werden. Unter den Speicherzellen, die sich eine Bitleitung teilen, erfaßt nur die Speicherzelle 11, die zusätzlich eine angesteuerte Wortleitung aufweist, eine Drainvorspannung an ihrem Transistor mit variabler Schwelle, d. h. 11b. Alle Speicherzellen, die sich nicht-angesteuerte Wortleitungen teilen, werden sowohl an den Gates ihrer Ansteuertransistoren als auch an den Gates ihrer Transistoren mit variabler Schwelle mit Null Volt vorgespannt.
Die Beanspruchung an einer angesteuerten Speicherzelle 11 während der Leseoperation und des Einschaltens wird durch synchrones Anlegen von Vorspannungen im Anschluß an eine Adressenübergangserkennung (ATD) und dann Entfernen der Vorspannung verbunden mit dem Abschalten nach dem Speichern des Ergebnisses der Leseoperation verringert. Da diese Vorgehensweise ein Umschalten der Leseleitungsvorspannung von Null auf VREF erfordert, wird sowohl die Anzahl als auch die tatsächliche physikalische Strukturanordnung der Durchgangstransistoren 65 und 66, die zum Verbinden einer zugehörigen Bezugsvorspannungsleitung 63 oder 64 mit der Leseleitung 13 verwendet werden, mit der Zielumschaltgeschwindigkeit kompatibel gemacht durch Einschließen einer Vielzahl von Durchgangstransistoren 65, 66, die an verschiedenen Stellen über die Länge der Leseleitung 13 verteilt werden.
Während der Löschoperation werden die zu einer angesteuerten Speicherzelle 11 gehörende Wortleitung 19, die Bezugsvorspannung 62 und die Wortleitungs- Zwischenspeicher-Spannungsversorgung 44 alle auf dasselbe Potential eingestellt. Die Leseleitungs-Zwischenspeicher- Spannungsversorgung 54 wird jedoch auf einen sehr hohen Spannungspegel eingestellt. Obwohl der Spannungspegel auf der Leseleitung 13 auf einem sehr hohen Pegel liegt, um das Löschen durchzuführen, werden die Spannungspegel, die an den Ansteuertransistor 11a der angesteuerten Speicherzelle 11 angelegt werden, folglich auf einen viel niedrigeren Beanspruchungspegel eingestellt. Außerdem sind die an die Bezugsdurchgangstransistoren 65 und 66 angelegten Spannungen, egal ob diese angesteuert werden oder nicht, viel niedriger als der sehr hohe Pegel, der an die Leseleitung 13 angelegt wird, um die Löschoperation durchzuführen.
Fig. 4 zeigt die in Verbindung mit der Abschalt- und Einschaltoperation unter der hierin behandelten Erfindung verwendete elektrische Schaltung. Um die an eine Speicherzelle während des Lesens angelegte Vorspannung entfernen zu können, muß das Ergebnis der Leseoperation gespeichert werden. Dies wird durch die Verwendung einer Master-Slave-Speicheranordnung durchgeführt. Vor dem Einschalten und während des Lesens ist die Master- Speicherschaltung 112 mit dem Leseverstärker 29 über den Transistor 118, der durch das Signal SAL angesteuert wird, verbunden. Die Slave-Speicherschaltung 114 ist mit der Eingabe/Ausgabe-Schaltung 116 zum Empfangen von Informationen vom Leseverstärker 29 verbunden. Sie wird von der Master-Speicherschaltung 112 durch den Transistor 119, der durch das Signal SALD% angesteuert wird, getrennt.
Am Ende des zulässigen Lesezeitintervalls schaltet SAL auf einen niedrigen Pegel, was die Master-Speicherschaltung 112 vom Leseverstärker 29 trennt. Im Anschluß an den Übergang von SAL von einem hohen auf einen niedrigen Pegel, schaltet das Signal SALD% auf einen hohen Pegel und der Inhalt der Master-Speicherschaltung 112 wird zur Slave- Speicherschaltung 114 und zur Eingabe/Ausgabe-Schaltung 116 übertragen. Die Verbindung zwischen der Master- Speicherschaltung 112 und der Slave-Speicherschaltung 114 wird so kurz wie möglich gehalten, d. h. SALD% wird für eine kurze Zeit auf einen hohen Impuls geschaltet. Im Anschluß an den Übergang von SALD% von einem hohen auf einen niedrigen Pegel schaltet SAL auf einen hohen Pegel zurück und die Master-Speicherschaltung 112 ist bereit, ein neues Eingangssignal vom Leseverstärker 29 zu empfangen. Wenn keine Adressenänderung auftritt, dann wird der Leseverstärker 29 abgeschaltet.
Diese Anordnung macht es möglich, einen neuen Lesezyklus einzuleiten, sobald die Master-Speicherschaltung 112 vom Leseverstärker 29 getrennt wird, wobei somit der neue Zyklus mit dem vorherigen überlappt. Mit anderen Worten, der Speicher kann in einem "Pipeline"-Modus verwendet werden.
Fig. 5 ist eine elektrische Schaltung, die zum Erzeugen der erforderlichen Abschalt- und Steuersignale in Verbindung mit der Erfindung hierin wirksam ist. Insbesondere ist eine Steuerschaltung gezeigt, die ein Eingangssignal ATP empfängt, das an eine Inverterreihe 130 mit einem ersten, einem zweiten und einem dritten Inverter 131, 132 bzw. 133 angelegt wird. Das ATP-Signal wird zusätzlich an den Eingang eines NICHT-UND-Gatters 136 angelegt. Das Ausgangssignal des Inverters 133 wird auch als Eingangssignal zum NICHT-UND-Gatter 136 geliefert. Die Wirkung dieser Schaltungskombination besteht darin, ein Ausgangssignal mit begrenzter Impulsbreite aus dem NICHT- UND-Gatter 136 zu erzeugen, das durch die Verzögerung definiert ist, die durch die Inverter 131, 132 und 133 verursacht wird. Wie bezüglich des Ablaufdiagramms von Fig. 6 angegeben ist, veranlaßt das Eingangssignal ATP zu einem speziellen Zeitpunkt, wenn ein Adressenübergang auftritt, einen Übergang von einem hohen auf einen niedrigen Pegel. Das andere Eingangssignal vom Inverter 133 in das NICHT- UND-Gatter 136 ist an diesem Punkt aufgrund des früheren hohen stationären Zustands von ATP niedrig. Das Ausgangssignal des NICHT-UND-Gatters 136 ist nur niedrig, wenn beide seiner Eingangssignale hoch sind. Folglich ist das Ausgangssignal des NICHT-UND-Gatters 136 während des stationären Zustands von ATP hoch. Ferner ist der stationäre Zustand des Ausgangssignals des dritten Inverters 133 niedrig, was einen Übergang auf einen niedrigen Pegel für das Ausgangssignal des NICHT-UND- Gatters 136 vorbereitet, wenn ATP, d. h. das Eingangssignal des Inverters 131, auf einen hohen Pegel übergeht.
Der anfängliche Übergang von ATP auf einen niedrigen Pegel hält folglich das Ausgangssignal des NICHT-UND-Gatters 136 auf einem hohen Pegel und beginnt eine Pulsation von Übergängen durch die Inverter 131, 132 und 133.
Die Dauer des niedrigen ATP-Impulses ist derart, daß eine korrekte Leseoperation ermöglicht wird. Wenn ATP auf einen hohen Pegel zurückschaltet, wird der Übergang auf einen hohen Pegel auf der Eingangsseite des Inverters 131 durch einen niedrigen Ausgangsimpuls aus dem NICHT-UND-Gatter 136 mit vorbestimmter Breite reflektiert. Dieser Impuls wirkt als Rücksetzsignal für den RS-Zwischenspeicher 139, der aus NICHT-UND-Gattern 140 und 142 besteht, und bewirkt einen Übergang des Ausgangssignals SAL auf einen niedrigen Pegel.
Das Eingangssignal ATP wird außerdem als Eingangssignal zum NICHT-UND-Gatter 150 geliefert, das ferner das zweimal invertierte (und somit durch den Durchgang durch den ersten und den zweiten Inverter 156 und 157 verzögerte) Eingangssignal SAL empfängt. SAL dient außerdem mit dem Ausgangssignal des NICHT-UND-Gatters 150 als kombiniertes Eingangssignal in das NICHT-ODER-Gatter 154, um das Ausgangssignal SALD% zu erzeugen. Die einzige Zeit, in der das Ausgangssignal des NICHT-ODER-Gatters 154 hoch sein kann, ist während des schmalen Zeitfensters, wenn ATP und SAL nicht synchron sind. Diese Zeitdauer, in der sie nicht synchron sind, läuft jedoch mit einer Zeitdauer ab, die durch die Zeitverzögerung vorgeschrieben wird, die durch den ersten und den zweiten Inverter 156 und 157 eingeführt wird, wie bezüglich des Ablaufdiagramms von Fig. 6 zu sehen ist. Die Schaltung von Fig. 5 sieht ferner die Erzeugung eines Abschaltsignals PWRDWN vor, das vom NICHT-ODER-Gatter 152 erzeugt wird, an dessen Eingängen die Ausgangssignale der NICHT-UND-Gatter 140 und 150 liegen.
Fig. 6 stellt eine Angabe der Impulszeitsteuerung bereit, die für jeweilige Signale ADRESSE, ATP, SAL, SALD% und PWRUP erzeugt wird, die bezüglich der in Fig. 5 gezeigten Schaltung erzeugt oder verarbeitet werden. Wie bereits angegeben wurde, ist ATP das Signal, das in den Inverter 131 von Fig. 5 eingegeben wird. Ferner ist SAL das Ausgangssignal aus dem NICHT-UND-Gatter 142. Schließlich ist SALD% das Ausgangssignal aus dem NICHT-ODER-Gatter 154. Wie im Ablaufdiagramm von Fig. 6 gezeigt, geht das Eingangssignal in den Inverter 131, ATP, zu einem speziellen Zeitpunkt t&sub1; von einem hohen auf einen niedrigen Pegel über, gefolgt von einem Aufwärtsübergang von einem hohen auf einen niedrigen Pegel zum Zeitpunkt t&sub2;. Die Auswirkung dieser Übergänge von ATP besteht darin, einen zeitverzögerten niedrigen Impuls in SAL zu erzeugen, der zwischen den Zeitpunkten t&sub3; und t&sub6; aufrechterhalten wird. Das Ausgangssignal SALD% aus dem NICHT-ODER-Gatter 154 geht innerhalb der Zeithülle des niedrigen Impulssignals SAL, durch Ansteigen auf einen hohen Pegel während des Zeitintervalls t&sub4; bis t&sub5; auf einen hohen Pegel über.
Die zwei Signale SAL und SALD% sind wirksam, wie nachstehend angegeben, zum Implementieren der Speicherroutine, die zum Betreiben der Schaltung von Fig. 4 erforderlich ist. Insbesondere am Ende einer speziellen Einschaltaktivität und bei der Vorbereitung zur Abschaltoperation geht der interne Zeitsteuerimpuls ATP auf einen hohen Zustand über, wie bei t&sub2; angegeben. Nach dieser Zeit, bei t&sub3;, wird die Master-Speicherschaltung 112 vom Leseverstärker 29 getrennt. Dies wird durch die Wirkung des Signals SAL am Gate des Durchgangstransistors 118, das die Wirkung zum Schließen des Transistors 118 aufweist und keine merklichen elektrischen Ströme durch diesen fließen läßt, erreicht. Ferner wird die Master-Speicherschaltung 112 mit der Slave-Speicherschaltung 114 durch das Schließen des Transistors 119 verbunden, was ermöglicht, daß das Ausgangssignal aus der Master-Speicherschaltung 112 an den Eingang der Slave-Speicherschaltung 114 angelegt wird, zum Anlegen wiederum an den Eingabe/Ausgabe-Puffer 116. Durch Trennen der Master-Speicherschaltung 112 vom Leseverstärker 29 zu t&sub3; und Verbinden der Master-Speicherschaltung 112 mit der Slave-Speicherschaltung 114 zu t&sub4; wird ein rauschfreies Lesen ohne Ausgangsumschalten während der Leseoperation durchgeführt. Ferner wird eine unempfindliche Ausgangsdatenspeicherung während des Ausgängsumschaltens durchgeführt.
Die vollständigen Einschalt- und Abschaltprozesse der Erfindung in Verbindung mit der Leseoperation sind in Fig. 7 zusammengefaßt. Insbesondere beginnen die Prozesse mit dem Startangabeoval 160. Wenn eine neue Adressenänderung (wie durch eine Adressenübergangserkennung oder "ATD") innerhalb des Kernspeichers stattgefunden hat, wie im Entscheidungsblock 162 angedeutet, dann wird eine Einschaltoperation hinsichtlich des Leseverstärkers 29 und der Wortleitung 19 durchgeführt, wie im Block 164 angedeutet. Das Einschalten umfaßt das Anlegen der geeigneten Vorspannungen an die Bit-, Lese- und Wortleitungen, die für die Leseoperation erforderlich sind, wie vorstehend erörtert. Wenn keine neue Adressenänderung stattgefunden hat, dann fährt die Operation fort, wie im Block 163 angedeutet. Insbesondere zeigt der Block 163, daß der Leseverstärker 29 und die Wortleitungen 19 abgeschaltet werden und die letzten gelesenen Daten in der Slave- Speicherschaltung 114 gespeichert werden. Nach dem Einschalten des Leseverstärkers 29 und der Wortleitung 19 werden die anlegbaren Adressen angelegt und decodiert und eine Leseoperation hinsichtlich einer neuen Speicherstelle wird durchgeführt, wie im Block 166 angegeben. Als nächstes werden gemäß dem Block 167 gelesene Daten in der Master- Speicherschaltung 112 erfaßt. Parallel mit den Vorgängen gemäß der Blöcke 166 und 167 wird das Signal ATP eingeleitet oder gestartet, wie im Block 165 angedeutet. Nachdem die Daten in der Master-Speicherschaltung 112 gemäß Schritt 167 erfaßt wurden, wird durch den Entscheidungsblock 168 eine Abfrage durchgeführt, ob ATP beendet werden soll oder nicht. Wenn ATP nicht beendet werden soll, dann fährt die Steuerung mit einer Wiederholung der Aktivitäten des Blocks 166 fort, die sich auf das Anlegen und Decodieren einer neuen Adresse und auf das Beginnen einer neuen Leseoperation richten. Wenn andererseits ATP abgeschlossen oder beendet werden soll, dann werden die Daten in der Slave-Speicherschaltung 114 gespeichert, wie im Block 169 angedeutet. Nachdem die Abschaltoperation beendet wurde, kehrt die Steuerung schließlich zum Punkt "A" in Fig. 7 zurück, und gemäß Block 162 wird wieder eine Prüfung durchgeführt, ob eine neue Adressenänderung stattgefunden hat.
Infolge der Implementierung dieses Schemas mit dem Abschalten und den verringerten Spannungszuständen der Wortleitung, jeweils nachdem das Lesen beendet wurde, und wenn eine Löschoperation durchgeführt wird, und mit den gleichzeitigen Abschaltwirkungen auf die Leseleitungen, die mit den Transistoren mit variabler Schwelle im Kernspeicher verbunden sind, wurde die vorteilhafte Wirkung der Verringerung der Beanspruchung im Kernspeicher erreicht. Diese verringerte Beanspruchung verbessert die Lebensdauer und Zuverlässigkeit der Kernspeicherzelle.

Claims

1. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle, welche umfaßt:

eine Speicherzelle (11) mit einer ersten und einer zweiten Speicherzellentransistor-Anordnung (11a, 11b), wobei die zweite Speicherzellentransistor-Anordnung (11b) einen Transistor mit variabler Schwelle aufweist, wobei jede der ersten und der zweiten Speicherzellentransistor- Anordnung (11a, 11b) jeweilige Eingangs-, Ausgangs- und Steueranschlüsse aufweist und der Eingangsanschluß der ersten Speicherzellentransistor-Anordnung (11a) mit dem Ausgangsanschluß der zweiten Speicherzellentransistor- Anordnung (11b) verbunden ist;

eine Wortleitung (19), die mit dem Steueranschluß der ersten Speicherzellentransistor-Anordnung (11a) verbunden ist, um eine Zellenansteuerung zu ermöglichen; eine Leseleitung (13), die mit dem Steueranschluß der zweiten Speicherzellentransistor-Anordnung (11b) verbunden ist;

eine Bitleitung (12), die mit dem Ausgangsanschluß der ersten Speicherzellentransistor-Anordnung (11a) verbunden ist, um das Lesen des Speicherzustands des Transistors (11b) mit variabler Schwelle zu ermöglichen; und

ein Leseleitungs-Zwischenspeichermittel (52, 54, 56, 58, 60) zum Anlegen eines Löschspannungspegels an die Leseleitung (13), welcher viel größer ist als ein auf der Wortleitung (19) vorliegender Spannungspegel, während einer Löschoperation der Speicherzelle (11), wodurch die Spannungsbeanspruchungspegel auf der Wortleitung (19) verringert werden.

2. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 1, welche ferner ein Mittel (65, 66, 70) zum Anlegen von einem von ausgewählten Spannungspegeln an die Leseleitung (13) aufweist, wobei die ausgewählten Spannungspegel einen Versorgungsspannungspegel und eine Bezugsspannung einschließen.

3. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 1 oder 2, wobei das Leseleitungs-Zwischenspeichermittel (52, 54, 56, 58, 60) zum Anlegen einer Spannung an die Leseleitung (13), die ausreicht, um den Transistor (11b) mit variabler Schwelle zu löschen, wirksam ist.

4. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 1, welche ferner ein Anlegemittel (65, 66) zum Anlegen von ausgewählten Spannungen an die Leseleitung (13) an einer Vielzahl von Stellen aufweist, wobei das Anlegemittel (65, 66) eine Vielzahl von Transistoren aufweist, von denen jeder einen mit einer Stromversorgung (62) gemeinsam verbundenen Drain-Pol, einen mit der Leseleitung (13) gemeinsam verbundenen Source-Pol und ein mit der Wortleitung (19) gemeinsam verbundenes Gate aufweist.

5. Anordnung eines nicht-flüchtigen Halbleiterspeichers nach Anspruch 4, welche ferner ein Mittel (70) zum Erden der Leseleitung (13) aufweist.

6. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 5, wobei das Mittel (70) zum Erden durch ein Wortleitungs- Zwischenspeichermittel (42, 44, 46, 48, 50) gesteuert wird.

7. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 1, welche ferner ein Mittel (70) zum Erden des Steueranschlusses der zweiten Speicherzellentransistor- Anordnung (11b) synchron mit einem Abschalten der Wortleitung (19) aufweist, wobei eine Beanspruchung in der Speicherzellenanordnung verringert wird.

8. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 7, wobei das Mittel (70) zum Erden durch den Spannungszustand der Wortleitung (19) gesteuert wird.

9. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 8, welche ferner ein Datenhaltemittel (112, 114, 118, 119), das mit dem Ausgang eines Leseverstärkers (29) verbunden ist, zum Sichern von in der Speicherzelle (11) gefundenen Daten aufweist, wobei das Datenhaltemittel (112, 114, 118, 119) zum Halten der gesicherten Daten nach dem Abschalten der Wort- und Leseleitungen (19, 13) wirksam ist.

10. Anordnung einer nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 7, wobei das Mittel (70) zum Erden einen Transistor mit einem Steuergate aufweist, welches über eine Invertiervorrichtung (42) mit der Wortleitung (19) verbunden ist.

11. Anordnung eines nicht-flüchtigen Halbleiterspeichers nach Anspruch 10,

wobei ein Zwischenspeicher zum Invertieren des Spannungszustands der Wortleitung (19) verwendet wird.

12. Verfahren zum Durchführen einer Speicherzellenoperation in einem Halbleiterspeicher, welches die Schritte umfaßt:

Verbinden eines Ansteuertransistors (11a) und eines Transistors (11b) mit variabler Schwelle in Reihe in einer nicht-flüchtigen Speicherzelle (11), wobei jeder der Transistoren (11a, 11b) einen Steueranschluß aufweist, und Verbinden derselben an ihren jeweiligen Steueranschlüssen jeweils mit einer Wort- und einer Leseleitung (19, 13), und wobei der Anstettertransistor (11a) einen Drainanschluß aufweist, der mit einer Bitleitung (12) und einem Leseverstärker (29) elektrisch verbunden ist;

individuelles Steuern der Spannungszustände der Lese- und Wortleitungen (19, 13), um ein synchrones Abschalten der Leseleitung (13) zu gewährleisten, wenn die Wortleitung (19) ein Abschaltsignal empfängt,

wobei die Abschaltfunktion bei der Leseoperation zu einer vorbestimmten Zeit, nachdem der Leseverstärker (2) die in der Speicherzelle (11) gespeicherten Daten gesichert hat, gestartet wird; und

Erden des Steueranschlusses des Transistors (11b) mit variabler Schwelle während des Abschaltens der Speicherzelle.

13. Verfahren zum Durchführen einer Löschoperation an einer ausgewählten Speicherzelle (11) eines nichtflüchtigen Halbleiterspeichers mit einer Ansteuerschaltung und einem Transistor (11b) mit variabler Schwelle zum Speichern einer Speicherzustandsinformation, wobei die Ansteuerschaltung (11a) durch eine Wortleitung (19) gesteuert wird und ein Steuergate des Transistors (11b) mit variabler Schwelle durch eine Leseleitung (13) gesteuert wird, wobei das Verfahren die Schritte umfaßt:

Anlegen eines Löschspannungspegels an die Leseleitung (13), welcher zum Löschen einer Speicherzustandsinformation in dem Transistor (11b) mit variabler Schwelle wirksam ist; und

Anlegen einer Spannung an die Wortleitung (19), die geringer ist als der Löschspannungspegel, um die Beanspruchung auf der Wortleitung (19) während Löschoperationen zu begrenzen.