CN101147075A - 测试装置、测试方法、及测试控制程序 - Google Patents
测试装置、测试方法、及测试控制程序 Download PDFInfo
- Publication number
- CN101147075A CN101147075A CNA2006800091663A CN200680009166A CN101147075A CN 101147075 A CN101147075 A CN 101147075A CN A2006800091663 A CNA2006800091663 A CN A2006800091663A CN 200680009166 A CN200680009166 A CN 200680009166A CN 101147075 A CN101147075 A CN 101147075A
- Authority
- CN
- China
- Prior art keywords
- test
- control
- modules
- central processing
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
以减少测试控制所必需的中央处理装置的数目,降低半导体测试装置的故障率为目的,提供一种测试装置,其具有进行多个被测器件的测试的多个测试模块和根据被指定的工作模式,控制多个测试模块的测试动作的中央处理装置;在该测试装置中,中央处理装置,在指定的工作模式是通过多个测试模块同时并行进行同一测试的并行测试模式时,通过执行预先确定的一个测试用过程,来控制多个测试模块的每个中的测试动作,另一方面,在指定的工作模式是通过每个测试模块以独立执行相互不同的测试的独立测试模式时,通过每个测试模块边转换边执行多个该测试用过程以并行控制所述多个测试模块。
Description
技术领域
本发明涉及测试装置、测试方法、及测试控制程序。本发明尤其涉及通过由中央处理装置执行的测试用过程,来测试被测器件的测试装置、测试方法、及测试控制程序。
本发明与下列日本申请有关,对于承认根据文献参照而插入的指定国而言,通过参照将下述日本国申请所记载的内容插入到本申请中,作为本申请记载的一部分。
特愿2005-084576号 申请日2005年3月23日
背景技术
过去,使用具有测试多个被测器件的多个测试模块的半导体测试装置。该半导体测试装置具有分别对应多个测试模块的多个中央处理装置,每个测试模块,接受与该当测试模块对应而设置的中央处理装置的控制,这样,由于多个被测器件同时并行测试,可以提高测试效率。
目前,尚未确认先前公知文献的存在,因此省略其相关的记载。通常,作为通用部品,能够比较廉价购到的中央处理装置具有20年到30年的MTBF(平均无故障间隔Mean Time Between Failure),这样,中央处理装置无论采用单个还是5个以下的较少数的多个,都有足够长的时间。但是,通过1台半导体测试装置,同时并行进行测试的、作为测试对象的器件数,有时达到数百个的程度,即使可以通过一个测试模块来进行多个器件的测试,也需要至少100个左右的中央处理装置。
例如,在半导体测试装置上设置100个中央处理装置的情况下,这些中央处理装置整体的MTBF成为2000小时到3000小时程度的时间。这再加上半导体测试装置的其他部分的故障率考虑,不能说是足够大。即,通过该构成,半导体测试装置的故障率将上升,有时其实用性会成为问题。另一方面,近年的中央处理装置充分的低价格高功能化,一个中央处理装置控制一个测试模块,其中央处理装置的处理能力也有剩余。
发明内容
为此,本发明的目的在于,提供一种能够解决上述技术问题的测试装置、测试方法、以及测试控制程序。其目的是通过在权利要求范围中的独立权利要求所述的特征组合来达成的。另外,从属项规定了本发明更有利的具体例。
为了解决上述课题,本发明的第1方案提供一种测试装置,是测试多个被测器件的测试装置,包括,连接到所述多个被测器件,进行该多个被测器件的测试的多个测试模块、和根据被指定的工作模式,控制所述多个测试模块的测试动作的中央处理装置;所述中央处理装置,在指定的所述工作模式是通过所述多个测试模块同时并行进行同一测试的并行测试模式时,通过执行预先确定的一个测试用过程,来控制所述多个测试模块的每个中的测试动作,在指定的所述工作模式是通过所述多个测试模块的每一个,独立进行相互不同的测试的独立测试模式时,对每个测试模块执行控制该测试模块的测试用过程,且通过一边转换一边执行多个该测试用过程以并行控制所述多个测试模块。
另外,所述多个测试模块的每一个,在受到对应的测试用过程的控制时,进行根据该控制内容的测试动作,
所述中央处理装置在被指定的所述工作模式是所述独立测试模式时,在第1所述测试模块及第2所述测试模块都在等待对应的测试用过程的控制的状态中,可以让对应所述第1测试模块的第1所述测试用过程的执行,优先于对应所述第2测试模块的第2所述测试用过程的执行而先完成,以所述第1测试模块进行测试动作的状态,来控制第2所述测试模块。
另外,所述中央处理装置,在所述第1测试用过程存取所述第1测试模块而处于等待状态之间时,可以代替所述第1测试用过程以执行所述第2测试用过程。
所述中央处理装置,在所述第1测试用过程存取所述第1测试模块结束时,代替所述第2测试用过程的执行,再开始所述第1测试用过程的执行。
另外,本发明的第2方案提供一种测试方法,是通过测试多个被测器件的测试装置,来测试所述多个被测器件的测试方法,所述测试装置包括,连接到所述多个被测器件,进行该当多个被测器件的测试的多个测试模块、根据被指定的所述工作模式,控制所述多个测试模块的测试动作的中央处理装置、通过所述中央处理装置,在指定的所述工作模式是通过所述多个测试模块同时并行进行同一测试的并行测试模式时,通过执行预先确定的一个测试用过程,来控制所述多个测试模块的每个中的测试动作,在被指定的所述工作模式,是根据所述多个测试模块的每一个,独立执行相互不同的测试的独立测试模式时,对每个测试模块执行控制该当测试模块的测试程序,通过一边转换一边执行多个该当测试用过程,以并行控制所述多个测试模块。
还有,本发明的第3方案提供一种测试控制程序,是控制测试多个被测器件的测试装置的测试控制程序,所述测试装置包括,连接到所述多个被测器件,以进行该当多个被测器件的测试的多个测试模块、根据被指定的工作模式,控制所述多个测试模块的测试动作的中央处理装置、所述中央处理装置,在指定的所述工作模式是通过所述多个测试模块同时并行进行同一测试的并行测试模式时,通过执行预先确定的一个测试用过程,来控制所述多个测试模块的每个中的测试动作;被指定的所述工作模式,是根据所述多个测试模块的每一个,独立执行相互不同的测试的独立测试模式时,对每个测试模块执行控制该当测试模块的测试用过程,通过一边转换一边执行多个该当测试用过程,以并行控制所述多个测试模块。
另外,上述发明的概要,并不是列举了本发明所必需的全部特征,这些特征群的次(sub)组合也可成为发明。
根据本发明,可通过减少测试控制所需要的中央处理装置的数目,降低半导体测试装置的故障率。
另外,上述发明的概要,并不是列举了本发明所必需的全部特征,这些特征群的次组合也可成为发明。
附图说明
图1,以并行测试模式工作时的测试装置10的构成。
图2,以独立测试模式工作时的测试装置10的构成。
图3,表示并行测试模式中的控制相及测试动作相的时序图。
图4,表示独立测试模式中的控制相及测试动作相的时序框图。
【附图标记】
10:测试装置
20:测试模块
25:被测器件
30:中央处理装置
35:测试用过程
38:测试用过程
具体实施方式
以下,通过实施例对本发明进行说明,但本发明的权利范围并不限定于以下实施例,而且实施例中说明的特征的组合的全部并不一定都是本发明的解决手段所必要的特征。
图1,表示并行测试模式动作中的测试装置10的构成。测试装置10具有测试模块20-1~4、中央处理装置30。测试模块20-1~4连接被测器件(DUT:Device Under Test)25-1~4,以进行该当被测器件25-1~4的测试。例如,测试模块20-1~4的每一个,一个一个连接到被测器件25-1~4的每一个,以进行对应的被测器件的测试。
中央处理装置30根据指定的工作模式,来控制各测试模块20-1~4的测试动作。例如,本图中,给出了被指定的动作模式是通过多个测试模块同时并行进行同一测试的并行测试模式时的构成,即,在这种情况下,中央处理装置30通过执行预先确定的一个测试用过程35,来控制所述多个测试模块20-1~4的每个中的测试动作。作为控制的详细处理内容,测试用过程35中,例如,对测试模块20-1~4的每个一齐发送测试动作时所需的参数,以设定在测试模块20-1~4的每个中。另外,测试用过程35亦收集上述测试模块20-1~4的每个中已进行的测试动作所产生的测试结果,以判断被测器件25-1~4的良否。
图2,表示测试装置10在独立测试模式动作时的测试装置10的构成。和图1的构成一样,测试装置10具有测试模块20-1~4和中央处理装置30。测试模块20-1~4连接被测器件25-1~4,以进行该当被测器件25-1~4的测试。中央处理装置30在被指定的动作模式为通过多个测试模块的每一个,以独立地进行相互不同的测试的独立测试模式时,进行以下处理。
首先,中央处理装置30,对测试模块的每一个执行控制该当测试模块的测试用过程。即,中央处理装置30对应于测试模块20-1~4的每一个,来执行测试用过程38-1~4的每一个。然后,中央处理装置30,一边切换且一边执行测试用过程38-1~4,以平行控制各测试模块20-1~4。另外,测试用过程38-1~4的每个虽然分别独立地控制各测试模块20-1~4,但亦可以在控制上使用一条共同的控制线,比如,PCI总线等。
这里,测试用过程38-1~4的每个控制的互相不同的测试,是例如作为判断对象的被测器件的种类相互不同的测试。可取代的是,即使被测器件的种类相同,作为测试的判断对象的内容也可以相互不同。进一步,即使作为判断的对象的内容相互之间相同,只从测试开始到测试结束所要时间而言也可以相互不同。
图3,表示在并行测试模式中的控制相及测试工作相的时序(timing)图,测试模块20-1~4的每一个都接受测试用过程35的控制,作为一个例子,测试模块20-1~4的每一个都将从测试用过程35接受的参数写入至该当测试模块内的寄存器。接受参数后写入至寄存器的一系列工作叫做控制相(phase)。该控制相因为是根据测试模块20-1~4从共同测试用过程35接受的同一参数来进行的,因此,能够分别在测试模块20-1~4的每个中同时并行地进行。
另外,测试模块20-1~4的每一个接受了测试用过程35的控制时,根据其控制的内容来进行测试动作,该测试动作叫做测试动作相。例如,测试模块20-1~4的每一个在测试动作相中,亦可通过对被测器件的25-1~4的每一个输出测试图案,以收集与其测试图案对应而从被测器件的25-1~4输出的输出图案。
如本图所示,在并行测试模式的控制相中,仅在测试用过程35时的中央处理装置30上动作,测试模块20-1~4的每一个共同从测试用过程35同时接受控制,这样,不管测试模块的数目多少都可以迅速结束控制相,马上开始测试动作相。这样,根据并行试验模式,可以缩短控制相所需时间,所以效率良好。
图4(a),表示独立测试模式中的控制相(phase)及测试动作相的时序图(第1例)。在本图中,为了说明上的方便,只集中在测试模块20-1~4的测试模块20-1~2上来进行说明。以测试模块20-1作为本发明涉及的第1测试模块的一例,以测试模块20-2作为本发明涉及的第2测试模块的一例。在图左端的时刻中,测试模块20-1和测试模块20-2都处在等待作为对应的测试用过程的测试用过程38-1和测试用过程38-2的控制的状态。
测试模块20-1,接受测试用过程38-1的控制,测试模块20-2接受测试用过程38-2的控制,中央处理装置30执行测试用过程38-1和测试用过程38-2。严格讲中央处理装置30
不能同时执行两个以上的过程,而是通过一边切换一边执行测试用过程38-1和测试用过程38-2,来对中央处理装置30-1和中央处理装置30-2并行进行控制。过程的切换依靠0S(操作系统)的功能时,通常,0S对每一个过程分配预先确定了长度的时间槽(slot)。
即,过程开始动作后,一经过规定的时间,时间槽就结束,因此,可以切换成其它过程来执行。还有,即使时间槽没有结束,在过程处于输出输入等待状态时(例如,测试用过程对测试模块进行了存取时),OS可切换成其它过程来执行。这些处理,在通常的用途中,设过程间的处理速度为均等,是提高过程的响应特性的重要处理。
但是,本实施例中的测试模块只接受在控制相中的来自过程的控制,控制相结束后,不接受来自过程的控制,以独立地进行测试动作。因此,等待控制相结束的测试模块数,尽可能少时效率好。所以,在本实施例中的测试装置10优选进行按照下一个第2例所示的时序来进行测试。
图4(b),表示独立测试模式中的控制相(phase)及测试动作相的时序图(第2例)。和图4(a)同样,测试模块20-1接受测试用过程38-1的控制,测试模块20-2接受测试用过程38-2的控制。中央处理装置30通过一边切换一边执行测试用过程38-1及测试用过程38-2,以并行控制中央处理装置30-1和中央处理装置30-2。另外,在图的左端的时刻中,测试模块20-1及测试模块20-2都处在等待作为对应的测试用过程的测试用过程38-1和测试用过程38-2的控制的状态。
在本图中,和图4(a)不同,中央处理装置30使对应于测试模块20-1的测试用过程38-1的执行,优先于与测试模块20-2对应的测试用过程38-2的执行而先结束。然后,测试用过程38-1的执行一结束,中央处理装置30在测试模块20-1正在进行测试动作的状态下,通过执行测试用过程38-2,来控制测试模块20-2。
但是,在使优先的过程等待输入输出时,继续执行其过程的话效率不好,因此,中央处理装置30在测试用过程38-1存取测试模块20-1而处于等待状态期间时,执行测试用过程38-2以取代测试用过程38-1。然后,中央处理装置30在测试用过程38-1对测试模块20-1的存取结束时,再开始测试用过程38-1的执行以取代测试用过程38-2的执行。
另外,具体实现让某个过程优先执行的方法,以及,从输入输出等待的过程向其他的过程切换执行的处理的实现方法,在有关操作系统的调度(schedule)程序技术领域中是公知的技术,因此在此省略其说明。
以上,根据本图所示的处理,可以使测试动作相尽可能快地开始,同时,有效活用输入输出等待的时间,能够使控制相尽可能快结束。
以上使用实施方式说明了本发明,但是本发明的技术范围未限定在上述实施方式所述范围。可对上述实施方式进行多种变更或者改良,这点对于本技术的领域人员而言是不言而喻的。从权利要求范围的记载可知,已进行这种变更或者改良的实施方式也包含在本发明的技术范围中。
Claims (7)
1.一种测试装置,是测试多个被测器件的测试装置,其特征在于包括:连接到所述多个被测器件,进行该当多个被测器件的测试的多个测试模块、
根据被指定的工作模式,控制所述多个测试模块的测试动作的中央处理装置;
所述中央处理装置,在所指定的所述工作模式是通过所述多个测试模块同时并行进行同一测试的并行测试模式的情况下,通过执行预先确定的一个测试用过程,来控制所述多个测试模块的每个中的测试动作,
在所指定的所述工作模式是通过所述多个测试模块的每一个,独立进行相互不同的测试的独立测试模式的情况下,
对每个测试模块执行控制该测试模块的测试用过程,通过边切换边执行多个该当测试用过程,并行控制所述多个测试模块。
2.根据权利要求1所述的测试装置,其特征在于所述多个测试模块的每一个,在接受了对应的测试用过程的控制时,进行根据该控制内容的测试动作,
所述中央处理装置在被指定的所述工作模式是所述独立测试模式时,
在第1所述测试模块及第2所述测试模块都在等待对应的测试用过程的控制的状态中,让与所述第1测试模块对应的第1所述测试用过程的执行,优先于所述第2测试模块对应的第2所述测试用过程的执行而先完成,以所述第1测试模块进行测试动作的状态,控制第2所述测试模块。
3.根据权利要求2所述的测试装置,其特征在于所述中央处理装置,在所述第1测试用过程存取所述第1测试模块而处于等待状态之间时,代替所述第1测试用过程,执行所述第2测试用过程。
4.根据权利要求3所述的测试装置,其特征在于所述中央处理装置,在所述第1测试用过程对所述第1测试模块的存取结束时,代替所述第2测试用过程的执行,再开始所述第1测试用过程的执行。
5.一种测试方法,其特征是通过测试多个被测器件的测试装置,来测试所述多个被测器件的测试方法,所述测试装置包括,连接到所述多个被测器件,进行该当多个被测器件的测试的多个测试模块、
根据被指定的工作模式,控制所述多个测试模块的测试动作的中央处理装置、
通过所述中央处理装置,在指定的所述工作模式是通过所述多个测试模块同时并行进行同一测试的并行测试模式时,通过执行预先确定的一个测试用过程,来控制所述多个测试模块的每个中的测试动作,
在指定的所述工作模式,是通过所述多个测试模块的每一个,独立执行相互不同的测试的独立测试模式时,对每个测试模块执行控制该当测试模块的测试过程,通过一边转换一边执行多个该当测试用过程,以并行控制所述多个测试模块。
6.一种测试控制程序,其特征是控制测试多个被测器件的测试装置的测试控制程序,
所述测试装置包括,连接到所述多个被测器件,进行该当多个被测试器件的测试的多个测试模块、
根据被指定的工作模式,控制所述多个测试模块的测试动作的中央处理装置、
让所述中央处理装置,在指定的所述工作模式是通过所述多个测试模块同时并行进行同一测试的并行测试模式时,
通过执行预先确定的一个测试用过程,来控制所述多个测试模块的每个中的测试动作,
被指定的所述工作模式,是根据所述多个测试模块的每一个,独立执行相互不同的测试的独立测试模式时,对每个测试模块执行控制该当测试模块的测试用过程,通过边转换边执行多个该当测试用过程,以并行控制所述多个测试模块。
7.一种存储介质,其特征是存储了控制测试多个被测器件的测试装置的测试控制程序的存储介质,所述测试装置包括,连接到所述多个被测器件,进行该当多个被测器件的测试的多个测试模块、
根据被指定的工作模式,控制所述多个测试模块的测试动作的中央处理装置、
所述测试控制程序,使所述中央处理装置,在指定的所述工作模式是通过所述多个测试模块同时并行进行同一测试的并行测试模式时,
通过执行预先确定的一个测试用过程,来控制所述多个测试模块的每个中的测试动作,
被指定的所述工作模式,在根据所述多个测试模块的每一个,独立执行相互不同的测试的独立测试模式时,对每个测试模块执行控制该当测试模块的测试用过程,通过一边转换一边执行多个该当测试用过程,以并行控制所述多个测试模块。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005084576A JP2006266835A (ja) | 2005-03-23 | 2005-03-23 | 試験装置、試験方法、及び試験制御プログラム |
JP084576/2005 | 2005-03-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101147075A true CN101147075A (zh) | 2008-03-19 |
Family
ID=37023625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006800091663A Pending CN101147075A (zh) | 2005-03-23 | 2006-03-14 | 测试装置、测试方法、及测试控制程序 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20080221824A1 (zh) |
EP (1) | EP1882956A4 (zh) |
JP (1) | JP2006266835A (zh) |
KR (1) | KR20070120996A (zh) |
CN (1) | CN101147075A (zh) |
WO (1) | WO2006100959A1 (zh) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101813744B (zh) * | 2009-02-23 | 2012-09-19 | 京元电子股份有限公司 | 平行测试系统以及平行测试方法 |
CN104364664A (zh) * | 2012-04-11 | 2015-02-18 | 爱德万测试公司 | 用于创建、定义和执行spc规则决策树的算法和结构 |
CN104931086A (zh) * | 2014-03-18 | 2015-09-23 | 光宝电子(广州)有限公司 | 平行多工测试系统及测试方法 |
CN106154074A (zh) * | 2015-04-09 | 2016-11-23 | 致茂电子(苏州)有限公司 | 自动测试设备及方法 |
CN109313228A (zh) * | 2016-07-08 | 2019-02-05 | 伊顿智能动力有限公司 | 电气网络检查装置 |
CN110161977A (zh) * | 2018-02-13 | 2019-08-23 | 京元电子股份有限公司 | 测量系统及其测量方法 |
CN111505429A (zh) * | 2020-06-03 | 2020-08-07 | 北京博电新力电气股份有限公司 | 一种超级电容器检测装置 |
CN113330322A (zh) * | 2019-01-22 | 2021-08-31 | 爱德万测试公司 | 使用片上系统测试控制器的自动化测试设备 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5109597B2 (ja) * | 2007-11-02 | 2012-12-26 | 横河電機株式会社 | データ転送装置及び半導体試験装置 |
CN101963930B (zh) * | 2009-07-21 | 2013-06-12 | 纬创资通股份有限公司 | 自动化测试装置 |
US8405415B2 (en) * | 2009-09-10 | 2013-03-26 | Advantest Corporation | Test apparatus synchronous module and synchronous method |
JP5841457B2 (ja) * | 2012-03-01 | 2016-01-13 | 株式会社アドバンテスト | 試験装置および試験モジュール |
JP5785887B2 (ja) | 2012-03-01 | 2015-09-30 | 株式会社アドバンテスト | 試験装置および試験モジュール |
JP5841458B2 (ja) | 2012-03-01 | 2016-01-13 | 株式会社アドバンテスト | 試験装置および試験モジュール |
JP5785888B2 (ja) | 2012-03-01 | 2015-09-30 | 株式会社アドバンテスト | 試験装置および試験モジュール |
KR102030385B1 (ko) * | 2013-03-07 | 2019-10-10 | 삼성전자주식회사 | 자동 테스트 장비 및 그 제어방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5101153A (en) * | 1991-01-09 | 1992-03-31 | National Semiconductor Corporation | Pin electronics test circuit for IC device testing |
JPH08136614A (ja) * | 1994-11-09 | 1996-05-31 | Fujitsu Ltd | 回路試験装置 |
US6651204B1 (en) * | 2000-06-01 | 2003-11-18 | Advantest Corp. | Modular architecture for memory testing on event based test system |
US7168005B2 (en) * | 2000-09-14 | 2007-01-23 | Cadence Design Systems, Inc. | Programable multi-port memory BIST with compact microcode |
US6320812B1 (en) * | 2000-09-20 | 2001-11-20 | Agilent Technologies, Inc. | Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed |
US6687861B1 (en) * | 2000-10-31 | 2004-02-03 | Agilent Technologies, Inc. | Memory tester with enhanced post decode |
TW561263B (en) * | 2001-03-10 | 2003-11-11 | Samsung Electronics Co Ltd | Parallel test board used in testing semiconductor memory devices |
US7290192B2 (en) * | 2003-03-31 | 2007-10-30 | Advantest Corporation | Test apparatus and test method for testing plurality of devices in parallel |
JP4124345B2 (ja) * | 2003-05-30 | 2008-07-23 | シャープ株式会社 | 試験装置 |
-
2005
- 2005-03-23 JP JP2005084576A patent/JP2006266835A/ja active Pending
-
2006
- 2006-03-14 CN CNA2006800091663A patent/CN101147075A/zh active Pending
- 2006-03-14 WO PCT/JP2006/304967 patent/WO2006100959A1/ja active Application Filing
- 2006-03-14 KR KR1020077023789A patent/KR20070120996A/ko not_active Application Discontinuation
- 2006-03-14 EP EP06729020A patent/EP1882956A4/en not_active Withdrawn
-
2007
- 2007-09-07 US US11/851,395 patent/US20080221824A1/en not_active Abandoned
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101813744B (zh) * | 2009-02-23 | 2012-09-19 | 京元电子股份有限公司 | 平行测试系统以及平行测试方法 |
CN104364664A (zh) * | 2012-04-11 | 2015-02-18 | 爱德万测试公司 | 用于创建、定义和执行spc规则决策树的算法和结构 |
CN104364664B (zh) * | 2012-04-11 | 2017-03-22 | 爱德万测试公司 | 用于创建、定义和执行spc规则决策树的算法和结构 |
CN104931086A (zh) * | 2014-03-18 | 2015-09-23 | 光宝电子(广州)有限公司 | 平行多工测试系统及测试方法 |
CN106154074A (zh) * | 2015-04-09 | 2016-11-23 | 致茂电子(苏州)有限公司 | 自动测试设备及方法 |
CN109313228A (zh) * | 2016-07-08 | 2019-02-05 | 伊顿智能动力有限公司 | 电气网络检查装置 |
CN109313228B (zh) * | 2016-07-08 | 2022-04-08 | 伊顿智能动力有限公司 | 电气网络检查装置 |
CN110161977A (zh) * | 2018-02-13 | 2019-08-23 | 京元电子股份有限公司 | 测量系统及其测量方法 |
CN110161977B (zh) * | 2018-02-13 | 2022-04-12 | 京元电子股份有限公司 | 测量系统及其测量方法 |
CN113330322A (zh) * | 2019-01-22 | 2021-08-31 | 爱德万测试公司 | 使用片上系统测试控制器的自动化测试设备 |
CN111505429A (zh) * | 2020-06-03 | 2020-08-07 | 北京博电新力电气股份有限公司 | 一种超级电容器检测装置 |
Also Published As
Publication number | Publication date |
---|---|
US20080221824A1 (en) | 2008-09-11 |
JP2006266835A (ja) | 2006-10-05 |
EP1882956A1 (en) | 2008-01-30 |
WO2006100959A1 (ja) | 2006-09-28 |
EP1882956A4 (en) | 2008-07-23 |
KR20070120996A (ko) | 2007-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101147075A (zh) | 测试装置、测试方法、及测试控制程序 | |
US6006343A (en) | Method and apparatus for streamlined testing of electrical circuits | |
US8127187B2 (en) | Method and apparatus of ATE IC scan test using FPGA-based system | |
CN113514759B (zh) | 一种多核测试处理器及集成电路测试系统与方法 | |
CN113189479B (zh) | 一种提升ate芯片测试速度的方法、装置及测试系统 | |
JPH04297880A (ja) | 事象識別テストアーキテクチャ | |
US5677915A (en) | Customized method and apparatus for streamlined testing a particular electrical circuit | |
US5978947A (en) | Built-in self-test in a plurality of stages controlled by a token passing network and method | |
KR102148043B1 (ko) | 유연성 있는 테스트 사이트 동기화 | |
JP4298004B2 (ja) | チャネルに依存しないクロック信号を有するマルチチャネルアーキテクチャ | |
JP2000074997A (ja) | Ic試験装置及び複合ic試験装置 | |
US7464311B2 (en) | Apparatus and method for device selective scans in data streaming test environment for a processing unit having multiple cores | |
CN117591300A (zh) | 测试机多线程通信方法、装置和测试机 | |
CN101098359A (zh) | 一种用于测试仪的分时测试方法 | |
EP1649299B1 (en) | System and method for optimized test and configuration throughput of electronic circuits | |
CN100495954C (zh) | 对逻辑器件进行加载或升级的方法及系统 | |
JPH10185999A (ja) | テスト回路及びテスト方法 | |
JPH0320683A (ja) | 集積回路の事象認定試験アーキテクチャ | |
US7587642B2 (en) | System and method for performing concurrent mixed signal testing on a single processor | |
EP0470802B1 (en) | Event qualified test methods and circuitry | |
CN112578259B (zh) | 一种具有数据空间设置的线程调度方法 | |
CN112305402B (zh) | 一种混合集成电路产品测试专用控制器 | |
Nakajima et al. | An ATE architecture for implementing very high efficiency concurrent testing | |
Wang et al. | Design of Integrated Circuit Auxiliary Testing Scheme Based on FPGA | |
CN102313871B (zh) | 总线式测试节点链系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080319 |