JP2005037396A - テストデータを適応的に圧縮するためのシステムおよび方法 - Google Patents

テストデータを適応的に圧縮するためのシステムおよび方法 Download PDF

Info

Publication number
JP2005037396A
JP2005037396A JP2004208327A JP2004208327A JP2005037396A JP 2005037396 A JP2005037396 A JP 2005037396A JP 2004208327 A JP2004208327 A JP 2004208327A JP 2004208327 A JP2004208327 A JP 2004208327A JP 2005037396 A JP2005037396 A JP 2005037396A
Authority
JP
Japan
Prior art keywords
dut
data units
data
test
test data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2004208327A
Other languages
English (en)
Inventor
Andrew S Hildebrant
アンドリュー・エス・ヒルデブラント
Domenico Chindamo
ドメニコ・チンダモ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agilent Technologies Inc
Original Assignee
Agilent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/620,191 external-priority patent/US7146539B2/en
Application filed by Agilent Technologies Inc filed Critical Agilent Technologies Inc
Publication of JP2005037396A publication Critical patent/JP2005037396A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3183Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318335Test pattern compression or decompression

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】試験対象デバイス(DUT)をテストするためのテストデータをより効果的に圧縮する。
【解決手段】テストデータを適応的に圧縮するための方法の1つは、第1の複数のDUTピン(110)に対応する第1の複数のデータユニット(104)と、第2の複数のDUTピン(110)に対応する第2の複数のデータユニット(105)とを有するテストデータファイル(101)を検査するステップと、第1の圧縮技法を使用して第1の複数のデータユニット(104)を圧縮するステップと、第2の圧縮技法を使用して第2の複数のデータユニット(105)を圧縮するステップを含む。
【選択図】図3

Description

本出願は、2003年7月15日に出願された「Systems and Methods for Testing a Device Under Test」と題する係属中の米国実用新案出願第10/620,191号、並びに2003年6月12日に出願された「Systems and Methods for Testing Performance of an Electronic Device」と題する係属中の米国実用新案出願第10/461,252号の一部継続出願であり、これらの出願の全体は、この引用により本明細書に組み込まれるものとする。
マイクロプロセッサなどの電子的な試験対象デバイス(DUT)の構造をテストするには、一般に、デバイスに入力を提供して、デバイスの出力を検査し、何らかの不具合があるかどうかを判断する必要がある。DUTに提供される入力は、テストデバイスのメモリ容量が限られているため、テストデバイスに提供する前に一般に圧縮される。
しかし、状況によっては、テストデバイスに提供されるデータを適切に圧縮するために利用できる十分な計算リソースがない場合がある。したがって、こうした問題および/またはDUTのテストに関連するその他の問題に対処するためのシステムおよび方法に対する必要性が存在する。
テストデータを適応的に圧縮するためのシステムおよび方法を開示する。テストデータを適応的に圧縮するための方法の一実施態様は、第1の複数のDUTピンに対応する第1の複数のデータユニットと、第2の複数のDUTピンに対応する第2の複数のデータユニットとを含むテストデータファイルを検査するステップと、第1圧縮技術を用いて第1の複数のデータユニットを圧縮するステップと、第2圧縮技術を用いて第2の複数のデータユニットを圧縮するステップとを含む。
テストデータを適応的に圧縮するための方法のもう1つの実施態様は、DUTをテストできるように構成されたテストデータを含むテストデータファイルであって、第1の複数のデータユニットおよび第2の複数のデータユニットを含み、第1の複数のデータユニットが第1の複数のDUTピンに対応し、第2の複数のデータユニットが第2の複数のDUTピンに対応することからなる、テストデータファイルを検査するステップと、第1の複数のデータユニットが第1の圧縮特性(または圧縮可能特性。例えば圧縮率などの特性。以下同じ)を有することを決定するステップと、第2の複数のデータユニットが第2の圧縮特性を有することを決定するステップとを含む。
テストデータを適応的に圧縮するためのシステムの一実施態様は、第1の複数のDUTピンに対応する第1の複数のデータユニットと、第2の複数のDUTピンに対応する第2の複数のデータユニットとを含むテストデータファイルを記憶するように構成されたメモリと、第1圧縮技術を用いて第1の複数のデータユニットを圧縮し、第2圧縮技術を用いて第2の複数のデータユニットを圧縮するようにプログラムされたプロセッサとを備える。
テストデータを適応的に圧縮するためのシステムのもう1つの実施態様は、DUTをテストできるように構成されたテストデータを含むテストデータファイルであって、第1の複数のデータユニットと、第2の複数のデータユニットとを含み、前記第1の複数のデータユニットが第1の複数のDUTピンに対応し、第2の複数のデータユニットが第2の複数のDUTピンに対応することからなる、テストデータファイルを記憶するように構成されたメモリと、第1の複数のデータユニットが第1の圧縮特性を有し、第2の複数のデータユニットが第2の圧縮特性を有することを決定するようにプログラムされたプロセッサとを備える。
その他のシステム、方法、特徴および/または利点は、当業者であれば、添付の図面および詳細な説明を検討することにより明かになるであろう。こうした追加のシステム、方法、特徴および/または利点は、本明細書の開示範囲に含まれ、特許請求の範囲により保護されることが意図されている。
図中、同じ参照符号は、いくつかの図面を通じて対応する部分を示す。また、図中の構成要素は、一定の縮尺で描かれていない。
電子的な試験対象デバイス(DUT)をテストするためのテストデータを適応的に圧縮するためのシステムおよび方法を開示する。以下で詳細に説明するとおり、テストデータファイル内のテストデータを、テストデータの1つまたは複数の特性に基づいて分離することができる。たとえば、第1の組のDUTピンに対応する第1の組のデータは、第2の組のDUTピンに対応する第2の組のデータから分離される。この方法では、第1および第2の組のデータを、様々な圧縮技術を使用して圧縮し、様々なタイミング領域で動作するそれぞれのテストリソースに提供することができる。次に、テストリソースは、それぞれの組のデータを使用して、それぞれの組のDUTピンを介してDUTの構造、機能、動作および/または性能をテストすることができる。
図1Aは、テストシステム100の一実施態様を表すブロック図である。テストシステム100は、少なくとも1個のDUTピン110に結合されるDUTテスタ109を備える。DUTテスタ109は、DUTピン110に入力を提供し、および/またはDUTピン110から出力を受信することにより、DUT106の動作時にエラーを検知するために使用される。DUT106は、たとえば、プロセッサ、またはディジタル信号を受信および出力するその他のディジタルデバイスで良い。コンピュータ200は、DUTテスタ109に対するテストデータを構成し、および/またはそのテストデータをDUTテスタ109に提供するために使用されうる。コンピュータ200は、特定用途のコンピュータまたは汎用のコンピュータでよく、たとえば、特に、デスクトップコンピュータ、ラップトップコンピュータ、またはメインフレームコンピュータとすることができる。代替の一実施態様では、コンピュータ200の機能を、DUTテスタ109内に内蔵することができる。
図1Bは、テストシステム100−1の一実施態様を表すブロック図である。テストシステム100−1は、第1の組のDUTピンに対応するテストデータを第2の組のDUTピンに対応するテストデータから分離するためのピン分類モジュール102−1を備える。ピン分類モジュール102−1は、第1の組のDUTピンに対応するテストデータと、第2の組のDUTピンに対応するテストデータを含むテストデータファイル101を受け取る。テストデータファイル101のフォーマットは、たとえば、特には、STIL(標準テストインターフェース言語:standard test interface language)またはWGL(波形生成言語:waveform generation language)とすることができる。テストデータファイル101から、ピン分類モジュール102−1は、第1の組のDUTピンに対応するテストデータ104を第2の組のDUTピンに対応するテストデータ105と分離し、テストデータ105とは別個にテストデータ104を走査変換器(スキャンコンバータ)106に提供する。たとえば、テストデータ104を、テストデータ105の前および/または後に走査変換器106に提供することができる。
走査変換器106は、テストデータ105とは別個にテストデータ104をフォーマットして、フォーマットされたテストデータ107および108をそれぞれ生成する。これらのテストデータは、その後、圧縮モジュール120に提供される。フォーマットされたテストデータ108は、フォーマットされたテストデータ107とは異なる特性を有する。たとえば、特には、異なるタイミングの複雑度(または時間計算量または時間複雑度:timing complexity)、ベクタデータ量および反復性などを有する。圧縮モジュール120は、フォーマットされたテストデータ107および108を圧縮して、第1の組のDUTピンに対応する圧縮されたテストデータ121と、第2の組のDUTピンに対応する圧縮されたテストデータ122とをそれぞれ生成する。圧縮されたテストデータ121および圧縮されたテストデータ122は、次にDUTテスタ109に提供される。
圧縮モジュール120は、圧縮モジュール120により受信されるデータ107および108の圧縮特性に関するフィードバック123もピン分類モジュール102−1に提供する。このフィードバック123は、ピン分類モジュールが、圧縮特性に基づいてテストデータ104と105とをより良好に分離することを可能にする。
DUTテスタ109は、第1の組のDUTピンに結合されたリソース110と、第2の組のDUTピンに結合されたリソース111とを備える。リソース110は、リソース111とは異なるタイミング領域で動作することができる。たとえば、リソース110は、第1クロック速度で動作するプロセッサを備え、リソース111は、第2クロック速度で動作するプロセッサを備えることができる。リソース110は、圧縮されたテストデータ121を受信して、第1の組のDUTピンに対応するテスト信号を提供するか、または第1の組のDUTピンから対応するテスト信号を受信する。一方、リソース111は、圧縮されたテストデータ122を受信して、第2の組のDUTピンに対応するテスト信号を提供するか、または第2の組のDUTピンから対応するテスト信号を受信する。
図1Cは、テストシステム100−2の一実施態様を表すブロック図である。ピン分類モジュール102−2は、テストデータファイル101を受信し、テストデータファイル101を使用して、第1の組のDUTピンおよび/または第2の組のDUTピンを特定するピン分類情報103を生成する。次に、ピン分類モジュール102−2は、ピン分類情報103およびテストデータファイル101を走査変換器106に提供する。走査変換器106は、ピン分類情報103を使用して、第2の組のDUTピンに対応するテストデータとは別に、第1の組のDUTピンに対応するテストデータ(テストデータファイル101内にある)をフォーマットする。次に、走査変換器106は、フォーマットされたテストデータ107(第1の組のDUTピンに対応する)およびフォーマットされたテストデータ108(第2の組のDUTピンに対応する)を圧縮モジュール120に提供する。図1Bに示すDUTテスタ109および圧縮モジュール120を、たとえば、図1Aに関して説明するように動作するよう構成することができる。ピン分類モジュール102−2は、圧縮モジュール120からのフィードバック123を使用して、ピン分類情報103を公式化することができる。このフィードバック123は、ピン分類モジュールが、個々のテストデータの圧縮特性に基づいてDUTピンをより良好に分類することを可能にする。
図2は、ピン分類モジュール102と、走査変換器106と、図1Aおよび1Bに示した圧縮モジュール120とを実行するためのコンピュータ200の一実施態様を表すブロック図である。一般に、図2に示すように、ハードウェアのアーキテクチャの点で、コンピュータ200のコンポーネントは、プロセッサ202と、メモリ204と、入力/出力(I/O)インターフェース206と、記憶装置208とを備える。これらのコンポーネント(202、204、206および208)は、たとえば1つもしくは複数のバス、またはその他の有線もしくは無線接続を含むローカルインターフェース220を介して通信可能に結合されることができる。
プロセッサ202は、特にメモリ204内に格納されたソフトウェアを実行するためのハードウェアデバイスである。コンピュータ200が動作する場合、プロセッサ202は、メモリ204内に格納されたソフトウェアを実行し、メモリ204との間でデータをやりとりし、ソフトウェアに従ってコンピュータ200の動作を全体的に制御するように構成される。
I/Oインターフェース206は、たとえばプリンタ、複写機、キーボード、マウスおよび/またはモニタなどを含む1個または複数の周辺装置と通信するために使用されうる。I/Oインターフェース206は、たとえばシリアルポート、パラレルポート、IRインターフェース、RFインターフェースおよび/または汎用シリアルバス(USB)インターフェースを備えることができる。
メモリ204は、現在既知かまたは後日開発される揮発性および/または不揮発性メモリ素子の何れか一方またはそれらの組合せを備えることができる。たとえば、メモリ204としては、特にランダムアクセスメモリ(RAM)、読出し専用メモリ(ROM)、ハードディスク、テープおよび/またはコンパクトディスクROM(CD−ROM)が挙げられる。メモリ204は、種々のコンポーネントが互いに離れて配置されているが、プロセッサ202によりアクセス可能な分散アーキテクチャを有することができることに留意されたい。
メモリ204内のソフトウェアアプリケーションは、オペレーティングシステム(OS)210、圧縮モジュール120、走査変換器106、およびピン分類モジュール102を含む。OS210は、本質的に、その他のアプリケーションの実行を制御し、他の機能の中でも特に、スケジューリング、入力−出力制御、ファイルおよびデータ管理、メモリ管理、および/または通信制御を行う。ピン分類モジュール102は、第1の組のDUTピンに対応するテストデータを特定し、および/またはクロックピン用のテストデータを第2の組のDUTピン用のテストデータから分離するために使用されうる。走査変換器106を、テストデータをフォーマットするために使用することができ、圧縮モジュール120を、以下でより詳細に説明するように、複数の圧縮技術を用いてテストデータを圧縮するために使用することができる。走査変換器106、圧縮モジュール120およびピン分類モジュール102は、それぞれソースプログラム、実行可能プログラム(たとえば、オブジェクトコード)、スクリプト、または実行される命令の集合を含むその他の任意のエンティティとすることができる。
さらに、走査変換器106、圧縮モジュール120、ピン分類モジュール102は、コンピュータベースのシステムまたはプロセッサ内蔵システムなどの命令実行システム、装置またはデバイスにより使用されるか、またはこれらに関連して使用される任意のコンピュータ読み取り可能な媒体で実現されることができる。本開示に関して、「コンピュータ読み取り可能な媒体」は、命令実行システム、装置またはデバイスにより使用されるか、またはこれらに関連して使用されるプログラムを記憶、通信、伝播または移送することが可能な任意の手段とすることができる。コンピュータ読み取り可能な媒体は、たとえば、現在既知か、または後日開発される、特には、電子、磁気、光、電磁気、赤外線または半導体システム、装置、デバイスまたは伝播媒体とすることができる。
図3は、テスト方法200−1の一実施態様を表すフローチャートである。ステップ301に示すように、テストデータファイル101が検査される。テストデータファイル101のフォーマットは、たとえばSTILまたはWGLで良い。テストデータファイル101は、第1の複数のDUTピンに対応する第1の複数のデータユニットと、第2の複数のDUTピンに対応する第2の複数のデータユニットとを備える。この場合、第1の複数のデータユニットは、それぞれブロック302および303に示すように、第1圧縮技術を用いて圧縮され、第2の複数のデータユニットは第2圧縮技術を用いて圧縮される。第1圧縮技術は、たとえばランレングス符号化であり、第2圧縮技術は、以下でさらに述べるように、たとえば波形テーブル708により記述される波形を生成することを含むことができる。あるいは、現在既知か、または後日開発される任意の実行可能な圧縮技術を使用することができる。
図4Aは、テスト方法200−2の一実施態様を示すフローチャートである。ステップ401に示すように、テストデータファイル101(図1A)は、テストデータファイル101における各データエントリがクロックピンまたは非クロックピンに対応するかどうかを決定するために検査される。たとえば、STILファイルでは、クロックピンに対応するデータエントリは、そのデータエントリをそのものとして識別するラベルを含む。これらのラベルを、それぞれの各データエントリが対応するピンのタイプを決定するために使用することができる。クロックピンに対応するデータユニットは、それぞれステップ402よび403に示すように、非クロックピンに対応するデータユニットから分離され、それらとは独立にフォーマットされおよび圧縮される。対応するDUTピンのタイプ(クロックピン対非クロックピン)に基づくデータユニットのこうした適応的圧縮の結果として、データユニットを、より効果的かつ効率的に圧縮することができる。
図4Bは、テスト方法200−3の一実施態様を示すフローチャートである。ステップ411に示すように、テストデータファイル101(図1A)は、テストデータファイル101内の各データエントリがスキャンピンまたは非スキャンピンに対応するかどうかを決定するために検査される。たとえば、STILファイルでは、スキャンピンに対応するデータエントリは、そのデータエントリをそのものとして識別するラベルを含む。これらのラベルを、それぞれの各データエントリが対応するピンのタイプを決定するために使用することができる。次に、スキャンピンに対応するデータユニットは、それぞれステップ412および413に示すように、非スキャンピンに対応するデータユニットから分離され、それらとは独立にフォーマットされおよび圧縮される。対応するDUTピンのタイプ(スキャンピン対非スキャンピン)に基づくデータユニットのこうした適応的圧縮の結果として、データユニットをより効果的かつ効率的に圧縮することができる。
図5は、テスト方法200−4の一実施態様を示すフローチャートである。ステップ501に示すように、テストデータファイルが検査される。このテストデータファイルは、第1の複数のデータユニットおよび第2の複数のデータユニットを含む。それぞれステップ502および503に示すように、第1の複数のデータユニットは、第1の圧縮特性を有すると決定され、第2の複数のデータユニットは、第2の圧縮特性を有すると決定される(または、第1の複数のデータユニットが第1の圧縮特性を有するか否か、及び、第2の複数のデータユニットが第2の圧縮特性を有するか否かが決定される)。ステップ502および503で決定された情報は、ステップ504に示すように、テストデータファイルをフォーマットおよび/または圧縮するように構成された1個または複数のモジュールに提供される。この情報により、第2の複数のデータユニットとは異なる方法および/またはフォーマットを用いて、第1の複数のデータユニットを圧縮することが可能になる。
図6Aは、テスト方法200−5の一実施態様を示すフローチャートである。ステップ601に示すように、テストデータファイル101(図1B)は、テストデータを受信するDUTクロックピンおよび/または非クロックピンを識別するために検査される。次に、それぞれステップ602および603に示されているように、クロックピンおよび/または非クロックピンを識別する情報は、メモリ内に記憶されて、テストデータファイル101をフォーマットするように構成されたモジュールに(テストデータファイル101に加えて)提供される。この情報により、非クロックピンに対応するデータとは異なる方法および/またはフォーマットを用いて、クロックピンに対応するデータを圧縮することが可能になる。
図6Bは、テスト方法200−6の一実施態様を示すフローチャートである。ステップ611に示すように、テストデータファイル101(図1B)は、テストデータを受信するDUTスキャンピンおよび/または非スキャンピンを識別するために検査される。次に、それぞれステップ612および613に示されているように、スキャンピンおよび/または非スキャンピンを識別する情報は、メモリに内に記憶され、テストデータファイル101をフォーマットするように構成されたモジュールに(テストデータファイル101に加えて)提供される。この情報により、非スキャンピンに対応するデータとは異なる方法および/またはフォーマットを用いて、スキャンピンに対応するデータを圧縮することが可能になる。
図7は、波形テーブル708を使用してテストデータの圧縮を行うテストシステム100−3の一実施態様を示すブロック図である。このテストシステム100−3は、DUTピン110に結合されたDUTテスタ109を備える。DUTテスタ109は、DUTピン110に入力を提供するか、および/またはDUTピン110から出力を受信することにより、DUT106の動作時のエラーを検知するために使用される。DUTテスタ109は、テストデータをDUT106に提供する時に使用される波形テーブル708を含む。波形テーブル708は、個々の波形を規定する波形エントリを含む。コンピュータ200は、波形テーブル708を構成するために使用される波形構成システム702を備える。代替の実施態様では、波形構成システム702の機能をDUTテスタ109に組み込むことができる。
図8は、波形テーブル708(図7)を構成する方法200−7の一実施態様を示すフローチャートである。DUTピン110に対応するベクタは、ブロック801に示すように検査される。ブロック802に示すように、各々別個のベクタ構成を表す波形エントリ(検査したベクタの中で遭遇する)が生成される。波形エントリは、ブロック803に示すように、DUTピン110に対応する波形テーブル内に記憶される。次に、波形テーブルを、たとえば図9および図11に関連して説明するように、DUTピン110に対する入力を提供するか、および/またはDUTピン110の出力と比較されるデータを提供するために使用することができる。
非限定的な一例として、以下のキャラクタ列が、DUTピン110に提供される入力に対応すると仮定する。
Figure 2005037396
表1のキャラクタ列を、以下の3−キャラクタベクタに変換することができる。
Figure 2005037396
次に、波形エントリを、表8のベクタの中に現れる各々別個のベクタ構成に関して生成することができる。別個のベクタ構成は、以下のとおりである。
Figure 2005037396
上記の実施例では、波形エントリは、可能なベクタ110および011に関しては形成されないであろう。こうしたベクタは、検査されたベクタ内には現れない(または、検査されたベクタ内では遭遇しない)からである。DUTピン110に対する入力がより複雑な場合、方法200−7を、可能な波形エントリの数の非常に小部分を表す、限られた数の波形エントリを生成するために使用することができる。
波形テーブル708に対応する波形エントリの数が予め決められた限界を超えるか、または波形エントリが、他の点でDUTテスタ109の圧倒的なリソースである場合、遭遇したタイプのベクタのうちの一番小さなものに対応する波形エントリを除去することができる(たとえば、波形エントリの数が予め決められた限界に等しくなるまで)。代替的には、または追加的に、波形エントリのサイズを、より小さいベクタ(つまり、より少ない状態キャラクタを有するベクタ)に対応するように縮小することができる。たとえば、3−キャラクタベクタを使用すると、予め決められた限界を超える多数の波形エントリを生じる場合、2−キャラクタベクタを代わりに使用することができる。
図9は、波形テーブル708(図7)を使用してデータ圧縮を行う方法109−1の一実施態様を示すフローチャートである。方法109−1は、非クロックピンに対応するデータの圧縮を行うのに適する。クロックピンに対応するデータの圧縮を行うために、その他の方法を使用することができ、そのような方法として、たとえばランレングス符号化が挙げられる。ブロック901に示すように、DUTピン110に対する入力に対応するベクタが検査される。次に、ブロック902に示すように、ベクタに対応する波形エントリがルックアップされ、ブロック903に示すように、波形エントリによって識別された波形が生成される。次に、生成された波形は、ブロック904に示すように、DUTピン110に提供される。
図10は、入力ベクタ1002に応じて構成される波形1006の一例である。各々の入力ベクタ1002は、波形テーブル708(図7)内の波形エントリ1004にマッピングされる。次に、各波形エントリ1004を使用して、波形1006の対応部分を生成する。波形1006の各部分(最初の部分を除く)は、波形1006のそれらの直前の部分から予め決められた時間後に出力されて、波形1006の連続性が確保される。次に、波形1006を、入力ベクタ1002がDUT入力に対応するか、またはDUT出力に対応するかに応じて、DUT106(図1)に提供するか、またはDUT106から受信した波形と比較することができる。
図11は、波形テーブル708(図7)を使用するもう1つの方法109−3の一実施態様を示すフローチャートである。ブロック1101に示すように、DUTピン110に対する入力に対応するベクタが検査される。次に、ブロック1102に示すように、波形テーブル708(図7)を使用して、ベクタに対応する波形エントリがルックアップされ、ブロック1103に示すように、波形エントリにより識別されるテスト波形が生成される。次に、テスト波形は、ブロック1104に示されているように、DUTピン110の出力と比較される。テスト波形をDUTピン110の出力と比較することにより、DUT106(図1)の性能(または動作または機能)における可能性のある誤差を検出することができる。
図12は、DUTテスタ109の一実施態様を示すブロック図である。DUTテスタ109は、テストプロセッサ1200と、ベクタメモリ1202と、DUTピンインターフェース1204とを備える。ベクタメモリ1202は、DUT106(図1)をテストするために使用されるテストデータを記憶する。DUTピンインターフェース1204は、入力テスト信号を特定のDUTピン110に提供するか、および/または出力テスト信号を特定のDUTピン110から受信する。テスト用プロセッサ1200は、ベクタメモリ1202から受信したテストデータを入力および/または出力波形に変換する。
シーケンサ1206は、ベクタ(たとえば、キャラクタ(文字)シーケンス)をベクタメモリ1202から順次取り出し、波形テーブル708にそれぞれの波形データを出力させ、エッジ発生器1208にそれぞれのタイミング情報を出力させる。
ベクタメモリ1202から取り出されたベクタが、DUTピン110に提供されるデータを表す場合は、ドライブデータフォーマッタ1210は、波形データおよびタイミング情報(それぞれ、波形テーブル708およびエッジ発生器1208により提供される)を使用して波形をフォーマット(例えば、波形整形)する。次に、ドライブデータフォーマッタ1210は、フォーマットされた波形をドライバ1212に提供し、ドライバ1212は、フォーマットされた波形をDUTピン110に出力する。
ベクタメモリ1202から取り出されたベクタが、DUTピン110から受け取るデータに対応する場合は、データ比較フォーマッタ1216は、波形データおよびタイミング情報(それぞれ、波形テーブル708およびエッジ発生器1208により提供される)を使用して波形をフォーマットする。次に、データ比較フォーマッタ1216は、フォーマットされた波形をエラー検出器1218に提供する。エラー検出器1218は、フォーマットされた波形を、DUTピン110から受信した対応する波形と比較する。フォーマットされた波形と、DUTピン110から受信した対応する波形との相違は、DUT106における性能(または動作または機能)の誤差(エラー)を表す。こうした誤差に関する情報は、エラーマップ1220に記憶される。
上記の実施態様は、実施可能なものを例示したにすぎない。上記の実施態様には、多くの変形および変更を加えることができる。こうしたすべての変更および変形は、本明細書の開示の範囲内に含まれ、特許請求の範囲により保護されることが意図されている。
テストシステムの一実施態様を示すブロック図である。 図1Aのテストシステムの実施態様を示すブロック図である。 図1Aのテストシステムのもう1つの実施態様を示すブロック図である。 図1Aに示すコンピュータの一実施態様を示すブロック図である。 図1Aに示すコンピュータによって実施可能な方法の一実施態様を示すフローチャートである。 図1Aに示すコンピュータによって実施可能な方法のもう1つの実施態様を示すフローチャートである。 図1Aに示すコンピュータによって実施可能な方法のもう1つの実施態様を示すフローチャートである。 図1Aに示すコンピュータによって実施可能な方法のさらにもう1つの実施態様を示すフローチャートである。 図1Aに示すコンピュータによって実施可能な方法のさらに他の実施態様を示すフローチャートである。 図1Aに示すコンピュータによって実施可能な方法のさらに他の実施態様を示すフローチャートである。 テストシステムのもう1つの実施態様を示すブロック図である。 図7に示す波形テーブルを構成するための方法の一実施態様を示すフローチャートである。 図7に示す波形テーブルを使用するための方法の一実施態様を示すフローチャートである。 図7に示すDUTテスタにより構成される波形の一例を示す。 図7に示す波形テーブルを使用するためのもう1つの方法の一実施態様を示すフローチャートである。 DUTテスタの一実施態様を示すブロック図である。
符号の説明
101 テストデータファイル
104 第1の複数のデータユニット
105 第2の複数のデータユニット
106 試験対象デバイス(DUT)
109 DUTテスタ
110 DUTピン

Claims (10)

  1. 試験対象デバイス(DUT)(106)に提供されるテストデータを適応的に圧縮するための方法であって、
    第1の複数のDUTピン(110)に対応する第1の複数のデータユニット(104)と、第2の複数のDUTピン(110)に対応する第2の複数のデータユニット(105)とを具備するテストデータファイル(101)を検査するステップと、
    第1圧縮技術を用いて、前記第1の複数のデータユニット(104)を圧縮するステップと、
    第2圧縮技術を用いて、前記第2の複数のデータユニット(105)を圧縮するステップ
    とを含む、方法。
  2. 前記圧縮するステップの前に、
    前記第1の複数のデータユニット(104)のタイミングの複雑度を決定するステップと、
    前記第2の複数のデータユニット(105)のタイミングの複雑度を決定するステップ
    とをさらに含むことを特徴とする、請求項1に記載の方法。
  3. 前記第1の複数のデータユニット(104)がクロック信号に対応し、前記第2の複数のデータユニット(105)が非クロック信号に対応することを特徴とする、請求項1に記載の方法。
  4. 前記第1の複数のデータユニット(104)を予め決められた圧縮率で圧縮するステップが、前記第2の複数のデータユニット(105)を前記予め決められた圧縮率で圧縮するステップよりも多くのリソースを必要とすることを特徴とする、請求項1に記載の方法。
  5. 前記第1の複数のデータユニット(104)が、前記第2の複数のデータユニット(105)とは異なるタイミングの複雑度を有することを特徴とする、請求項1に記載の方法。
  6. 試験対象デバイス(DUT)(106)に提供されるテストデータを適応的に圧縮するための方法において、
    DUT(106)のテストを可能にするように構成されたテストデータを含むテストデータファイル(101)を検査するステップであって、前記テストデータファイル(101)が第1の複数のデータユニット(104)および第2の複数のデータユニット(105)を具備し、前記第1の複数のデータユニット(104)が第1の複数のDUTピン(110)に対応し、前記第2の複数のデータユニット(105)が第2の複数のDUTピン(110)に対応することからなる、ステップと、
    前記第1の複数のデータユニット(104)が第1の圧縮特性を有することを決定するステップと、
    前記第2の複数のデータユニット(105)が第2の圧縮特性を有することを決定するステップ
    とを含む、方法。
  7. 前記第1の複数のデータユニット(104)を前記第2の複数のデータユニット(105)とは独立に圧縮するステップをさらに含む、請求項6に記載の方法。
  8. 前記第1の複数のDUTピン(110)がクロックピンであり、前記第2の複数のDUTピン(110)が非クロックピンであることを特徴とする、請求項6に記載の方法。
  9. 前記テストデータファイル(101)が、STIL(標準テストインターフェース言語)ファイルおよびWGL(波形生成言語)ファイルの一方であることを特徴とする、請求項6に記載の方法。
  10. 前記第1の複数のデータユニット(104)が、前記第2の複数のデータユニット(105)とは異なるタイミングの複雑度、異なるベクタデータ量、および、それより多くの反復データパターンを有することを特徴とする、請求項6に記載の方法。
JP2004208327A 2003-07-15 2004-07-15 テストデータを適応的に圧縮するためのシステムおよび方法 Ceased JP2005037396A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/620,191 US7146539B2 (en) 2003-07-15 2003-07-15 Systems and methods for testing a device-under-test
US10/736,438 US7404109B2 (en) 2003-06-12 2003-12-15 Systems and methods for adaptively compressing test data

Publications (1)

Publication Number Publication Date
JP2005037396A true JP2005037396A (ja) 2005-02-10

Family

ID=34108144

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004208327A Ceased JP2005037396A (ja) 2003-07-15 2004-07-15 テストデータを適応的に圧縮するためのシステムおよび方法

Country Status (3)

Country Link
US (1) US7404109B2 (ja)
JP (1) JP2005037396A (ja)
DE (1) DE102004033136A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006322931A (ja) * 2005-04-21 2006-11-30 Matsushita Electric Ind Co Ltd 集積回路検査装置
WO2008099502A1 (ja) * 2007-02-16 2008-08-21 Advantest Corporation 試験装置
KR100914023B1 (ko) 2008-03-04 2009-08-28 가부시키가이샤 어드밴티스트 시험 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8490064B2 (en) * 2004-05-21 2013-07-16 Oracle International Corporation Hierarchical debug
US7359831B2 (en) * 2004-05-21 2008-04-15 Bea Systems, Inc. Diagnostic context
US7379849B2 (en) * 2004-05-21 2008-05-27 Bea Systems, Inc. Diagnostic image
US8654838B2 (en) * 2009-08-31 2014-02-18 Nxp B.V. System and method for video and graphic compression using multiple different compression techniques and compression error feedback
US8539278B2 (en) * 2010-10-29 2013-09-17 Infineon Technologies Ag Methods and systems for measuring I/O signals
US9256503B2 (en) * 2012-11-13 2016-02-09 Load DynamiX, Inc. Data verification
US9608665B2 (en) * 2015-01-29 2017-03-28 The Boeing Company Adaptive compression of data
US9425819B1 (en) * 2015-01-29 2016-08-23 The Boeing Company Adaptive compression of data

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998043359A1 (fr) * 1997-03-24 1998-10-01 Advantest Corporation Procede et dispositif de compression et de decompression de configuration binaire
JPH10307173A (ja) * 1995-08-10 1998-11-17 Hewlett Packard Co <Hp> 電子回路あるいはボード用テスタ及び電子デバイスの試験方法
JPH11133119A (ja) * 1997-10-29 1999-05-21 Nec Corp テスト情報作成装置
JP2001350646A (ja) * 2000-06-06 2001-12-21 Advantest Corp 半導体試験システム
JP2002071763A (ja) * 2000-06-01 2002-03-12 Advantest Corp イベント型テストシステム
JP2003194883A (ja) * 2001-11-09 2003-07-09 Agilent Technol Inc スキャン多重化

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467087A (en) * 1992-12-18 1995-11-14 Apple Computer, Inc. High speed lossless data compression system
DE4305442C2 (de) * 1993-02-23 1999-08-05 Hewlett Packard Gmbh Verfahren und Vorrichtung zum Erzeugen eines Testvektors
US5864565A (en) * 1993-06-15 1999-01-26 Micron Technology, Inc. Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit
US5737512A (en) 1996-05-22 1998-04-07 Teradyne, Inc. Fast vector loading for automatic test equipment
US5883906A (en) * 1997-08-15 1999-03-16 Advantest Corp. Pattern data compression and decompression for semiconductor test system
US6067651A (en) 1998-02-20 2000-05-23 Hewlett-Packard Company Test pattern generator having improved test sequence compaction
US6205407B1 (en) * 1998-02-26 2001-03-20 Integrated Measurement Systems, Inc. System and method for generating test program code simultaneously with data produced by ATPG or simulation pattern capture program
US6661839B1 (en) * 1998-03-24 2003-12-09 Advantest Corporation Method and device for compressing and expanding data pattern
JP3430079B2 (ja) * 1999-09-29 2003-07-28 Necエレクトロニクス株式会社 テストパタン圧縮方法とテストパタン圧縮装置及びシステム並びに記録媒体
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6557129B1 (en) * 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6732312B2 (en) 2001-03-09 2004-05-04 Agilent Technologies, Inc. Test vector compression method
US6795944B2 (en) * 2001-05-10 2004-09-21 International Business Machines Corporation Testing regularly structured logic circuits in integrated circuit devices
US6560756B1 (en) * 2001-07-02 2003-05-06 Ltx Corporation Method and apparatus for distributed test pattern decompression
US6950974B1 (en) * 2001-09-07 2005-09-27 Synopsys Inc. Efficient compression and application of deterministic patterns in a logic BIST architecture
US7412637B2 (en) * 2003-01-10 2008-08-12 Syntest Technologies, Inc. Method and apparatus for broadcasting test patterns in a scan based integrated circuit
CN100341110C (zh) * 2002-04-11 2007-10-03 株式会社爱德万测试 避免asic/soc制造中原型保持的制造方法和设备
US7584392B2 (en) * 2003-05-23 2009-09-01 Cadence Design Systems, Inc. Test compaction using linear-matrix driven scan chains

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10307173A (ja) * 1995-08-10 1998-11-17 Hewlett Packard Co <Hp> 電子回路あるいはボード用テスタ及び電子デバイスの試験方法
WO1998043359A1 (fr) * 1997-03-24 1998-10-01 Advantest Corporation Procede et dispositif de compression et de decompression de configuration binaire
JPH11133119A (ja) * 1997-10-29 1999-05-21 Nec Corp テスト情報作成装置
JP2002071763A (ja) * 2000-06-01 2002-03-12 Advantest Corp イベント型テストシステム
JP2001350646A (ja) * 2000-06-06 2001-12-21 Advantest Corp 半導体試験システム
JP2003194883A (ja) * 2001-11-09 2003-07-09 Agilent Technol Inc スキャン多重化

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006322931A (ja) * 2005-04-21 2006-11-30 Matsushita Electric Ind Co Ltd 集積回路検査装置
WO2008099502A1 (ja) * 2007-02-16 2008-08-21 Advantest Corporation 試験装置
JPWO2008099502A1 (ja) * 2007-02-16 2010-05-27 株式会社アドバンテスト 試験装置
JP4472004B2 (ja) * 2007-02-16 2010-06-02 株式会社アドバンテスト 試験装置
US8074130B2 (en) 2007-02-16 2011-12-06 Advantest Corporation Test apparatus
KR100914023B1 (ko) 2008-03-04 2009-08-28 가부시키가이샤 어드밴티스트 시험 장치

Also Published As

Publication number Publication date
DE102004033136A1 (de) 2005-02-24
US7404109B2 (en) 2008-07-22
US20040255215A1 (en) 2004-12-16

Similar Documents

Publication Publication Date Title
US4929889A (en) Data path chip test architecture
US6651204B1 (en) Modular architecture for memory testing on event based test system
US6061283A (en) Semiconductor integrated circuit evaluation system
US6295623B1 (en) System for testing real and simulated versions of an integrated circuit
JP2003536083A (ja) チップ設計検証及びテスト装置及び方法
TW201443463A (zh) 基於測試ip之自動測試設備之儀器結構
US6966019B2 (en) Instrument initiated communication for automatic test equipment
KR20000017333A (ko) 반도체 집적 회로 설계 및 검증 시스템
JPH11153655A (ja) 圧縮されたディジタルテストデータを用いたicチップ検査装置及び該検査装置を用いたicチップ検査方法
JP2005037396A (ja) テストデータを適応的に圧縮するためのシステムおよび方法
US8301936B2 (en) Apparatus and method for performing a screening test of semiconductor integrated circuits
CN113849419B (zh) 芯片的测试向量生成方法、系统、设备及存储介质
CN113742221A (zh) 生成测试用例的方法、电子设备及存储介质
CN112926285A (zh) 芯片验证方法、平台、装置、设备和存储介质
TW446867B (en) High speed test pattern evaluation apparatus
CN115684895B (zh) 芯片可测性设计测试方法、测试平台及其生成方法及装置
US7260793B2 (en) Apparatus and method for test-stimuli compaction
CN110888036B (zh) 测试项目确定方法及装置、存储介质和电子设备
US7254508B2 (en) Site loops
US7555687B2 (en) Sequential scan technique for testing integrated circuits with reduced power, time and/or cost
US11348213B2 (en) Multistage process model training
CN116324439A (zh) 基于高速功能协议的测试和调试
TW201447322A (zh) 半導體元件測試裝置及其測試方法
US7100098B2 (en) Systems and methods for testing performance of an electronic device
US11193975B2 (en) Compressed test patterns for a field programmable gate array

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070713

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20071025

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100514

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20110222