JP4472004B2 - 試験装置 - Google Patents

Description

本発明は、メモリを試験する試験装置に関する。特に、本発明は、試験の結果として得られた不良セルの情報を記憶する試験装置に関する。

半導体デバイスの製造にあたり、歩留まりを向上して費用を低減するためには、製造工程を効率化するための設計（DFM: Design for Manufacturing）が欠かせなくなってきている。たとえば、半導体デバイスの製造工程を新たに稼動させた場合には、その初期段階において充分な歩留まりが得られない場合がある。この場合、その原因を追究して、露光装置のマスクパターンの設計を変更し、または、ウェハ上における半導体デバイスの配置を変更したりしていく。この改良は一度で充分とは限らず、原因追究およびその解決のプロセスを何度も繰り返す場合がある。
参考として、半導体デバイスであるフラッシュメモリの試験を行う技術については、下記の特許文献１を参照されたい。
特開平１０−１２５０９２号公報

このプロセスを効率化して早期に効率的な製造を開始するためには、障害の原因追究を効率化することが望ましい。従来、半導体デバイスの試験装置は、原因追究を支援するために、半導体デバイスに生じた障害を記憶セル毎に記録して設計者に提供している。しかしながら、製造工程を稼動させる初期段階においては、同一の半導体デバイス内でも、一部のセルのみに障害が発生したブロックと多くのセルに障害が発生したブロックとが混在する場合がある。一部のセルのみに障害が発生したブロックについては、その発生位置は原因追究に役立て易い。一方、多数のセルに障害が発生したブロックについては、ブロック全体に関わる事象が障害原因となる場合もあり、各不良セルの位置を把握しても原因追究には役立てにくい。

また、セル毎の障害情報は膨大なデータ量となるため、当該情報はデータ圧縮して保存することが望ましい。しかしながら、障害の発生したセルをアドレス順で記録する場合、障害の発生箇所が多数かつ離散的であると、データ圧縮の圧縮率は低下し易い。つまり、障害が多すぎるブロックは原因追究に役立てにくいばかりでなく、障害情報を記録する場合に記憶容量を不必要に圧迫するおそれがある。このように、一律に全てのブロックについてセル毎の障害を記録するのは効率的でない。

そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験メモリを試験する試験装置であって、前記被試験メモリの各セルの試験を行う試験部と、前記被試験メモリの各セルに対応して、当該セルの良否を示すフェイル情報をフェイルメモリに格納するフェイル情報格納部と、被試験メモリが有するブロック毎に、当該ブロック内において検出された不良セルの数をカウントするカウント部と、ブロックに含まれる各セルの前記フェイル情報の読出要求を受信する読出要求受信部と、読出対象ブロック内の不良セルの数と、予め定められた基準数とを比較する比較部と、前記読出対象ブロック内の不良セルの数が前記基準数を超えることを条件として、前記読出要求に対して返信すべき前記読出対象ブロック内の各セルの前記フェイル情報を含む返信データ列における、連続する複数のフェイル情報を不良を示す値に変換する変換部と、前記返信データ列を圧縮して返信する圧縮部とを備える試験装置を提供する。

また、前記変換部は、前記読出対象ブロック内の不良セルの数が前記基準数を超えることを条件として、前記読出対象ブロック内の全セルが不良であることを示す前記返信データ列を出力してもよい。
また、前記圧縮部は、連続する複数の前記フェイル情報が同じ値である場合に、連続する複数の前記フェイル情報を、前記フェイル情報の値と連続する個数とを示す情報に置換するランレングス圧縮を行ってもよい。

また、前記被試験メモリの各ブロックに対応して、当該ブロック内に不良セルが存在するか否かを示す不良ブロック情報と、当該ブロック内の不良セルの数が前記基準数を超えるか否かを示す不良超過情報とを不良ブロックメモリに格納するブロック情報格納部を更に備え、前記変換部は、前記読出対象ブロック内の不良セルの数が前記基準数を超えることを示す前記不良超過情報が前記不良ブロックメモリに格納されていることを条件として、前記読出要求に対して返信すべき前記読出対象ブロック内の各セルの前記フェイル情報を含む返信データ列における、連続する複数のフェイル情報を不良を示す値に変換してもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本発明の実施形態に係る試験装置１０の全体構成を示す。 図２は、本発明の実施形態に係る被試験メモリ１００の内部構成の具体例を示す。 図３は、本発明の実施形態に係るフェイルメモリ４０に記録されたフェイル情報の一例であって、フェイルが集中的に発生する場合と離散的に発生する場合とを対比して示す。 図４は、本発明の実施形態に係る不良記録モジュール１８０のうちフェイル情報を格納する機能の構成を示す。 図５は、本発明の実施形態に係る不良記録モジュール１８０のうちフェイル情報を読み出す機能の構成を示す。 図６は、本発明の実施形態に係る不良記録モジュール１８０によりフェイル情報が読み出される処理のフローチャートを示す。

符号の説明

１０ 試験装置
４０ フェイルメモリ
５０ 不良ブロックメモリ
６０ カウントメモリ
６５ リミットレジスタ
１００ 被試験メモリ
１１０ 制御部
１２０ タイミング発生器
１３０ パターン発生器
１４０ 波形整形器
１５０ ドライバ
１６０ コンパレータ
１７０ 比較部
１８０ 不良記録モジュール
２１０ データ
２２０ 誤り訂正符号
２３０ 制御情報
２４０ メインエリア
２５０ エキストラエリア
４００ アドレス選択部
４１０ アドレス選択部
４２０ カウント部
５００ 読出要求受信部
５１０ 比較部
５２０ 変換部
５３０ 圧縮部

以下、発明を実施するための最良の形態（以下、実施形態と称す）を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１０の全体構成を示す。試験装置１０は、それぞれが協働して本発明に係る試験部として動作する、制御部１１０と、タイミング発生器１２０と、パターン発生器１３０と、波形整形器１４０と、ドライバ１５０と、コンパレータ１６０と、比較部１７０とを備える。また、試験装置１０は、試験結果を取り込み、又は、取り込んだ試験結果を出力する不良記録モジュール１８０を備える。タイミング発生器１２０は、パターン発生器１３０から出力されるタイミングセット信号（ＴＳ信号）により指定されたタイミングデータを用いて、試験の１サイクルを示す周期クロックと、試験サイクルの開始タイミングを示すＲＡＴＥ信号とを生成する。そして、タイミング発生器１２０は、周期クロックをパターン発生器１３０に供給し、ＲＡＴＥ信号及びタイミングクロックを波形整形器１４０へ供給する。

パターン発生器１３０は、周期クロックに基づいて、被試験メモリ１００に供給する試験パターンのデータを生成し、波形整形器１４０へ供給する。この試験パターンデータは、データ列を被試験メモリ１００に書き込むために被試験メモリ１００に供給すべき信号からなる試験パターン、及び、書き込んだデータ列を被試験メモリ１００から読み出すために被試験メモリ１００に供給すべき信号からなる試験パターンを含む。波形整形器１４０は、試験用のデータ列を、被試験メモリ１００の試験対象のページに書き込む。この際、波形整形器１４０は、タイミングクロックおよびＲＡＴＥ信号に基づいて、このデータ列を被試験メモリ１００に供給すべきタイミングの波形に整形する。

ドライバ１５０は、波形整形器１４０により整形された試験パターンデータを、試験パターン信号として被試験メモリ１００へ供給する。コンパレータ１６０は、試験対象のページに書き込まれた試験用のデータ列を読み出す。詳細には、コンパレータ１６０は、試験パターンに応じて被試験メモリ１００が出力する出力信号を予め定められた基準電圧と比較して、出力信号の論理値を取得し、順次取得される論理値をデータ列とする。比較部１７０は、試験パターンに応じて被試験メモリ１００から読み出されたデータ列に含まれるデータのそれぞれを、パターン発生器１３０により予め生成された期待値と比較する。この期待値は、即ち、波形整形器１４０により被試験メモリ１００に対し書き込まれたデータ列である。

不良記録モジュール１８０は、パターン発生器１３０からアドレスを受け取る。また、不良記録モジュール１８０は、被試験メモリ１００の各セルに対応して当該セルの良否を示すフェイル情報を比較部１７０から受け取る。そして、不良記録モジュール１８０は、フェイルメモリ４０を有しており、フェイルメモリ４０のうちパターン発生器１３０から受け取ったアドレスに対応するアドレスに、比較部１７０から受け取ったフェイル情報を記憶する。即ち、パターン発生器１３０は、本発明に係るフェイル情報格納部として機能し、不良記録モジュール１８０に対し試験対象のアドレスを順次供給することにより、フェイルメモリ４０にフェイル情報を順次格納していく。また、不良記録モジュール１８０は、不良ブロック情報を記憶する不良ブロックメモリ５０を有する。不良ブロック情報は、ブロック毎に当該ブロックに不良セルが存在するかどうかを示す。また、不良記録モジュール１８０は、カウント情報を記憶するカウントメモリ６０を有する。カウント情報は、ブロック毎に当該ブロックに含まれる不良セルの数を示す。

制御部１１０は、以上に例示した試験処理の開始を、上記各部材に対して指示する。たとえば、制御部１１０は、幾つかの試験処理をタイミング発生器１２０に順次指示して実行させ、その実行完了後に不良記録モジュール１８０に指示して試験結果を読み出し、外部の装置に出力する。
本実施形態に係る試験装置１０は、以上のような構成による試験処理において、マスクパターンや製造工程に生じた障害の原因解析を阻害しない範囲内で、試験結果をその一部を省略して出力する。これにより、試験結果を示すデータのサイズを減少させ、記憶装置の必要容量や通信ネットワークの負荷を低減し、ひいては、障害の原因解析の効率を高めることを目的とする。

図２は、本発明の実施形態に係る被試験メモリ１００の内部構成の具体例を示す。本実施形態に係る被試験メモリ１００は、例えば不揮発性の記憶デバイスであるフラッシュメモリであり、被試験メモリ１００の記憶領域は、複数のブロックに分割される。各ブロックは、たとえば６４ＫＢのデータ記憶容量を有し、たとえば３２個等の複数のページから構成される。ブロックとは、不良が発生した場合に予備の記憶領域に置換される単位を示す。つまり、ページ毎に置換可能であれば、ブロックは１つのページのみを含んで構成されてよい。

本実施形態において一例として説明する被試験メモリ１００は、例えば２ＫＢ等のデータ記憶容量を有するページ単位でデータ列の読み書きを行う。より具体的には、被試験メモリ１００は、例えば８ビット等の複数のデータＩＯ端子を有し、これらの複数のデータＩＯ端子を介して１入出力サイクルあたり１ワード（例えば８ビット）のデータを転送する。そして、１回の読み出し又は書き込み処理において、ページ内の各ワードをカラム方向に順に転送することで、ページ単位で読み書きを行う。

被試験メモリ１００内の記憶領域は、メインエリア２４０及びエキストラエリア２５０を含む。メインエリア２４０は、被試験メモリ１００が記憶すべきデータ２１０を記憶する領域である。エキストラエリア２５０は、データ２１０に生じたビット誤りを訂正するための誤り訂正符号２２０、及び、当該ページの使用禁止等を示す制御情報２３０を記憶する領域である。このエキストラエリア２５０に制御情報２３０として特定の数値が記憶されると、その制御情報２３０を含むブロック全体が使用不能に設定されたり、その制御情報２３０を含むページ全体が使用不能に設定されたりする。どのような数値の書込みによりどのような設定がなされるか、および、どのような設定が可能であるかについては、被試験メモリ１００の仕様によって異なる。

図３は、本発明の実施形態に係るフェイルメモリ４０に記録されたフェイル情報の一例であって、フェイルが集中的に発生する場合と離散的に発生する場合とを対比して示す。横軸はカラム方向を示し、縦軸はページ方向を示し、不良セルには斜線を付して示す。また、カラム方向に連続する複数の記憶セルには、連続した複数のアドレス値が割り当てられている。図３（ａ）に示すように、不良セルがカラム方向について連続していると、不良セルのアドレスは連続する。このため、例えばランレングス方式のデータ圧縮等によりデータ圧縮すれば、連続する多数のセルを示すビットデータがその個数を示す微小なデータに圧縮されるので、フェイル情報のデータサイズは大幅に圧縮する。

一方、図（ｂ）に示すように、不良セルがカラム方向について連続しておらず、かつ、不良セル自体の数が多いと、不良セルのアドレスは連続せず、かつ、不良セルとして管理するべきアドレスの個数は多くなる。このため、例えばランレングス方式のデータ圧縮等によっては、連続するセルの数が少数であるので、フェイル情報のデータサイズは圧縮されにくい。このように、多数の不良セルが離散的に存在する場合には、その不良セルの所在は重要でない場合があるのにも拘らず、フェイル情報のデータサイズは大きくなってしまう。これに対し、本実施形態に係る不良記録モジュール１８０によれば、フェイル情報をその内容に基づき異なる方式で圧縮することで、障害解析にとって重要な情報は残しつつも、全体として管理するべきデータのサイズを圧縮することができる。

図４は、本発明の実施形態に係る不良記録モジュール１８０のうちフェイル情報を格納する機能の構成を示す。不良記録モジュール１８０は、フェイルメモリ４０と、不良ブロックメモリ５０と、カウントメモリ６０と、アドレス選択部４００と、アドレス選択部４１０と、カウント部４２０とを有する。フェイルメモリ４０は、被試験メモリ１００の各記憶セルに対応して、当該記憶セルの良否を示すフェイル情報を記憶する。具体的には、フェイルメモリ４０は、試験対象の記憶セルのアドレスをパターン発生器１３０から入力し、当該記憶セルの良否を示すフェイル情報を比較部１７０から入力する。そして、フェイルメモリ４０は、当該アドレスに対応するアドレスに当該フェイル情報を記憶する。

アドレス選択部４００は、本発明に係るブロック情報格納部の一例であり、パターン発生器１３０からアドレスを入力し、入力したそのアドレスの例えば下位数ビットをマスク等することにより、そのアドレスが示す記憶セルが属するブロックの識別情報を生成して、不良ブロックメモリ５０に供給する。不良ブロックメモリ５０は、供給を受けたその識別情報に対応するアドレスに、比較部１７０から供給を受けたフェイル情報を記憶する。不良ブロックメモリ５０は、あるブロックについて不良を示すフェイル情報を記憶した場合には、その後そのブロックについて正常を示すフェイル情報を入力しても、記憶しているフェイル情報を維持する。これにより、アドレス選択部４００は、各ブロックに対応して、当該ブロック内に不良セルが存在するか否かを示す不良ブロック情報を不良ブロックメモリ５０に格納していくことができる。

アドレス選択部４１０は、パターン発生器１３０からアドレスを入力し、入力したそのアドレスの例えば下位数ビットをマスク等することにより、そのアドレスが示す記憶セルが属するブロックの識別情報を生成して、カウントメモリ６０に供給する。カウント部４２０は、記憶セルが不良である旨のフェイル情報を比較部１７０から入力する毎に、カウント値をインクリメントする。そして、カウントメモリ６０は、各ブロックの試験が終了する毎に、カウント値の格納を指示する信号をパターン発生器１３０から受ける。これを受けて、カウントメモリ６０は、カウント部４２０のカウント値を、アドレス選択部４１０から供給を受けた識別情報に対応するアドレスに記憶する。このように、カウント部４２０は、アドレス選択部４１０およびパターン発生器１３０と協働することで、被試験メモリ１００が有するブロック毎に、当該ブロック内において検出された不良セルの数をカウントしていくことができる。

図５は、本発明の実施形態に係る不良記録モジュール１８０のうちフェイル情報を読み出す機能の構成を示す。不良記録モジュール１８０は、図４に示す構成に加えて、さらに、読出要求受信部５００と、比較部５１０と、変換部５２０と、圧縮部５３０とを有する。第１段階の処理として、読出要求受信部５００は、各ブロックにおける不良セルの数を不良ブロックメモリ５０に格納するべき要求を制御部１１０から受信する。これを受けて、読出要求受信部５００は、各ブロック内の各記憶セルのアドレスを、アドレス選択部４００およびアドレス選択部４１０の各々に対して順次出力する。また、読出要求受信部５００は、カウントメモリ６０に対してはアドレス選択部４１０を経由して読出コマンドを、不良ブロックメモリ５０に対してはアドレス選択部４００を経由して書き込みコマンドを各アドレスに対応付けて出力する。

すると、まず、アドレス選択部４１０は、入力したそのアドレスの例えば下位数ビットをマスク等することにより、そのアドレスが示す記憶セルが属するブロックの識別情報を生成して、カウントメモリ６０に供給する。カウントメモリ６０は、供給を受けたその識別情報に対応するアドレスに記憶している、不良セルのカウント値を比較部５１０に出力する。比較部５１０は、読出対象ブロック内の不良セルの数と、予め定められた基準数とを比較する。リミットレジスタ６５は、当該予め定められた基準数を記憶している。この基準数は、障害解析の観点から実用に耐えないとして使用者によって予め定められた数である。この基準数は、試験対象となる被試験メモリ１００の種類や、試験の種類などに応じて変更されるものであってよい。

順次出力される比較結果は、そのブロックについて不良セルの数が基準数を超えるか否かを示す不良超過情報として、不良ブロックメモリ５０に格納される。アドレス選択部４００は、読出要求受信部５００から入力したそのアドレスの例えば下位数ビットをマスク等することにより、そのアドレスが示す記憶セルが属するブロックの識別情報を生成して、不良ブロックメモリ５０に供給する。これにより、アドレス選択部４００は、不良ブロックメモリ５０において、その識別情報に対応するアドレスに、当該不良超過情報を格納していくことができる。

続いて、第２段階の処理として、読出要求受信部５００は、ブロックに含まれる各セルのフェイル情報の読出要求を制御部１１０から受信する。これを受けて、読出要求受信部５００は、各ブロック内の各記憶セルのアドレスを、フェイルメモリ４０およびアドレス選択部４００に対して順次出力する。また、読出要求受信部５００は、フェイルメモリ４０に対しては読出コマンドを、不良ブロックメモリ５０に対してはアドレス選択部４００を経由して読出コマンドを各アドレスに対応付けて出力する。なお、被試験メモリ１００の全ブロックについて、不良セルの数が基準数を超えている場合には、フェイルメモリ４０を読み出す必要がない。この場合読出要求受信部５００はフェイルメモリ４０に読出コマンドを出力しなくてよい。

変換部５２０は、読出対象ブロック内の不良セルの数がこの基準数を超えることを条件として、この読出対象ブロック内の全セルが不良であることを示すデータ列を、圧縮部５３０に対し出力する。変換部５２０は、たとえばオアゲートなどにより実現される。このオアゲートは、各ブロックについて、不良ブロックメモリ５０から読み出した不良超過情報、および、フェイルメモリ４０から読み出したフェイル情報の論理和を圧縮部５３０に出力する。これにより、あるブロックについて不良セルの数が基準数を超えた不良超過情報（論理値１）が不良ブロックメモリ５０から読み出された場合には、フェイルメモリ４０から供給されるフェイル情報の内容に関わらず、全ての記憶セルについて不良である旨の信号が圧縮部５３０に供給される。

圧縮部５３０は、このようにして出力されたデータ列をデータ圧縮して制御部１１０に出力する。たとえば、圧縮部５３０は、データ列をランレングス圧縮して出力する。ランレングス圧縮とは、連続する複数のフェイル情報が同じ値である場合に、連続する複数のフェイル情報を、フェイル情報の値と連続する個数とを示す情報に置換する圧縮である。従って、あるブロックの全ての記憶セルが不良であれば、圧縮効率は非常に高くなり、圧縮後のデータ列のサイズは非常に小さい。このように、変換部５２０による変換処理を、圧縮部５３０によるランレングス圧縮と組み合わせることにより、圧縮後のデータサイズを非常に小さいものとすることができる。

また、以上に示した処理は、第１段階において不良超過情報を不良ブロックメモリ５０に格納し、第２段階においてその不良超過情報に基づきデータ列を圧縮しているが、これら２つの段階は併合されて実行されてもよい。即ち例えば、読出要求受信部５００は、フェイルメモリ４０およびカウントメモリ６０の各々に対し各ブロックの各アドレスを読出コマンドと共に順次供給する。そして、変換部５２０は、不良超過情報を不良ブロックメモリ５０から読み出すのではなく、比較部５１０から順次出力される信号を不良超過情報として入力する。このような構成によれば、不良超過情報は比較部５１０から変換部５２０に対し直接に出力されるので、不良ブロックメモリ５０内において不良超過情報を記憶するための領域を不要とすることができる。

図６は、本発明の実施形態に係る不良記録モジュール１８０によりフェイル情報が読み出される処理のフローチャートを示す。まず、タイミング発生器１２０、パターン発生器１３０、波形整形器１４０、ドライバ１５０、コンパレータ１６０および比較部１７０は、協働して、被試験メモリ１００の読出試験を行う（Ｓ６００）。即ち、被試験メモリ１００の各記憶セルについて、既に格納した論理値が正しく読み出されるかどうかが試験され、その結果はフェイル情報としてフェイルメモリ４０に記憶される。次に、試験装置１０は、それぞれのブロックについて以下の処理を繰り返す（Ｓ６１０）。以下、処理対象のブロックのことを当該ブロックと呼ぶ。

まず、読出要求受信部５００は、アドレス選択部４１０に働きかけて、当該ブロックに含まれる不良セルの数を示すカウント値をカウントメモリ６０から読み出す（Ｓ６２０）。比較部５１０は、当該不良セルの数が予め定められた基準数を超える場合には（Ｓ６３０：ＹＥＳ）、その旨を示す不良超過情報を当該ブロックの不良ブロック情報に対応付けて不良ブロックメモリ５０に格納する（Ｓ６４０）。その不良超過情報は例えば論理値１である。以上の処理を各ブロックについて繰り返す（Ｓ６５０）。

次に、試験装置１０は、それぞれのブロックについて以下の処理を繰り返す（Ｓ６６０）。まず、読出要求受信部５００は、アドレス選択部４００に働きかけて、当該ブロックの不良ブロック情報に対応付けて記憶されている不調超過情報を不良ブロックメモリ５０から読み出す（Ｓ６７０）。不良超過情報が、不良セルの数が基準数を多いことを示す論理値１であることを条件に（Ｓ６７５：ＹＥＳ）、変換部５２０は、当該ブロック内の全セルが不良であることを示すデータ列を出力する（Ｓ６８０）。これを受けて圧縮部５３０はこのデータ列を圧縮して返信する。

なお、上記説明では全てのセルが不良として変換する単位はブロックであるが、その単位はブロックの一部であってもよい。即ち、変換部５２０は、当該ブロック内の不良セルの数が基準数を超えることを条件として、読出要求に対して制御部１１０に対し返信するべき返信データ列における、連続する複数のフェイル情報を不良を示す値に変換すればよい。つまり、返信データ列は当該ブロック内の各記憶セルのフェイル情報であるのに対し、変換対象となるフェイル情報はその一部であってもよい。

一方、不良超過情報が、不良セルの数が基準数以下であることを示す論理値０であることを条件に（Ｓ６７５：ＮＯ）、変換部５２０は、フェイル情報を変換せずに圧縮部５３０に対し出力し、圧縮部５３０はそのフェイル情報を圧縮して返信する（Ｓ６８５）。試験装置１０は、以上の処理を各ブロックについて繰り返す（Ｓ６９０）。
以上、本実施形態に係る試験装置１０によれば、被試験メモリ１００内の全ブロックについて一律に同様のデータ圧縮を行うのではなく、不良解析に役立てにくく、かつ充分な圧縮効率が期待できないブロックのみについては、全部不良セルであったものとしてデータ圧縮する。これにより、製造工程の稼動開始直後の障害が発生しやすい状況においても、その障害原因の解析を効率化することができ、さらには、障害の情報を記憶し、又は転送するための計算機リソースを節約できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。たとえば不良超過情報はリペア処理に用いられてもよい。具体的には、試験装置１０は、不良セルが基準数を超えたブロックについては、当該ブロックを、同一の被試験メモリ１００内に設けられた予備のブロックに置換する処理を行ってもよい。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (4)

1. 被試験メモリを試験する試験装置であって、
   前記被試験メモリの各セルの試験を行う試験部と、
   前記被試験メモリの各セルに対応して、当該セルの良否を示すフェイル情報をフェイルメモリに格納するフェイル情報格納部と、
   被試験メモリが有するブロック毎に、当該ブロック内において検出された不良セルの数をカウントするカウント部と、
   ブロックに含まれる各セルの前記フェイル情報の読出要求を受信する読出要求受信部と、
   読出対象ブロック内の不良セルの数と、予め定められた基準数とを比較する比較部と、
   前記読出対象ブロック内の不良セルの数が前記基準数を超えることを条件として、前記読出要求に対して返信すべき前記読出対象ブロック内の各セルの前記フェイル情報を含む返信データ列における、連続する複数のフェイル情報を不良を示す値に変換する変換部と、
   前記返信データ列を圧縮して返信する圧縮部と
   を備える試験装置。
2. 前記変換部は、前記読出対象ブロック内の不良セルの数が前記基準数を超えることを条件として、前記読出対象ブロック内の全セルが不良であることを示す前記返信データ列を出力する請求項１に記載の試験装置。
3. 前記圧縮部は、連続する複数の前記フェイル情報が同じ値である場合に、連続する複数の前記フェイル情報を、前記フェイル情報の値と連続する個数とを示す情報に置換するランレングス圧縮を行う請求項２に記載の試験装置。
4. 前記被試験メモリの各ブロックに対応して、当該ブロック内に不良セルが存在するか否かを示す不良ブロック情報と、当該ブロック内の不良セルの数が前記基準数を超えるか否かを示す不良超過情報とを不良ブロックメモリに格納するブロック情報格納部を更に備え、
   前記変換部は、前記読出対象ブロック内の不良セルの数が前記基準数を超えることを示す前記不良超過情報が前記不良ブロックメモリに格納されていることを条件として、前記読出要求に対して返信すべき前記読出対象ブロック内の各セルの前記フェイル情報を含む返信データ列における、連続する複数のフェイル情報を不良を示す値に変換する
   請求項１に記載の試験装置。

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