TWI452879B - 特殊應用網路晶片之全晶片拓樸產生合成方法 - Google Patents
特殊應用網路晶片之全晶片拓樸產生合成方法 Download PDFInfo
- Publication number
- TWI452879B TWI452879B TW099113152A TW99113152A TWI452879B TW I452879 B TWI452879 B TW I452879B TW 099113152 A TW099113152 A TW 099113152A TW 99113152 A TW99113152 A TW 99113152A TW I452879 B TWI452879 B TW I452879B
- Authority
- TW
- Taiwan
- Prior art keywords
- router
- source
- destination
- component
- cluster
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Description
本發明係關於一種特殊應用網路晶片之全晶片拓樸產生合成方法;特別是關於在數個源頭元件及數個目的元件之間設置至少一路由器共享群集集結[RSG clustering],以尋找適合使用同一路由器之全晶片拓樸產生合成方法。
隨著半導體製程技術的發展與進步,在單位面積內需要設置的電晶體數量越來越多,且處理元件[PE]的面積也需要隨之大幅縮減。換言之,單一晶片中由於越來越多處理元件的集合,電路設計亦越加複雜。現今將整個系統整合在單一晶片上,因此將該晶片稱為系統單晶片[SYSTEM-ON-CHIP,SOC]。
由於將整個系統直接整合至單一晶片內,因此其具有系統體積縮小、降低晶片製造與封裝之成本。另外,將所有的電路配置於單一晶片內,而可避免晶片外部資料存取之作業,其具有可大幅降低存取時間延遲及避免外部存取消耗功率的優點。一般而言,在SoC設計中,無論是處理元件[processing element,PE]的數量或通訊需求都將可預期大幅增加。因此晶片上所使用的通訊媒介必須適應多對多的運算架構。
傳統的通訊架構通常為點對點[point-to-point]通訊架構。另外,網路晶片[Network-on-Chip,NoC]為交換式通訊架構。NoC係由數個網路元件[network component]與數個處理元件[PE]組成。事實上,晶片上的通訊需求是不可預期的,因此規則性拓樸可提供一個較佳的通訊架構通解。然而,在某些具有特殊通訊需求之設計中,如特殊用途設計[application-specific design],由於通訊需求是已知的,使用規則性拓樸可能導致過度設計,增加多餘網路元件,在硬體負擔、晶片面積、功率消耗、系統效能等都將造成不良的影響。有鑑於此,傳統的網路晶片通訊架構存在需要進一步改良的需求,以改善前述的技術問題。
事實上,有關網路晶片之各種技術亦已揭示於許中華民國專利內容。舉例而言,中華民國專利公開第200937219號〝網路晶片〞之發明專利申請案,其揭示一種晶片上網路['NOC']。該晶片上網路包括一整合式處理器['IP']區塊、一路由器、一記憶體通信控制器及一網路介面控制器,其中每一個該IP區塊經調適經由該記憶體通信控制器及網路介面控制器而至該路由器,其中每一個該記憶體通信控制器控制該IP區塊與記憶體之間的通信,且每一個該網路介面控制器控制該IP區塊間經由該路由器之通信。
舉例而言,中華民國專利公開第200805045號〝網路控制裝置與網路晶片啟動之方法〞之發明專利申請案,其揭示一種網路控制裝置。該網路控制裝置包括一連接器、一控制器與一電源開關。當一網路纜線與該連接器連接時,該連接器會輸出一偵測訊號至該控制器,接著該控制器輸出一電源控制訊號至該電源開關。當該電源開關接收該電源控制訊號後,將一電源電壓傳送至一網路晶片,以使該網路晶片正常工作。
舉例而言,中華民國專利公開第200728949號〝可動態調整網路晶片工作電壓的裝置及其方法〞之發明專利申請案,其揭示一種可動態調整網路晶片工作電壓的裝置及其方法。該可動態調整網路晶片工作電壓方法包括:偵測N個通道之訊雜比;再比較其訊雜比之大小,從中挑選出一判斷通道,由該判斷通道訊雜比,機動控制一工作電壓。當該判斷通道之訊雜比大於一第一門檻值時,將該工作電壓調降一單位電壓值。當該判斷通道之訊雜比小於該第一門檻值時,將該工作電壓調升至預設電壓值。當該判斷通道之訊雜比大於一第二門檻值時,將該工作電壓調降一單位電壓值。當該判斷通道之訊雜比小於該第二門檻值時,將該工作電壓調升一單位電壓值。
有關網路晶片之各種技術亦已揭示於許多國外專利內容。例如,美國專利第7,574,680號、第7,564,865號、第7,467,358號、第7,466,701號、第7,382,154號、第7,243,318號、第7,185,309號、第5,974,487號、第5,908,468號、第5,878,265號、第5,469,437號、美國專利公開第20090307714號、第20090285222號、第20090282419號、第20090282227號、第20090282226號、第20090282222號、第20090282214號、第20090282211號、第20090282197號、第20090210883號、第20090210600號、第20090210592號、第20090210184號、第20090201302號、第20090187716號、第20090182954號、第20090157976號、第20090138567號、第20090135739號、第20090125706號、第20090125703號、第20090125574號、第20090109996號、第20090106569號、第20090070549號、第20080159454號、第20080126569號、第20080069094號、第20080031366號、第20080031279號、第20070115939號、第20070075734號、第20060224796號、第20060215653號、第20060203825號、第20060104267號、第20050271054號及第20050203988等。前述諸美國專利及美國公開專利案僅為本發明技術背景之參考及說明目前技術發展狀態而已,其並非用以限制本發明之範圍。
有鑑於此,本發明為了滿足上述需求,其提供一種特殊應用網路晶片之全晶片拓樸產生合成方法,其在數個源頭元件及數個目的元件之間設置至少一路由器共享群集集結,以尋找適合使用同一路由器之該源頭元件及目的元件,以達成減少使用多餘網路元件之目的。
本發明之主要目的係提供一種特殊應用網路晶片之全晶片拓樸產生合成方法,其在數個源頭元件及數個目的元件之間設置至少一路由器共享群集集結,以尋找適合使用同一路由器之該源頭元件及目的元件,以達成減少使用多餘網路元件之目的。
為了達成上述目的,本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法,其包含步驟:於數個源頭節點及數個目的節點之間進行通訊關係分析,以便組合獲得數個源頭元件及數個目的元件;於該源頭元件及目的元件之間進行設置一路由器共享群集集結,以尋找適合使用同一路由器之該源頭元件及目的元件;及利用該路由器共享群集之間進行合併,以提高該路由器之使用率。
本發明較佳實施例之該全晶片拓樸產生合成方法另包含:晶片面積及繞線長度之平面規劃。
本發明較佳實施例之該路由器共享群集集結包含:於該源頭節點及目的節點之間進行獨立有向連線簡化、獨立點簡化、輸出鄰居子集合樹建構及目標端點分解,依子集合樹對應連接該源頭元件及目的元件。
本發明較佳實施例在該路由器共享群集集結設置前,於該源頭元件及目的元件之間進行通訊高密度組成及冗餘元素連接。
本發明較佳實施例在該路由器共享群集集結設置後,於該源頭元件及目的元件之間進行獨立有向連線插入。
本發明較佳實施例之該路由器共享群集之合併包含:共同源端合併及共同目標端合併。
本發明較佳實施例之該路由器共享群集之合併另包含:源點配對合併、目標點配對合併及源頭元件-目標元件配對合併。
為了充分瞭解本發明,於下文將例舉較佳實施例並配合所附圖式作詳細說明,且其並非用以限定本發明。
本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法可應用於各種特殊應用網路晶片之拓樸設計,但其並非用以限定本發明之應用範圍。另外,本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法亦可應用於其它各種網路晶片[NoC]之拓樸設計。本發明之特殊應用網路晶片之全晶片拓樸產生合成方法可簡化通訊、降低功率消耗及減少晶片總面積。
本發明之特殊應用網路晶片之全晶片拓樸產生合成方法之第一主要步驟:於數個源頭節點[source node]及數個目的節點[target node]之間進行通訊關係分析,以獲得數個源頭元件[source component]及數個目的元件[target component]。
第1(a)至1(c)圖揭示本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法之通訊雙分示意圖。請再參照第1(a)圖所示,數個該源頭節點s及數個該目的節點t之間形成獨立有向連線[arc],以便進行獨立有向連線簡化[Independent Arcs Reduction,IAR]。請再參照第1(b)圖所示,在數個該源頭節點s及數個該目的節點t之間形成獨立點[vertex],進行以便獨立點簡化[Independent Vertex Reduction,IVR]。
請再參照第1(a)至1(c)圖所示,在第1(a)及1(b)圖中經過IAR及IVR後,將與其它vertex無交互作用之arc及vertex移除,因此獲得第1(c)圖之簡化通訊雙分圖[reduced communication trace bipartite graph,RCTB graph]。
第2(a)至2(i)圖揭示本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行輸出鄰居子集合樹建構過程[Outcoming Neighbors Subset Tree Construction,STC]之示意圖。
請參照第2(a)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法進行在數個該源頭節點s及數個該目的節點t之間配置根節點[root node]。
請參照第2(b)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法係插入s6
節點。請參照第2(c)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法係接著再插入S1
節點。
請參照第2(d)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法係接著再插入s3
節點。請參照第2(e)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法係接著再插入s4
節點。
請參照第2(f)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法係接著再插入s8
節點。請參照第2(g)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法係接著再插入s9
節點。
請參照第2(h)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法係接著再插入s10
節點。
請參照第2(i)圖所示,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法獲得子集合樹[subset tree]。
第3(a)至3(e)圖揭示本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行目標端點分解[Target Set Decompose,TSD]之示意圖。請參照第3(a)至3(e)圖所示,目的元件TC為TB
所成之集合{t0
,t2
,t3
,t5
,t7
,t9
,t12
},其分裂的目標集合[Target Set(TS)]依序為TS(s6
),TS(s1
),TS(s4
,s9
),TS(s8
,s10
),TS(s3
)。
請參照第3(a)圖所示,在TC目標元件{t0
,t2
,t3
,t5
,t7
,t9
,t12
}上依TS(s6
)={t5
,t7
,t9
,t12
}進行分裂,且分裂為目標集合{t5
,t7
,t9
,t12
}及{t0
,t2
,t3
}。
請參照第3(b)圖所示,在目標集合{t5
,t7
,t9
,t12
}及{t0
,t2
,t3
}上依TS(s1
)={t0
,t9
}進行再分裂,且由於t0
存在於{t0
,t2
,t3
}中,因此其分裂為目標集合{t0
}及{t2
,t3
},而t9
存在於{t5
,t7
,t9
,t12
}中,因此其分裂為目標集合{t5
,t7
,t12
}及{t9
};因此其共分裂為四個目標集合{t5
,t7
,t12
}、{t9
}、{t0
}及{t2
,t3
}。
請參照第3(c)圖所示,在目標集合{t2
,t3
}上依TS(s4
,s9
)={t3
}進行再分裂,且由於t3
存在於{t2
,t3
}中,因此其分裂為集合{t2
}及{t3
},其共分裂為五個目標集合{t5
,t7
,t12
}、{t9
}、{t0
}、{t2
}及{t3
}。
請參照第3(d)圖所示,在目標集合{t2
}上依TS(s8
,s10
)={t2
}進行再分裂,且由於只有t2
單獨存在於{t2
}中,因此其不需再進一步分裂,其仍僅共分裂為五個目標集合{t5
,t7
,t12
}、{t9
}、{t0
}、{t2
}及{t3
}。
請參照第3(e)圖所示,在目標集合{t0
}上依TS(s3
)={t0
}進行再分裂,且由於只有t0
單獨存在於{t0
}中,因此其不需再進一步分裂,其仍僅共分裂為五個目標集合{t5
,t7
,t12
}、{t9
}、{t0
}、{t2
}及{t3
}。
第4(a)至4(b)圖揭示本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行分解後,獲得分解源頭端點元素S-C、分解目標端點元素T-C及其對應通訊關係之通訊雙分示意圖。
請參照第4(a)圖所示,源頭端點元素S-C包含源頭端點元素S-C0
、源頭端點元素S-C1
、源頭端點元素S-C2
、源頭端點元素S-C3
及源頭端點元素S-C4
;目標端點元素T-C包含目標端點元素T-C0
、目標端點元素T-C1
、目標端點元素T-C2
、目標端點元素T-C3
及目標端點元素T-C4
。
請參照第4(b)圖所示,依各個該源頭端點元素S-C及目標端點元素T-C之對應連接關係,將各個源頭元素sc0
、sc1
、sc2
、sc3
、sc4
對應連接至各個目標元件tc0
、tc1
、tc2
、tc3
、tc4
。
本發明之特殊應用網路晶片之全晶片拓樸產生合成方法之第二主要步驟:於該源頭元件及目的元件之間進行路由器共享群集集結[Router Sharing Group clustering,RSG clustering],以尋找適合使用同一路由器之該源頭元件及目的元件,以減少使用路由器數量、跳躍數量及降低功率消耗。
第5(a)至5(b)圖揭示本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行高通訊密度路由器共享群集集結及將經過初始之路由器共享群集集結之路由器共享群集連線示意圖。
請參照第5(a)圖所示,將初始之路由器共享群集進行集結[initial RSG clustering],可獲得sc與tc之高通訊密度路由器共享群集RSGs。
請參照第5(b)圖所示,將第5(a)圖之路由器共享群集形成高通訊密度路由器共享群集RSG0
、RSG1
、RSG2
、RSG3
、RSG4
,將高通訊密度路由器共享群集RSG0
、RSG1
、RSG2
、RSG3
、RSG4
依其關係進行連線。
第6(a)至6(b)圖揭示本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法在路由器共享群集上進行冗餘元素連接之示意圖。
請參照第6(a)圖所示,將未被集結納入至路由器共享群集RSG之源頭元素sc[例如:S-C4
]集結納入至指定路由器共享群集,如虛線所示。
請參照第6(b)圖所示,將未被集結納入至路由器共享群集RSG之目的元素tc[例如:T-C4
]集結納入至指定路由器共享群集,如虛線所示。
本發明之特殊應用網路晶片之全晶片拓樸產生合成方法之第三主要步驟:利用該路由器共享群集之間進行合併,以提高路由器之使用率。
本發明較佳實施例之該路由器共享群集之合併包含:共同源端合併[source merging]、源點配對合併[source pair merging]、共同目標端合併[target merging]、目標點配對合併[target pair merging]及源頭元件-目標元件配對合併[S-T pair(arc) merging],但其並非用以限定本發明之範圍。
顯然,本發明之特殊應用網路晶片之全晶片拓樸產生合成方法尋找使用同一路由器之源頭元件及目的元件之間,並合併形成使用率較高的路由器,以降低路由器的總數量,因而具有簡化通訊、降低功率消耗及減少晶片總面積之功效。
前述較佳實施例僅舉例說明本發明及其技術特徵,該實施例之技術仍可適當進行各種實質等效修飾及/或替換方式予以實施;因此,本發明之權利範圍須視後附申請專利範圍所界定之範圍為準。
s...源頭節點
t...目的節點
S-C...源頭端點元素
T-C...目的端點元素
sc...源頭元件
tc...目的元件
RSG...路由器共享群集
第1(a)至1(c)圖:本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法之通訊雙分示意圖。
第2(a)至2(i)圖:本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行輸出鄰居子集合樹建構過程之示意圖。
第3(a)至3(e)圖:本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行目標端點分解之示意圖。
第4(a)至4(b)圖:本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行分解後,獲得分解源頭端點元素S-C、分解目標端點元素T-C及其對應通訊關係之通訊雙分示意圖。
第5(a)至5(b)圖:本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法進行高通訊密度路由器共享群集集結及將經過初始之路由器共享群集集結之路由器共享群集連線示意圖。
第6(a)至6(b)圖:本發明較佳實施例之特殊應用網路晶片之全晶片拓樸產生合成方法在路由器共享群集上進行冗餘元素連接之示意圖。
s...源頭節點
t...目的節點
S-C...源頭端點元素
T-C...目的端點元素
Claims (10)
- 一種特殊應用網路晶片之全晶片拓樸產生合成方法,其包含步驟:於數個源頭節點及數個目的節點之間進行通訊關係分析,以便組合獲得數個源頭元件及數個目的元件;於該源頭元件及目的元件之間進行設置一路由器共享群集集結,以尋找適合使用同一路由器之該源頭元件及目的元件之間,並合併形成使用率較高的路由器,以減少使用路由器數量、跳躍數量及降低功率消耗;及其中利用該路由器共享群集之間進行合併,以提高該路由器之使用率。
- 一種特殊應用網路晶片之全晶片拓樸產生合成方法,其包含步驟:於數個源頭節點及數個目的節點之間進行通訊關係分析,以便組合獲得數個源頭元件及數個目的元件;於該源頭元件及目的元件之間進行設置一路由器共享群集集結,以尋找適合使用同一路由器之該源頭元件及目的元件,且該路由器共享群集集結包含:於該源頭節點及目的節點之間進行獨立有向連線簡化、獨立點簡化、輸出鄰居子集合樹建構及目標端點分解,依子集合樹對應連接該源頭元件及目的元件;及其中利用該路由器共享群集之間進行合併,以提高該路由器之使用率。
- 一種特殊應用網路晶片之全晶片拓樸產生合成方法,其包含步驟:於數個源頭節點及數個目的節點之間進行通訊關係分析,以便組合獲得數個源頭元件及數個目的元件;於該源頭元件及目的元件之間進行設置一路由器共享群集集結,以尋找適合使用同一路由器之該源頭元件及目的元件,在該路由器共享群集集結設置前,於該源頭元件及目的元件之 間進行通訊高密度組成及冗餘元素連接;及其中利用該路由器共享群集之間進行合併,以提高該路由器之使用率。
- 一種特殊應用網路晶片之全晶片拓樸產生合成方法,其包含步驟:於數個源頭節點及數個目的節點之間進行通訊關係分析,以便組合獲得數個源頭元件及數個目的元件;於該源頭元件及目的元件之間進行設置一路由器共享群集集結,以尋找適合使用同一路由器之該源頭元件及目的元件,將初始之路由器共享群集進行集結,可獲得該源頭元件及目的元件之高通訊密度路由器共享群集;及其中利用該路由器共享群集之間進行合併,以提高該路由器之使用率。
- 依申請專利範圍第1、2、3或4項所述之特殊應用網路晶片之全晶片拓樸產生合成方法,另包含:晶片面積及繞線長度之平面規劃。
- 依申請專利範圍第1、2、3或4項所述之特殊應用網路晶片之全晶片拓樸產生合成方法,其中該路由器共享群集集結設置後,於該源頭元件及目的元件之間進行獨立有向連線插入。
- 依申請專利範圍第1、2、3或4項所述之特殊應用網路晶片之全晶片拓樸產生合成方法,其中該路由器共享群集之合併包含:共同源端合併及共同目標端合併。
- 依申請專利範圍第1、2、3或4項所述之特殊應用網路晶片之全晶片拓樸產生合成方法,其中該路由器共享群集之合併包含:源點配對合併、目標點配對合併及源頭元件-目標元件配對合併。
- 依申請專利範圍第1、2、3或4項所述之特殊應用網路晶片之全晶片拓樸產生合成方法,其中將未被集結納入至該路由器共享群集之源頭元素集結納入至一指定路由器共享群集。
- 依申請專利範圍第1、2、3或4項所述之特殊應用網路晶 片之全晶片拓樸產生合成方法,其中將未被集結納入至該路由器共享群集之目的元素集結納入至一指定路由器共享群集。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099113152A TWI452879B (zh) | 2010-04-27 | 2010-04-27 | 特殊應用網路晶片之全晶片拓樸產生合成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099113152A TWI452879B (zh) | 2010-04-27 | 2010-04-27 | 特殊應用網路晶片之全晶片拓樸產生合成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201138373A TW201138373A (en) | 2011-11-01 |
TWI452879B true TWI452879B (zh) | 2014-09-11 |
Family
ID=46759836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW099113152A TWI452879B (zh) | 2010-04-27 | 2010-04-27 | 特殊應用網路晶片之全晶片拓樸產生合成方法 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI452879B (zh) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5831989A (en) * | 1996-09-18 | 1998-11-03 | Advantest Coporation | Memory testing apparatus |
US6425095B1 (en) * | 1998-08-14 | 2002-07-23 | Advantest Corporation | Memory testing apparatus |
US6594788B1 (en) * | 1999-07-16 | 2003-07-15 | Advantest Corporation | Method of analyzing a relief of failure cell in a memory and memory testing apparatus having a failure relief analyzer using the method |
TW577084B (en) * | 2000-12-26 | 2004-02-21 | Intel Corp | Method and apparatus for testing a semiconductor memory |
TWI222076B (en) * | 2000-05-02 | 2004-10-11 | Advantest Corp | Memory testing method and memory testing apparatus |
US20070162795A1 (en) * | 2004-06-23 | 2007-07-12 | Advantest Corporation | Test apparatus and test method |
US20080201621A1 (en) * | 2007-02-16 | 2008-08-21 | Advantest Corporation | Test apparatus |
TWI300570B (zh) * | 2006-03-28 | 2008-09-01 | Fujitsu Ltd |
-
2010
- 2010-04-27 TW TW099113152A patent/TWI452879B/zh not_active IP Right Cessation
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5831989A (en) * | 1996-09-18 | 1998-11-03 | Advantest Coporation | Memory testing apparatus |
US6425095B1 (en) * | 1998-08-14 | 2002-07-23 | Advantest Corporation | Memory testing apparatus |
US6594788B1 (en) * | 1999-07-16 | 2003-07-15 | Advantest Corporation | Method of analyzing a relief of failure cell in a memory and memory testing apparatus having a failure relief analyzer using the method |
TWI222076B (en) * | 2000-05-02 | 2004-10-11 | Advantest Corp | Memory testing method and memory testing apparatus |
TW577084B (en) * | 2000-12-26 | 2004-02-21 | Intel Corp | Method and apparatus for testing a semiconductor memory |
US20070162795A1 (en) * | 2004-06-23 | 2007-07-12 | Advantest Corporation | Test apparatus and test method |
TWI300570B (zh) * | 2006-03-28 | 2008-09-01 | Fujitsu Ltd | |
US20080201621A1 (en) * | 2007-02-16 | 2008-08-21 | Advantest Corporation | Test apparatus |
Also Published As
Publication number | Publication date |
---|---|
TW201138373A (en) | 2011-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI566104B (zh) | 用以切換多個電腦裝置介面之系統及其方法及用以切換 多個快速周邊組件互連(PCIe)匯流排之系統 | |
US9992135B2 (en) | Apparatus and method for fusion of compute and switching functions of exascale system into a single component by using configurable network-on-chip fabric with distributed dual mode input-output ports and programmable network interfaces | |
US10324509B2 (en) | Automatic generation of power management sequence in a SoC or NoC | |
US7334070B2 (en) | Multi-channel memory architecture for daisy chained arrangements of nodes with bridging between memory channels | |
US11256656B2 (en) | Hybrid programmable many-core device with on-chip interconnect | |
US9477280B1 (en) | Specification for automatic power management of network-on-chip and system-on-chip | |
US7873773B2 (en) | Multi-node architecture with daisy chain communication link configurable to operate in unidirectional and bidirectional modes | |
RU2012145865A (ru) | Гетерогенная сеть межсоединений с учетом производительности и трафика | |
US7525215B2 (en) | Power-aware multi-circuit system and method | |
KR20120024791A (ko) | 스케일가능한 버스 기반형 온?칩 상호접속 네트워크 | |
WO2014083780A1 (ja) | 通信装置、通信装置を有するルータ、バスシステム、およびバスシステムを有する半導体回路の回路基板 | |
US8027358B2 (en) | Dynamic link width modulation | |
KR101736593B1 (ko) | 온-다이 상호접속부의 아키텍처 | |
US20190332438A1 (en) | Data accelerated processing system | |
JP2007123336A (ja) | 半導体集積回路のクロック構成方法およびそのプログラム | |
JP2005158076A (ja) | コンピューティング・システムにおける周辺装置用ユニバーサル・コントローラ | |
TWI452879B (zh) | 特殊應用網路晶片之全晶片拓樸產生合成方法 | |
US20150370747A1 (en) | Usb controllers coupled to usb ports | |
US8743596B2 (en) | Magnetoresistive random access memory | |
Wu et al. | Algorithms for reconfiguring NoC-based fault-tolerant multiprocessor arrays | |
CN107104909B (zh) | 可容错的专用片上网络拓扑生成方法 | |
US20120324247A1 (en) | Power supply circuit for cpu | |
Shahiri et al. | A reliable and high-performance network-on-chip router through decoupled resource sharing | |
JP2004302819A (ja) | 半導体集積回路のレイアウト設計方法 | |
US9355723B1 (en) | Semiconductor device including a non-volatile memory preserving data stored in a volatile memory when powered off |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |