JP2003536083A

JP2003536083A - チップ設計検証及びテスト装置及び方法

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Publication number: JP2003536083A
Application number: JP2002502703A
Authority: JP
Inventors: ヒュンジュ・バク
Original assignee: ヒュンジュ・バク
Priority date: 2000-06-03
Filing date: 2001-06-01
Publication date: 2003-12-02
Also published as: US20040138845A1; WO2001095238A2; US20070113209A1; WO2001095238A3; DE10196310B4; KR20010110048A; DE10196310B8; KR100374328B1; US7185295B2; DE10196310T1; US7571400B2

Abstract

(57)【要約】本発明はチップ設計検証及びテスト装置及び方法を開示する。その装置は複数個の機能ブロックを備えて設計されたチップ及び製作されたチップの作動を検証してテストするための応用プログラム、入出力ファイル、及びテストベクトルを貯蔵するための貯蔵部、貯蔵部とチップ間のデータ伝送を制御するためのインタフェース部、及び応用プログラムを遂行して制御するための中央処理装置を備えたコンピュータを備えて、インタフェース部は貯蔵部から出力される入力ファイルまたはテストベクトルを貯蔵してチップに印加するためのデータ印加部、及びチップから出力されるデータを貯蔵するためのデータ貯蔵部で構成されている。したがって、ＰＣを基盤にしてチップ設計時には設計されたチップの作動を検証してエラーをデバギングできる検証器で使用が可能であって、チップ製作以後には製作されたチップの作動をテストできるテスタで使用が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、チップ設計検証及びテスト装置に係り、特にチップ設計時には設計
者が設計したチップの作動を確認するための検証器を用い、チップ製作以後には
製作されたチップの作動をテストするためのテスタを用いることができるチップ
設計検証及びテスト装置及び方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】

半導体設計自動化と関連した各種ＥＤＡ（ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇ
ｎＡｕｔｏｍａｔｉｏｎ）ツール（ｔｏｏｌ）の普及が拡大されてＨＤＬ（Ｈ
ａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）を利用した設計
方法が普遍化されながらＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎｓｐｅｃｉｆｉｃＩＣ）の設計環境は大きく改善された。したがって、設計される回路の大きさ
も既存の数万〜数十万ゲート水準から近来には数百萬ゲートに至る程度の容量を
設計するのに至り、ＡＳＩＣは一つのチップにシステムを具現することが可能な
程度に至った。このように構成されたシステムをＳＯＣ（ｓｙｓｔｅｍｏｎ
ａｃhｉｐ）という。

【０００３】このような巨大容量の回路を一つのＡＳＩＣ素子で具現することが可能になっ
たことはサブ−ミクロン（Ｓｕｂ−ｍｉｃｒｏｎ）化された半導体工程技術が後
押しされたものということができ、半導体工程技術のサブ−ミクロン化が進めら
れるほど設計されるＡＳＩＣ素子は、より一層高集積化及び高速化傾向を示すよ
うになる。したがって、大容量の複雑な回路を正しく作動するＡＳＩＣ素子として作り出
すことにおいて最大の障害要因で浮び上がることが回路のシミュレーション（ｓ
ｉｍｕｌａｔｉｏｎ）とシステム水準で設計された回路が正しく作動を遂行して
いるか否かを検証することである。

【０００４】回路を設計する人間は、大体その回路にいかなる入力を加える時いかなる出力
が出るという事実を分かって設計をするために、シミュレーションということも
単にこのような機能を確認することにとどまる傾向がある。しかし、その回路がＡＳＩＣになってシステムボード上に装着されたとき、シ
ステム上の回路は必ず設計者が回路の機能検証のために用いた入力と同一な形態
の入力のみを発生はしない。これはＡＳＩＣ不良の最も大きい要因ということができ、シミュレーション遂
行が十分でないためということができる。

【０００５】設計しようとする回路の複雑度と大きさが大きくなるほど、再活用しようとす
るＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）ブロックの数が多いほ
ど、システムボード上の作動を完壁に再現するシミュレーション遂行パターンを
作成することとは非常に難しいことであり、特に、数百萬ゲートに至る回路をマ
イクロプロセッサの命令語を基盤で作動するシミュレーションの遂行には多くの
時間が所要される。

【０００６】シミュレーション遂行時のこのような問題をハードウェア的な方法で解決する
ために再プログラム可能なＦＰＧＡ（ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅ
ｇａｔｅａｒｒａｙ）が回路検証の手段で広く用いられており、このようなＦ
ＰＧＡを基盤にしてさらに効果的なデバギング手段を備えたＡＳＩＣ検証器が活
用されることもある。ＦＰＧＡは、ユーザーが現場で直接自身が設計した回路をＦＰＧＡ用コンパイ
ラの入力にしてコンパイルを遂行して、結果として生成したビットストリーム（
ｂｉｔｓｔｒｅａｍ）ファイルをＦＰＧＡに記録して入れることによって、自
身の回路がハードウェア的にＦＰＧＡに形成されるようにすることができる素子
として大体小さい規模の回路をシステム環境下で検証する時用いられ、比較的大
規模の回路を効果的に検証するためには本格的なＡＳＩＣ検証器が必要である。

【０００７】従来のチップ設計検証装置としては、米国特許番号第６，００９，２５６号に
公開されたコンピュータ内蔵型チップ設計検証器と、米国特許番号第５，９６３
，７３５号に公開されたコンピュータ独立型チップ設計検証器がある。もちろん
、他の検証器もあるが、ここでは代表的な２種の場合の検証器を従来技術の例に
挙げて説明する。

【０００８】まず、米国特許番号第６，００９，２５６号で公開された装置は、コンピュー
タ内部に設計しようとするチップのソフトウェアモデルに対する処理を遂行する
プロセッサとハードウェアモデルを具現した再構成可能なハードウェアボードを
備えてチップを具現して、具現されたチップの作動を検証した。また、この装置
は設計されたチップが適用されるターゲットシステムがコンピュータの外部に連
結されて相互有機的に作動することが可能である。

【０００９】ところで、この装置は設計されたチップのハードウェアモデルを具現するため
のプログラム可能なゲートアレーで構成されたハードウェアボードが備わるよう
になるが、コンピュータのメーンメモリと備わったハードウェアボード間のデー
タ伝送を遂行することにおいて、データ圧縮による伝送を行わないために性能の
向上に制限が伴い、注文者が注文した回路のハードウェア構成が複雑になれば多
数のハードウェアボードが備わらなければならない。また、この装置はチップ設計段階でチップを設計して設計されたチップの作動
を検証することはできるが、設計されたチップが製作された後に製作されたチッ
プの作動をテストできる環境は提供しないという短所があった。

【００１０】次に、米国特許番号第５，９６３，７３５号で公開された装置は、コンピュー
タの外部にハードウェアエミュレータ（ｅｍｕｌａｔｏｒ）、及びユーザーの外
部システム、ＶＬＳＩ装置、及びメモリで構成されている。ハードウェアエミュ
レータは構成（ｃｏｎｆｉｇｕｒａｉｏｎ）回路、ロジック分析器／パターン発
生器、プログラム可能なゲートアレー、及びインタフェース回路で構成されてい
る。

【００１１】コンピュータにはユーザーが検証しようとする設計回路と応用（ａｐｐｌｉｃ
ａｔｉｏｎ）プログラムが常駐し、これによって検証しようとする設計回路を応
用プログラムを通した一連の処理過程とコンパイル（ｃｏｍｐｉｌｅ）を遂行し
て、検証しようとする設計回路の機能を具現するために各々のプログラム可能な
ゲートアレー別にビットストリームファイル（ｂｉｔｓｔｒｅａｍｆｉｌｅ
）を生成し、これをプログラム可能なゲートアレーに各々記録して入れる。そし
て、装置使用者は応用プログラムのソフトウェア環境を通してハードウェアエミ
ュレータの作動に関する制御を遂行することができる。この装置も、上述した装置と同様に検証しようとする設計のハードウェアモデ
ルを具現するためにプログラム可能なゲートアレーを備える。

【００１２】また、グラフィックと関連した活用例としてこの装置は、ハードウェアエミュ
レータに具現されたチップの入力を印加するためのインタフェース回路、及びハ
ードウェアエミュレータと画面出力用のモニター間のインタフェースのための別
途のインタフェース回路をユーザーが備えていなければならない。すなわち、ハ
ードウェアエミュレータから出力される信号は遅い速度の信号であるので、これ
を直接的にモニター上にディスプレーする場合には正常的な画面が出力されない
。したがって、ハードウェアエミュレータとモニター間にインタフェース回路を
備えてモニター上に正常的な画面が出力されることができるようにする。

【００１３】したがって、従来の装置は、チップ設計を検証するために適用例によって附加
的な適切なハードウェア検証環境が備わるべきであり、グラフィック関連設計の
場合には別途の画面出力用グラフィックデータバッファリング装置とモニターを
備えてこそ出力画面をモニターできるという問題点があった。そして、上述した装置と同様にチップ設計段階でチップを設計して設計された
チップの作動を検証できたとしても、チップが製作された後に製作されたチップ
の作動をテストできないという問題点があった。

【００１４】また、上述した従来の装置はユーザーの検証対象設計を受け入れることができ
る各々の定形化された手段を備え、どのようにすれば検証対象の設計を作動がよ
くできる形態に定形化された手段に具現することかに焦点が合わせられてある反
面、多様な機能ブロックで構成されている検証対象の設計をどのようにすれば各
々の機能ブロック別に効果的な検証することができて、エラーを発見するのに適
合であり、効果的にデバギングを遂行することができるのかという問題に対して
はこれに相応しい多様でかつ統合された検証用ウィンドウ環境を提供することが
できないという問題点があった。

【００１５】本発明の目的は、チップ設計時には設計されたチップの作動を検証できる検証
器を用い、チップ製作以後には製作されたチップの作動をテストできるテスタを
用いることができるチップ設計検証及びテスト装置を提供することにある。本発明の他の目的は、設計されたチップ及び製作されたチップを構成する多様
な機能ブロックの誤謬を発見するのに適合なウィンドウを、グラフィックユーザ
ーインタフェースを利用してディスプレーすることによってエラーを容易に検出
できるチップ設計検証及びテスト装置を提供することにある。本発明のさらに他の目的は、前記目的と他の目的を達成するためのチップ設計
検証及びテスト方法を提供することにある。

【００１６】

【課題を解決するための手段】

前記目的と他の目的を達成するためのチップ設計検証及びテスト装置は、複数
個の機能ブロックを備えた、設計されたチップ及び製作されたチップの作動を検
証してテストするための応用プログラム及びテストベクトルを貯蔵するための貯
蔵手段、前記貯蔵手段と前記チップ間のデータ伝送を制御するためのインタフェ
ース手段、及び前記応用プログラムを遂行して制御するための中央処理装置を備
えたコンピュータを備え、前記インタフェース手段は、前記貯蔵手段から出力さ
れるテストベクトルを貯蔵して前記チップに印加するためのデータ印加手段、及
び前記チップから出力されるデータを貯蔵するためのデータ貯蔵手段を備えたこ
とを特徴とする。

【００１７】前記応用プログラムが遂行されれば、前記コンピュータのモニター上にグラフ
ィックユーザーインタフェースをディスプレーして、前記グラフィックユーザー
インタフェースを利用して検証モード及びテストモードを設定して、前記複数個
の機能ブロック各々に該当するテスト結果を複数個のウィンドウの該ウィンドウ
を通してディスプレーして、ウィンドウ相互間に検証のための有機的な制御をす
ることを特徴とする。

【００１８】前記また他の目的を達成するための本発明のチップ設計検証及びテスト方法は
、複数個の機能ブロックを備えて設計されたチップ及び製作されたチップの作動
を検証してテストするための応用プログラム、入出力データ、及びテストベクト
ルを貯蔵するための貯蔵手段を備えたコンピュータを備えたチップ設計検証及び
テスト方法において、前記応用プログラムを遂行するによりグラフィックユーザ
ーインタフェースをモニター上にディスプレーする段階、前記グラフィックユー
ザーインタフェースにより作動モードが前記設計されたチップの作動を検証する
検証モードに設定された場合には前記貯蔵手段に貯蔵されたターゲット用入力デ
ータまたはテストベクトルをなすデータを交代でデータ印加手段に貯蔵する段階
、及び前記チップから出力される出力データを交代でデータ貯蔵手段に貯蔵する
段階を備えて、前記グラフィックユーザーインタフェースにより作動モードが前
記製作されたチップをテストするテストモードに設定された場合には前記貯蔵手
段に貯蔵されたテストベクトルをなすデータを交代でデータ印加手段に貯蔵する
段階、及び前記データ印加手段に貯蔵された前記テストベクトルをなすデータを
交代で前記チップに印加しながら前記チップから出力されるデータを交代で前記
データ貯蔵手段に貯蔵する段階を備えたことを特徴とする。

【００１９】

【発明の実施の形態】

以下、添付した図面を参考しながら本発明のチップ設計検証及びテスト装置及
び方法を説明する。図１は、一般的なコンピューターシステムのブロック図であって、モニター１
と本体２で構成され、本体２は中央処理装置ＣＰＵ１０、グラフィック信号処理
装置１２、グラフィックメモリ１４、ホストブリッジ１６、メーンメモリ１８、
ＰＣＩ／ＩＳＡブリッジ２０、ハードディスク２２、ＰＣＩ装置が具備されるス
ロット２４、及びＩＳＡ装置が具備されるスロット２６で構成されている。

【００２０】図１に示したブロック各々の構成を説明すれば次のとおりである。ＣＰＵ１０は、応用プログラムを遂行して全般的な制御を遂行する。ホストブ
リッジ１６は、ＣＰＵ１０、メーンメモリ１８、グラフィック信号処理装置１２
、ＰＣＩスロット２４、及びＰＣＩ／ＩＳＡブリッジ２０間のインタフェースを
遂行する。メーンメモリ１８は、ＣＰＵ１０により持ってきたハードディスク２
２に貯蔵された応用プログラムと各種入出力データなどを貯蔵する。グラフィッ
ク信号処理装置１２は、グラフィックメモリ１４と連結されてメーンメモリ１８
から伝送されるグラフィック信号をグラフィックメモリ１４に貯蔵して、信号処
理してモニター１上にディスプレーする。

【００２１】ＰＣＩスロット２４は、ＰＣＩバスに連結されてデータを伝送する。ＰＣＩス
ロット２４にはＬＡＮカード、ファックスモデムカード等のようなＰＣＩ装置が
挿設されるようになる。ＰＣＩ／ＩＳＡブリッジ２０は、ハードディスク２２、
メーンメモリ１８、ホストブリッジ、ＰＣＩスロット２４、及びＩＳＡスロット
２６間のインタフェースを遂行する。ハードディスク２２は、応用プログラム及
び多種のデータを貯蔵する。ＩＳＡ（ｉｎｄｕｓｔｒｙｓｔａｎｄａｒｄａ
ｒｃhｉｔｅｃｔｕｒｅ）スロット２６は、ＩＳＡバスに連結されてデータを伝
送する。ＩＳＡスロット２６にはＰＣＩスロット２４と同様にＩＳＡバス規格を
支援する装置が挿設されるようになる。図１のブロック図で、ＰＣＩスロット２４とＩＳＡスロット２６を便宜上各々
四個と一個で図示したが、必要に応じてはさらに多く備える場合もある。

【００２２】図２は、本発明のチップ設計検証及びテスト装置の構成を図式化したブロック
図であって、チップ設計検証及びテストプログラム３０とインタフェース手段３
２を備えた本体２、及びターゲット３４で構成されている。すなわち、本発明のチップ設計検証及びテスト装置は、図１に示したように構
成されたコンピューターシステムの本体２のハードディスク２２にチップ設計検
証及びテストプログラム３０を設置して、ＰＣＩバスに連結されたＰＣＩスロッ
ト２４にインタフェース手段３２を備えて構成されている。

【００２３】図３Ａは、本発明の一実施例のターゲット３４を示すものであって、ソフトウ
ェアＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）、プログラム可能な
ゲートアレー（ＦＰＧＡ）、メモリ、及びマイクロコントローラユニット（ＭＣ
Ｕ；ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒｕｎｉｔ）で構成される。図３Ａで、ソフトウェアＩＰは、メモリとマイクロコントローラユニットを利
用して具現され、またはこれに相応するハードウェアＩＰを利用して具現され、
ＦＰＧＡはプログラム可能なゲートアレーをいうものであり、設計者が設計した
回路のハードウェア部分が具現される。メモリ、及びマイクロコントローラユニ
ットは汎用のチップを用いて具現される。すなわち、図３Ａに示したターゲット
３４は、ソフトウェアＩＰ、汎用のチップであるハードウェアＩＰ、メモリ、マ
イクロコントロールユニット及び汎用のチップにより具現が不可能なハードウェ
ア部分をＦＰＧＡを利用して具現したものである。

【００２４】図３Ｂは、本発明の他の実施例のターゲット３４を示すものであって、オーデ
ィオ、ビデオ、テレコミュニケーション、周辺回路、ＭＣＵ、ＲＯＭ、ＲＡＭ、
及びハードウェアＩＰで構成される。すなわち、図３Ｂに示したターゲット３４は、注文者の注文によって製作され
たチップを示すものであり、一般的に図３Ｂに示したようなブロックでなされる
。図３Ｂに示したオーディオ、ビデオ、テレコミュニケーション、周辺回路ブロ
ックが図３ＡのＦＰＧＡで具現される部分に該当し、ＲＯＭとＲＡＭは図３Ａの
メモリに該当し、ハードウェアＩＰ部分はソフトウェアＩＰに該当する。そして、図示しなかったが、ハードウェアエミュレータ（ｅｍｕｌａｔｏｒ）
のようなものがターゲット２０になることができる。すなわち、本発明のチップ設計検証及びテスト装置は、ターゲット３４の対象
に特別な制限がない。

【００２５】図３Ａ、図３Ｂから分かるように、本発明のターゲット２０は、チップ設計時
には図３Ａに示したような汎用のチップとプログラム可能なゲートアレーで構成
されて設計されたチップになる場合もあって、またハードウェアエミュレータに
なる場合もある。そして、チップ製作以後には図３Ｂに示したような製作された
チップになる。

【００２６】図４は、本発明のチップ設計検証及びテスト装置のインタフェース手段の実施
例のブロック図であって、コネクター１、２、３、４、5（Ｃ１、Ｃ２、Ｃ３、
Ｃ４、Ｃ５）、メモリ１、２、３、４（Ｍ１、Ｍ２、Ｍ３、Ｍ４）で構成された
メモリ４０、制御部４２、バス終端回路４４、リセット回路４６、及びスイッチ
ＳＷで構成されている。図４に示したインタフェース手段は、インタフェースボードの構成を示すもの
であって、図１に示した本体２のＰＣＩスロット２４に図４の４８で表示された
部分が挿設されるようになる。

【００２７】図４に示したブロック各々の機能を説明すれば次のとおりである。コネクター１（Ｃ１）は、メモリ容量の拡張のためのコネクターであって、メ
モリ４０で連結されたすべての信号を入出力するために用いられる。コネクター
１（Ｃ１）はメモリ容量を拡張するためにメモリボードを連結し、隣接するイン
タフェース手段３２のメモリを用いるために用いられる。コネクター２（Ｃ２）
は本体２内のＰＣＩスロット２４に多数枚のインタフェース手段３２を用いよう
とする時、各々のインタフェース手段３２を連結するために用いられる。コネク
ター３（Ｃ３）は応用プログラムによるピン対信号（ｐｉｎｔｏｓｉｇｎａ
ｌ）割り当てによってターゲット３４と連結される信号用で用いられるコネクタ
ーであって、外部のターゲット連結ケーブルを通してターゲットと連結される。
コネクター３（Ｃ３）は、本体２の前面部が後面に比べてさらに多くの空間があ
るので、本体２の前面部に配置される。

【００２８】コネクター４、５（Ｃ４、Ｃ５）は外部のクロック発生器またはターゲット３
４から入力される基準信号を連結するために用いられ、インタフェース手段３２
からターゲット３４に連結されるクロック信号またはインタフェース手段３２か
ら外部のパルス発生器（図示せず）に伝送される制御信号を連結するために用い
られる。コネクター４（Ｃ４）は、本体２の前面部に配置するための前面配置用
であって、コネクター５（Ｃ５）は、本体２の後面部に配置するための後面配置
用である。また、インタフェース手段３２の制御部４２とターゲット３４間、ま
たは制御部４２と周波数発生器（ｆｕｎｃｔｉｏｎｇｅｎｅｒａｔｏｒ）のよ
うな外部の計測器（図示せず）間に連結される各種信号を連結するための用途で
ある。

【００２９】メモリ４０は、メモリＭ１、Ｍ２、Ｍ３、Ｍ４中２個のメモリはメーンメモリ
１８から受けたデータを貯蔵して、貯蔵されたデータをターゲットに出力して、
残り２個のメモリはターゲット３４から出力されるデータを貯蔵して、貯蔵され
たデータをメーンメモリ１８に出力する。リセット回路４６は外部のリセットス
イッチ（図示せず）によりリセット信号を発生する。バス終端回路４４はデータ
出力時には制御部４２から出力されるデータをバッファしてコネクター３（Ｃ３
）に印加して、データ入力時にはコネクター３（Ｃ３）から印加される信号をバ
ッファして制御部４２に印加する。

【００３０】スイッチＳＷは、複数個のインタフェース手段３２がＰＣＩスロット２４に装
着される場合に該インタフェース手段３２の識別番号を設定するためのディープ
スイッチで構成されている。制御部４２はメーンメモリ１８とメモリ４０間、メ
モリ４０とターゲット３４間、ターゲット３４とメモリ４０間、及びメモリ４０
とメーンメモリ１８間のデータ伝送を制御する。

【００３１】図５は、図４に示した制御部の実施例のブロック図であって、リセット処理部
５０、プラグ＆プレー制御部５２、ＰＣＩローカルバスインタフェース制御部５
４、アドレス発生部５６、メモリ制御部５８、汎用状態レジスタ制御部６０、イ
ンタラプト制御部６２、トリガ条件制御部６４、クロック制御部６６、リード−
バック／ＪＴＡＧ制御部６８、並／直列変換部７０、データ圧縮／復元制御部７
２、ターゲットインタフェース制御部７４、バス終端回路制御部７６、及びグリ
ッチ（ｇｌｉｔｃh）検出部７８で構成されている。

【００３２】図５に示したブロック各々の機能を説明すれば次のとおりである。リセット処理部５０は、制御部４２の内部レジスタに対する初期化作動を遂行
する目的で用いられる信号である。リセット信号は外部のリセットスイッチによ
り強制的にリセットされたり、チップ設計検証及びテストプログラムによりリセ
ットされたり、ＰＣＩバスシステムによりリセットされたり、正常的な作動完了
により最後フレーム伝送完了時に発生する。プラグ＆プレー制御部５２はプラグ
＆プレー作動のための各種ＰＣＩ構成レジスタ（図示せず）に対する制御を遂行
する。ＰＣＩローカルバスインタフェース制御部５４は各種ＰＣＩ関連信号と直
接的に連結されている部分であって、ＰＣＩバスを通したメーンメモリ１８とイ
ンタフェース手段３２のメモリ４０間のインタフェース制御を遂行する。アドレ
ス発生部５６はメーンメモリ１８とインタフェース手段３２のメモリ４０間のデ
ータ伝送時またはインタフェース手段３２のメモリ４０とターゲット３４間のデ
ータ伝送時にインタフェース手段３２のメモリ４０に対するアドレスを発生する
。

【００３３】メモリ制御部５８は、ＰＣＩローカルバスインタフェース制御部５４及びター
ゲットインタフェース制御部７４の制御信号によってインタフェース手段３２の
メモリ４０を直接的にアクセスしてデータ伝送作動を遂行する。汎用状態レジス
タ制御部６０はデータ伝送作動によるインタフェース手段３２の各種状態を点検
して、その結果を内部の汎用状態レジスタに貯蔵する。インタラプト制御部６２
はメーンメモリ１８とインタフェース手段３２のメモリ４０間のデータ伝送を要
請するためのインタラプト発生を制御する。トリガ条件制御部６４はロジック分
析器の具現のために高いサンプリング周波数により作動し、チップ設計検証及び
テストプログラムを遂行するにより画面上にディスプレーされる各種グラフィッ
クユーザーインタフェース（ＧＵＩ；ｇｒａｐhｉｃｕｓｅｒｉｎｔｅｒｆ
ａｃｅ）によりユーザーがデータ圧縮／復元制御部７２を通して入／出力される
任意のＩ／Ｏに対して設定したトリガ条件を伝送受けた状態でターゲット３４に
対する入力信号と出力信号をリアルタイムでモニターリングしながらトリガ条件
に一致する位置を検出する。

【００３４】また、トリガ条件制御部６４はユーザーがＧＵＩを通して設定した入力または
出力フレームステップ数またはクロックステップ数をトリガ条件で設定する場合
もある。入力または出力フレームステップ数がトリガ条件制御部６４にトリガ条
件で設定された場合にはデータ圧縮／復元制御部７２の入／出力処理過程でカウ
ントされる入力または出力フレーム数がトリガ条件で設定された入力または出力
フレームステップ数と一致する地点でトリガ作動を遂行するようになる。同一な
方法で、クロックステップ数がトリガ条件で設定された場合にはクロック制御部
６８から発生するクロック信号中トリガ条件で設定されたクロック信号のカウン
ト結果がトリガ条件で設定されたクロックステップ数と一致する地点でトリガ作
動を遂行する。トリガ条件は上述したような方法で個別的に適用したり優先順位
を置いて混用して適用する場合もある。

【００３５】上述した方法によりトリガ位置が検出されれば、トリガ条件制御部６４は、装
置使用者により設定されたＧＵＩ上のディスプレー基準位置を考慮してアドレス
発生部５６とメモリ制御部５８から入力されるトリガ地点におけるアドレスとメ
モリ領域情報から画面ディスプレーのための開始アドレスと開始アドレスのメモ
リ領域、終了アドレスと終了アドレスのメモリ領域に関する情報を汎用状態レジ
スタ制御部６０に貯蔵して、インタラプト制御部６２にディスプレー該メモリ区
間のデータ伝送を知らせるインタラプト要請信号を伝達する。

【００３６】また、装置使用者により指定されたＧＵＩ上の表示位置を考慮してアドレス発
生部５６とメモリ制御部５８に対する基準信号を発生する。クロック制御部６６
はＰＣＩバス、外部クロック発生器、及びターゲット等からクロック信号を供給
を受けてインタフェース手段３２の内部クロック信号と外部クロック信号を発生
する。また、クロック分周回路とロジック分析器（ｌｏｇｉｃａｎａｌｙｚｅ
ｒ）で用いられる高速サンプリングクロック信号を発生させるための位相同期ル
ープ（ＰＬＬ；ｐhａｓｅｌｏｃｋｅｄｌｏｏｐ）回路を内蔵している。リ
ード−バック／ＪＴＡＧ制御部６８はターゲット３４を構成するＦＰＧＡ、ＭＣ
Ｕ、その他リード−バック／ＪＴＡＧを支援する素子の任意の内部ノードまたは
レジスタに対する値を読出す。ＪＴＡＧに関する事項はＩＥＥＥ１１４９．１に
従う。

【００３７】ＧＵＩのリード−バック／ＪＴＡＧ関連メニュー項目を利用してユーザーが設
定したリード−バック／ＪＴＡＧ遂行対象素子の内部ノードまたはレジスタの位
置情報、連続的な作動の遂行のためのクロックステップの数等のような情報を伝
達された後に、これを基礎としてターゲット３４を構成する該素子に対するリー
ド−バック／ＪＴＡＧ入力信号と出力信号に対する発生と貯蔵を制御する。並／
直列変換部７０は直列データを並列に変換したり、並列データを直列データに変
換する。

【００３８】データ圧縮／復元制御部７２はインタフェース手段３２のメモリ４０に圧縮さ
れた形態で貯蔵されているデータをターゲット３４に印加する時復元する作動を
遂行して、ターゲット３４から印加されるデータを貯蔵する時圧縮する作動を遂
行する。ターゲットインタフェース制御部７４はターゲット３４に対するデータ
入出力作動の遂行のためのインタフェース制御をする。バス終端回路制御部７６
は、チップ設計検証及びテストプログラムのピン対信号割り当て結果を伝達され
てターゲット３４に対する連結作動に対する制御を遂行し、リセット信号が入力
された場合にはバス終端回路４４がコネクター３（Ｃ３）とバス終端回路４４間
にデータが伝送できないようにする。

【００３９】グリッチ検出部７８は、ターゲット３４から流入するデータに含まれたグリッ
チ成分を検出して、グリッチ成分の位置をウィンドウ上に表示するためにグリッ
チが検出された地点におけるクロック数またはインタフェース手段３２のメモリ
４０のアドレスを別途のレジスタ（図示せず）やメモリ４０に貯蔵する。

【００４０】上述した実施例のインタフェース手段３２は、ターゲット３４に信号を印加す
る場合及びターゲット３４から出力される信号を貯蔵する場合の２種の機能をす
べて遂行することを示した。しかし、インタフェース手段３２はターゲット３４
に信号を印加する用途のみで用いられる場合もあって、ターゲット３４から印加
される信号を貯蔵する用途のみで用いられる場合もある。

【００４１】インタフェース手段３２の用途を設定することはチップ設計検証及びテストプ
ログラムを遂行するによりモニター１上にディスプレーされるグラフィックユー
ザーインタフェースを用いて設定することが可能である。例えば、ＰＣＩスロット２４に複数個のインタフェース手段３２が挿設されて
ある場合に、最初インタフェース手段３２は信号印加用（または、パターン発生
器）で用いて、二番目インタフェース手段３２は信号貯蔵用（または、ロジック
分析器）で用いて、３番目インタフェース手段３２は信号印加及び貯蔵用（また
は、パターン発生器及びロジック分析器）で設定する式で各々のインタフェース
手段３２の用途を設定することができる。このとき、インタフェース手段３２の
ディープスイッチＳＷを利用して識別番号を異なるようにして、この識別番号を
利用してＧＵＩ上でインタフェース手段３２の用途を異なるように設定すること
が可能である。

【００４２】また、図４のインタフェース手段３２の制御部４２をＦＰＧＡで構成して、Ｆ
ＰＧＡに図３Ａまたは図３Ｂに図示されたようなターゲットの一部を構成するよ
うになればインタフェース手段３２の本来の用途以外にターゲットでも活用でき
る。すなわち、制御部４２をＦＰＧＡで構成するによりインタフェース手段３２を
ターゲットで使用時には、図３Ａまたは図３Ｂの構成ブロック中ＦＰＧＡに具現
可能なブロックはＦＰＧＡに構成して、図３Ａまたは図３Ｂの構成ブロック中メ
モリブロックはインタフェース手段３２の比較的大容量のメモリ４０を利用して
具現できる。

【００４３】図６Ａは、本発明のインタフェース手段とターゲットとの連結のためのモジュ
ールの一実施例の構成を示すものであって、モジュール９４は本体２のＣＤＲ
ＯＭドライブ、及びハードディスクが装着される部分８２に装着される。コンピュータ本体２０は、カバー６と前面部のＣＤＲＯＭドライブ、ハード
ディスクが装着される部分８２、フロッピー（登録商標）ディスクドライブが装
着される部分８４、パワーボタン８６、リセットボタン８８でなされて、後面部
のスロットポート８０でなされる。そして、メーンボード４はＣＰＵスロット９
２、メモリスロット９０、ＰＣＩスロット２４、及びＩＳＡスロット２４を備え
てなされる。

【００４４】モジュール９４は、ハウジングＨＧ１、ボードＢＤ１、コネクターＣＢ１、Ｃ
Ｂ２、ＣＢ３、ＣＢ４、リセットスイッチＲＳＷ、及びＬＥＤ指示器ＬＥＤで構
成されている。インタフェース手段３２のコネクター３、４（Ｃ３、Ｃ４）は、モジュール９
４のボードＢＤ１上のコネクターＣＢ１、ＣＢ２にケーブル（図示せず）により
各々連結される。そして、コネクターＣＢ１はボードＢＤ１の信号ラインを通し
てコネクターＣＢ３に連結されて、コネクターＣＢ３はケーブル（図示せず）に
よりターゲット３４と連結される。リセットスイッチＲＳＷはボードＢＤ１の信
号ラインを通してコネクターＣＢ２に連結される。ＬＥＤ指示器ＬＥＤはモジュ
ールの各種状態を点検できる指示器（ｉｎｄｉｃａｔｏｒ）である。図６Ａに示したようなモジュールを利用して本体２とターゲット３４との連結
が容易になる。

【００４５】図６Ｂは、本発明のインタフェース手段とターゲットとの連結のためのモジュ
ールの他の実施例の構成を示すものであって、モジュール９４は本体２のＣＤ
ＲＯＭドライブ、及びハードディスクが装着される部分８２に装着される。図６Ｂに示した実施例のモジュール９６は、２個のＣＤＲＯＭドライブが装
着される空間に装着されることを示したものである。しかし、３個または４個の
ＣＤＲＯＭドライブが装着される空間に装着されるように構成する場合もある
。

【００４６】モジュール９６は、ハウジングＨＧ２、バックプレーンＢＤ４、上、下部ボー
ドＢＤ２、ＢＤ３、上、下部ボードＢＤ２、ＢＤ３に対称で装着されたガイドＧ
Ｄ１、ＧＤ２、モジュールの内側方向にバックプレーンＢＤ４に配置されたコネ
クターＣＢ５、及びモジュールの外側の方の方向にバックプレーンＢＤ４に配置
されたコネクターＣＢ６で構成されている。そして、コネクターＣＢ５とコネク
ターＣＢ６はバックプレーンＢＤ４の信号ラインを通して相互連結されている。

【００４７】図６Ｂに示したモジュール９６は、７個のインタフェース手段を装着できるよ
うに構成されている。したがって、図６Ａに示した実施例のモジュールよりさらに多数のインタフェ
ース手段を装着できるので、ターゲット３４の入出力端子の数が多い場合にも対
応することができる。ところで、図６Ｂに示したようにインタフェース手段３２をモジュール９６に
装着する場合にはメーンボード４のＰＣＩスロット２４にインタフェース手段３
２とＰＣＩスロット２４との連結のための連結ボードが追加されなければならな
い。

【００４８】図６Ｃは、インタフェース手段が図６Ｂに示したモジュールに装着される時Ｐ
ＣＩスロット２４に装着される連結ボードの実施例の構成を示すものであって、
連結ボードＰＣＢ１はコネクターＣＢ７、ＣＢ８を備えて構成される。連結ボードＰＣＢ１上にはメーンボード４上のＰＣＩスロットに装着される部
分Ｐ１とコネクターＣＢ７間の連結のための信号ライン等と外部信号連結のため
のコネクターＣＢ８が配置されている。ここで、コネクターＣＢ８は図４のコネ
クター5（Ｃ５）に相応する。

【００４９】図６Ｃに示したコネクターＣＢ７は、モジュール９６のコネクターＣＢ６とケ
ーブル（図示せず）を通して連結されるようになる。図６Ｂに示した他の実施例のモジュール９６の構成で、バックプレーンＢＤ４
の外側の方に装着されるコネクターＣＢ６を一つのみ連結して、メーンボード４
のＰＣＩスロットに装着される図６Ｃに示した連結ボードをＰＣＩスロット等の
中の一つのスロットにのみ装着するように構成する場合もある。すなわち、この場合にはバックプレーンＢＤ４の内側に装着されるコネクター
ＣＢ５がコネクターＣＢ６にバックプレーンＢＤ４の信号ラインを通して共通連
結される。

【００５０】図６Ｄは、図６Ｂに示したモジュールに装着のためのインタフェース手段３２
の実施例のボード形態を示すものであって、ボードＰＣＢ２、コネクターＣＢ９
、ＣＢ１０、及び板Ｐ２で構成されている。図６Ｄで、ボードＰＣＢ２上の構成
部品と信号ラインは示さなかった。図６Ｄに示したボードＰＣＢ２上にインタフェース手段３２を構成して、コネ
クターＣＢ９が図６ＢのコネクターＣＢ５に挿設されるようになる。図面ではコ
ネクターＣＢ９とコネクターＣＢ５が挿設されることを示したが、コネクターＣ
Ｂ５をスロット形態として、ボードＰＣＢ２がスロットに装着される形態で構成
しても関係がない。この場合には、ボードＰＣＢ２のコネクターＣＢ９が要らな
くなる。

【００５１】図６Ｅは、本発明のインタフェース手段とターゲットとの連結のためのモジュ
ールのまた他の実施例の構成を示すものであって、図６Ｂに示したことと同様に
モジュール９８は本体２のＣＤＲＯＭドライブ及びハードディスクが装着され
る部分８２に装着される。

【００５２】モジュール９８は、ハウジングＨＧ３、バックプレーンＢＤ７、上、下部ボー
ドＢＤ５、ＢＤ６、上、下部ボードＢＤ５、ＢＤ６に対称で装着されて分離され
たガイドＧＤ３−１、ＧＤ３−２とＧＤ４−１、ＧＤ４−２、モジュールの内側
方向にバックプレーンＢＤ７に配置されたコネクターＣＢ５、及びモジュールの
外側の方向にバックプレーンＢＤ７に配置されたコネクターＣＢ６、上、下のガ
イドＧＤ３−１、ＧＤ４−１に装着されるインタフェース手段３２を固定するた
めの固定片ＦＳ１、ＦＳ２、固定片ＦＳ１、ＦＳ２により固定されてインタフェ
ース手段３２を固定するための固定台Ｆ１、及び支持台Ｆ２を固定するための固
定片ＦＳ３、ＦＳ４で構成されている。ただし、上部ボードＢＤ５と下部ボード
ＢＤ６に配置されたガイドＧＤ３−１、ＧＤ３−２、ＧＤ４−１、ＧＤ４−２は
上、下部ボードＢＤ５、ＢＤ６を通さないで直接ハウジングＨＧ３の上、下部に
固定される場合もある。そして、コネクターＣＢ５とコネクターＣＢ６はバック
プレーンＢＤ７の信号ラインを通して共通連結されている。図６Ｅに示したモジュールの各々の機能を説明すれば次のとおりである。

【００５３】上、下のガイドＧＤ３−１、ＧＤ４−１を通してインタフェース手段３２が装
着されて、上、下のガイドＧＤ３−２、ＧＤ４−２を通してターゲット３４ボー
ドまたはインタフェース手段３２とターゲット３４との連結のための連結ボード
が装着される。固定台Ｆ１は弾性を有した針金のようなもので構成されて上、下
のガイドＧＤ３−１、ＧＤ４−１を通してインタフェース手段３２が装着されれ
ばインタフェース手段３２を固定する。すなわち、固定台Ｆ１が溝Ｈの上側に位
置して、固定台Ｆ１の外部連結レバーを溝Ｈの下方に押してインタフェース手段
３２を装着する。インタフェース手段３２を装着した後固定台Ｆ１の外部連結レ
バーを解除すれば固定台Ｆ１は溝Ｈの上側に移動するようになる。

【００５４】それで、インタフェース手段３２にターゲット３４ボードまたはインタフェー
ス手段３２とターゲット３４との連結のための連結ボードが着脱される時固定台
Ｆ１によりインタフェース手段３２が動かないようにになる。もしもターゲット
３４に対する検証を遂行した後にターゲット３４にエラーが発生すればターゲッ
ト３４の任意のノードに対する検針をしてデバギングを遂行しなければならない
。このとき、ターゲット３４がモジュール９８の内部に装着されていれば検針を
遂行することができないので検針を容易にするためにターゲット３４ボードをモ
ジュール９８の外側に抜き出さなければならない。すなわち、支持台Ｆ２を前に
抜き出した後にインタフェース手段３２とターゲット３４との連結のための連結
ボードを上、下のガイドＧＤ３−２、ＧＤ４−２に装着して、連結ボードにター
ゲット３４ボードを連結する。上述したような方法でインタフェース手段３２とターゲット３４を連結するこ
とによってインタフェース手段３２とターゲット３４をコンピュータ本体のカバ
ーをオープンしなくて容易に連結することができる。

【００５５】図６Ｆは、本発明のモジュールのバックプレーンの望ましい実施例の構成を示
すものであって、バックプレーンＢＤ７は内側に付着されたコネクターＣＢ５、
外側の方に付着されたコネクターＣＢ６、ＣＢ１１、ＣＢ１２、及び電源遮断ス
イッチＰＳＷで構成されている。

【００５６】そして、コネクターＣＢ５とコネクターＣＢ６は、図４に例示されたＰＣＩ信
号ライン４８、メモリ拡張用で用いられるコネクター１（Ｃ１）の信号ライン、
インタフェース手段３２を相互間連結するための用途で用いられるコネクター２
（Ｃ２）の信号ライン、ＰＣＩの後面部を通して外部と連結する用途のコネクタ
ー5（Ｃ５）の信号ラインで構成される信号ラインＳＬ及び制御信号ラインＣＳ
Ｌ、及び電源ラインＰＬにより共通連結されて、コネクターＣＢ１１はＰＣ用電
源を供給するためのものであって、コネクターＣＢ１２はテスト用電源を供給す
るためのものである。電源遮断スイッチＰＳＷはテスト時にインタフェース手段
３２とターゲット３４とのデータ入出力時にインタフェース手段３２の制御の下
にコネクターＣＢ１１から印加されるＰＣ用電源を遮断するためのものである。

【００５７】図６Ｆに示したようにテスト用電源を別途に備えなければならない理由は、Ｐ
Ｃ用電源にはリップル（ｒｉｐｐｌｅ）ノイズ及びグラウンド（ｇｒｏｕｎｄ）
ノイズなどのノイズが含まれているためにテストのための電源で用いることには
不適合である。

【００５８】それで、インタフェース手段３２がパターン発生器及び／またはロジック分析
器で用いられる場合にメーンメモリからインタフェース手段３２のメモリにデー
タを貯蔵する時まではコネクターＣＢ１１を通して印加されるＰＣ用電源を用い
る。しかし、インタフェース手段３２のメモリにデータが貯蔵された後にはイン
タフェース手段３２が制御信号ラインＣＳＬに制御信号を発生して電源遮断スイ
ッチＰＳＷをオフすることによりＰＣ用電源は遮断されて、コネクターＣＢ１２
を通して安定したテスト用電源のみ電源ラインＰＬに印加される。そして、イン
タフェース手段３２とターゲット３４とのデータ入出力作動が完了された後には
インタフェース手段３２が制御信号ラインＣＳＬに制御信号を発生して電源遮断
スイッチＰＳＷをオンすることによってコネクターＣＢ１１を通して供給される
ＰＣ用電源が再び電源ラインＰＬに連結される。図６Ｆに示したようにバックプレーンＢＤ７を構成してテスト時にテストのた
めのテスト用電源を印加することによって安定した作動を遂行できるようになる
。

【００５９】図７は、本発明のチップ設計検証及びテスト装置のチップ設計検証及びテスト
プログラムを遂行するによる本体２内部の作動を説明するための作動流れ図であ
る。まず、装置使用者がチップ設計検証及びテストプログラムを実行すれば、ＣＰ
Ｕ１０はハードディスク２２に貯蔵された応用プログラムを図８に示したメー
ンメモリ１８のチップ設計検証及びテストプログラム領域に持ってきて、グラフ
ィック信号処理装置１２を通して図９に示したような実施例のＧＵＩをディスプ
レーする（第１００段階）。装置使用者がＧＵＩのメニュー項目を利用して各種変数に対する初期値設定、
ユーザー指定変数、及び関連変数の内容を指定する（第１１０段階）。

【００６０】第１１０段階で、図４に示したインタフェース手段３２のコネクター３、４（
Ｃ３、Ｃ４）の各ピンに対する信号を割り当てる。インタフェース手段３２の各
々のフレームバッファ大きさを決定して、ディスプレーのためのチャンクメモリ
（ｃhｕｎｋｍｅｍｏｒｙ）の大きさを決定する。ターゲットに入力するため
の入力データファイルまたはテストベクトルを貯蔵したハードディスク２２のフ
ァイルを指定して、ターゲットから出力されるデータを貯蔵するためのハードデ
ィスク２２のファイルを指定する。そして、オン−ライン（ｏｎ−ｌｉｎｅ）ま
たはオフ−ライン（ｏｆｆ−ｌｉｎｅ）モードを指定する。オン−ラインとはタ
ーゲット３４からインタフェース手段３２に伝送されるデータをモニター１上に
すぐディスプレーすることをいって、オフ−ラインとはターゲット３４からイン
タフェース手段３２に伝送されるデータをモニター１上にディスプレーしないで
ハードディスク２２の指定されたファイルに貯蔵することをいう。同時にオン−
ラインモードとオフ−ラインモードを指定して作動の結果をモニター１にディス
プレーしてハードディスク２２に貯蔵する作動も可能である。

【００６１】そして、装置使用者がＧＵＩのメニュー項目を利用してインタフェース手段３
２の作動モードを設定する（第１２０段階）。作動モードには検証モード、及び
テストモードがある。検証モードではインタフェース手段３２を信号印加用、信
号貯蔵用、または信号印加及び貯蔵用で用いることかを設定するようになって指
定された入出力ファイルまたはテストベクトルファイルをターゲットに／から絶
えることがなく連続的に印加／貯蔵作動を遂行することを示して、テストモード
ではインタフェース手段３２をパターン発生器、ロジック分析器、またはパター
ン発生器及びロジック分析器で用いることかを設定するようになってターゲット
３４に対する１フレーム単位のデータを高速で入出力する作動を遂行することを
示す。

【００６２】ＧＵＩのメニュー項目により設定された初期化値にしたがって初期化作動を遂
行する（第１３０段階）。すなわち、インタフェース手段３２に初期化値を伝送
して、作動の開始を知らせる。ＧＵＩのメニュー項目により設定された初期化値及び作動モードによって汎用
状態レジスタ制御部６０の内部レジスタの値を設定する（第１４０段階）。汎用
状態レジスタ制御部６０の内部レジスタにはインタフェース手段３２のスイッチ
ＳＷにより設定された識別番号、ＰＣＩバスを占有しているかに対する情報、メ
ーンメモリ１８とインタフェース手段３２間の信号伝送方向、アクセスされるメ
モリ、伝送要求のためのインタラプト、伝送完了のためのインタラプト、速度モ
ニターリング値、フレーム大きさ変更、最後フレーム伝送に対する情報、及びリ
セット情報などが貯蔵される。

【００６３】インタフェース手段３２は、ＰＣＩバスを通してＣＰＵ１０にインタラプトを
発生する（第１５０段階）。ＣＰＵ１０は、インタフェース手段３２からインタラプトが入っているかを判
断する（第１６０段階）。もしもインタラプトが発生していなければインタラプ
トが発生したのかを継続的に監視して、インタラプトが発生したならばインタフ
ェース手段３２の制御部４２の汎用状態レジスタ制御部６０の内部レジスタの値
を読んで図７に示したメーンメモリ１８の汎用状態レジスタ領域に貯蔵する（第
１７０段階）。

【００６４】ＣＰＵ１０は、メーンメモリ１８の汎用状態レジスタ領域に設定された値にし
たがって作動遂行のための項目をチェックする（第１８０段階）。ＣＰＵ１０は、インタフェース手段３２に汎用状態レジスタ領域の値を読んだ
という認識（ａｃｋｎｏｗｌｅｄｇｅ）信号を送る（第１９０段階）。ＣＰＵ１０は、メーンメモリ１８の汎用状態レジスタ領域に設定された値がメ
ーンメモリ１８からインタフェース手段３２に設定されているかを判断する（第
２００段階）。

【００６５】もしも第２００段階を満足すれば、ＣＰＵ１０はメーンメモリ１８の汎用状態
レジスタ領域に貯蔵された値が指定するインタフェース手段３２のメモリ４０の
メモリＭ１、Ｍ２、Ｍ３、Ｍ４中の一つでメーンメモリ１８のフレームバッファ
領域に貯蔵されたデータを伝送する（第２１０段階）。もしも第２１０段階を満足しないと、ＣＰＵ１０はメーンメモリ１８の汎用状
態レジスタ６０が指定するインタフェース手段３２のメモリ４０のメモリＭ１、
Ｍ２、Ｍ３、Ｍ４中の一つに貯蔵されたデータをメーンメモリ１８のフレームバ
ッファ領域に伝送する（第２２０段階）。

【００６６】１フレーム伝送完了によってインタフェース手段３２の制御部４２の汎用状態
レジスタ制御部６０の内部レジスタの値をアップデートする（第２３０段階）。ＣＰＵ１０は、メーンメモリ１８のフレームバッファ領域の内容をウィンドウ
上にディスプレーするためにメーンメモリ１８のチャンクメモリ領域に移動する
（第２４０段階）。ＣＰＵ１０は、メーンメモリ１８のチャンクメモリの内容をグラフィック信号
処理装置１２により信号処理してＧＵＩの指定されたウィンドウにディスプレー
する（第２５０段階）。

【００６７】ＣＰＵ１０は、メーンメモリ１８の汎用状態レジスタ領域及びインタフェース
手段３２の制御部４２の汎用状態レジスタ６０に最後フレームが設定されている
かを判断する（第２６０段階）。もしも第２６０段階を満足すれば作動を終了して、もしも第２６０段階を満足
しないと第１５０段階に進める。

【００６８】図８は、本発明のチップ設計検証及びテストプログラムを遂行するによる本体
２内部のメモリ領域の割り当てを示すものであって、本発明のメーンメモリ１８
はチップ設計検証及びテストプログラム領域、フレームバッファ領域、チャンク
メモリ領域、及び汎用状態レジスタ領域に区分されて用いられる。

【００６９】図９は、本発明のチップ設計検証及びテストプログラムを遂行することによっ
て図１のモニター１上にディスプレーされる実施例のＧＵＩを示すものであって
、本発明のＧＵＩはチップ設計検証及びテストを遂行するために必要なメニュー
項目を備えて、多様なウィンドウを提供する。

【００７０】図９に示した実施例のＧＵＩ環境には一般的な用途で広く活用されうる波形（
ｗａｖｅｆｏｒｍ）ウィンドウ、ディストリビューション（ｄｉｓｔｒｉｂｕｔ
ｉｏｎ）ウィンドウのみを提供しているが、本発明のＧＵＩ環境はオーディオブ
ロックのための波形ウィンドウ、ビデオブロックのための実際のイメージディス
プレーウィンドウ、テレコミュニケーションブロックのためのスペクトラムウィ
ンドウ、ＭＣＵブロックのためのＭＤＳ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｄｅ
ｖｅｌｏｐｍｅｎｔｓｙｓｔｅｍ）環境を提供するためのウィンドウ、任意の
バス信号間の作動関係分析のための２次元または３次元座標上の配置を示すウィ
ンドウ、周辺計測器の状態（例えば、出力設定電圧、オフセット電圧、出力設定
周波数、デューティー比率（ｄｕｔｙｒａｔｉｏ）などを表示するためのウィ
ンドウ、任意の波形発生を表示するためのウィンドウ、及びデジタルロジックの
作動分析及びデバギング時に普遍的に用いられるロジック分析器の環境を提供す
る。

【００７１】すなわち、本発明のＧＵＩは、ターゲット３４を構成する各ブロックのエラー
を捜し出すのに適合なウィンドウ環境を提供して、検証のための目的で用いられ
る外部電源供給装置及び周波数発生装置（ｆｕｎｃｔｉｏｎｇｅｎｅｒａｔｏ
ｒ）などを同一なＰＣモニター上で制御できるウィンドウ環境を提供する。

【００７２】本発明はチップ設計検証器としてのみならずチップテスト装置としても用いら
れるためにインタフェース手段３２がパターン発生器及びロジック分析器で作動
することができなければならない。チップテスト装置で作動するためにはインタ
フェース手段３２のメモリ４０にテストベクトルを予め貯蔵しておかなければな
らない。ところで、テストベクトルの容量が小さい場合には問題がないが、テス
トベクトルの容量が大きい場合にはこれによるインタフェース手段３２のメモリ
４０の容量も大きくならなければならない。もちろん、上述したような方法によ
りインタフェース手段３２のメモリの容量を拡張できる。

【００７３】しかし、メモリの容量の拡張するのに限界があるので、本発明ではインタフェ
ース手段３２のメモリに圧縮されたデータを貯蔵する方法を用いる。すなわち、ハードディスク２２に貯蔵されたテストベクトルをソフトウェア的
に圧縮してメーンメモリ１８のフレームバッファ領域に貯蔵して、この圧縮され
たデータをインタフェース手段３２のメモリ４０に貯蔵する。そして、インタフ
ェース手段３２は制御部４２のデータ圧縮／復元制御部７２により圧縮されたデ
ータを復元してターゲット３４に伝送する。逆に、ターゲット３４から入力され
るデータはインタフェース手段３２の制御部４２のデータ圧縮／復元制御部７２
により圧縮されてメモリ４０に貯蔵されて、この圧縮されたデータがメーンメモ
リ１８のフレームバッファ領域に貯蔵されて、フレームバッファ領域に貯蔵され
た圧縮データがソフトウェア的に復元されてＧＵＩ上にディスプレーされる。

【００７４】これから、本発明の実施例のデータ圧縮及び復元方法を図面を利用して説明す
れば次のとおりである。図１０は、本発明のハードディスクに貯蔵された実施例のテストベクトルを構
成するデータロジック状態を示すシンボル（コード）及びシンボルの意味を示す
テーブルである。

【００７５】図１０のテーブルで、シンボル０はコード０００を示して入力ロー（ｉｎｐｕ
ｔｌｏｗ）を意味して、シンボル１はコード００１を示して入力ハイ（ｉｎｐ
ｕｔ hｉｇh）を意味して、シンボルＬはコード０１０を示して出力ロー（ｏｕ
ｔｐｕｔｌｏｗ）を意味する。そして、シンボルＨはコード０１１を示して出
力ハイ（ｏｕｔｐｕｔ hｉｇh）を意味して、シンボルＳはコード１００を示し
て弱いロー（ｗｅｅｋｌｏｗ）を意味して、シンボルＴはコード１０１を示し
て弱いハイ（ｗｅｅｋ hｉｇh）を意味して、シンボルＺはコード１１０を示し
てハイインピーダンス（hｉｇh ｉｍｐｅｄａｎｃｅ）を意味して、シンボルＸ
はコード１１１を示して未知（ｕｎｋｎｏｗｎ）を意味する。すなわち、本体２のハードディスク２２には図１０に示したような形態のテス
トベクトルが貯蔵されるようになる。

【００７６】図１１は、本発明のチップ設計検証及びテストプログラムにより選択された入
力ファイルがソフトウェア的に圧縮されて伝送される場合のデータフォーマット
を示すものであって、１ビットのフラグ（ＦＬＡＧ）、３ビットまたは４ビット
のランレングス（ＲＵＮＬＥＮＧＴＨ）、コード（ＣＯＤＥ）、及びラン（Ｒ
ＵＮ）データで構成される。図１１で、フラグ（ｆｌａｇ）は、状態の変化がない場合であるか予め定義さ
れた最も頻度が高い状態の変化に該当する場合には０を、そうでない場合には１
で表記する。ここで、定義された最も頻度が高い状態の変化に該当する場合とは
図１０のテーブルで、０から１に、１から０に、ＬからＨに、ＨからＬに変化す
る場合をいう。

【００７７】ランレングスは、データフォーマットの最後に構成されるランの長さを決定す
る値で、ベクトルを構成するＩＯ信号の個数が１２８個を越えない場合には３ビ
ットが割り当てられて、１２８個を越える場合には４ビットが割り当てられる。コードは、図１０に示したロジック状態のコードであって、フラグによりコー
ドの長さが決定される。フラグが０である場合にはコードの長さが１ビットにな
り、このとき、コードが０である場合には状態の変化がないことを意味して、コ
ードが１である場合にはロジック状態の変化があることを意味する。フラグが１
である場合にはコードの長さが３ビットであって、図１０のテーブルに示した８
個のコード中の一つを表記する。

【００７８】ランは、指定されたロジック状態の反復回数を表記する。一般的に、入力データは図１０に示したような８個の状態のデータでなされて
本体２のハードディスク２２のような記録媒体に貯蔵されている。それで、検証
またはテストを遂行するために入力ファイルが選択されると、ソフトウェア的に
データが圧縮されてメーンメモリ１８のフレームバッファ領域に貯蔵されて、フ
レームバッファ領域に貯蔵された圧縮データがインタフェース手段３２のメモリ
４０に貯蔵される。

【００７９】図１２と図１３を利用して本発明のチップ設計検証及びテストプログラムによ
ってソフトウェア的にデータを圧縮する方法を例に挙げて説明すれば次のとおり
である。図１２は、ハードディスクに貯蔵された実施例のテストベクトルを示すもので
あって、ＡからＴまでの２０個の入力データが時間（ｔ）の変化によって各信号
のロジック状態を示しているが、これは図１３に示したような形態のデータに圧
縮されて図１１のデータフォーマットにより伝送される。

【００８０】図１３は、図１２に示した入力データのロジック状態及びランと図１１に示し
たデータフォーマットにテストベクトルの圧縮された入出力データを示すもので
ある。図１２のテーブルの最初行のデータのロジック状態及びランは、図１３に示し
たようにＨ（５）Ｌ（２）０（３）１（２）０（１）１（５）Ｘ（２）で示すこ
とができ、Ｈ（５）は図１１のデータフォーマットによって１＿０１１＿０１１
＿１０１に符号化されて、Ｌ（２）は１＿０１０＿０１０＿１０に符号化されて
、０（３）は１＿０１０＿０００＿１１に符号化されて伝送される。このような
方式で符号化すれば図１３のテーブルに示した最初圧縮された入力データのよう
に符号化されて伝送される。

【００８１】そして、図１３のテーブルの二番目データのロジック状態及びランは、図１２
に示したようにｏ（２）０（２）１（３）ｏ（８）０（１）ｏ（４）で示すこと
ができ、このデータは最初データから二番目データへの変化を示す。すなわち、最初入力データ以後のデータは、下記の３種の場合に示すことがで
きる。ｏ；フラグ０に該当する場合であってロジック状態の変化がないコードが０で
ある場合、０；フラグ０に該当する場合であってロジック状態の変化があるコー
ドが１である場合、１；フラグ１に該当する場合であってコードが図９に示した
８個の状態中の一つの値を有する場合

【００８２】したがって、図１２のテーブルで、最初と二番目データ中データＡ、ＢはＨＨ
からＨＨに維持されたのでｏ（２）で示され、データＣ、ＤはＨＨからＬＬに変
化されたので０（２）で示される。このような方法で二番目入力データのロジッ
ク状態及びランを表示すれば図１３のテーブルに示したように示され、また、こ
のデータを図１１に示したデータフォーマットに変換すれば図１３のテーブルに
示したような圧縮された入力データで示される。３番目、４番目入力データは、上述したような方法により図１３のテーブルに
示したロジック状態及びランと圧縮された入力データで示すことができる。

【００８３】本発明のチップ設計検証及びテストプログラムを遂行するによりＧＵＩ上のメ
ニュー項目を利用してハードディスク２２に貯蔵された入力ファイルが選択され
てデータ圧縮モードが指定されれば、入力ファイルに貯蔵されたテストベクトル
をなす入力データが上述したようなデータ圧縮方法によりソフトウェア的に圧縮
されてインタフェース手段３２に伝送される。データを復元する方法は、圧縮方法を逆に遂行すればいいので説明は省略する
。

【００８４】上述したテストベクトルの圧縮方法は、テストベクトルの入力データと出力デ
ータを分離しなくて入力データと出力データ全体を一つのファイルで圧縮する方
法を説明したものである。しかし、図７の１１０段階でコネクター３を通して連
結される入出力Ｉ／Ｏ各々に対する入力データと出力データの指定が各ピンの信
号名と一緒に定義された状態では圧縮されたテストベクトルを入力データと出力
データに分離して別途のファイルで処理することが可能である。

【００８５】前者に対するターゲットの誤作動検証方法で、インタフェース手段３２の制御
部４２のデータ圧縮／復元制御部７２は、メモリ４０に貯蔵されたデータをデー
タ復元方法によってハードウェアー的に復元して入力データはターゲット３４に
印加して、出力データはトリガ条件制御部６４を通してターゲット３４から出力
されるデータとリアルタイムで比較作動を遂行して比較結果がミスマッチにあら
われ始める地点の該アドレスをメモリに貯蔵して、連続されるミスマッチをカウ
ントしてメモリに貯蔵する。この方法はミスマッチ結果を示す該アドレスとミス
マッチカウントがユーザーが指定したカウントに至ればこれ以上の比較作動は遂
行しない。

【００８６】後者に対するターゲットの誤作動検証方法で、ハードディスク２２上の圧縮さ
れた入力テストベクトルはメーンメモリ１８を通してインタフェース手段３２の
メモリ４０に伝送されて、インタフェース手段３２の制御部４２のデータ圧縮／
復元制御部７２はメモリ４０に貯蔵されたデータをデータ復元方法によってハー
ドウェア的に復元してターゲット３４に印加して、ターゲット３４から出力され
るデータは上述したデータ圧縮方法によってハードウェア的に圧縮されてメモリ
４０に貯蔵される。メモリ４０に貯蔵された圧縮された出力データは再びメーン
メモリ１８に伝送されて、予めメーンメモリ１８に貯蔵されていた出力テストベ
クトルと比較される。

【００８７】テストベクトルを圧縮する他の実施例として、メーンメモリ１８のデータを圧
縮してインタフェース手段３２に伝送する時、ソフトウェア的にデータを圧縮し
て伝送しないで、インタフェース手段３２の制御部４２のデータ圧縮／復元制御
部７２を利用してデータを圧縮する方法がある。

【００８８】この方法は、ハードディスク２２に貯蔵されたテストベクトルをなす入力デー
タをインタフェース手段３２のメモリ４０のメモリＭ１、Ｍ２に貯蔵して、イン
タフェース手段３２のメモリＭ１、Ｍ２に貯蔵された入力データをデータ圧縮／
復元制御部７２により圧縮してメモリＭ３、Ｍ４に貯蔵して、メモリＭ３、Ｍ４
に貯蔵されたデータをメーンメモリ１８、及びハードディスク２２に貯蔵する方
法である。ターゲット３４の入力データファイルまたはテストベクトルファイル
が前記のような方法によって予めハードディスク２２上に圧縮されて貯蔵されて
ある状態では同一な大きさのファイルを読んで貯蔵することにおいてハードディ
スク２２のアクセスタイムをデータ圧縮比ほど減らすことができる。このとき、
ターゲット３４との連結は切れるようになる。

【００８９】また、本発明のチップ設計検証及びテスト装置は、メーンメモリ１８とインタ
フェース手段３２間のデータ伝送時にデータを圧縮して伝送するようになること
によってデータ伝送速度が速くなって、インタフェース手段３２のメモリ４０に
大きさが大きいテストベクトルが圧縮されて貯蔵されることができるために小さ
い大きさのメモリ４０に大きい大きさのテストベクトルを貯蔵することができる
。したがって、インタフェース手段３２をパターン発生器及びロジック分析器で
活用することにおいて制限された大きさを有するメーンメモリ１８とインタフェ
ース手段３２のメモリ４０をさらに効率的に活用できるようにする。

【００９０】図１４は、本発明のチップ設計検証及びテスト装置のチップ設計検証方法を説
明するための作動流れ図であって、ターゲット３４の本格的な検証段階を遂行す
るのに前もってシミュレーション遂行結果から一定な時間間隔を有する形態で準
備されたテストベクトルを利用してターゲット３４のハードウェア及びソフトウ
ェアモデルがシミュレーション結果と同一な結果を示すことができるようにする
ターゲット一致化（ｔｕｎｅｕｐ）過程に対する流れ図である。圧縮されたテ
ストベクトルを準備する方法と検証方法としては上述した後者の方法によってそ
の作動は次のとおりである。

【００９１】まず、チップ設計検証及びテストプログラムを実行してモニター１上にＧＵＩ
環境をディスプレーする（第３００段階）。ＧＵＩ環境のメニュー項目を利用して各種変数に対する初期値設定、ユーザー
指定変数、及び関連変数の内容を指定する（第３１０段階）。ＧＵＩ環境のメニュー項目を利用して作動モードを検証モードで設定する（第
３２０段階）。すなわち、インタフェース手段３２を信号印加用で用いることか
、信号貯蔵用で用いることか、または信号印加及び貯蔵用で用いることかを設定
する。

【００９２】第３００段階から第３２０段階までの過程は、図７に示した第１００段階から
第１２０段階までの過程と同一な方法で遂行されるので詳細な説明は図７の説明
を参考とすれば良い。ＧＵＩのメニュー項目を利用してテストベクトルファイルを指定する（第３３
０段階）。すなわち、テストベクトルファイルが選択されるとウィンドウ上にベ
クトルファイルがディスプレーされる。

【００９３】ＧＵＩを利用してウィンドウ上にロードされたベクトルファイルに対して比較
開始位置または条件を指定する（第３４０段階）。すなわち、比較を遂行するた
めの条件を指定したり比較を始めるための特定信号の位置の値、または一致させ
ようとするパターンを指定する。テストベクトルをインタフェース手段３２のメモリ４０を通してターゲット３
４にフレーム単位で印加して、ターゲット３４からインタフェース手段３２のメ
モリ４０を通して入力されるデータと期待値データとを比較する（第３５０段階
）。

【００９４】ＣＰＵ１０は、ターゲット３４から入力されるデータと期待値データを比較
して比較結果が一致しているかを判断する（第３６０段階）。もしも比較結果が一致すれば、最後フレームであるのかを判断する（第３７０
段階）。第３７０段階の判断結果を満足すれば作動を終了して、第３７０段階の判断結
果を満足しないと第３５０段階に進める。

【００９５】第３６０段階の判断結果、比較結果が一致しなければ、ＣＰＵ１０は比較開
始位置／条件から初めてあらわれるミスマッチ位置を探して該位置に移動する（
第３８０段階）。すなわち、ＧＵＩのウィンドウ上の該位置に移動する。ＧＵＩを利用してミスマッチが発生する直前の近接位置に接近するための条件
をトリガ条件で設定する（第３９０段階）。この段階で、設計されたチップがＭ
ＣＵ及びＲＯＭを備えており、ＲＯＭの命令語遂行過程を細密にモニターリング
しながらデバギングを遂行するためにはＲＯＭコードを生成した同一なアセンブ
リコードをＧＵＩにロードして疑問になる部分のアドレスに対してブレイクポイ
ント（ｂｒａｋｅ−ｐｏｉｎｔ）を設定する。このとき、ブレイクポイントで設
定されたアドレスを前記インタフェース手段３２のトリガ条件制御部６４に貯蔵
する。

【００９６】テストベクトルをインタフェース手段３２のメモリ４０を通してターゲット３
４にフレーム単位で印加して、インタフェース手段３２のトリガ条件制御部６４
はターゲット３４から出力されるデータとトリガ条件を比較する（第４００段階
）。インタフェース手段３２のトリガ条件制御部６４は、トリガ条件が一致したか
を判断する（第４１０段階）。

【００９７】また、第４１０段階で、インタフェース手段３２のトリガ条件制御部６４は、
ターゲット３４からインタフェース手段３２に印加されるＲＯＭのアドレスがブ
レイクポイントで設定されたアドレスと一致しているかを判断する。第４１０段階の判断結果トリガ条件が一致すればインタフェース手段３２はク
ロック制御部６６からターゲット３４に印加されるクロック信号の入力を中止す
る（第４２０段階）。また、第４１０段階の判断結果ブレイクポイントで設定されたアドレスと一致
すれば、インタフェース手段３２のクロック制御部６６からターゲット３４に印
加されるクロック信号の入力を中止する。

【００９８】ＧＵＩを利用してデバギング（ｄｅｂｕｇｇｉｎｇ）のために見守るべきリー
ド−バック／ＪＴＡＧノード、内部検針ノード、及び外部検針ノードに関連した
信号に対する指定を遂行する（第４３０段階）。ＧＵＩを利用して入出力と検針ノードの信号を利用してエラーが発生する直前
の位置に対するトリガ条件を設定する（第４４０段階）。

【００９９】設定されたトリガ条件に該当するほどのクロック信号に応答してターゲットか
ら出力されるデータをモニター上にディスプレーする（第４５０段階）。例えば、トリガ条件としてＧＵＩでクロックステップ数を５に設定したならば
、インタフェース手段３２のクロック制御部６６から出力される５回のクロック
信号に応答してターゲット３４から印加されるデータがインタフェース手段３２
のメモリ４０にすべて貯蔵されればメモリ４０に貯蔵されたデータがＧＵＩにデ
ィスプレーされる。

【０１００】エラー位置に到達したかを判断してもしもエラー位置に到達していなければ第
４４０段階及び第４５０段階の作動を繰り返して遂行して、エラー位置に到達す
れば次の段階に進める（第４６０段階）。エラー位置に到達するようになればミスマッチ位置に到達するまでの過程にお
けるエラーの原因を分析する（第４７０段階）。

【０１０１】エラーの原因が発見されたのかを判断する（第４８０段階）。第４８０段階の判断結果のエラーの原因が発見されたならばターゲット３４の
ハードウェアまたはソフトウェアモデルを修正する（第４９０段階）。すなわち、エラーの原因を含んでいる部分がハードウェアモデルであるプログ
ラム可能なゲートアレーにあったとすれば該原因を含んでいるブロックを修正し
てプログラム可能なゲートアレーのためのビットストリームファイルを再び生成
してプログラム可能なゲートアレーを再プログラムする。そして、もしもエラー
の原因を含んでいる部分がソフトウェアモデルであるＲＯＭコードに問題がある
場合ならば該部分のアセンブリコードを修正してＲＯＭコードをアップデートす
る。

【０１０２】もしも第４８０段階の判断結果エラーの原因が発見していなければ、リード−
バック／ＪＴＡＧノード、内部検針ノード、外部検針ノードに関連した信号に対
する追加指定を遂行して、第３５０段階に進める（第５００段階）。

【０１０３】図１５は、本発明のチップ設計検証及びテスト装置を利用してターゲットを本
格的に検証するための作動を説明するための作動流れ図であって、図１４に示し
たターゲット一致化過程を経た後に遂行する場合もあって、そうでなければ直ち
に本過程の遂行を通してターゲットの作動したか否かを取り調べた後にデバギン
グを遂行する場合もある。

【０１０４】第６００段階から第６２０段階までの過程は、図１４に示した第３００段階か
ら第３２０段階までの過程と同一である。第６２０段階遂行後にＧＵＩを利用して入力ファイル（すなわち、ターゲット
３４の入力ピンに入力するファイル）と出力ファイル（すなわち、ターゲット３
４の出力ピンから得られるファイル）を指定する（第６３０段階）。

【０１０５】ＧＵＩを利用して出力ファイルの貯蔵またはディスプレー開始条件を指定する
（第６４０段階）。インタフェース手段３２を通して入力ファイルをフレーム単位で印加して、タ
ーゲット３４の出力は多様な指定された条件にしたがってターゲット３４の各構
成要素別作動検証のためのウィンドウ上に結果をディスプレーする（第６５０段
階）。トリガ条件が一致しているかを判断する（第６６０段階）。

【０１０６】もしも第６６０段階を満足しないとターゲット３４の構成要素別作動結果が良
好であるかを判断する（第６７０段階）。もしも第６７０段階を満足すれば最後フレームであるのかを判断する（第６８
０段階）。もしも最後フレームならば作動を終了して、最後フレームでなければ
第６５０段階に進める。もしも第６６０段階を満足すればトリガ位置でターゲット３４の作動を止めて
トリガ位置を該ウィンドウの画面上に表示する（第７００段階）。

【０１０７】もしも第６７０段階を満足しないと作動が良好でないウィンドウや相互関連が
あると判断されるウィンドウ上で誤作動近接位置にソフトウェア的なトリガ条件
を設定したりまたは隣接したインタフェースボードの作動モードをロジック分析
器モードに転換してハードウェア的なトリガ条件を設定する（第６９０段階）。第７１０段階から第７８０段階までの過程は、図１４に示した第４３０段階か
ら第５００段階までの過程と作動が同一である。

【０１０８】図１４、１５に示した作動流れ図でＧＵＩ環境とインタフェース手段３２間の
作動は上述した図７の作動を参考とすれば良い。本発明のチップ設計検証及びテスト装置は、チップ設計検証モード時にメーン
メモリ１８、インタフェース手段３２、及びターゲット３４間のデータ伝送時に
データが連続的に入出力される。

【０１０９】図１６Ａ、図１６Ｂ、図１６Ｃは、本発明のチップ設計検証及びテスト装置の
メーンメモリ１８、インタフェース手段３２、及びターゲット３４間の実施例の
データ伝送方法を説明するためのものであって、インタフェース手段３２が信号
印加及び貯蔵用で指定された場合のデータ伝送方法を説明するためのものである
。そして、インタフェース手段３２の４個のメモリＭ１、Ｍ２、Ｍ３、Ｍ４中２
個のメモリＭ１、Ｍ２はメーンメモリ１８からインタフェース手段３２に印加さ
れるデータを貯蔵するための用途で指定されて、２個のメモリＭ３、Ｍ４はター
ゲット３４からインタフェース手段３２に印加されるデータを貯蔵するための用
途で指定された場合のデータ伝送方法を説明するためのものである。

【０１１０】図１６Ａ、図１６Ｂ、図１６Ｃに示したデータ伝送方法は、ＧＵＩのメニュー
項目を用いてハードディスク２２に貯蔵されたテストベクトルが選択されてデー
タ圧縮項目が指定されればハードディスク２２に貯蔵されたテストベクトルがソ
フトウェア的に圧縮されてメーンメモリ１８のフレームバッファに貯蔵される。
そして、メーンメモリ１８のフレームバッファに貯蔵された圧縮データはインタ
フェース手段３２のメモリＭ１、Ｍ２に交代で貯蔵される。

【０１１１】インタフェース手段３２からターゲット３４にデータが伝送される場合にはイ
ンタフェース手段３２の制御部４２のデータ圧縮／復元制御部７２によりメモリ
Ｍ１、Ｍ２に貯蔵された圧縮データを交代で復元して伝送して、ターゲット３４
からインタフェース手段３２にデータが伝送される場合にはインタフェース手段
３２内のデータ圧縮／復元制御部７２によりデータを圧縮してメモリＭ３、Ｍ４
に圧縮されたデータを交代で貯蔵する。そして、インタフェース手段３２からメ
ーンメモリ１８にデータが伝送される場合にはメモリＭ３、Ｍ４に貯蔵されたデ
ータが交代でメーンメモリ１８のフレームバッファ領域に貯蔵されて、フレーム
バッファ領域に貯蔵された圧縮データはソフトウェア的に復元されてメーンメモ
リ１８のチャンクメモリ領域に貯蔵される。

【０１１２】図１６Ａは、インタフェース手段３２からターゲット３４へのデータ伝送速度
とターゲット３４からインタフェース手段３２へのデータ伝送速度が同一な場合
のデータ伝送方法を説明するためのものである。図１６Ａで、横及び縦で斜線付けたデータは、各々圧縮されたデータであって
メーンメモリ１８からインタフェース手段３２に伝送されるデータＰ２Ｓ、及び
インタフェース手段３２からメーンメモリ１８に伝送されるデータＳ２Ｐを示す
。そして、点またはハッチングをしないデータは各々復元されたデータであって
インタフェース手段３２からターゲット３４に伝送されるデータＳ２Ｔ、及びタ
ーゲット３４からインタフェース手段３２に伝送されるデータＴ２Ｓを示す。

【０１１３】最初区間で、メーンメモリ１８からインタフェース手段３２に伝送される圧
縮されたデータがメモリＭ１に貯蔵される。二番目区間で、インタフェース手
段３２のメモリＭ１に貯蔵された圧縮データが図４に示したインタフェース手段
３２の制御部４２のデータ圧縮／復元制御部７２により復元されてターゲット３
４に伝送されると同時にターゲット３４からのデータがインタフェース手段３２
に伝送されて、メーンメモリ１８からインタフェース手段３２に伝送される圧縮
されたデータがメモリＭ２に貯蔵される。

【０１１４】ターゲット３４から伝送されるデータはインタフェース手段３２の制御部４０
のデータ圧縮／復元制御部７２により圧縮されてメモリＭ３に貯蔵される。３番
目区間で、メモリＭ３に貯蔵された圧縮データがメーンメモリ１８に伝送され
て、メモリＭ２に貯蔵された圧縮データがインタフェース手段３２の制御部４０
のデータ圧縮／復元制御部７２により復元されてターゲット３４に伝送されると
同時にターゲット３４からのデータがインタフェース手段３２に伝送されて、こ
のデータはインタフェース手段３２の制御部４０のデータ圧縮／復元制御部７２
により圧縮されてメモリＭ４に貯蔵される。

【０１１５】そして、インタフェース手段３２からメーンメモリ１８に圧縮されたデータが
伝送された後、インタフェース手段３２のメモリＭ１にメーンメモリ１８から伝
送される圧縮されたデータが伝送される。上述したような方法で４番目、五番目
、六番目区間、、でもインタフェース手段３２からターゲット３４に、タ
ーゲット３４からインタフェース手段３２にデータが絶えることがなく連続的に
伝送される。

【０１１６】図１６Ｂは、ターゲット３４からインタフェース手段３２へのデータ伝送速度
がインタフェース手段３２からターゲット３４へのデータ伝送速度より速い場合
のデータ伝送方法を説明するためのものである。

【０１１７】最初区間で、メーンメモリ１８からインタフェース手段３２に伝送される圧
縮されたデータがメモリＭ１に貯蔵される。二番目区間で、インタフェース手
段３２のメモリＭ１に貯蔵された圧縮データが図４に示したインタフェース手段
３２の制御部４２のデータ圧縮／復元制御部７２により復元されてターゲット３
４に伝送されると同時にターゲット３４からのデータがインタフェース手段３２
に伝送される。このとき、ターゲット３４からインタフェース手段３２に伝送さ
れたデータはデータ圧縮／復元制御部７２により圧縮されてメモリＭ３に貯蔵さ
れ始める。

【０１１８】メーンメモリ１８からインタフェース手段３２に伝送される圧縮されたデータ
がメモリＭ２に貯蔵される。メモリＭ３の貯蔵作動が完了されると同時に圧縮さ
れたデータはメモリＭ４に貯蔵され始めて、メモリＭ３に貯蔵された圧縮された
データはメーンメモリ１８に伝送される。このとき、インタフェース手段３２に
伝送されたデータがデータ圧縮／復元制御部７２により圧縮されてメモリＭ４に
貯蔵完了されると同時にインタフェース手段３２に伝送されたデータはデータ圧
縮／復元制御部７２により圧縮されてメモリＭ３に貯蔵され始める。

【０１１９】このとき、メモリＭ４に貯蔵された圧縮データがメーンメモリ１８に伝送され
る。もしもメモリＭ３のデータ貯蔵作動が遂行される途中にメモリＭ１の圧縮デ
ータがデータ圧縮／復元制御部７２により復元されてターゲット３４に伝送され
る作動が完了されれば、メモリＭ２のデータがデータ圧縮／復元制御部７２によ
り復元されてターゲット３４に印加され始めて、メモリＭ１はメーンメモリ１８
から伝送される圧縮データを貯蔵する。３番目、４番目区間、でも上述したような作動を遂行するによりデータが
伝送される。

【０１２０】図１６Ｃは、ターゲット３４からインタフェース手段３２へのデータ伝送速度
がインタフェース手段３２からターゲット３４へのデータ伝送速度より遅い場合
のデータ伝送方法を説明するためのものであって、図１６Ａ、図１６Ｂの説明を
参考とすれば容易に理解されることである。インタフェース手段３２は、上述したような方法でインタフェース手段３２か
らターゲット３４へのデータ伝送速度とターゲット３４からインタフェース手段
３２へのデータ伝送速度が異なる場合にもデータを連続的に伝送することができ
る。

【０１２１】図１６Ａ、図１６Ｂ、図１６ＣにＴ１、Ｔ２、Ｔ３で表示した時間は、速度マ
ージン（ｓｐｅｅｄｍａｒｇｉｎ）を示すものであって、メーンメモリ１８か
らインタフェース手段３２にデータ伝送が完了された時点であるかインタフェー
ス手段３２からメーンメモリ１８にデータ伝送が完了された時点で対応するメモ
リの現在アドレスを検出するにより作動が遂行されるが、ＣＰＵ１０が速度マ
ージンＴ１、Ｔ２、Ｔ３をモニターリングするによりインタフェース手段３２と
ターゲット３４間に最適で作動可能な速度を自動で調節する場合もある。すなわ
ち、ＣＰＵ１０がインタフェース手段３２内の制御部４２のクロック制御部６
６を制御するにより作動速度を調節することが可能である。

【０１２２】図１７は、本発明のチップ設計検証及びテスト装置のチップテスト方法を説明
するための作動流れ図であって、図１４に示した方法と同様にターゲット３４に
ハードウェア及びソフトウェアモデルが具現されている場合の作動流れ図である
。

【０１２３】第８００段階から第８４０段階までの作動は、図１４に示した第３００段階か
ら第３４０段階までの作動と同一である。しかし、第８１０段階で、初期値でフ
レームバッファの大きさを指定する時、テストベクトルの大きさによってメーン
メモリ１８のフレームバッファ領域の大きさとインタフェース手段３２のメモリ
４０のフレームバッファ領域の大きさを異なるように指定する。そして、インタ
フェース手段３２のメモリ４０の大きさが不足する場合にはコネクター１にイン
タフェース手段３２のメモリ４０と同一なメモリＭ１、Ｍ２、Ｍ３、Ｍ４を備え
たメモリボードを連結して用いたり、用いない隣接するインタフェース手段３２
のメモリ４０を連結して用いる。

【０１２４】また、第８２０段階で、インタフェース手段３２の作動モードを設定する時パ
ターン発生器、ロジック分析器、またはパターン発生器及びロジック分析器で設
定する。インタフェース手段３２のメモリ４０にテストベクトルファイルをなす入力デ
ータをすべて貯蔵した後、インタフェース手段３２のメモリ４０に貯蔵されたデ
ータをターゲット３４に印加して、ターゲット３４から出力されるデータと期待
値データを比較する（第８５０段階）。

【０１２５】すなわち、チップテスト装置で用いる場合にはインタフェース手段３２のメモ
リにテストベクトルファイルをなす入力データをすべて貯蔵した後、ターゲット
３４であるチップの作動速度に合わせてインタフェース手段３２とターゲット３
４間にデータが伝送される。したがって、チップの作動速度が高速の場合にもテ
ストが可能になる。

【０１２６】比較結果が一致したかを判断する（第８６０段階）。もしも比較結果が一致すれば最後テストベクトルであるのかを判断して最後テ
ストベクトルならば作動を終了する（第８７０段階）。しかし、もしも最後テストベクトルでなければ第８３０段階に進める。

【０１２７】第８６０段階の判断結果比較結果が一致しなければミスマッチ部分に対するサ
ンプリング位置変更が必要であるかを判断する（第８８０段階）。もしも第８８０段階を満足すれば比較開始位置／条件以後の最初ミスマッチエ
ラーを探す（第８９０段階）。そして、装置使用者は、テストベクトル準備過程で問題がある信号に対するサ
ンプリング位置を変更してテストベクトルをアップデートして第８３０段階に進
める（第９００段階）。もしも第８８０段階を満足しないとエラーチップに分類して作動を終了する（
第９１０段階）。

【０１２８】本発明のチップ設計検証及びテスト装置は、チップ設計検証時にはインタフェ
ース手段を信号印加及び貯蔵用で設定してテストベクトルファイルまたは入力デ
ータをインタフェース手段を通してターゲットに連続的に入力して、ターゲット
から入力されるデータをインタフェース手段を通して連続的に受け入れることが
可能である。そして、チップテスト時にはインタフェース手段をパターン発生器
及びロジック分析器で設定してテストベクトルファイルをインタフェース手段に
貯蔵しておいてインタフェース手段とターゲット間に高速でデータを伝送するこ
とができる。

【０１２９】前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練し
た当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲
内で本発明を多様に修正及び変更させることができることを理解できることであ
る。したがって、本発明のチップ設計検証及びテスト装置及び方法は、第一、コン
ピュータを基盤にしてチップ設計時には設計されたチップの作動を検証してエラ
ーをデバギングできる検証器で使用が可能であって、チップ製作以後には製作さ
れたチップの作動をテストできるテスタで使用が可能である。

【０１３０】第二、本発明のチップ設計検証及びテスト装置及び方法は、インタフェース手
段のメモリに貯蔵されるデータを圧縮して伝送して貯蔵するのでデータ伝送速度
及び装置の性能が向上されうる。第三、本発明のチップ設計検証及びテスト装置及び方法は、ＧＵＩを利用して
設計されたチップ及び製作されたチップを構成する多様な機能ブロックのエラー
を発見するのに適合なウィンドウをディスプレーすることによって装置使用者が
該機能ブロックのエラーを容易に発見できる。

【０１３１】第四、本発明は既存のコンピュータに応用プログラムを設置して、ＰＣＩスロ
ットにインタフェースボードを装着することによってチップ設計検証及びテスト
装置への活用が可能である。第五、本発明のチップ設計検証及びテスト装置及び方法は、エラーをデバギン
グ時にインタフェース手段をロジック分析器で設定してチップから出力されるデ
ータをクロックステップ数によってモニター上にディスプレーすることができる
のでさらに精密なデバギングを遂行することができる。

【図面の簡単な説明】

【図１】一般的なコンピューターシステムのブロック図である。

【図２】本発明のチップ設計検証及びテスト装置の構成を図式化したブロ
ック図である。

【図３Ａ】本発明の実施例のターゲットを示すものである。

【図３Ｂ】本発明の実施例のターゲットを示すものである。

【図４】本発明のチップ設計検証及びテスト装置のインタフェース手段の
実施例のブロック図である。

【図５】図４に示した制御部の実施例のブロック図である。

【図６Ａ】本発明のインタフェース手段とターゲットとの連結のためのモ
ジュールの一実施例の構成を示すものである。

【図６Ｂ】本発明のインタフェース手段とターゲットとの連結のためのモ
ジュールの他の実施例の構成を示すものである。

【図６Ｃ】図６Ｂに示したモジュールを用いる場合にメーンボード上のＰ
ＣＩスロットに装着されるボードの実施例の構成を示すものである。

【図６Ｄ】図６Ｂに示したモジュールに装着のためのインタフェース手段
３２の実施例のボード形態を示すものである。

【図６Ｅ】本発明のインタフェース手段とターゲットとの連結のためのモ
ジュールのまた他の実施例の構成を示すものである。

【図６Ｆ】本発明のモジュールのバックプレーンの望ましい実施例の構成
を示すものである。

【図７Ａ】本発明のチップ設計検証及びテスト装置のチップ設計検証及び
テストプログラムを遂行するによる本体内部の作動を説明するための作動流れ図
である。

【図７Ｂ】本発明のチップ設計検証及びテスト装置のチップ設計検証及び
テストプログラムを遂行するによる本体内部の作動を説明するための作動流れ図
である。

【図７Ｃ】本発明のチップ設計検証及びテスト装置のチップ設計検証及び
テストプログラムを遂行するによる本体内部の作動を説明するための作動流れ図
である。

【図８】本発明のチップ設計検証及びテストプログラムを遂行するによる
本体内部のメモリ領域の割り当てを示すものである。

【図９】本発明のチップ設計検証及びテストプログラムを遂行するによっ
て図１のモニター上にディスプレーされる実施例のＧＵＩを示すものである。

【図１０】本発明のハードディスクに貯蔵された実施例のテストベクトル
を構成するデータのロジック状態を示すシンボル（コード）及びシンボルの意味
を示すテーブルである。

【図１１】本発明のチップ設計検証及びテストプログラムにより用いられ
る圧縮データフォーマットを示すものである。

【図１２】ハードディスクに貯蔵された実施例の非圧縮状態であるテスト
ベクトルを示すものである。

【図１３】図１２に示したテストベクトルのロジック状態及びランと図１
１に示したデータフォーマットで圧縮されたデータを示すものである。

【図１４Ａ】本発明のチップ設計検証及びテスト装置のチップ設計検証方
法を説明するための作動流れ図である。

【図１４Ｂ】本発明のチップ設計検証及びテスト装置のチップ設計検証方
法を説明するための作動流れ図である。

【図１４Ｃ】本発明のチップ設計検証及びテスト装置のチップ設計検証方
法を説明するための作動流れ図である。

【図１５Ａ】本発明のチップ設計検証及びテスト装置のチップ設計検証方
法を説明するための作動流れ図である。

【図１５Ｂ】本発明のチップ設計検証及びテスト装置のチップ設計検証方
法を説明するための作動流れ図である。

【図１５Ｃ】本発明のチップ設計検証及びテスト装置のチップ設計検証方
法を説明するための作動流れ図である。

【図１６Ａ】チップ設計検証及びテスト装置のメーンメモリ、インタフェ
ース手段、及びターゲット間の実施例のデータ伝送方法を説明するためのもので
ある。

【図１６Ｂ】チップ設計検証及びテスト装置のメーンメモリ、インタフェ
ース手段、及びターゲット間の実施例のデータ伝送方法を説明するためのもので
ある。

【図１６Ｃ】チップ設計検証及びテスト装置のメーンメモリ、インタフェ
ース手段、及びターゲット間の実施例のデータ伝送方法を説明するためのもので
ある。

【図１７Ａ】本発明のチップ設計検証及びテスト装置のチップテスト方法
を説明するための作動流れ図である。

【図１７Ｂ】本発明のチップ設計検証及びテスト装置のチップテスト方法
を説明するための作動流れ図である。

【符号の説明】

１モニター２本体１０ＣＰＵ１２グラフィック信号処理装置１４グラフィックメモリ１６ホストブリッジ１８メーンメモリ２０ＰＣＩ／ＩＳＡブリッジ２２ハードディスク２４、２６スロット３０チップ設計検証およびテストプログラム３２インタフェース手段３４ターゲット４０メモリ４２制御部４４バス終端回路４６リセット回路５０リセット処理部５２プラグ＆プレー制御部５４ＰＣＩローカルバスインタフェース制御部５６アドレス発生部５８メモリ制御部６０汎用状態レジスタ制御部６２インタラプト制御部６４トリガ条件制御部６６クロック制御部６８リード−バック／ＪＴＡＧ制御部７０並／直列変換部７２データ圧縮／復元制御部７４ターゲットインタフェース制御部７６バス終端回路制御部７８グリッチ検出部

Claims

【特許請求の範囲】

【請求項１】複数個の機能ブロックを備えて設計されたチップ及び製作さ
れたチップの作動を検証してテストするための応用プログラム、入出力ファイル
、及びテストベクトルを貯蔵するための貯蔵手段と、前記貯蔵手段と前記チップ間のデータ伝送を制御するためのインタフェース手
段及び前記応用プログラムを遂行して制御するための中央処理装置を備えたコンピュ
ータを備え、前記インタフェース手段は、前記貯蔵手段から出力される前記入力ファイルまたは前記テストベクトルを貯
蔵して前記チップに印加するためのデータ印加手段及び前記チップから出力されるデータを貯蔵するためのデータ貯蔵手段を備えたこ
とを特徴とするチップ設計検証及びテスト装置。
【請求項２】前記応用プログラムが遂行されれば、前記コンピュータのモニター上にグラフィックユーザーインタフェースをディ
スプレーして、前記グラフィックユーザーインタフェースを利用して検証モードまたはテスト
モードを設定して、前記モードを遂行することにより得られる結果データを前記複数個の機能ブロ
ック各々に該当するウィンドウを通してディスプレーすることを特徴とする請求
項１に記載のチップ設計検証及びテスト装置。
【請求項３】前記インタフェース手段は、複数個のインタフェースブロックを備え、前記グラフィックユーザーインタフェースを利用して前記複数個のインタフェ
ースブロック各々を前記データ印加手段、前記データ貯蔵手段、またはデータ印
加及び貯蔵手段で指定することを特徴とする請求項２に記載のチップ設計検証及
びテスト装置。
【請求項４】前記グラフィックユーザーインタフェースを利用して、前記入力ファイルまたはテストベクトルに対して比較を所望する部分に対する
条件を指定することを特徴とする請求項１記載のチップ設計検証及びテスト装置
。
【請求項５】前記インタフェース手段は、前記貯蔵手段と前記データ印加手段、前記データ印加手段と前記チップ、前記
チップと前記データ貯蔵手段、及び前記データ貯蔵手段と前記貯蔵手段間のデー
タ伝送を制御するための制御手段を備えたことを特徴とする請求項１に記載のチ
ップ設計検証及びテスト装置。
【請求項６】前記データ印加手段は、前記貯蔵手段に貯蔵された前記入力ファイルまたは前記テストベクトルをなす
データを貯蔵するための第１、２メモリを備えたことを特徴とするチップ請求項
１に記載の設計検証及びテスト装置。
【請求項７】前記データ貯蔵手段は、前記チップから出力されるデータを貯蔵するための第３、４メモリを備えたこ
とを特徴とする請求項１に記載のチップ設計及び検証テスト装置。
【請求項８】前記データ印加手段は、前記検証モードには、前記貯蔵手段に貯蔵された前記入力ファイルまたはテストベクトルをなすデー
タを所定単位で分けて前記第１、２メモリに交代で貯蔵しながら、前記第１、２
メモリに貯蔵されたデータを前記チップに交代で印加して、前記テストモードには、前記貯蔵手段に貯蔵されたテストベクトルをなすデータを前記第１、２メモリ
にすべて貯蔵した後、前記第１、２メモリに貯蔵されたデータを前記チップに印
加することを特徴とする請求項６に記載のチップ設計検証及びテスト装置。
【請求項９】前記データ貯蔵手段は、前記検証モードには、前記チップから印加されるデータを前記第３、４メモリに交代で貯蔵しながら
前記第３、４メモリに貯蔵されたデータを前記グラフィックユーザーインタフェ
ースに交代で出力して、前記テストモードには、前記チップから印加されるデータを前記第３、４メモリに貯蔵しながら前記第
３、４メモリに貯蔵されたデータを前記グラフィックユーザーインタフェースに
出力することを特徴とする請求項７に記載のチップ設計検証及びテスト装置。
【請求項１０】前記応用プログラムは、前記入力ファイルまたは前記テストベクトルをなすデータを前記データ印加手
段に貯蔵する時圧縮／復元プログラムにより圧縮貯蔵して、前記データ貯蔵手段に貯蔵されたデータを前記グラフィックユーザーインタフ
ェースに伝送する時前記圧縮／復元プログラムにより復元することを特徴とする
請求項２に記載のチップ設計検証及びテスト装置。
【請求項１１】前記制御手段は、前記データ印加手段に貯蔵された圧縮データを復元して前記チップに印加して
、前記チップから出力されるデータを圧縮して前記データ貯蔵手段に貯蔵するた
めのデータ圧縮／復元手段を備えたことを特徴とする請求項５に記載のチップ設
計検証及びテスト装置。
【請求項１２】前記応用プログラムは、前記入力ファイルまたは前記テストベクトルをなすデータを前記データ印加手
段に貯蔵して、前記インタフェース手段のデータ圧縮／復元手段により前記デー
タ印加手段に貯蔵されたデータを圧縮して前記データ貯蔵手段に貯蔵して、前記
データ貯蔵手段に貯蔵された圧縮データを前記貯蔵手段に貯蔵することを特徴と
する請求項１１に記載のチップ設計検証及びテスト装置。
【請求項１３】前記制御手段は、前記検証モード時に、前記中央処理装置の制御の下に前記データ印加手段から前記チップへのデータ
伝送と前記チップから前記データ貯蔵手段へのデータ伝送が連続的に遂行されう
るようにすることを特徴とする請求項５に記載のチップ設計検証及びテスト装置
。
【請求項１４】前記制御手段は、前記検証モード時に、前記中央処理装置が前記貯蔵手段と前記インタフェース手段、前記データ印加
手段と前記チップ、前記チップと前記データ貯蔵手段、及び前記データ貯蔵手段
と前記貯蔵手段間のデータ伝送速度をモニターリングするにより前記インタフェ
ース手段と前記チップ間の作動速度を最適に調節することを特徴とする請求項５
に記載のチップ設計検証及びテスト装置。
【請求項１５】前記検証モードまたはテストモード時に、前記チップにエラーがあると判断されれば、前記チップの作動を中止して前記グラフィックユーザーインタフェースを利用
して初めてあらわれたミスマッチまたはエラーが発生する前の近接位置に該当す
る入／出力フレームステップ数、クリックステップ数、及び／または前記チップ
の入出力に対して前記近接位置に該当する条件をトリガ条件で設定して、前記チップに前記入力ファイルをなすデータを印加して前記チップから出力さ
れるデータを貯蔵しながら前記ミスマッチまたはエラーが発生する前の近接位置
に該当する条件と比較して一致しているかを判断することによって前記ミスマッ
チまたはエラーが発生する前の近接位置を追跡することを特徴とする請求項４に
記載のチップ設計検証及びテスト装置。
【請求項１６】前記検証モードまたはテストモード時に、前記チップに対する前記ミスマッチまたはエラーが発生する前の近接位置を探
す条件が一致すれば、前記グラフィックユーザーインタフェースを利用して前記ミスマッチまたはエ
ラーが発生する前の近接位置に到達するための条件をトリガ条件で設定して、前記設定されたトリガ条件に該当するほどのクロック信号に応答して前記チッ
プから出力されるデータを前記データ貯蔵手段に貯蔵して前記グラフィックユー
ザーインタフェースにディスプレーすることを特徴とする請求項１５に記載のチ
ップ設計検証及びテスト装置。
【請求項１７】複数個の機能ブロックを備えて設計されたチップ及び製作
されたチップの作動を検証してテストするための応用プログラム、入出力ファイ
ル、及びテストベクトルを貯蔵するための貯蔵手段と、前記応用プログラムを遂行して制御するための中央処理装置と、前記中央処理装置の制御の下に前記貯蔵手段に貯蔵された前記応用プログラム
及び前記入出力ファイルまたは前記テストベクトルをロードするためのメーンメ
モリ及び前記メーンメモリと前記チップ間のデータ伝送を制御するためのインタフェー
ス手段を備えたコンピュータを備え、前記応用プログラムが遂行されれば、前記コンピュータのモニター上にグラフィックユーザーインタフェースをディ
スプレーして、前記インタフェース手段に対する作動モードを設定して、前記モ
ードによる作動を遂行するにより得られる結果を前記複数個の機能ブロック各々
に該当する結果を複数個のウィンドウの該ウィンドウを通してディスプレーして
、前記インタフェース手段が、前記メーンメモリから出力される前記入力ファイルまたは前記テストベクトル
を貯蔵して前記チップに印加するためのデータ印加手段及び前記チップから出力されるデータを貯蔵するためのデータ貯蔵手段を備えたこ
とを特徴とするチップ設計検証及びテスト装置。
【請求項１８】前記インタフェース手段は、所定個数のインタフェースブロックを備え、前記グラフィックユーザーインタフェースを利用して前記所定個数のインタフ
ェースブロック各々を前記データ印加手段、前記データ貯蔵手段、またはデータ
印加及び貯蔵手段で指定することを特徴とする請求項１７に記載のチップ設計検
証及びテスト装置。
【請求項１９】前記グラフィックユーザーインタフェースを利用して、前記入力ファイルまたはテストベクトルに対して比較を所望する部分に対する
条件を指定することを特徴とする請求項１７に記載のチップ設計検証及びテスト
装置。
【請求項２０】前記インタフェース手段は、前記メーンメモリと前記データ印加手段、前記データ印加手段と前記チップ、
前記チップと前記データ貯蔵手段、及び前記データ貯蔵手段と前記貯蔵手段間の
データ伝送を制御するための制御手段を備えたことを特徴とする請求項１７に記
載のチップ設計検証及びテスト装置。
【請求項２１】前記データ印加手段は、前記メーンメモリから印加されるデータを貯蔵するための第１、２メモリを備
えたことを特徴とする請求項１７に記載のチップ設計検証及びテスト装置。
【請求項２２】前記データ貯蔵手段は、前記チップから出力されるデータを貯蔵するための第３、４メモリを備えたこ
とを特徴とする請求項１７に記載のチップ設計検証及びテスト装置。
【請求項２３】前記データ印加手段は、前記検証モードには、前記貯蔵手段に貯蔵された前記入力ファイルまたはテストベクトルをなすデー
タを所定単位で分けて前記第１、２メモリに交代で貯蔵しながら、前記第１、２
メモリに貯蔵されたデータを前記チップに交代で印加して、前記テストモードには、前記貯蔵手段に貯蔵された前記テストベクトルをなすデータを前記第１、２メ
モリにすべて貯蔵した後、前記第１、２メモリに貯蔵されたデータを前記チップ
に印加することを特徴とする請求項２１に記載のチップ設計検証及びテスト装置
。
【請求項２４】前記データ貯蔵手段は、前記検証ボードには、前記チップから印加されるデータを前記第３、４メモリに交代で貯蔵しながら
前記第３、４メモリに貯蔵されたデータを前記グラフィックユーザーインタフェ
ースに交代で出力して、前記テストモードには、前記チップから印加されるデータを前記第３、４メモリに貯蔵した後、前記第
３、４メモリに貯蔵されたデータを前記グラフィックユーザーインタフェースに
出力することを特徴とする請求項２２に記載のチップ設計検証及びテスト装置。
【請求項２５】前記応用プログラムは、前記入力ファイルまたは前記テストベクトルをなすデータを前記データ印加手
段に貯蔵する時圧縮／復元プログラムにより圧縮貯蔵して、前記データ貯蔵手段に貯蔵されたデータを伝送する時前記圧縮／復元プログラ
ムにより復元することを特徴とする請求項１７に記載のチップ設計検証及びテス
ト装置。
【請求項２６】前記制御手段は、前記データ印加手段に貯蔵された圧縮データを復元して前記チップに印加して
、前記チップから出力されるデータを圧縮して前記データ貯蔵手段に貯蔵するた
めのデータ圧縮／復元手段を備えたことを特徴とする請求項２０に記載のチップ
設計検証及びテスト装置。
【請求項２７】前記応用プログラムは、前記入力ファイルまたは前記テストベクトルをなすデータを前記データ印加手
段に貯蔵して、前記インタフェース手段のデータ圧縮／復元手段により前記デー
タ印加手段に貯蔵されたデータを圧縮して前記データ貯蔵手段に貯蔵して、前記
データ貯蔵手段に貯蔵された圧縮データを前記貯蔵手段に貯蔵することを特徴と
する請求項２５に記載のチップ設計検証及びテスト装置。
【請求項２８】前記制御手段は、前記検証モード時に、前記中央処理装置の制御の下に前記データ印加手段から前記チップへのデータ
伝送と前記チップから前記データ貯蔵手段へのデータ伝送が連続的に遂行されう
るようにすることを特徴とする請求項２０に記載のチップ設計検証及びテスト装
置。
【請求項２９】前記制御手段は、前記検証モード時に、前記中央処理装置が前記貯蔵手段と前記インタフェース手段、前記データ印加
手段と前記チップ、前記チップと前記データ貯蔵手段、及び前記データ貯蔵手段
と前記貯蔵手段間のデータ伝送速度をモニターリングするにより前記インタフェ
ース手段と前記チップ間の作動速度を最適に調節することを特徴とする請求項２
０に記載のチップ設計検証及びテスト装置。
【請求項３０】前記検証モードまたはテストモード時に、前記チップにエラーがあることと判断される場合に、前記チップの作動を中止して、前記グラフィックユーザーインタフェースを利
用して初めてあらわれたミスマッチまたはエラーが発生する前の近接位置に該当
する入／出力フレームステップ数、クロックステップ数、及び／または前記チッ
プの入出力に対して前記近接位置に該当する条件をトリガ条件で設定して、前記チップに前記入力ファイルをなすデータを印加して前記チップから出力さ
れるデータを貯蔵しながら前記ミスマッチまたはエラーが発生する前の近接位置
に該当する条件と比較して一致しているかを判断することによって前記ミスマッ
チまたはエラーが発生する前の近接位置を追跡することを特徴とする請求項１７
に記載のチップ設計検証及びテスト装置。
【請求項３１】前記検証モードまたはテストモード時に、前記チップに対する前記ミスマッチまたはエラーが発生する前の近接位置を探
す条件が一致すれば、前記グラフィックユーザーインタフェースを利用して前記ミスマッチまたはエ
ラーが発生する前の近接位置に到達するための条件をトリガ条件で設定して、前記設定されたトリガ条件に該当するほどのクロック信号に応答して前記チッ
プから出力されるデータを前記データ貯蔵手段に貯蔵して前記グラフィックユー
ザーインタフェースにディスプレーすることを特徴とする請求項３０に記載のチ
ップ設計検証及びテスト装置。
【請求項３２】前記所定個数のインタフェースブロック各々は、ボード状で構成されて前記コンピュータ内のスロットに挿設されることを特徴
とする請求項１８に記載のチップ設計検証及びテスト装置。
【請求項３３】前記所定個数のインタフェースブロック各々と前記チップ
を連結するための連結モジュールを備え、前記連結モジュールを前記コンピュー
タの本体の前面部に装着することを特徴とする請求項３２に記載のチップ設計検
証及びテスト装置。
【請求項３４】前記コンピュータは、所定個数のスロットを備えたメーンボード、前記スロットに連結されて第１コネクターを備えた連結ボード及び前記連結ボードの第１コネクターに連結される第２コネクターと前記第２コネ
クターに連結される所定個数の第３コネクターを備えたバックプレーン及び前記バックプレーンに連結された所定個数の第３コネクターに連結される前記
所定個数のインタフェースブロックの装着を容易にするための所定個数の第１ガ
イドと前記所定個数のインタフェースブロックに連結される所定個数の第２ブロ
ックの装着を容易にするための所定個数の第２ガイドを備えたハウジングを備え
た連結モジュールを備えることを特徴とする請求項１８に記載のチップ設計検証
及びテスト装置。
【請求項３５】前記バックプレーンは前記第２コネクターと第３コネクターにコンピュータ用電源を印加するための
コンピュータ電源印加コネクターと、前記検証及びテスト時に前記第２コネクターと第３コネクターに検証及びテス
ト用電源を印加するための検証及びテスト電源印加コネクター及び前記インタフェース手段から印加される制御信号に応答して前記コンピュータ
電源印加コネクターまたは前記検証及びテスト電源印加コネクターを連結するた
めのスイッチング手段を備えることを特徴とする請求項３４に記載のチップ設計
検証及びテスト装置。
【請求項３６】複数個の機能ブロックを備えて設計されたチップ及び製作
されたチップの作動を検証してテストするための応用プログラム、入出力ファイ
ル、及びテストベクトルを貯蔵するための貯蔵手段を備えたコンピュータを備え
たチップ設計検証及びテスト方法において、前記アプリケーションを遂行するによりグラフィックユーザーインタフェース
をモニター上にディスプレーする段階と、前記グラフィックユーザーインタフェースにより作動モードが前記設計された
チップの作動を検証する検証ボードで設定された場合には前記貯蔵手段に貯蔵さ
れた前記入出力ファイルまたはテストベクトルをなすデータを交代でデータ印加
手段に貯蔵する段階及び前記チップから出力されるデータを交代でデータ貯蔵手段に貯蔵する段階を備
え、前記グラフィックユーザーインタフェースにより作動ボードが前記製作された
チップをテストするテストモードに設定された場合には前記貯蔵手段に貯蔵され
た前記入出力ファイルまたは前記テストベクトルをなすデータを交代でデータ印
加手段に貯蔵する段階及び前記データ印加手段に貯蔵された前記入力ファイルまたは前記テストベクトル
をなすデータを前記チップに印加しながら前記チップから出力されるデータを前
記データ貯蔵手段に貯蔵する段階を備えたことを特徴とするチップ設計検証及び
テスト方法。
【請求項３７】前記応用プログラムが遂行されれば、前記コンピュータのモニター上にグラフィックユーザーインタフェースをディ
スプレーする段階と、前記グラフィックユーザーインタフェースにより前記検証モード及びテストモ
ードを設定する段階と、前記検証モード及びテストモードを遂行するにより前記複数個の機能ブロック
各々に該当する結果を複数個のウィンドウの該ウィンドウにディスプレーする段
階を備えたことを特徴とする請求項３６に記載のチップ設計検証及びテスト方法
。
【請求項３８】前記グラフィックユーザーインタフェースを利用して、前記入力ファイルまたはテストベクトルに対して比較を所望する部分に対する
条件を指定することを特徴とする請求項３８に記載のチップ設計検証及びテスト
方法。
【請求項３９】前記貯蔵手段に貯蔵された前記入力ファイルまたは前記テ
ストベクトルを前記チップに印加する場合に前記入力ファイルまたは前記テスト
ベクトルをなすデータを圧縮して前記データ印加手段に貯蔵して、前記データ印
加手段に貯蔵されたデータを復元して前記チップに印加する段階及び前記チップから出力されるデータを前記データ貯蔵手段に貯蔵する場合に前記
チップから出力されるデータを圧縮して前記データ貯蔵手段に貯蔵する段階を備
えたことを特徴とする請求項３７に記載のチップ設計検証及びテスト方法。
【請求項４０】前記検証モード時に、前記データ印加手段から前記チップへのデータ伝送と前記チップから前記デー
タ貯蔵手段へのデータ伝送が連続的に遂行されることができるようにすることを
特徴とする請求項３６に記載のチップ設計検証及びテスト方法。
【請求項４１】前記検証モード時に、前記データ印加手段と前記チップ、前記チップと前記データ貯蔵手段、及び前
記データ貯蔵手段と前記貯蔵手段間のデータ伝送速度をモニターリングするによ
り前記貯蔵手段と前記チップ間の作動速度を最的に調節することを特徴とする請
求項３６に記載のチップ設計検証及びテスト方法。
【請求項４２】前記検証モードまたはテストモード時に、前記チップにエラーがあることと判断される場合に、前記チップの作動を中止して、前記グラフィックユーザーインタフェースを利
用して初めてあらわれたミスマッチまたはエラーが発生する前の近接位置に該当
する入／出力フレームステップ数、クロックステップ数、及び／または前記チッ
プの入出力に対して前記近接位置に該当する条件をトリガ条件で設定して、前記チップに前記入力ファイルをなすデータを印加して前記チップから出力さ
れるデータを貯蔵しながら前記ミスマッチまたはエラーが発生する前の近接位置
に該当する条件と比較して一致しているかを判断することによって前記ミスマッ
チまたはエラーが発生する前の近接位置を追跡することを特徴とする請求項３７
に記載のチップ設計検証及びテスト方法。
【請求項４３】前記検証モードまたはテストモード時に、前記チップに対する前記ミスマッチまたはエラーが発生する前の近接位置を探
す条件が一致すれば、前記グラフィックユーザーインタフェースを利用して前記ミスマッチまたはエ
ラーが発生する前の近接位置に到達するための条件をトリガ条件で設定して、前記設定されたトリガ条件に該当するほどのクロック信号に応答して前記チッ
プから出力されるデータを前記データ貯蔵手段に貯蔵して前記グラフィックユー
ザーインタフェースにディスプレーすることを特徴とする請求項４２に記載のチ
ップ設計検証及びテスト方法。
【請求項４４】複数個の機能ブロックを備えた、設計されたチップ及び製
作されたチップの作動を検証してテストするための応用プログラム、及び入出力
ファイルまたはテストベクトルを貯蔵するための貯蔵手段と、前記貯蔵手段と前記チップ間のデータ伝送を制御するためのインタフェース手
段及び前記応用プログラムを遂行して制御するための中央処理装置を備えたコンピュ
ータを備え、前記インタフェース手段は、前記貯蔵手段から出力される前記入出力ファイルの圧縮されたデータを貯蔵す
るためのデータ印加手段及び前記チップから出力されるデータの圧縮されたデータを貯蔵するためのデータ
貯蔵手段を備えたことを特徴とするチップ設計検証装置。
【請求項４５】前記応用プログラムが遂行されれば、前記コンピュータのモニター上にグラフィックユーザーインタフェースをディ
スプレーして、前記グラフィックユーザーインタフェースを利用して検証モードを設定して、前記複数個の機能ブロック各々に該当する検証結果を複数個のウィンドウの該
ウィンドウを通してディスプレーすることを特徴とする請求項４４に記載のチッ
プ設計検証装置。
【請求項４６】前記インタフェース手段は、複数個のインタフェースブロックを備え、前記グラフィックユーザーインタフェースを利用して前記複数個のインタフェ
ースブロック各々を前記データ印加手段、前記データ貯蔵手段、またはデータ印
加及び貯蔵手段で指定することを特徴とする請求項４５に記載のチップ設計検証
装置。
【請求項４７】前記グラフィックユーザーインタフェースを利用して、前記入力ファイルまたはテストベクトルに対して比較を所望する部分に対した
条件を指定することを特徴とする請求項４５に記載のチップ設計検証装置。
【請求項４８】前記インタフェース手段は、前記貯蔵手段と前記データ印加手段、前記データ印加手段と前記チップ、前記
チップと前記データ貯蔵手段、及び前記データ貯蔵手段と前記貯蔵手段間のデー
タ伝送を制御するための制御手段を備えたことを特徴とする請求項４４に記載の
チップ設計検証装置。
【請求項４９】前記データ印加手段は、前記貯蔵手段に貯蔵されたデータの圧縮されたデータを貯蔵するための第１、
２メモリを備えたことを特徴とする請求項４５に記載のチップ設計検証装置。
【請求項５０】前記データ貯蔵手段は、前記チップから出力されるデータの圧縮されたデータを貯蔵するための第３、
４メモリを備えたことを特徴とする請求項４５に記載のチップ設計検証装置。
【請求項５１】前記データ印加手段は、前記貯蔵手段に貯蔵されたテストベクトルをなすデータを圧縮して所定単位で
分けて前記第１、２メモリに交代で貯蔵しながら、前記第１、２メモリに貯蔵さ
れたデータを復元して前記チップに交代で印加することを特徴とする請求項４９
に記載のチップ設計検証装置。
【請求項５２】前記データ貯蔵手段は、前記チップから印加されるデータを圧縮して前記第３、４メモリに交代で貯蔵
しながら前記第３、４メモリに貯蔵されたデータを貯蔵手段に交代で貯蔵するこ
とを特徴とする請求項５０に記載のチップ設計検証装置。
【請求項５３】前記応用プログラムは、前記入力ファイルをなすデータを前記データ印加手段に貯蔵する時圧縮／復元
プログラムにより圧縮貯蔵して、前記データ貯蔵手段に貯蔵されたデータを前記グラフィックユーザーインタフ
ェースに伝送する時前記圧縮／復元プログラムにより復元することを特徴とする
請求項４５に記載のチップ設計検証装置。
【請求項５４】前記制御手段は、前記データ印加手段に貯蔵された圧縮データを復元して前記チップに印加して
、前記チップから出力されるデータを圧縮して前記データ貯蔵手段に貯蔵するた
めのデータ圧縮／復元手段を備えたことを特徴とする請求項４８に記載のチップ
設計検証装置。
【請求項５５】前記制御手段は、前記中央処理装置の制御の下に前記データ印加手段から前記チップへのデータ
伝送と前記チップから前記データ貯蔵手段へのデータ伝送が連続的に遂行されう
るようにすることを特徴とする請求項４５に記載のチップ設計検証装置。
【請求項５６】前記制御手段は、前記中央処理装置が前記貯蔵手段と前記インタフェース手段、前記データ印加
手段と前記チップ、前記チップと前記データ貯蔵手段、及び前記データ貯蔵手段
と前記貯蔵手段間のデータ伝送速度をモニターリングするにより前記インタフェ
ース手段と前記チップ間の作動速度を最適に調節することを特徴とする請求項４
８に記載のチップ設計検証装置。
【請求項５７】前記検証モード時に、前記チップにエラーがあることと判断される場合に、前記チップの作動を中止して、前記グラフィックユーザーインタフェースを利
用して初めてあらわれたミスマッチまたはエラーが発生する前の近接位置に該当
する入／出力フレームステップ数、クロックステップ数、及び／または前記チッ
プの入出力に対して前記近接位置に該当する条件をトリガ条件で設定して、前記チップに前記入力ファイルをなすデータを印加して前記チップから出力さ
れるデータを貯蔵しながら前記ミスマッチまたはエラーが発生する前の近接位置
に該当する条件と比較して一致しているかを判断することによって前記ミスマッ
チまたはエラーが発生する前の近接位置を追跡することを特徴とする請求項４５
に記載のチップ設計検証装置。
【請求項５８】前記検証モード時に、前記チップに対する前記ミスマッチまたはエラーが発生する前の近接位置を探
す条件が一致すれば、前記グラフィックユーザーインタフェースを利用して前記ミスマッチまたはエ
ラーが発生する前の近接位置に到達するための条件をトリガ条件で設定して、前記設定されたトリガ条件に該当するほどのクロック信号に応答して前記チッ
プから出力されるデータを前記データ貯蔵手段に貯蔵して前記グラフィックユー
ザーインタフェースにディスプレーすることを特徴とする請求項５７に記載のチ
ップ設計検証装置。