JPH10232890A - プログラマブル論理回路のための組み込み式論理アナライザー - Google Patents

プログラマブル論理回路のための組み込み式論理アナライザー

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JPH10232890A
JPH10232890A JP9294546A JP29454697A JPH10232890A JP H10232890 A JPH10232890 A JP H10232890A JP 9294546 A JP9294546 A JP 9294546A JP 29454697 A JP29454697 A JP 29454697A JP H10232890 A JPH10232890 A JP H10232890A
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JP
Japan
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logic analyzer
pld
design
circuit
signal
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JP9294546A
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L Hermann Alan
エル． ヘルマン アラン
P Nujent Gregg
ピー． ヌージェント グレッグ
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Altera Corp
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Abstract

(57)【要約】 （修正有） 【課題】論理アナライザーをプログラマブル論理回路に
組込んでプログラマブル論理回路の実際の動作状態をデ
バッギングする。 【解決手段】論理アナライザー回路はＰＬＤ内に組込ま
れて、論理信号を取得して格納するとともに、これらの
信号をコンピュータ上で検証されるべく、インターフェ
ースを介してアンロードする。コンピュータシステム上
で実行される電子設計自動化（ＥＤＡ）ソフトウェアツ
ールは、ＰＬＤを構成するためにコンパイルされ且つダ
ウンロードされるＰＬＤの電子設計中に自動的に論理ア
ナライザー回路を自動的に組み込む。ＥＤＡツールは、
ＰＬＤ及びコンピュータ間に接続されるインターフェー
スを使用して、回路を作動準備させると共に取得完了ま
で組込論理アナライザーに問い続けるために組込論理ア
ナライザーと通信する。ＥＤＡツールは組込論理アナラ
イザーに対して取得バッファからのデータのアンロード
を指示しデータをコンピュータ上に示す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、コンピ
ュータシステムに関連するハードウェア装置の分析に関
する。より詳細には、本発明は、デバッギングのために
ハードウェア装置内に自動的に組み込まれる論理アナラ
イザーに関する。
【０００２】
【従来の技術】電子技術分野では、それにより集積回
路、マルチチップモジュール、ボード等が設計されると
共に製造されるプロセスの自動化のために種々の電子設
計自動化（ＥＤＡ）ツールが有用である。特に、電子設
計自動化ツールは、規格集積回路、カスタム集積回路
（例えば、ＡＳＩＣ）の設計、及びプログラマブル集積
回路についてのカスタム構成の設計に有用である。顧客
の望むカスタム設計を生産するために顧客によってプロ
グラムされ得る集積回路には、プログラマブル論理回路
（ＰＬＤ）が含まれる。プログラマブル論理回路は、要
求関数を遂行させるためにプログラムされ得るあらゆる
集積回路を意味し、また、プログラマブル論理アレイ
（ＰＬＡ）、プログラマブルアレイ論理（ＰＡＬ）、フ
ィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複
雑プログラマブル論理回路（ＣＰＬＤ）及び幅広い種類
のプログラム可能な他の論理回路及びメモリ回路を含
む。しばしば、これらＰＬＤは、ソフトウェアパッケー
ジの形を採る電子設計自動化ツールを使用してエンジニ
アによって設計され、また、プログラムされる。
【０００３】初回設計が常に完璧であるとは限らないの
で、ＰＬＤのための設計、ＰＬＤのプログラミング、及
び回路基板上又はＰＬＤが提供されるシステムにおける
ＰＬＤの機能性の検出の間、ＰＬＤをデバッグし得るこ
とが重要である。ＰＬＤが実際に電子設計を用いてプロ
グラムされる前に、シュミレーション及び／又は分析が
電子設計をデバッグするために用いられ得る。しかしな
がら、一旦、ＰＬＤがプログラムされ、そして、作業シ
ステム内で動作すると、実環境でＰＬＤをデバッグし得
ることもまた重要である。
【０００４】
【発明が解決しようとする課題】シュミレーションは、
ＰＬＤの多面をデバッグするために用いられ得るが、複
雑なシステムの中で現実の回路基板上にいて動作中のハ
ードウェアＰＬＤの全ての特徴を適当に実行するシュミ
レーションの生成はほとんど不可能である。例えば、シ
ュミレーションは、実行システム中のハードウェアＰＬ
Ｄが現実に直面するタイミング特性に近似するタイミン
グ特性を提供することはできない。例えば、シュミレー
ションのタイミング信号は、ＰＬＤが実システムにて経
験するタイミング信号よりも密又は疎であり得る。
【０００５】広範なシュミレーションの生成が困難であ
ることに加え、温度変化、静電容量、ノイズ及び他の要
素といった他の回路基板の変数は、ＰＬＤが作業システ
ム内で動作しているときにだけ明白な断続的な停止（故
障）をＰＬＤに対してもたらし得る。さらに、最もバグ
が観測されそうであるポイントまでＰＬＤ設計にストレ
ス（負荷）を与えるために多様な試験ベクトルを十分に
生成することは困難であり得る。例えば、ＰＬＤの不調
は、ＰＬＤの設計並びにシュミレーションの間、設計者
が予測せず、したがって、考慮に入れなかったスティム
ライ（stimuli、試験ベクトル、試験信号）がＰＬＤに
供給されるとき発生し得る。このような不調は、予期す
ることが困難であると共に、完全なシステムのコンテキ
スト中でデバッグされなければならない。したがって、
電子設計のシュミレーションは有効であるが、通常、Ｐ
ＬＤを完全にはデバッグすることができない。
【０００６】作業システム内のハードウェア回路をデバ
ッギングするための１つの方法は、ハードウェア回路の
ピン上に出現する信号を分析するために、論理アナライ
ザーと呼ばれる別個のハードウェア装置を使用する。
（例えば、ヒューレットパッカード社のＨＰ１６７０Ａ
シリーズ分析器）。通常、多くのプローブワイヤは、ハ
ードウェア回路上の関心のあるピン上の信号を監視する
ために、論理アナライザーからハードウェア回路上の関
心のあるピンに手作業で接続される。論理アナライザー
は、これらの信号を取得すると共に格納する。しかしな
がら、ハードウェア回路のピンを監視するために外部論
理アナライザーを使用する方法は、その回路をデバッギ
ングする際にいくつかの制限を有する。例えば、そのよ
うな外部論理アナライザーは、ハードウェア回路の外部
ピンだけに接続可能であり、外部ピンだけを監視可能で
ある。したがって、ハードウェア回路に対して内的であ
る信号に接続し、監視する方法は存在しない。都合の悪
いことに、ＰＬＤのようなハードウェア回路をプログラ
ムするとき、ＰＬＤをデバッグするためにこれら内部信
号のいくつかを監視し得ることが役に立つ。
【０００７】いくつかの既製のカスタムハードウェア回
路は内部デバッギングハードウェアを備えるけれども、
このデバッギングハードウェアは、通常特定の内部信号
を経路付けるために結線されており、他の信号を見てみ
たいと思うエンジニアが容易に変更することができな
い。また、そのようなビルトインデバッギングを用いる
場合、エンジニアが監視を望む任意の信号を選択するこ
とは不可能であり、また、トリガ信号及びトリガ状態は
エンジニアによって変更され得ない。ＰＬＤは本質的に
エンジニアが特定の関数を実行するためにプログラムを
試みるプログラマブル回路なので、任意の特定回路を有
効にデバッグするために、エンジニアが監視信号、トリ
ガ信号、及びトリガ状態を変更できることが重要であ
る。さらに、ＰＬＤのための電子設計の生成は、ほとん
どすべての内部信号の検証を望み得るエンジニア、及び
システム内でのＰＬＤのデバッギングの最中に相当頻繁
に考えを変更し得るエンジニアによる創造的デバッギン
グを要求する対話型プロセスである。既知の外部及び内
部論理アナライザーは、この柔軟性を提供しない。
【０００８】外部論理アナライザー、又はカスタムチッ
プ内部の予め決定された結線デバッギングハードウェア
を使用する際の更なる短所は、エンジニアが監視を望む
内部信号の数が、しばしば回路上において利用可能なピ
ンの数よりも多いことである。例えば、回路上にエンジ
ニアが監視を望む１６個の内部信号が存在する場合であ
って、回路がデバッギングに利用可能なピンをわずか４
本しか備えていない場合には、エンジニアは外部論理ア
ナライザーを用いて監視することができない。
【０００９】いくつかの場合には、ＰＬＤの内部信号を
調査するために、エンジニアが従来の論理アナライザー
を使用することは可能である。例えば、これは、通常は
内部信号が一時的にＰＬＤの１本の出力ピンに送られる
ようにエンジニアが自身の設計を修正することによって
達成され得る。そして、設計が再コンパイルされる。そ
の後、エンジニアは、「内部」信号を監視するためにプ
ローブをこの出力ピンに装着する。不都合なことに、エ
ンジニアは、この内部信号を調査するために、この設計
を再コンパイルしなければならず、また、ＰＬＤを再プ
ログラムしなければならない。また、デバッギングが完
了すると、エンジニアは、出力ピンから内部信号を取り
除くために設計を再び書き直し、設計を再コンパイル
し、そして最後にＰＬＤを再び再プログラムしなければ
ならない。このことは、冗長なプロセスであり得る。
【００１０】たとえエンジニアが内部信号をＰＬＤの出
力ピンに経路付ける（接続する）ことに成功するとして
も、一定の集積回路では、外部論理アナライザーを装着
することが非常に困難であり得る。デュアルインライン
パッケージの集積回路では、パッケージが回路上の容易
にアクセスし得る位置にある限り、論理アナライザーの
プローブをパッケージの上部に装着することは比較的容
易である。しかしながら、回路が込み入っていることに
起因してパッケージが到達困難な位置にある場合には、
論理アナライザーのプローブを特定の関心ある出力ピン
に装着することは物理的に困難である。パッケージ（例
えば、「フリップチップ」）の上面に配置される小型接
点の列を備える集積回路はさらに面倒である。論理アナ
ライザーのプローブをこの種のパッケージの特定の関心
ある出力ピンに装着することは困難である。回路基板に
面するパッケージ底面に配置される接点を備えるボール
グリッドアレイパッケージに収容されている集積回路で
は、集積回路パッケージの下面に配置されているこれら
小さな接点に対して論理アナライザーのプローブを装着
することはほとんど不可能である。したがって、内部信
号が回路のピンに経路付けられ得るとしても、外部論理
アナライザーの使用には短所が伴う。
【００１１】本発明は、上記した従来技術の問題点を解
決するためになされたものであり、論理アナライザーが
電子設計の中の関心ある内部信号を柔軟に分析すること
を許容する装置、及び技術を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、より有効な方法でプログラマブル論理回路のデバッ
ギングを許容するプログラマブル論理回路中に論理アナ
ライザーを組込むための技術が開示されている。
【００１３】本発明は、それにより論理アナライザー回
路が自動的にＰＬＤ内に組み込まれる技術、それにより
論理アナライザー回路が論理信号を取得すると共に格納
する技術、及びそれにより論理アナライザー回路がイン
ターフェースを通じてこれらの信号をコンピュータに対
してアンロードする装置、及び技術の双方を提供する。
好適な発明の実施の形態では、信号の分析は、信号を取
得するためにだけ作用する「オンチップ」論理アナライ
ザー回路を備えるコンピュータ上で実行される。本質的
にＰＬＤは設計を用いてプログラムされ得ると共に設計
は変更され得、そして、ＰＬＤは何度も繰り返してプロ
グラムされ得るので、本発明は、特にＰＬＤと上手く機
能する。したがって、論理アナライザー回路は、試験設
計又は最終ＰＬＤ設計過程中の反復の中に組み込まれ得
る。ＰＬＤ設計のデバッギングの成功により、ＰＬＤチ
ップは、論理アナライザー回路を用いることなく再プロ
グラムされ得、あるいは、回路がチップ上に残され得
る。
【００１４】本発明の実施の形態の１つでは、コンピュ
ータシステム上で実行される電子設計自動化（ＥＤＡ）
ソフトウェアツールを使用して、エンジニアは監視され
るべきＰＬＤの信号を特定し、格納されるべきサンプル
数を特定し、また、データの取得を開始するシステムク
ロック信号及びトリガ状態を特定する。その後ＥＤＡツ
ールは、自動的に論理アナライザー回路をＰＬＤを構成
するためにコンパイルされ且つダウンロードされるＰＬ
Ｄの電子設計中に組み込む。ＰＬＤ及びコンピュータ間
に接続されるインターフェースを使用して、ＥＤＡツー
ルは回路を作動準備させると共に取得が完了するまで組
込論理アナライザーに問い続けるために組込論理アナラ
イザーと通信する。その後、ＥＤＡツールは論理アナラ
イザーに対してそれの取得バッファからのデータのアン
ロードを指示し、そしてデータをコンピュータ上に示
す。論理アナライザー回路は、他の連続サンプル値を取
得するために再作動準備させられる。
【００１５】本発明は従来技術を凌ぐ多くの利点を提供
する。ＰＬＤ中における組込論理アナライザーの使用
は、その中での組込論理アナライザーの動作を許容する
と共にＰＬＤの不調を生み出し得る現実の状態下でのシ
ステム中の回路のデバッギングを許容する。本発明の技
術は、エンジニアが回路内の任意の論理関数をデバッグ
し得るように自動的に論理アナライザー回路をＰＬＤ中
に組み込む。組込論理アナライザーは、エンジニアによ
って特定される任意の内部信号を取得することができ
る。トリガ状態はまた、任意の特定内部信号を含み得
る。組込論理アナライザー内のメモリ、及びコンピュー
タに対するシリアルインターフェースの使用を通じて、
任意の数及び深さの信号が回路内で監視され得ると共
に、分析のために後にコンピュータに送信される。本発
明の実施の形態の１つでは、組込論理アナライザーをプ
ログラムすると共に取得信号情報をコンピュータに対し
て送信するためにＰＬＤ上の僅か４本のピンが用いられ
る。
【００１６】都合の良いことに、システム内のＰＬＤ設
計のデバッギングの間、エンジニアは、監視するための
新規信号及び／又は新規トリガ状態を特定するためにＥ
ＤＡツールを使用し得る。そして、エンジニアは、回路
の異なる部分をデバッグするために、あるいはトリガ状
態を変更するために、回路が自身の意図する修正済論理
アナライザー回路を備えるシステム内に在る限り回路を
非常に素早く再プログラムすることができる。組込論理
アナライザーを素早く再プログラムするというこの能力
は、動的に再プログラムされ得ないカスタムチップ上の
ビルトインデバッギングハードウェアを越える多くの利
点を有する。再プログラムのこの能力はまた、ハードウ
ェア装置の外部ピンだけしか監視し得ない外部論理アナ
ライザーを越える利点を有する。さらに、一旦エンジニ
アが組込論理アナライザーを用いて回路のデバッギング
を終えると、ＥＤＡツールは論理アナライザーを用いる
ことなくエンジニアの最終作業設計を表す最終構成出力
ファイルを生成するために用いられ得る。したがって、
論理アナライザーは最終設計の一部である必要はなく、
ＰＬＤ上に空間がもたらされる。
【００１７】本発明は幅広いハードウェア装置に対して
適用可能であり、特にＰＬＤに対して適用し得る。特に
ＰＬＤは、ＳＲＡＭ技術、及びＥＥＰＲＯＭ技術を含む
幅広い技術を用いて実装され得る。ＳＲＡＭ技術に基づ
くＰＬＤは、大きな数の、及び深い深さの信号を取得す
るために組込論理アナライザーによって用いられ得る追
加の組込メモリを有するので、特に都合がよい。さら
に、ＥＤＡツールによって設計されると共に自動的に組
み込まれる組込論理アナライザーは、エンジニアは別個
の装備として外部論理アナライザーを要求しないことを
意味する。さらに、エンジニアは、組込論理アナライザ
ーを制御すると共に構成するために、また、その結果を
検討するために、その上でエンジニアがＰＬＤについて
の設計を生成するコンピュータを使用し得る。
【００１８】本発明の実施の形態の１つでは、ＰＬＤ上
の多くのピンがユーザコンピュータと通信するためのイ
ンターフェースピンとして専用化される。これらのピン
はインターフェース専用であると共に、前もって知られ
ているので、デバッギングインターフェースケーブル
は、ユーザーコンピュータからこれらピンに対して外部
から容易に接続され得るように回路基板上の容易にアク
セス可能な位置又はポートに経路付けられ得る。この技
術は、特にパッケージ中の特定の集積回路のピン又は接
点に対する到達が困難又はほとんど不可能な場合に有用
である。本発明の組込論理アナライザーは、ＰＬＤの任
意の内部又は外部信号を監視するために構成されるの
で、すべてのこれら監視される信号はこれらのインター
フェースピンを介して分析のために用いられ得る。つま
り、ＰＬＤ内の全ての信号が監視され得、組込論理アナ
ライザーのメモリ内に格納され得、また後にこれら専用
インターフェースピンを介して分析のためにユーザコン
ピュータに対してアップロードされるので、特定の関心
のある外部ピンに対してプローブを物理的に接続する必
要がない。
【００１９】さらに、組込論理アナライザーは、容量近
くまで構成されるＰＬＤと共に用いられ得る。エンジニ
アは、分析下の問題に関係のない設計部分を一時的に取
り除き、論理アナライザーを組込み、そしてＰＬＤをデ
バッグすることが可能である。一旦、ＰＬＤがデバッグ
されると、エンジニアは組込論理アナライザーを除去
し、一時的に取り除いた設計セクションを再組込みし得
る。
【００２０】
【発明の実施の形態】例えば、プログラマブル論理回路
（ＰＬＤ）の電子設計をプログラムするための設計を開
発するために、プログラマブル論理開発システムが用い
られる。ここで用いられる「電子設計」の用語は、集積
回路のみならず、複数の電子回路及びマルチチップモジ
ュールを含む回路基板及びシステムを意味する。発明を
これに限定するものではないが、説明の都合上、以下の
説明では、一般的に「集積回路」あるいは、「ＰＬＤ」
の用語を用いることとする。
【００２１】「プログラマブル論理開発システム」図１
は本発明の実施の形態に係るプログラマブル論理開発シ
ステム１０のブロック図である。プログラマブル論理開
発システム１０は、コンピュータネットワーク１２、プ
ログラミングユニット１４、及びプログラムされるプロ
グラマブル論理回路１６を備えている。コンピュータネ
ットワーク１２は、ネットワーク接続２４を介して相互
に接続されているコンピュータシステムＡ、コンピュー
タシステムＢ、コンピュータシステムＣ、及びコンピュ
ータシステムファイルサーバ２３といった、ネットワー
クに接続されているあらゆる数のコンピュータを有して
いる。コンピュータネットワーク１２は、ケーブル２６
を介してプログラミングユニット１４と接続されてい
る。プログラミングユニット１４は、プログラミングケ
ーブル２８を介してＰＬＤ１６と接続されている。ある
いは、１つのコンピュータシステムだけがプログラミン
グユニット１４に直接接続されていてもよい。さらに、
コンピュータネットワーク１２は、常時、例えば、設計
開発中、プログラミングユニット１４に接続されている
必要はなく、ＰＬＤ１６がプログラムされるときだけ接
続されても良い。
【００２２】プログラミングユニット１４は、ＰＬＤ１
６をプログラムするために、コンピュータネットワーク
１２からのプログラム命令を受け入れるハードウェアプ
ログラミングユニットであればどのような好適なもので
あっても良い。例えば、プログラミングユニット１４に
は、コンピュータ用アドオン論理プログラマカード、及
び、例えば、カリフォルニア州サンノゼ市所在のアルテ
ラコーポレーション（Altera Corporation）から入手可
能な主プログラミングユニットが含まれ得る。ＰＬＤ１
６は、システム中、あるいは、プログラミングステーシ
ョン中に存在し得る。実施に当たっては、電子設計自動
化ソフトウェアツールを使用してプログラミング命令を
開発するために多くのエンジニアがコンピュータネット
ワーク１２を使用する。一旦、設計がエンジニアによっ
て開発され、入力されると、設計は、プログラミングユ
ニット１４に対してダウンロードされる前にコンパイル
され、確認される。その後、プログラミングユニット１
４は、ＰＬＤ１６をプログラムするためにダウンロード
された設計を使用することができる。
【００２３】本発明の発明の実施の形態に従いＰＬＤを
デバッギングするために、図示する任意のコンピュー
タ、又は他の任意のコンピュータが論理アナライザーを
特定するため、及びユーザの設計に従いその回路をコン
パイルするために用いられ得る。さらに、論理アナライ
ザーを制御するため、及び論理アナライザーからデータ
を受け取るためにプログラミングケーブル２８が用いら
れてもよく、あるいは、コンピュータを回路１６に直接
接続するために別のデバッギングケーブルが用いられて
もよい。
【００２４】このようなプログラマブル論理開発システ
ムは、電子設計を生成するために用いられる。設計の入
力及び処理は、「プロジェクト」のコンテキスト内にて
生じる。プロジェクトは、階層情報、システム設定、及
びプログラミングファイル及びレポートファイルを含む
出力ファイルと共に、プロジェクトファイル、設計ファ
イル、割当ファイル、及びシュミレートファイルを含
む。中間データ構造及びバージョン情報を含むプロジェ
クトデータベースが存在しても良い。
【００２５】プロジェクトは、１つ以上の設計エンティ
ティ階層を含んでおり、各設計階層ツリーは、階層ツリ
ー中の最上設計エンティティ（トップレベル機能ブロッ
ク）であるルートエンティティを有する。設計階層ツリ
ー中の他の設計エンティティは、子エンティティと呼ば
れる。また、設計階層は、対応する設計ファイルのない
エンティティ、例えば、トップダウン方法論を含んでも
よい。このような未実装エンティティを含む階層のこれ
に該当する部分は、設計ファイルが各エンティティに対
して供給されるまでコンパイル、あるいは、シュミレー
トされない。この場合、プロジェクトのこれらの部分の
実装を補助するために定義済インターフェースは有する
がデータを含まない、テンプレートソースファイルが自
動的に生成される。ユーザは、以下の設計方法論中で説
明するように機能ブロックを特定すると共に実装するこ
とにより設計を生成する。
【００２６】「設計方法論」図２は、それを用いてＰＬ
Ｄをプログラムする設計を開発するためにシステム設計
仕様を使用するための設計方法論５０を図示する。本発
明は幅広い設計方法論のコンテキストで実行され得るこ
とは理解されるべきである。例えば、ワークグループコ
ンピューティング技術、及び本発明のシステムは、図２
中の方法論のフレームワーク内の電子設計自動化（ＥＤ
Ａ）ソフトウェアツールと上手く機能する。
【００２７】ステップ５２では、プログラムされるＰＬ
Ｄ用のシステム仕様が取得される。この仕様は、例え
ば、回路ピン名、各ピンの機能性、要求システムの機能
性、タイミング及びリソース容量等を記述する外部ドキ
ュメント、または、外部ファイルである。ワークグルー
プ内の複数のエンジニアは、ＥＤＡツールを用いて、後
にＰＬＤをプログラムするために用いられる設計を生成
するために、このシステム仕様を使用する。
【００２８】一旦、システム仕様が取得されると、機能
ブロック図を使用する設計の生成が開始される。ステッ
プ５４では、その中でロワレベル設計ブロック間の接続
が表されるトップレベルブロック図が生成される。この
ブロックでは、目標回路、速度階級、及びキータイミン
グ要件が特定され得る。当業者には、このトップレベル
ブロックもまたすでに開発済み、または、実装済みのブ
ロック、あるいは、サードパーティプロバイダから取得
済みのブロックを含み得ることが理解されよう。このト
ップレベルブロックはまた、例えば、外部シュミレータ
といった他の関連設計ツールに用いるためのＨＤＬファ
イル等に変換され得る。
【００２９】ステップ５６は、ステップ５４のトップレ
ベルブロックダイアグラム中に存在する全ブロックのた
めの、ＥＤＡツールを用いる設計ファイルテンプレート
の生成を含む。設計者が未実装のブロックを生成した
後、システムは設計ファイルテンプレートを生成し得
る。このようなテンプレートは、例えば、タイトル、日
付等を境界周辺に有するウィンド形式でブロックを表示
し得る。テンプレートはまた、ウィンド内に表示される
いくつかの機能的内容の詳細事項を含み得る。設計ファ
イルテンプレートは、ＶＨＤＬ、ＡＨＤＬ、Verilog、
ブロックダイアグラム、配線略図、あるいは、その他の
類似フォーマットを含む、いかなる特定の設計フォーマ
ットであっても良い。ＶＨＤＬの場合には、テンプレー
トはまた、多くのフォーマッティング、及びあらゆるＶ
ＨＤＬブロックに必要なシンタックスを含んでいても良
い。ユーザに要求されるのは、テンプレートの取得、及
びユーザ関数の実装に必要なＶＨＤＬシンタックスの小
部分の追加だけである。例えば、ユーザは、特定のＡＮ
Ｄゲート動作を定義するシンタックスを追加しなければ
ならないだけである。ＶＨＤＬ、又は他のＩＥＥＥ基準
といった通常の設計は、設計ブロックを適当に設定する
ために多量のテキストを必要とする。
【００３０】当業者は、設計に必要な構造的あるいは機
能的エンティティの設計の開始地点として用いられ得る
ものとして設計ファイルテンプレートを認識するであろ
う。したがって、設計ファイルテンプレートは、１つ以
上の設計中における異なるブロックのインスタンスにつ
いての再利用可能なオブジェクトとして作用し得る。よ
り重要なことに、設計ファイルテンプレートは、設計者
がブロック中に論理を生成させるために費やさなければ
ならない労力を低減するために採用されるであろう。発
明の実施の形態の１つでは、設計ファイルテンプレート
の生成は、トップレベルブロックダイアグラムが変化す
る場合、テンプレートが後にアップデートされ得る方法
で実行される。
【００３１】次に、ステップ５８では、ＥＤＡツールを
使用してトップレベルブロックの各ブロックが実装され
る。一層複雑な設計では、追加のブロック図のレベル
（すなわち、ブロック内のブロック）が存在し得ること
は理解されるべきである。トップレベルにて変更が要求
される場合、トップレベルブロック図がアップデートさ
れ、そして同様にして副設計が好ましくは自動的にアッ
プデートされる。
【００３２】さらに、ブロックは、所定の設計に要求さ
れるリソースの利用、タイミング性能等に関する情報を
提供するために、特定の集積回路ダイについての寸法合
わせ段階にまでわたってコンパイルされ得る。このよう
に、いくつかのタイミング最適化がステップ５８の間、
実行され得ることが想像される。このシーケンスは、そ
の中でエンジニアがまず設計し、続いてコンパイル及び
シュミレートし、そして、シュミレーションの結果が満
足するものでない場合には再び設計に戻る設計方式を説
明する。他の方式では、エンジニアは、最後に完成設計
をコンパイルする前に、シュミレーションループを伴う
多くの設計を繰り返し得る。ブロック実装順序について
考えると、実装順序を決定するために、（１）ブロック
の複雑さ、（２）ブロックに関連する不確実性、あるい
は、リスク、及び／または、（３）ブロックが存在する
所定のデータパス中において上流及び／または下流とど
れ位離れているかといった１つ以上の要因が用いられ得
る。各ステップ６０、６２、６４、６６、７０はまた、
後に生じる設計の変更によって必要となる追加実装のた
めのこのブロック実装ステップに戻される。
【００３３】ステップ６０では、挙動シュミレータ及
び、例えば、ＶＨＤＬまたはVerilogテストベンチを用
いて生成されるベクトルを使用してブロックがソースレ
ベルにて機能的にシュミレートされる。シュミレーショ
ンの結果は、ディスプレイに表示されても良く、あるい
は、波形、テキスト、または、ソースファイル上の注釈
として表示／記録されても良い。設計者はまた、再度ブ
ロックを実装するためにステップ５８に戻っても良い。
また、この時点で、ブロックはコンパイルされ、あるい
は、ブロックに対するタイミング分析が実行され得る。
【００３４】一旦、設計者がシュミレーション結果に満
足すると、ステップ６２にてブロックが他のブロックと
組み合わされ、また、得られたグループは、一緒にシュ
ミレートされる。ある場合には、重要なリソース及びタ
イミング情報を提供するために全コンパイレーションを
完成することが有用となり得る。また、あるブロックか
らの出力シュミレーションベクトルは、次のブロックに
対する入力シュミレーションベクトルとなり得る。設計
者はまた、トップレベルブロックを修正するためにステ
ップ５４に戻っても良く、あるいは、再度ブロックを実
装するためにステップ５８に戻っても良い。
【００３５】次に、ステップ６４では、挙動シュミレー
タを用いて設計全体がソースレベルにて機能的にシュミ
レートされる。トップレベルブロック図は、シュミレー
ションの前に完全に特定されると共に、完成設計接続性
を示すことが好ましい。ベクトルは、ＶＨＤＬまたはVe
rilogテストベンチを用いて生成され得る。再度述べる
と、シュミレーション結果は、波形またはソースファイ
ル上の注釈のいずれかとして表示され得る。設計者はま
た、トップレベルブロックを修正するためにステップ５
４に戻っても良く、あるいは、再度ブロックを実装する
ためにステップ５８に戻っても良い。ステップ６６で
は、ユーザの設計を実装するためにＰＬＤをプログラム
するために必要な情報を含むファイル、例えば、「プロ
グラミング出力ファイル」を介して設計全体がコンパイ
ルされる。
【００３６】生成される設計に基づき幅広いコンパイル
技術が用いられ得る。例えば、２、３のコンパイレーシ
ョンの例を以下に示す。ＰＬＤでは、コンパイレーショ
ンは、合成、配置、及び経路付けのステップ、プログラ
ミングファイルの生成、及びシュミレーションを含む。
カスタムレイアウトを伴う従来の集積回路設計では、コ
ンパイレーションは、レイアウト版の配線略図、設計規
則チェッカー、及びシュミレーションを含む。高級設計
ツールを使用する集積回路設計では、コンパイレーショ
ンは、例えば、ＶＨＤＬまたはVerilogといった言語の
合成、自動配置及び経路付け、及びシュミレーションを
含む。プリント回路基板では、コンパイレーションは、
自動経路付け、設計規則確認、パラメータ抽出、及びシ
ュミレーションを含む。当然ながら、他の形式のコンパ
イレーション、及び上記形式の変形も用いられ得る。
【００３７】本発明のコンテキスト内にて、組込論理ア
ナライザーを生産するために任意の上記コンパイル技術
が修正され得る。図５を参照して以下に詳細に説明する
ように、論理アナライザーをユーザの設計に挿入するた
めにＰＬＤのコンパイレーションが修正される。
【００３８】ステップ６６におけるコンパイレーション
に続いて、ステップ６８では、コンパイラ内部のタイミ
ングチェッカーが、設計の目標性能が達成されたか否か
を決定するために用いられる。また、性能の詳細を確認
するためにタイミングシュミレーションが用いられる。
さらに、設計性能をさらに最適化するために、設計プロ
ファイラ、及び／又は、レイアウトエディタといった他
の解析ツールが用いられ得る。通常、完全コンパイレー
ションは、設計内の１つ以上の重要なパスの配置を確立
するために要求されるので、最適化は、ステップ６８に
先だっては実行されないことが好ましい。設計者はま
た、トップレベルブロックを修正するためにステップ５
４に戻っても良く、あるいは、再度ブロックを実装する
ためにステップ５８に戻っても良い。
【００３９】次に、ステップ７０では、プログラミング
ユニット１４を使用して回路がプログラム／設定される
と共に、システム内にて試験される。再度述べると、設
計者はまた、トップレベルブロックを修正するためにス
テップ５４に戻っても良く、あるいは、再度ブロックを
実装するためにステップ５８に戻っても良い。方法論５
０はトップダウン設計プロセスを示す一方で、ボトムア
ップ型方法論をサポートするためにも用いられ得る。こ
れまで、エンジニアがＰＬＤ用の設計を開発し得る設計
方法論について説明してきたが、次に、論理アナライザ
ーをＰＬＤ内に組み込むための技術について説明する。
【００４０】「組込論理アナライザー」図３及び図４の
フローチャートは、要求信号を取得すると共にコンピュ
ータ上で結果を検証するためにＰＬＤ内に論理アナライ
ザーを組み込むための、それによりユーザが本発明を利
用し得る１つの可能性ある技術を説明する。ステップ１
０２では、ユーザは回路用の設計を生成すると共に、設
計を出力ファイルにコンパイルする。ＰＬＤのための設
計を生成すると共に、コンパイルするために幅広いＥＤ
Ａツールが用いられ得る。例として、米国特許出願６０
／０２９，２７７に開示されている技術が用いられ得
る。
【００４１】ステップ１０４では、回路をプログラムす
るためにコンパイル済出力ファイルが用いられ、また、
回路は、例えば、プリント回路基板上又は好適な電子シ
ステム内といった動作状態下に置かれる。このステップ
にてエンジニアは、回路の不調に気付き得る。不調に気
づいた場合には、ステップ１０６にてＥＤＡツールのハ
ードウェアデバッギング機能が使用可能にされる。この
使用可能状態は、ＥＤＡツールがネットリストの増大を
実行することを許容する。すなわち、個々の設計ファイ
ル中のエンジニアの設計は、図５に詳細に説明されてい
るように本発明の発明の実施の形態の１つに従う論理ア
ナライザーを用いて増大される。このデバッギング機能
はまた、結合ネットリストが回路上で処理されると共に
プログラムされることを許容する。
【００４２】次に、エンジニアが選択する任意の方法で
回路をデバッグするために、ユーザは論理アナライザー
をプログラムすることができる。論理アナライザー回路
の１つが図７に図示されている。論理アナライザーの設
計は既にＥＤＡツール内に存在していてもよく、あるい
は、任意の時間に生成されても良い。ステップ１０８で
は、監視されるべき関心ある回路の信号が特定される。
これらの信号は、不調の原因を突き止めるためにユーザ
が調査を望む信号である。これらの信号は、回路のピン
上に出現する信号、あるいは、任意の内部信号又は回路
内の任意の場所の信号であり得る。しばしば、ステップ
１０４にて発見される不調の特性は、問題解決の糸口で
ある、問題に関する更なる情報を提供するように思われ
る示唆する信号を提供する。例えば、不調が特定のピン
のデータ出力に関連する場合には、監視されるべき信号
はピンよりも上流の論理から提供され得る。
【００４３】監視されるべきこれらの信号は、幅広い方
法で特定され得る。例として、各信号の階層パス名が特
定されてもよく、または、特定の設計ファイルを検証す
ると共に、監視されるべきファイル内から信号又は場所
を選択するためにグラフィカルユーザインターフェース
が用いられてもよい。この時点で、ユーザはまた、回路
のどのピンがユーザのコンピュータに対するインターフ
ェースとして用いられるか、すなわち、ＰＬＤ内の組込
論理アナライザーに対して制御信号を送ると共に、取得
済情報を論理アナライザーからユーザのコンピュータに
対してアップロードするために用いられるべきピンを特
定し得る。
【００４４】ステップ１１０では、取得されるべきサン
プル数が特定される。すなわち、順に、取得バッファの
深さが特定され、この深さは論理アナライザーによって
どれだけのデータのクロックパルスが取得されるかを示
す。本発明の発明の実施の形態の１つでは、組込メモリ
ブロックを含むＰＬＤ（例えば、アルテラ社から入手可
能なすべてのＦＬＥＸ １０Ｋファミリーの回路）は、
本発明の実装に関して上手く動作する。組込メモリブロ
ックは、（論理アナライザー回路の一部として）取得情
報の格納のために比較的大きなバッファを提供するため
に容易にプログラムされる。しかしながら、組込メモリ
回路は、取得された情報をバッファリングするために必
要ではない。組込メモリを備えない回路は、本発明と共
に用いられ得るが、簡単には比較的大きなバッファの生
成を許容しない。組込メモリを備えない回路では、バッ
ファは、各セルからの利用可能なメモリを用いて複数の
セルに亘って実装され得る。
【００４５】ステップ１１２では、論理アナライザーに
よって使用するためのシステムクロック信号が特定され
る。回路内で利用可能な種々の信号はいずれも、システ
ムクロック信号として特定され得る。監視される信号と
関係のある回路クロック信号は、通常、システムクロッ
ク信号として選択される。
【００４６】ステップ１１４では、トリガ状態が特定さ
れる。トリガ状態は、監視するための任意の数のトリガ
信号、及び論理アナライザーをトリガするためにトリガ
信号が有していなければならない論理レベルを含み得
る。すなわち、トリガ状態は回路の特定の状態を示す。
トリガ状態を定義するために、任意の数のトリガ信号、
又はトリガ状態が特定され得る。トリガは、状態を変化
させるある信号のように簡単であり得、あるいは、論理
アナライザーがトリガされる前に発生しなければならな
い複雑なパターンの信号又は連続パターンであり得る。
また、トリガ状態は、全ての場合において特定される必
要がなく、特定されない場合には、論理アナライザーの
トリガが直ちに作動準備される。都合の良いことに、ト
リガ状態は、ＥＤＡツールの使用を通じてユーザにより
何時でも変更され得、また、新規トリガ状態は、全ての
回路設計ファイルを再コンパイルする必要ことなく回路
内の組込論理アナライザーに対してダウンロードされ得
る。システム内の回路についてトリガ状態の迅速な変更
を許容することにより、デバッギングがより一層有効と
なる。
【００４７】一旦、ユーザが組込論理アナライザーにど
のような機能を望むか特定すると、完成設計がコンパイ
ルされる。ステップ１１６では、ユーザは、特定済の論
理アナライザー設計と共にユーザの回路設計をコンパイ
ルするためにコンパイル命令を発する。本発明の好適な
発明の実施の形態では、このプロセス中ユーザの設計フ
ァイルは修正されない。論理アナライザーの設計は、生
成される出力ファイル中に組み込まれる。ある特定の発
明の実施の形態では、図５に図示するプロセスがステッ
プ１１６を実行するために用いられ得る。
【００４８】このステップの結果生じるのは、組込論理
アナライザーを備えるユーザ設計を含む新規な出力ファ
イルである。それによりＥＤＡツールがユーザ設計中の
カスタム論理アナライザーに組み込まれ得る技術につい
て、以下に図５を参照して説明する。一旦、新規出力フ
ァイルが生成されると、ステップ１１８では、そのシス
テム内の回路が新規出力ファイルを用いて再プログラム
される。
【００４９】ステップ１２０では、ユーザは回路からの
デバッギングインターフェースケーブルをユーザのコン
ピュータに接続する。インターフェースケーブルは、回
路をプログラムするために用いられるケーブルと同一ケ
ーブルであってもよく、あるいは、デバッギング専用の
ケーブルであっても良い。本発明の発明の実施の形態の
１つでは、デバッギングケーブルはステップ１０８にて
ユーザにより特定された論理アナライザー回路専用のピ
ンに接続される。換言すれば、デバッギングケーブルが
接続されるピンをユーザが既に特定している場合には、
ケーブルはそれらのピンに接続されるべきである。他の
発明の実施の形態では、システムが自動的に「デバッギ
ングピン」を特定するので、ユーザはデバッギングピン
を選択する余地がない。これらのピンからの信号は、デ
バッギングケーブルを容易に装着し得る基板上の容易に
アクセス可能な位置又は部分に経路付けられ得る。ケー
ブルはコンピュータから組込論理アナライザーに対して
指示を転送するために、また、論理アナライザーからコ
ンピュータに対して取得情報をアップロードするために
用いられる。本発明の好適な実施形態では、ケーブルは
シリアルインターフェース形式であり、ユーザは回路上
のわずか４本のピンを使用する。以下に説明するよう
に、図６は電子システム内における、ユーザ設計及び組
込分析器の双方を含むＰＬＤを図示する。電子システム
とシステムコンピュータとを接続するケーブルが図示さ
れている。
【００５０】ステップ１２２では、ユーザはＥＤＡツー
ルを介して適当な命令を用いて組込論理アナライザーを
作動準備させる。作動準備がシステムの作動と同時に生
じる必要はないが、この時期は、ユーザがその中で回路
が作動するシステムの実行を開始する時であり得る。ユ
ーザは、自身が分析を望む先の不調を複製するために、
システムを操作することが好ましい。ステップ１２４で
は、一旦トリガ状態が満たされると、組込論理アナライ
ザーは特定深さに基づき信号を取得し、取得信号を論理
アナライザーのメモリ内に格納する。そして、論理アナ
ライザーは、シリアルケーブルを介してこの格納情報を
ユーザのコンピュータに対してアップロードすることが
できる。ステップ１２６では、ユーザは、論理アナライ
ザーからの受信されたこれらの信号を図式的に見ること
ができる。実施形態の１つでは、信号は、信号名称の注
釈と共に波形図で表される。したがって、コンピュータ
上でこれら関心ある信号を見ることにより、ユーザは、
外部論理アナライザーがこれら信号に接続可能である場
合と同様にしてハードウェア回路を有効にデバッグする
ことができる。
【００５１】図５はそれにより論理アナライザー回路が
自動的にユーザ設計に組み込まれると共に、自動的にユ
ーザ設計と共にコンパイルされる技術を説明するフロー
チャートである。図５の技術は、それにより（ＰＬＤコ
ンパイレーションのコンテキスト中で）図４のステップ
１１６が実行され得る好適な技術である。他の型の集積
回路についてと同様に、ＰＬＤ設計について様々な組合
せ技術が種々のＥＤＡツールと共に用いられ得ることは
理解されるべきである。図５の実施の形態は、本発明は
幅広いコンパイレーション技術のいずれに対しても適用
可能であるが、本発明がどのようにしてそれらコンパイ
レーション技術の１つと共に用いられ得るかを説明す
る。
【００５２】ステップ２０２では、ＥＤＡツールはＰＬ
Ｄのような回路についての電子回路を記述するために必
要なユーザ設計ファイルを受け取る。これらの設計ファ
イルは、しばしば設計用の設計要素を特定し得る。多く
の設計環境において、設計要素は、下層エンティティか
ら上層エンティティまで階層状に配置されている。この
場合において、設計が設計を通じての非常に多くの位置
にて特定レジスタを使用する場合には、この設計の実動
化を含むファイルは僅かに１個だけ存在し得、完成設計
は非常に多くの位置にてその１個のファイルを参照し得
る。このような電子設計の例については図１及び図２を
参照して既に説明した。
【００５３】ステップ２０４は、これらユーザファイル
を取得し、そして、ユーザ設計の平坦化（フラテンド、
flattened）ネットリスト表現を生成する。すなわち、
設計ファイルは階層を含んでいるべきであり、この階層
は、設計に参照付けられる各エンティティが、用いられ
る数と同じ数だけ複製されるように「フラテンドアウ
ト」される。上記例を用いると、特定レジスタが設計階
層内で２度用いられるが、このレジスタを説明するファ
イルはわずか１個しか存在しない場合には、このステッ
プはレジスタのための２個のそれらファイルを生成する
ことにより平坦化する。このステップにおけるユーザ設
計表現は、当業者にとって周知な合成技術マップ（a sy
nthesized technology-mapped）データベースであるこ
とが好ましい。コンパイルプロセスのこの時点で、ユー
ザ設計の合成ネットリストが、平坦化状態で生成されて
いる。通常、エラボレーション（elaboration）の後に
起こるこのネットリストの生成は、コンパイレーション
プロセス中において「合成」ステップと呼ばれている。
【００５４】ステップ２０６では、論理アナライザー回
路のゲートレベル表現が生成される。論理アナライザー
回路は、幅広い形を採り得る。論理アナライザー回路
は、図７に図示する回路の機能性を実行する限り数多く
の方法で実装され得ることは理解されるべきであるが、
例として、図７の論理アナライザー回路２６０が用いら
れ得る。本発明の好適な発明の実施の形態では、ゲート
レベル表現が自動的に生成されるようにＥＤＡツール内
に論理アナライザー回路が含まれる。あるいは、ユーザ
はカスタム回路を特定することが許容され得る。このゲ
ートレベル表現は、ステップ１０８にて特定される監視
するための信号の数、及び名称、ステップ１１０にて特
定される取得されるべきサンプル数、及びステップ１１
４にて特定されるトリガ信号及びトリガ状態と共に、回
路の各論理素子を考慮に入れる。当業者は、それにより
特定回路のゲートレベル表現が生成されるプロセスを理
解するであろう。
【００５５】特定の論理アナライザー回路の現実のゲー
トレベル表現は、その中に論理アナライザーが組み込ま
れる特定の回路に依存する。例として、その中に論理ア
ナライザーが組み込まれるハードウェア回路は、アルテ
ラ社から入手可能なあらゆるＰＬＤ回路を含む。特に、
ＦＬＥＸ １０Ｋ回路、ＦＬＥＸ ８０００回路、ＭＡＸ
９０００回路、又はＭＡＸ ７０００回路のいずれもが
上手く動作する。これら回路の各々は、論理アナライザ
ーのためのゲートレベル表現がどのようにして生成され
るかに影響を及ぼす異なる特性を有し得る。例えば、比
較的大きな組込メモリセクションを備えるＦＬＥＸ １
０Ｋ回路に関しては、この組込メモリが論理アナライザ
ー用の大きなＦＩＦＯ（先入れ先出し）メモリの実装に
特に向いている。組込メモリを備えないＦＬＥＸ ８０
００等の回路に関しては、論理セルのメモリ素子（例え
ば、ＳＲＡＭフリップフロップ）が論理アナライザーの
メモリのために用いられるが、単一セル内のメモリがバ
ッファを含むために十分に大きくない場合には、ＦＩＦ
Ｏバッファは複数のセルに分割されなければならない。
同様にして、ＥＥＰＲＯＭ技術に基づく回路はまた、１
個以上の論理アナライザーのバッファ用メモリセルを使
用し得る。大きな組込メモリを備える回路は、信号格納
用の大きな容量を理由に本発明と特に上手く作用する。
したがって、ステップ２０６は、ユーザ設計に接続され
るべき論理アナライザー回路用の表現を生成する。
【００５６】ステップ２０８では、ステップ２０６から
の論理アナライザー回路のゲートレベル表現がステップ
２０４のユーザ設計の平坦化表現に接続される。このス
テップは、論理アナライザーの入力（トリガ信号、シス
テムクロック、監視すべき信号）からユーザ設計中にて
特定される現実の信号を提供する信号線に至る論理接続
を形成する。これらの信号は既にステップ１０８〜ステ
ップ１１４にて特定されているので、ＥＤＡツールは、
電子設計の自身のデータベース表現内の特定の信号線を
発見することができると共に、論理アナライザーの入力
に対する適当な接続を形成することができる。
【００５７】また、このステップは、論理アナライザー
からユーザのコンピュータに対するインターフェースに
至る適当な接続を形成する。以下に説明する図７の実施
形態では、このインターフェースは、論理アナライザー
にて利用可能な４個の信号、すなわち、シリアルデータ
イン、モード選択、デバッククロック、及びシリアルデ
ータアウトを含む。当然ながら、他の発明の実施の形態
における論理アナライザー回路は、異なる信号、及び／
又は、より多くの又はより少ない数のインターフェース
信号を使用し得る。本発明の好適な発明の実施の形態で
は、論理アナライザーからの、又は論理アナライザーに
対するこれらのインターフェース信号は、この目的のた
めに予約されているＰＬＤ上の４本の専用ピンに接続さ
れている。したがって、ユーザはどの４本のピンに対し
てデバッギングケーブルが装着されるべきかを理解す
る。既述のように、これらのピンは組込論理アナライザ
ーを制御するだけでなく、組込論理アナライザーからデ
ータを受信する。他の発明の実施の形態では、４本のピ
ンは、ケーブルの装着を容易にするために回路基板の他
の部分に対して経路付けられ得る。この方法では、ステ
ップ２０６にて生成された論理アナライザー回路用の論
理は、ユーザ設計、及びユーザコンピュータとの通信の
ためにＰＬＤのインターフェースピンに接続される。
【００５８】ステップ２１０では、ステップ２０８で生
成された完成設計は、当業者に周知である方法で配置さ
れ経路付けられる。その後、配置及び経路付けステップ
がその中で出力ファイルがアセンブルされるステップ２
１２に入力される。一旦、このファイルを用いてＰＬＤ
がプログラムされると、ユーザは回路をデバッグするた
めに組込論理アナライザーの使用を開始し得る。
【００５９】図６は、電子システム内に組込論理アナラ
イザーを備えるプログラマブル論理回路を示す、図１の
プログラマブル論理開発システム１０の他の図である。
システム１０は、ケーブル２８又は他の接続装置を介し
てコンピュータシステムＡに接続される電子システム２
５２を図示する。電子システム２５２は、電子システム
の構成要素の１つであるＰＬＤ１６を備えている。ＰＬ
Ｄ１６は、潜在的に１つ以上の電子接続２５４を電子シ
ステムを構成する他の構成要素及び素子と共有する。Ｐ
ＬＤ１６は、ユーザ論理設計２５６及び組込論理アナラ
イザー２６０を用いて構成されている。ユーザ論理設計
２５６は、図２中に記述される方法論、又は任意の好適
な設計方法論に従う設計を用いて構成される。組込論理
アナライザー２６０は、図３及び図４中に記述される本
発明の１つの発明の実施の形態に従いＰＬＤ内に組み込
まれている。
【００６０】論理接続２６２は、ユーザ論理２５６から
の信号が論理アナライザー２６０に送信されることを許
容する。これらの信号には、システムクロック、トリガ
信号、監視するために信号等が含まれる。ＰＬＤ１６の
ピンは、電子システム内にて論理アナライザーからのデ
バッグインターフェース信号２６４を対応する接続２６
６に接続するために用いられる。ケーブル２８は、これ
らのデバッグインターフェース信号をコンピュータに接
続するために用いられる。あるいは、コンピュータ１８
は、デバッグインターフェース信号２６４をＰＬＤに対
して送信するために、ＰＬＤに対して直接接続され得
る。この方法では、コンピュータ１８は、電子システム
２５２の機能動作を直接、遮断又は阻害することなく、
命令及び他の情報を組込論理アナライザーに対して送信
し、また、論理アナライザーから情報を受信する。した
がって、ＰＬＤ１６は、ユーザ論理２５６及び組込論理
アナライザー２６０の双方の機能を実行するために構成
される。
【００６１】図７は本発明の発明の実施の形態の１つに
従う組込論理アナライザー２６０のブロック図である。
ＰＬＤ内に組み込まれるべき論理アナライザーは、ＰＬ
Ｄの型、信号の型、監視されるべき信号数、要求データ
深さ、利用可能なメモリ量、ユーザコンピュータからの
制御信号、及び設計エンジニアの好み等に基づいて幅広
い方法で実装され得る。例として、論理アナライザー２
６０は、どのようにしてその様な論理アナライザーが実
装されるかを示すある特定例である。組込論理アナライ
ザーはＰＬＤ外部のコンピュータからユーザにより制御
されると共に、ユーザが所望する種々の内部信号のすべ
てを取得するために動作する。
【００６２】論理アナライザー２６０は、一旦ＰＬＤ内
にプログラムされると、ＰＬＤ内にて信号からの種々の
入力を受け取る。これらの信号は、ひとまとめにして論
理接続信号、又はシステムインターフェース信号２６２
と呼ばれる。監視するための信号３０２は、論理アナラ
イザーによって監視するためにステップ１０８にてユー
ザが既に特定したＰＬＤの内部信号である。システムク
ロック３０４は、ユーザが論理アナライザーに対してク
ロック入力することを望むステップ１１２にて特定され
たシステムクロックである。トリガ信号３０６は、ユー
ザがステップ１１４にて特定されたトリガ状態３０８と
比較することを望むステップ１１４にて特定された信号
である。
【００６３】論理アナライザー２６０はまた、そこから
自身が命令及び他の情報を浮けとると共に、それに対し
て自身が論理アナライザー２６０の現在の状態及びＰＬ
Ｄから取得されたデータを含む情報を送信する外部コン
ピュータと通信する。この通信には、幅広い形式で実施
され得る。例として、図示する発明の実施の形態では、
デバッグインターフェース２６４を構成するシリアルイ
ンターフェースを用いてＰＬＤの４本のピンを通じて実
行される。当然ながら、同様の機能を実行するために任
意の数のピンが用いられ得る。
【００６４】ピン３２０、３２２は、信号「シリアルデ
ータイン」及び「モード選択」をコンピュータから論理
アナライザーに対して送信する。「シリアルデータアウ
ト」ピン３２６は、データ又は状態情報を論理アナライ
ザー２６０から外部コンピュータに対して送信する。
「デバッグクロック」ピン３２４は、外部コンピュータ
から論理アナライザーに対する、又は論理アナライザー
から外部コンピュータに対する命令、データ、及び他の
情報のシリアル送信を合成するために用いられる、外部
コンピュータによって供給されるデバッククロック信号
に接続されている。
【００６５】さらに、コンピュータによって種々の命令
が論理アナライザーに対して発行される。発明の実施の
懈怠の１つでは、論理アナライザーは外部コンピュータ
からの４個の命令を認識する。コンピュータは、論理ア
ナライザーを作動準備させるための「作動準備」命令、
トリガ状態３０８の値を設定するための「トリガ設定」
命令、論理アナライザーにデータのアップロードを指示
するための「データアップロード」命令、あるいは、論
理アナライザーの現在の状態を決定するための「状態読
取り」命令を発行し得る。また、論理アナライザーを準
備又は構成するための情報を含む他の情報は、外部コン
ピュータから論理アナライザーに対して送信され得る。
この発明の実施の形態では、外部コンピュータは、トリ
ガ状態３０８の値を設定するためにトリガレジスタ３８
０に対してデータを送信することができる。
【００６６】論理アナライザーはまた、これらインター
フェースピンを用いてコンピュータに対して情報を送り
得る。例えば、この実施の形態では、トリガ状態マシン
３３２の現在の状態は、「作動準備」、「動作中」又は
「フル」のいずれかであり得る。トリガ状態マシン３３
２の現在の状態を表すデータ値は、これらのピンを用い
てコンピュータに対して送信され得る。
【００６７】好適な発明の実施の形態では、、それに対
してピン３２０，３２２，３２４，３２６（あるいは、
他の発明の実施の形態では任意の他のピン）が接続され
るコンピュータは、論理アナライザーの分析関数（機
能）を実行する。ＰＬＤ内部に備えられている回路構成
は、単に論理アナライザーのデータ取得構成要素を提供
するに過ぎない。当然、外部コンピュータが単に（ａ）
論理アナライザーの状態を制御するため、及び（ｂ）論
理アナライザーにより出力される情報を検証するためだ
けに用いられる場合には、データ分析に必要な論理はＰ
ＬＤ上に備えられ得る。
【００６８】論理アナライザーに対する入力及び出力に
ついて説明してきたが、以下にその機能性について説明
する。本発明のこの発明の実施の形態では、論理アナラ
イザー２６０は、デバッグモード状態マシン３３０、ト
リガ状態マシン３３２、トリガコンパレータ３３４、書
込みアドレスカウンタ３３６、読出しアドレスカウンタ
３３８、アドレスマルチプレクサ３４０、メモリ３４
２、シフトレジスタ３４４、トリガレジスタ３８０、状
態レジスタ３８２及びシリアルデータマルチプレクサ３
８４を有する。当然のことながら、論理アナライザーの
設計上の変更物が上記種々の要因に基づき存在し得る。
【００６９】実施の際には、デバッグモード状態マシン
３３０は、ユーザコンピュータから命令を受け取り、命
令を処理する。論理アナライザーが作動準備され、トリ
ガが生じると、トリガ状態マシン３３２は、書込みアド
レスカウンタ３３６がメモリ３４２内のメモリアドレス
をインクリメントすることを許容し、信号３０２を格納
する。ユーザが論理アナライザーからのデータのアップ
ロードを望むときは、状態マシン３３０は読出しアドレ
スカウンタに対してメモリ３４２内のアドレスをインク
リメントし、そして、シフトレジスタ３４４を介してユ
ーザコンピュータに対してデータを順次出力するよう指
示する。より詳細な実施方法について以下に詳細に説明
する。
【００７０】ユーザは「作動準備」、「トリガの設
定」、「データのアップロード」及び「状態の読出し」
の命令をデバッグインターフェース２６４上に現れる信
号を介してコンピュータから発することができる。デバ
ッグモード状態マシン３３０は、これらの命令を受け取
ると共に処理し、また、任意の好適な方法で実行され得
る。「作動準備」命令を受け取ると、状態マシン３３０
は、「作動準備」信号３５０をトリガ状態マシン３３２
に送る。「トリガの設定」命令を受け取ると、状態マシ
ン３３０は、トリガ設定信号３９０をトリガレジスタ３
８０に対して送信し、ピン３２０上のシリアルデータか
らのデータをトリガレジスタ３８０が受信できるように
する。トリガレジスタ３８０は、このデータをトリガコ
ンパレータ３３４に対して後に送られるトリガ状態３０
８に変換する。
【００７１】「データのアップロード」命令を受け取る
と、状態マシン３３０は読出しアドレスカウンタ３３８
がメモリ３４２内のアドレスをインクリメントできるよ
うにするために信号３５２を送る。この信号３５２はま
た、シフトレジスタ３４４がメモリ３４２からのデータ
ワードをシリアル形式に変換し得るようにシフトレジス
タ３４４に対して送られる。信号３５２はまた、シフト
レジスタ３４４からのシリアルデータ出力信号３９８に
よるシリアルデータ出力ピン３２６の駆動を許容するた
めにシリアルデータマルチプレクサ３８４に対して送ら
れる。「状態の読出し」命令が受けとられると、デバッ
グモード状態マシン３３０は、状態読出し信号３９２を
状態レジスタ３８２に対して送る。この信号が現れる
と、状態レジスタ３８２は、状態ビット値を出力信号上
に送出し、シリアルデータマルチプレクサ３８４を通じ
てデータ出力ピン３２６に送出する。この方法では、外
部コンピュータは、論理アナライザーに対して命令を発
し、論理アナライザーに対してデータを送り、そして、
デバッグインターフェース２６４を介して論理アナライ
ザーからデータを受取り得る。特に、外部コンピュータ
はデバッグインターフェース２６４を介して何時でも論
理アナライザーの状態を決定することができる。
【００７２】ユーザが「トリガの設定」命令を発する
と、デバッグモード状態マシン３３０は、「トリガ設
定」信号３９０をトリガレジスタ３８０に対して送出す
る。トリガレジスタ３８０は、信号３２０中のシリアル
データからのシリアルデータをトリガ状態３０８として
格納されるパラレル形式に変換するシフトレジスタとし
て実行され得る。あるいは、信号３２０中のシリアルデ
ータからのシリアルデータは、任意の好適な方法を用い
てトリガ状態３０８の値を選択するために用いられ得
る。例えば、特定の発明の実施の形態の１つでは、論理
アナライザーがＰＬＤ中にコンパイルされると共にプロ
グラムされる前にトリガ状態３０８の特定値がデフォル
ト値として設定され、また、トリガ状態３０８の個々の
信号を変更するためにトリガレジスタ中に存在するシリ
アルデータが用いられる。この方法は、トリガレジスタ
を全くローディングすることなくデフォルトトリガ状態
が活性されることを許容するので、都合がよい。
【００７３】トリガ状態マシン３３２は、幅広い方法で
実施されることが可能であり、好適な実施形態では、状
態マシン３３２は同期状態マシンである。状態マシン３
３２に対する入力は、システムクロック３０４、「作動
準備」信号３５０、「開始」信号３５６及び「最終アド
レス」信号３５８である。状態マシン３３２は、４つの
状態「非作動準備」、「作動準備及びトリガの待機」、
「トリガ済及び動作中」及び「完了、メモリがフル」を
有する。「非作動準備」状態は、論理アナライザーが最
初に回路中に組み込まれ、ユーザが未だ論理アナライザ
ーを作動準備していないときに生じる。「作動準備及び
トリガの待機」状態は、一旦ユーザが「作動準備」命令
を発すると生じ、「トリガ済及び動作中」状態は、一旦
トリガ状態が満たされると生じる。論理アナライザーの
メモリがフルになると（ユーザが取得を望むサンプル数
に依存する）、トリガ状態マシンが「完了、メモリフ
ル」状態に入る。
【００７４】トリガコンパレータ３３４は、トリガ信号
３０６及びそれにトリガ信号に関連する論理状態とトリ
ガ状態３０８とを比較する。２つが一致すると、トリガ
が発生し、そして論理３３４は「開始」信号３５６を状
態マシン３３２に対して発する。トリガ状態マシン３３
２が作動準備され、「開始」信号３５６が受取られる
と、カウンタ３３６がメモリ３４２内のアドレスをイン
クリメントすることができるようにするために状態マシ
ン３３２は「動作中」信号３６０を発する。「動作中」
信号３６０はまた、メモリ３４２中に送られ、メモリ３
４２は、監視すべき信号３２０を取得し且つ格納するこ
とができるようになる。一旦、カウンタ３３６がメモリ
３４２内の最終アドレスに到達すると、カウンタ３３６
は「最終アドレス」信号３５８を状態マシン３３２に対
して発行する。したがって、それの個々の入力に基づい
て、状態マシン３３２は、４つの状態の内の１つの状態
に維持され、また、状態信号３６０，３８６，３８８を
介してこの状態を状態レジスタ３８２に対して示す。
【００７５】書込みアドレスカウンタ３３６は、アドレ
ス３６８としてメモリ３４２に配信される前に、自身の
アドレスをアドレスマルチプレクサ３４０に送る。アド
レスマルチプレクサ３４０は、任意の好適な型のマルチ
プレクサである。状態マシン３３２からの「動作中」信
号３６０はまた、書込みアドレス又は読出しアドレスの
いずれがメモリ３４２に対して送られるべきかを制御す
るためのアドレスマルチプレクサに対する選択信号とし
て作用する。トリガ状態マシン３３２が「動作中」状態
にあり、「動作中」信号３６０をアドレスマルチプレク
サ３４０に対して送ると、アドレスマルチプレクサ３４
０に書込みアドレス３６６をメモリ３４２のアドレス３
６８に接続させる。あるいは、読出しアドレス３９４が
メモリ３４２のアドレス３６８に接続される。
【００７６】この例では、メモリ３４２は、深さをある
いは、メモリ中に格納されるサンプル数を象徴的に表す
幅を有し、一方メモリ３４２の高さは格納されるワード
のサイズを象徴的にに表している。メモリ３４２中に格
納されるサンプル数はまた、カウンタ３３６、３３８の
サイズを示している。メモリ３４２は、幅広い方法で実
施され得る。例として、本発明の実施の形態の１つで
は、論理アナライザー２６０は、アルテラ社から入手可
能なＦＬＥＸ １０Ｋ ＰＬＤ中に組み込まれる。この特
定のＰＬＤは、メモリ３４２の実装に有用である組込Ｓ
ＲＡＭメモリを含んでいる。当然ながら、メモリ３４２
は、余分な組込メモリを含まない多くの他の型のＰＬＤ
中に実装され得る。この例では、メモリ３４２は、先入
れ先出し（ＦＩＦＯ）メモリとして実装される。メモリ
３４２は、「動作中」信号３６０が書き込み用メモリを
使用可能に（イネーブル）すると信号３０２を格納す
る。
【００７７】ユーザが「データのアンロード」命令を発
行すると、デバッグモード状態マシン３３０は、読出し
アドレスカウンタ３３８が数え上げ（カウンティング）
を開始できるように「データのアンロード」信号３５２
を送出する。アドレス３９４は、メモリ３４２中の連続
ワードを選択するためにアドレスマルチプレクサ３４０
を通過する。ワードは、時間３７０でメモリ３４２から
シフトトランジスタ３４４中に転送される。シフトレジ
スタ３４４（パラレル−シリアル変換器ともいう）は、
任意のサイズであり得ると共に任意の方法で実装され得
る。任意のサイズのワードがまたメモリ３４２中に格納
され得ると共に、シリアル又はパラレルインターフェー
スのいずれかを介して外部コンピュータに対して送られ
得る。シフトレジスタ３４４は、ロード許可（イネーブ
ル）信号３７２を介してロードされると共にビットクロ
ックとして機能するデバッグクロック３２４を使用する
ときにビットをシフトアウトする。ロード許可信号３７
２は、シフトレジスタ３４４にメモリ３４２から対応す
るデータワード３７０をロードさせるために、アドレス
３９４の値が変更される毎に読出しアドレスカウンタ３
３８によってシフトレジスタ３４４に対して送られる。
読出しアドレスカウンタ３３８は、デバッグクロック３
２４のＮサイクル毎にアドレス３９４をインクリメント
する。ここで、Ｎはデータワード３７０中の信号の数で
ある。メモリ３４２からの連続ワードは、順次シリアル
データ信号３９８を介し、データマルチプレクサ３８４
を介してシリアルデータ出力ピン３２６にシフトアウト
とされる。「データのアンロード」信号３５２がアクテ
ィブなとき、シリアルデータマルチプレクサ３８４は、
シフトレジスタの出力信号３９８とシリアルデータ出力
ピン３２６とを接続する。あるいは、シリアルデータマ
ルチプレクサ３８４は、状態レジスタの出力信号３９６
とシリアルデータ出力ピン３２６とを接続する。この方
法では、トリガ状態の後メモリ３４２中に格納されてい
る信号は、最後には外部コンピュータに対して転送され
得る。
【００７８】「コンピュータシステムの実施形態」図８
は、本発明の発明の実施の形態にしたがう一般的なコン
ピュータシステム９００を図示する。コンピュータシス
テム９００は、１次記憶装置９０４（一般的に読取り専
用メモリ、すなわちＲＯＭと呼ばれる）、及び１次記憶
装置９０６（ランダムアクセスメモリ、すなわちＲＡＭ
と呼ばれる）と結合されている任意の数のプロセッサ９
０２（中央演算処理装置、すなわちＣＰＵとも呼ばれ
る）を備える。当業者によって良く知られているよう
に、１次記憶装置９０４は、データ、及び命令をＣＰＵ
９０２に対して単一方向に転送し、１次記憶装置９０６
は、一般的にデータ、及び命令を双方向に転送する。こ
れら１次記憶装置の双方には、後述するあらゆる好適な
コンピュータプログラムの記録媒体が含まれ得る。
【００７９】大容量記憶装置９０８もまた、双方向転送
可能であるようにＣＰＵ９０２と接続されると共に、追
加データ記憶容量を提供し、また、後述する任意のコン
ピュータプログラムの記録媒体を含み得る。大容量記憶
装置９０８は、プログラム、データ等を記憶するために
用いられ、また、一般的に、１次記憶装置よりも遅い、
例えば、２次記憶装置（例えば、ハードディスク）であ
る。大容量記憶装置９０８内に保持されている情報は、
適当な場合に、一般的な方法により、仮想メモリの形で
１次記憶装置９０６の一部として組み込まれ得ることは
理解されるべきである。特定の大容量記憶装置、例え
ば、ＣＤ−ＲＯＭ９１４もまた、ＣＰＵ９０２に対して
データを単一方向に転送する。
【００８０】ＣＰＵ９０２はまた、ビデオモニタ、トラ
ックボール、マウス、キーボード、マイクロホン、接触
感応ディスプレイ、トランスジューサカードリーダ、磁
気又は紙テープリーダ、タブレット、スタイラス、音声
又は手書き認識装置、バイオメトリックリーダ、あるい
は、他のコンピュータといった１つ以上の入出力装置
（Ｉ／Ｏ）を含むインターフェース９１０と接続されて
いる。ＣＰＵ９０２は、任意に、他のコンピュータ、あ
るいは９１２として概念的に示されているネットワーク
接続回路を使用する通信ネットワークと光学的に接続さ
れ得る。ネットワークと接続されている場合、上述の方
法ステップを実行するやり方で、ＣＰＵはネットワーク
から情報を受け取り、また、ネットワークに対して情報
を出力し得ることが予期される。
【００８１】さらに、本発明の実施の形態は、さらに、
種々のコンピュータ−実装動作を実行するためのプログ
ラムデータをその上に有するコンピュータ読み取り可能
媒体を備えるコンピュータ記憶製品に関連する。この媒
体及びプログラムコードは、本発明の目的のために特別
に設計されると共に構成されたものであっても良く、あ
るいは、コンピュータソフトウェア業界の当業者にとっ
て周知及び入手可能な種類のものであっても良い。コン
ピュータ読出し可能媒体の例には、これに限られるもの
ではないが、ハードディスク、フロッピーディスク、磁
気テープのような磁気媒体、ＣＤ−ＲＯＭのような光学
的媒体、フロプチカルディスクのような磁気−光学媒
体、及びＲＯＭ及びＲＡＭといったプログラムコードを
格納すると共に実行するために特別に構成されているハ
ードウェア装置が含まれる。プログラムコードの例に
は、インタプリタを使用してコンピュータによって実行
され得る、コンパイラにより生成されるようなマシンコ
ード及び高レベルコードを含むファイルの双方が含まれ
る。
【００８２】以上、発明の理解を明確にするためにいく
つかの発明の実施の形態に基づき本発明を説明したが、
本発明の趣旨から逸脱しない範囲で種々の変更改良が可
能であることは理解されるべきである。例えば、論理ア
ナライザーは、それ自身プログラムに向いているあらゆ
る好適な装置、又は、回路基板中に組み込まれ得る。ま
た、本発明はユーザ設計をコンパイル可能なあらゆる型
のＥＤＡツールに適用可能である。僅か一例しか論理ア
ナライザーのコンパイレーションの例が表されていない
が、このコンパイル技術の変形例は、それのために設計
がコンパイルされる装置に基づいて生じ得ると共に、依
然として本発明の利点を有している。さらに、特定の論
理アナライザー回路が例示されているが、他の回路もま
た論理アナライザーを実施するために用いられ得る。コ
ンピュータから論理アナライザーに対するインターフェ
ースは、任意の数のピン及びシリアル、パラレルといっ
た任意の形式のプロトコルを用い得る。したがって、既
述の発明の実施の形態は、説明として用いられるべきで
あり限定のために用いられるべきでない、また、本発明
は明細書の記載事項によって限定されるべきでなく特許
請求の範囲、及びその均等の範囲に基づいて定義される
べきである。
【図面の簡単な説明】
【図１】発明の実施の形態の１つに従うプログラマブル
論理開発システムのブロック図である。
【図２】発明の実施の形態の１つに従うプログラマブル
論理回路の設計に用いられる設計方法論のフローチャー
トである。
【図３】それにより、信号がユーザにより取得されると
共に検証されるように回路内に組み込まれるべき論理ア
ナライザーについての信号が特定される１つの技術を説
明するフローチャートである。
【図４】それにより、信号がユーザにより取得されると
共に検証されるように回路内に組み込まれるべき論理ア
ナライザーについての信号が特定される１つの技術を説
明するフローチャートである。
【図５】それにより、論理アナライザーをハードウェア
回路内に組み込むために論理アナライザーがユーザ設計
と共にコンパイルされる技術を説明するフローチャート
である。
【図６】システム内に組込論理アナライザーを含むプロ
グラマブル論理回路を示す、図１のブロック図の他の観
点からの図である。
【図７】本発明の実施の形態に従う、組込論理アナライ
ザー回路のブロック図である。
【図８】発明の実施の形態の実施に好適なコンピュータ
システム例を示すブロック図である。
フロントページの続き (72)発明者 グレッグ ピー． ヌージェント アメリカ合衆国 94025 カリフォルニア 州 メンロ パーク クラウド アベニュ ー 1365

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 電子設計と共に論理アナライザーをコン
    パイルするための、コンピュータが読取り可能な組込プ
    ログラムコードを有するコンピュータ使用可能媒体を含
    むコンピュータ記憶装置であって、 複数のノードを有する、プログラマブル論理回路（ＰＬ
    Ｄ）のための電子設計を受け取るステップ、 前記電子設計から選択される前記ノードの１つに接続す
    るための設計入力を含むと共に前記ＰＬＤ中に組み込ま
    れる論理アナライザー回路を含むように、前記電子設計
    を修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に対して接続されると共に完成設
    計が前記ＰＬＤをプログラムするために生成されるよう
    に、前記電子設計を前記論理アナライザーと共にコンパ
    イルするステップと、これにより前記論理アナライザー
    回路は、前記論理アナライザー回路が前記ＰＬＤに組み
    込まれるとき、前記選択済ノードからの信号を格納する
    こととを備える方法をもたらすコンピュータ読取り可能
    なプログラムコードを備えるコンピュータ記憶装置。
  2. 【請求項２】 請求項１に記載のコンピュータ記憶装置
    において、前記方法はさらに、 前記ノードの１つに対応するトリガ信号の名前を受け取
    るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップとを備え、 前記コンパイルステップはさらに、 前記トリガ信号を供給する線を前記論理アナライザー回
    路のトリガ入力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを含み、 これにより前記トリガ信号が前記ＰＬＤ中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記ＰＬＤに組み込まれると
    き、前記信号を格納し始める、コンピュータ記憶装置。
  3. 【請求項３】 請求項１に記載のコンピュータ記憶装置
    において、前記論理アナライザー回路は論理アナライザ
    ーメモリを有し、前記ＰＬＤは組込ＳＲＡＭメモリを有
    し、また、前記電子設計をコンパイルする前記ステップ
    は、 前記組込ＳＲＡＭメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記信号
    は前記ＰＬＤの前記組込ＳＲＡＭメモリ内にバッファさ
    れるコンピュータ記憶装置。
  4. 【請求項４】 請求項１に記載のコンピュータ記憶装置
    において、前記電子設計をコンパイルする前記ステップ
    は、 前記論理アナライザー回路のインターフェース信号を供
    給する線を前記電子設計中の前記ＰＬＤの専用ピンに接
    続するサブステップを備え、これによりユーザコンピュ
    ータは、前記論理アナライザー回路が前記ＰＬＤ中に組
    み込まれるとき、前記論理アナライザー回路と通信する
    ために前記専用ピンに接続されるコンピュータ記憶装
    置。
  5. 【請求項５】 請求項１に記載のコンピュータ記憶装置
    において、前記方法はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記ＰＬＤの前記選択済ノードを監視すると共に前記論
    理アナライザー回路のメモリ中に前記信号を格納するた
    めに前記論理アナライザー回路が作動準備されるよう
    に、前記ＰＬＤ中の前記論理アナライザー回路に対して
    作動準備命令を発行するステップとを備えるコンピュー
    タ記憶装置。
  6. 【請求項６】 請求項５に記載のコンピュータ記憶装置
    において、前記方法はさらに、 前記ＰＬＤ中の前記論理アナライザー回路に対してデー
    タアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記論理アナライザー回路の前記メモリから
    前記格納済信号を受信するステップとを備えるコンピュ
    ータ記憶装置。
  7. 【請求項７】 請求項１に記載のコンピュータ記憶装置
    において、前記論理アナライザー回路は第１トリガ状態
    を有し、また、前記方法はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記第１トリ
    ガ状態を置き換えるために、前記ＰＬＤ内に組み込まれ
    ている前記論理アナライザー回路に対して第２トリガ状
    態を送るステップとを備え、これにより前記論理アナラ
    イザー回路は、前記第２トリガ状態の発生に基づき前記
    選択済ノードの監視を開始するコンピュータ記憶装置。
  8. 【請求項８】 請求項１に記載のコンピュータ記憶装置
    において、前記選択済ノードは原ノードを有し、前記方
    法はさらに、 前記論理アナライザー回路が前記ＰＬＤ中に組み込まれ
    るように前記完成設計を用いて前記ＰＬＤをプログラム
    するステップ、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記新規ノードが前記論理アナライザー回路の前記設計
    入力に接続されるように前記完成設計を再コンパイルす
    るステップ、 前記再コンパイルされたコンパイル設計を用いて前記Ｐ
    ＬＤを再プログラムするステップとを備え、これにより
    前記組込論理アナライザー回路は前記新規ノードを監視
    するコンピュータ記憶装置。
  9. 【請求項９】 プログラマブル論理回路（ＰＬＤ）中に
    組み込まれている論理アナライザー内に格納されたデー
    タを引き出すための、コンピュータが読取り可能な組込
    プログラムコードを有するコンピュータ使用可能な媒体
    を含むコンピュータ記憶装置であって、 完成設計ファイルを生成するために、電子設計をコンパ
    イルすると共に論理アナライザーを自動的に組み込むス
    テップ、 前記完成設計ファイルを用いて前記論理アナライザーが
    組み込まれているＰＬＤをプログラムするステップ、 前記論理アナライザーが前記ＰＬＤの内部ノードを監視
    すると共に前記論理アナライザーのメモリ中の前記内部
    ノードからの内部信号を格納するように、前記ＰＬＤ中
    の前記論理アナライザーを作動準備させるステップ、 前記ＰＬＤ中の前記論理アナライザーに対してデータア
    ンロード命令を発行するステップ、 ユーザコンピュータ上にて前記格納済内部信号を検証可
    能であるように、前記論理アナライザーの前記メモリか
    らの前記格納済内部信号を受信するステップとを備える
    方法をもたらすコンピュータ読取り可能なプログラムコ
    ードを備えるコンピュータ記憶装置。
  10. 【請求項１０】 請求項９に記載のコンピュータ記憶装
    置において、前記方法はさらに、 前記ＰＬＤの前記内部信号の１つに対応するトリガ信号
    の名前を受け取るステップ、 前記論理アナライザーについてのトリガ状態を受け取る
    ステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を前記論理アナライザーのトリガ入力に
    接続するサブステップ、 前記完成設計ファイル中に前記トリガ状態を含めるサブ
    ステップとを備え、 これにより前記トリガ信号が前記ＰＬＤ中の前記トリガ
    状態と一致するとき、前記論理アナライザーは、前記論
    理アナライザー回路が前記ＰＬＤに組み込まれるとき、
    前記内部信号を格納し始めるコンピュータ記憶装置。
  11. 【請求項１１】 請求項９に記載のコンピュータ記憶装
    置において、前記論理アナライザーは論理アナライザー
    メモリを含み、前記ＰＬＤは組込ＳＲＡＭメモリを含
    み、また、前記コンパイルステップは、 前記組込ＳＲＡＭメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記内部
    信号は前記ＰＬＤの前記組込ＳＲＡＭメモリ内に格納さ
    れるコンピュータ記憶装置。
  12. 【請求項１２】 請求項９に記載のコンピュータ記憶装
    置において、前記コンパイルステップは、 前記論理アナライザーのインターフェース信号を前記Ｐ
    ＬＤの専用ピンに接続するサブステップを備え、これに
    よりユーザコンピュータは、前記専用ピンに接続されて
    前記ＰＬＤ中に組み込まれている前記論理アナライザー
    と通信する、コンピュータ記憶装置。
  13. 【請求項１３】 請求項９に記載のコンピュータ記憶装
    置において、前記論理アナライザーは第１トリガ状態を
    有し、また、前記方法はさらに、 前記完成設計を再コンパイルすることなく前記第１トリ
    ガ状態を置き換えるために前記ＰＬＤ内に組み込まれて
    いる前記論理アナライザーに対して第２トリガ状態を送
    るステップとを備え、これにより前記論理アナライザー
    は、前記第２トリガ状態の発生に基づき前記内部ノード
    の監視を開始する、コンピュータ記憶装置。
  14. 【請求項１４】 請求項９に記載のコンピュータ記憶装
    置において、前記内部ノードは原ノードを有し、前記方
    法はさらに、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記論理アナライザーが前記新規ノードを監視するため
    に前記完成設計を再コンパイルするステップ、 前記再コンパイルされたコンパイル設計を用いて前記Ｐ
    ＬＤを再プログラムするステップとを備え、これにより
    前記組込論理アナライザーは前記新規ノードを監視す
    る、コンピュータ記憶装置。
  15. 【請求項１５】 電子設計と共に論理アナライザーを自
    動的にコンパイルするためのコンピュータが読取り可能
    な組込プログラムコードを有するコンピュータ使用可能
    媒体を含むコンピュータ記憶装置であって、 プログラマブル論理回路（ＰＬＤ）についての電子設計
    を表すユーザ設計ファイルを識別するステップ、 前記電子設計を表すネットリストを生成するステップ、 前記電子設計からの入力信号を受信するための設計入力
    及びユーザコンピュータと通信するためのインターフェ
    ース信号を含む論理アナライザー回路のゲートレベル表
    現を生成するステップ、 前記論理アナライザー回路のゲートレベル表現を前記電
    子設計のネットリスト表現に接続して完成設計を生成す
    るステップ、前記論理アナライザー回路の前記設計入力
    は対応する前記電子設計の前記入力信号に接続されるこ
    とと、 前記完成設計を配置すると共にルーティングして前記電
    子設計を用いて前記ＰＬＤをプログラムするために用い
    られ得ると共に前記論理アナライザー回路を含む出力フ
    ァイルを生成するステップとを備え、これにより前記論
    理アナライザー回路は前記ＰＬＤの前記入力信号を監視
    するために用いられる、コンピュータ記憶装置。
  16. 【請求項１６】 請求項１５に記載のコンピュータ記憶
    装置において、前記入力信号はトリガ信号及び監視する
    ための信号を含み、前記方法はさらに、 前記トリガ信号の名前及び前記監視するための信号の名
    前を受け取るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を前記論理アナライザー回路のトリガ入
    力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを備え、 これにより前記トリガ信号が前記ＰＬＤ中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記ＰＬＤに組み込まれると
    き、前記監視するための信号を格納し始める、コンピュ
    ータ記憶装置。
  17. 【請求項１７】 請求項１５に記載のコンピュータ記憶
    装置において、前記論理アナライザー回路は論理アナラ
    イザーメモリを有し、前記ＰＬＤは組込ＳＲＡＭメモリ
    を有し、また、前記ゲートレベル表現の生成する前記ス
    テップは、 前記組込ＳＲＡＭメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記入力
    信号は前記ＰＬＤの前記組込ＳＲＡＭメモリ内に格納さ
    れる、コンピュータ記憶装置。
  18. 【請求項１８】 請求項１５に記載のコンピュータ記憶
    装置において、前記ゲートレベル表現を接続する前記ス
    テップは、 前記論理アナライザー回路のインターフェース信号を前
    記電子設計中の前記ＰＬＤの専用ピンに接続するサブス
    テップを備え、これによりユーザコンピュータは、前記
    ＰＬＤ中に組み込まれている前記論理アナライザー回路
    と通信するために前記専用ピンに接続される、コンピュ
    ータ記憶装置。
  19. 【請求項１９】 請求項１５に記載のコンピュータ記憶
    装置において、前記方法はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記論理アナライザー回路が前記ＰＬＤの前記入力信号
    を監視すると共に前記論理アナライザー回路のメモリ中
    に前記入力信号を格納するように、前記インターフェー
    ス信号を介して前記ＰＬＤ中の前記論理アナライザー回
    路に対して作動準備命令を発行するステップとを備え
    る、コンピュータ記憶装置。
  20. 【請求項２０】 請求項１９に記載のコンピュータ記憶
    装置において、前記方法はさらに、 前記ユーザコンピュータから前記インターフェース信号
    を介して前記ＰＬＤ中の前記論理アナライザー回路に対
    してデータアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記インターフェース信号を介して前記論理
    アナライザー回路の前記メモリから前記格納済信号を受
    信するステップとを備える、コンピュータ記憶装置。
  21. 【請求項２１】 請求項１５に記載のコンピュータ記憶
    装置において、前記論理アナライザー回路は第１トリガ
    状態を有し、前記方法はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記論理アナ
    ライザー回路中の前記第１トリガ状態を置き換えるため
    に前記インターフェース信号を介して第２トリガ状態を
    送るステップとを備え、これにより前記論理アナライザ
    ー回路は、前記第２トリガ状態の発生に基づき前記入力
    信号の監視を開始する、コンピュータ記憶装置。
  22. 【請求項２２】 請求項１５に記載のコンピュータ記憶
    装置において、前記入力信号は監視するための原信号を
    有し、前記方法はさらに、 前記論理アナライザー回路が前記ＰＬＤ中に組み込まれ
    るように、前記完成設計を用いて前記ＰＬＤをプログラ
    ムするステップ、 前記監視するための原信号とは異なる監視するための新
    規信号の名前を受け取るステップ、 前記監視するための新規信号が前記論理アナライザー回
    路内の前記監視するための原信号と置き換わるように前
    記完成設計を再コンパイルするステップ、 前記再コンパイルされたコンパイル完成設計を用いて前
    記ＰＬＤを再プログラムするステップとを備え、これに
    より前記組込論理アナライザー回路は前記監視するため
    の新規信号を監視する、コンピュータ記憶装置。
  23. 【請求項２３】 電子設計と共に論理アナライザーをコ
    ンパイルするための、コンピュータにて実行される方法
    であって、 複数のノードを有する、プログラマブル論理回路（ＰＬ
    Ｄ）のための電子設計を受け取るステップ、 前記電子設計から選択される前記ノードの１つに接続す
    るための設計入力を有すると共に前記ＰＬＤ中に組み込
    まれる論理アナライザー回路を含むように前記電子設計
    を修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に対して接続されると共に、前記
    ＰＬＤをプログラムするための完成設計か生成されるよ
    うに、前記電子設計を前記論理アナライザーと共にコン
    パイルするステップを備え、これにより前記論理アナラ
    イザー回路は、前記論理アナライザー回路が前記ＰＬＤ
    に組み込まれるとき、前記選択済ノードからの信号を格
    納する、方法。
  24. 【請求項２４】 請求項２３に記載の方法はさらに、 前記ノードの１つに対応するトリガ信号の名前を受け取
    るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を供給する線を前記論理アナライザー回
    路のトリガ入力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを備え、 これにより前記トリガ信号が前記ＰＬＤ中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記ＰＬＤに組み込まれると
    き、前記信号を格納し始める、方法。
  25. 【請求項２５】 請求項２３に記載の方法において、前
    記論理アナライザー回路は論理アナライザーメモリを有
    し、前記ＰＬＤは組込ＳＡＲＭメモリを有し、前記電子
    設計をコンパイルする前記ステップは、 前記組込ＳＡＲＭメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記信号
    は前記ＰＬＤの前記組込ＳＡＲＭメモリ内にバッファさ
    れる、方法。
  26. 【請求項２６】 請求項２３に記載の方法において、前
    記電子設計をコンパイルする前記ステップは、 前記論理アナライザー回路のインターフェース信号を供
    給する線を前記電子設計中の前記ＰＬＤの専用ピンに接
    続するサブステップを備え、これによりユーザコンピュ
    ータは、前記論理アナライザー回路が前記ＰＬＤ中に組
    み込まれるとき、前記論理アナライザー回路と通信する
    ために前記専用ピンに接続される、方法。
  27. 【請求項２７】 請求項２３に記載の方法はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記ＰＬＤの前記選択済ノードを監視すると共に前記論
    理アナライザー回路のメモリ中に前記信号を格納するた
    めに前記論理アナライザー回路が作動準備されるよう
    に、前記ＰＬＤ中の前記論理アナライザー回路に対して
    作動準備命令を発行するステップとを備える、方法。
  28. 【請求項２８】 請求項２７に記載の方法はさらに、 前記ＰＬＤ中の前記論理アナライザー回路に対してデー
    タアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記論理アナライザー回路の前記メモリから
    前記格納済信号を受信するステップとを備える、方法。
  29. 【請求項２９】 請求項２３に記載の方法において、前
    記論理アナライザー回路は第１トリガ状態を有し、前記
    方法はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記第１トリ
    ガ状態を置き換えるために前記ＰＬＤ内に組み込まれて
    いる前記論理アナライザー回路に対して第２トリガ状態
    を送るステップとを備え、これにより前記論理アナライ
    ザー回路は、前記第２トリガ状態の発生に基づき前記選
    択済ノードの監視を開始する、方法。
  30. 【請求項３０】 請求項２３に記載の方法において、前
    記選択済ノードは原ノードを有し、前記方法はさらに、 前記論理アナライザー回路が前記ＰＬＤ中に組み込まれ
    るように前記完成設計を用いて前記ＰＬＤをプログラム
    するステップ、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記新規ノードが前記論理アナライザー回路の前記設計
    入力に接続されるように前記完成設計を再コンパイルす
    るステップ、 前記再コンパイルされたコンパイル設計を用いて前記Ｐ
    ＬＤを再プログラムするステップとを備え、これにより
    前記組込論理アナライザー回路は前記新規ノードを監視
    する、方法。
  31. 【請求項３１】 プログラマブル論理回路（ＰＬＤ）中
    に組み込まれている論理アナライザー内に格納されてい
    るデータを引き出すための、コンピュータにて実行され
    る方法であって、 電子設計をコンパイルすると共に論理アナライザーを自
    動的に組み込んで完成設計ファイルを生成するステッ
    プ、 前記完成設計ファイルを用いて前記論理アナライザーが
    組み込まれているＰＬＤをプログラムするステップ、 前記論理アナライザーが前記ＰＬＤの内部ノードを監視
    すると共に前記論理アナライザーのメモリ中の内部信号
    を格納するように、前記ＰＬＤ中の前記論理アナライザ
    ーを作動準備させるステップ、 前記ＰＬＤ中の前記論理アナライザーに対してデータア
    ンロード命令を発行するステップ、 ユーザコンピュータ上にて前記格納されている内部信号
    が検証可能となるように、前記論理アナライザーの前記
    メモリからの前記格納済内部信号を受信するステップと
    を備える、方法。
  32. 【請求項３２】 電子設計と共に論理アナライザーを自
    動的にコンパイルするための、コンピュータにて実行さ
    れる方法であって、 プログラマブル論理回路（ＰＬＤ）についての電子設計
    を表すユーザ設計ファイルを識別するステップ、 前記電子設計を表すネットリストを生成するステップ、 前記電子設計からの入力信号を受信するための設計入力
    及びユーザコンピュータと通信するためのインターフェ
    ース信号を含む論理アナライザー回路のゲートレベル表
    現を生成するステップ、 前記論理アナライザー回路のゲートレベル表現を前記電
    子設計のネットリスト表現に接続して完成設計を生成す
    るステップ、前記論理アナライザー回路の前記設計入力
    は対応する前記電子設計の前記入力信号に接続されるこ
    と、 前記完成設計を配置すると共にルーティングして前記電
    子設計とともに前記ＰＬＤをプログラムするために用い
    られ得ると共に前記論理アナライザー回路を含む出力フ
    ァイルを生成するステップとを備え、これにより前記論
    理アナライザー回路は前記ＰＬＤの前記入力信号を監視
    するために用いられる、方法。
  33. 【請求項３３】 プログラマブル論理回路（ＰＬＤ）を
    形成するための、コンピュータにて実行される方法であ
    って、 複数のノードを有する、ＰＬＤのための電子設計を受け
    取るステップ、 前記電子設計から選択される前記ノードの１つに接続す
    るための設計入力を含むと共に前記ＰＬＤ中に組み込ま
    れる論理アナライザー回路を含むように前記電子設計を
    修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に接続されるように、前記電子設
    計を前記論理アナライザーと共にコンパイルして完成設
    計出力ファイルを生成するステップを備える、方法。
  34. 【請求項３４】 請求項３３に記載の方法はさらに、 前記完成設計出力ファイルを用いて前記ＰＬＤをプログ
    ラムするステップを備え、これにより前記ＰＬＤの前記
    組込論理アナライザー回路は前記選択済ノードからの前
    記信号を格納する、方法。
  35. 【請求項３５】 請求項３３に記載の方法において、前
    記論理アナライザー回路は、論理アナライザーのデータ
    取得部を有し、これにより前記論理アナライザー回路に
    より取得されるデータは前記論理アナライザーの独立し
    た分析部に供給される、方法。
  36. 【請求項３６】 コンピュータにて実行される方法によ
    り形成されるプログラマブル論理回路（ＰＬＤ）であっ
    て、その方法は、 複数のノードを有する、ＰＬＤのための電子設計を受け
    取るステップ、 前記電子設計から選択される前記ノードの１つに接続す
    るための設計入力を有する共に前記ＰＬＤ中に組み込ま
    れる論理アナライザー回路を含むように前記電子設計を
    修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に接続されるように、前記電子設
    計を前記論理アナライザーと共にコンパイルして完成設
    計出力ファイルを生成するステップ、 前記完成設計出力ファイルを用いて前記ＰＬＤをプログ
    ラムするステップとを備え、これにより前記ＰＬＤの前
    記組込論理アナライザー回路は前記選択済ノードからの
    前記信号を格納する、プログラマブル論理回路。
  37. 【請求項３７】 請求項３６に記載のプログラマブル論
    理回路において、前記ＰＬＤを形成するための前記方法
    はさらに、 前記ノードの１つに対応するトリガ信号の名前を受け取
    るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を供給する線を前記論理アナライザー回
    路のトリガ入力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを備え、 これにより前記トリガ信号が前記ＰＬＤ中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記ＰＬＤに組み込まれると
    き、前記信号を格納し始める、プログラマブル論理回
    路。
  38. 【請求項３８】 請求項３６に記載のプログラマブル論
    理回路において、前記論理アナライザー回路は論理アナ
    ライザーメモリを有し、前記ＰＬＤは組込ＳＲＡＭメモ
    リを有し、前記電子設計をコンパイルするステップは、 前記組込ＳＲＡＭメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記信号
    は前記ＰＬＤの前記組込ＳＲＡＭメモリ内にバッファさ
    れる、プログラマブル論理回路。
  39. 【請求項３９】 請求項３６に記載のプログラマブル論
    理回路において、前記電子設計をコンパイルするステッ
    プは、 前記論理アナライザー回路のインターフェース信号を供
    給する線を前記電子設計中の前記ＰＬＤの専用ピンに接
    続するサブステップを備え、これによりユーザコンピュ
    ータは、前記論理アナライザー回路が前記ＰＬＤ中に組
    み込まれるとき、前記論理アナライザー回路と通信する
    ために前記専用ピンに接続される、プログラマブル論理
    回路。
  40. 【請求項４０】 請求項３６に記載のプログラマブル論
    理回路において、前記ＰＬＤを形成するための前記方法
    はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記ＰＬＤの前記選択済ノードを監視すると共に前記論
    理アナライザー回路のメモリ中に前記信号を格納するた
    めに前記論理アナライザー回路が作動準備されるよう
    に、前記ＰＬＤ中の前記論理アナライザー回路に対して
    作動準備命令を発行するステップとを備える、プログラ
    マブル論理回路。
  41. 【請求項４１】 請求項４０に記載のプログラマブル論
    理回路において、前記ＰＬＤを形成するための前記方法
    はさらに、 前記ＰＬＤ中の前記論理アナライザー回路に対してデー
    タアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記論理アナライザー回路の前記メモリから
    前記格納済信号を受信するステップとを備える、プログ
    ラマブル論理回路。
  42. 【請求項４２】 請求項３６に記載のプログラマブル論
    理回路において、前記分析器回路は第１トリガ状態を有
    し、前記ＰＬＤを形成するための前記方法はさらに、 前記完成設計を用いて前記ＰＬＤをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記第１トリ
    ガ状態を置き換えるために前記ＰＬＤ内に組み込まれて
    いる前記論理アナライザー回路に対して第２トリガ状態
    を送るステップとを備え、これにより前記論理アナライ
    ザー回路は、前記第２トリガ状態の発生に基づき前記選
    択済ノードの監視を開始する、プログラマブル論理回
    路。
  43. 【請求項４３】 請求項３６に記載のプログラマブル論
    理回路において、前記選択済ノードは原ノードを有し、
    前記方法はさらに、 前記論理アナライザー回路が前記ＰＬＤ中に組み込まれ
    るように、前記完成設計を用いて前記ＰＬＤをプログラ
    ムするステップ、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記新規ノードが前記論理アナライザー回路の前記設計
    入力に接続されるように前記完成設計を再コンパイルす
    るステップ、 前記再コンパイルされたコンパイル設計を用いて前記Ｐ
    ＬＤを再プログラムするステップとを備え、これにより
    前記組込論理アナライザー回路は前記新規ノードを監視
    する、プログラマブル論理回路。
  44. 【請求項４４】 試験プログラマブル論理回路（ＰＬ
    Ｄ）であって、 最終ＰＬＤを生成するために、設計過程中の電子設計の
    １つの反復を表すと共に、複数のピン及びそのピンに直
    接接続されていない内部回路構成を含むＩ／Ｏ領域を有
    するＰＬＤ回路構成、 それを介して前記内部領域の部分が前記１本以上の前記
    ピンに接続されるように、前記内部回路構成内に組み込
    まれている論理アナライザー回路構成とを備える、試験
    プログラマブル論理回路。
  45. 【請求項４５】 請求項４４に記載の試験プログラマブ
    ル論理回路において、 前記論理アナライザー回路構成は、論理アナライザーの
    データ取得部を備え、これにより前記論理アナライザー
    回路によって取得されるデータは前記論理アナライザー
    の独立した分析部に供給される、試験プログラマブル論
    理回路。
  46. 【請求項４６】 プログラマブル論理回路（ＰＬＤ）を
    デバッギングするために好適なプログラマブル論理開発
    システムであって、 デバッギング電子設計を用いて自身をプログラムするた
    めに電気プログラミング信号を受け取るＰＬＤ、 前記ＰＬＤと電気的に通信すると共に、前記電気プログ
    ラミング信号を前記ＰＬＤに配信するプログラミング装
    置、 前記プログラミング装置と電気的に通信するコンピュー
    タであって、前記コンピュータは自動的に論理アナライ
    ザー回路設計をユーザ電子設計に接続して前記デバッギ
    ング電子設計を生成すると共に前記デバッギング電子設
    計を用いて前記電気プログラミング信号によって前記Ｐ
    ＬＤをプログラムすることとを備え、これにより前記Ｐ
    ＬＤは前記ユーザ電子設計及び前記論理アナライザー回
    路を含み、前記ユーザ電子設計の内部信号は前記論理ア
    ナライザー回路により取得されると共にユーザによる検
    証のために前記ＰＬＤの外部に送信される、プログラマ
    ブル論理開発システム。
  47. 【請求項４７】 プログラマブル論理回路（ＰＬＤ）を
    デバッグするためにＰＬＤ開発環境を提供するための方
    法であって、 電気プログラミング信号を受け取ってデバッギング電子
    設計を用いて前記ＰＬＤをプログラムするのに好適なＰ
    ＬＤを提供するステップ、 前記ＰＬＤに対する前記電気プログラミング信号の配信
    に好適なプログラミング装置を提供するステップ、 前記電気プログラミング信号のコンピュータから前記プ
    ログラミング装置への配信に好適なインターフェースケ
    ーブルを提供するステップ、 前記コンピュータでの実行に好適なソフトウェアプログ
    ラムを組み込んでいるコンピュータ読取り可能な媒体を
    提供するステップ、前記ソフトウェアプログラムは、論
    理アナライザー回路設計をユーザ電子設計に自動的に接
    続して前記デバッギング電子設計を生成すると共に前記
    デバッギング電子設計を用いて前記電気プログラミング
    信号によって前記ＰＬＤをプログラムするように構成さ
    れており、これにより前記ＰＬＤは前記ユーザ電子設計
    及び前記論理アナライザー回路を含み、前記ユーザ電子
    設計の内部信号は前記論理アナライザー回路により取得
    されると共にユーザによる検証のために前記ＰＬＤの外
    部に送信される、方法。
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