JPH10232890A - プログラマブル論理回路のための組み込み式論理アナライザー - Google Patents

プログラマブル論理回路のための組み込み式論理アナライザー

Info

Publication number
JPH10232890A
JPH10232890A JP9294546A JP29454697A JPH10232890A JP H10232890 A JPH10232890 A JP H10232890A JP 9294546 A JP9294546 A JP 9294546A JP 29454697 A JP29454697 A JP 29454697A JP H10232890 A JPH10232890 A JP H10232890A
Authority
JP
Japan
Prior art keywords
logic analyzer
pld
design
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9294546A
Other languages
English (en)
Inventor
L Hermann Alan
エル. ヘルマン アラン
P Nujent Gregg
ピー. ヌージェント グレッグ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JPH10232890A publication Critical patent/JPH10232890A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00Arrangements for software engineering
    • G06F8/60Software deployment
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3177Testing of logic operation, e.g. by logic analysers
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516Test of programmable logic devices [PLDs]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0748Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a remote unit communicating with a single-box computer node experiencing an error/fault
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2294Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by remote test
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • G06F30/3308Design verification, e.g. functional simulation or model checking using simulation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • G06F30/3308Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/34Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/34Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/347Physical level, e.g. placement or routing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00Arrangements for software engineering
    • G06F8/60Software deployment
    • G06F8/65Updates
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00Arrangements for software engineering
    • G06F8/70Software maintenance or management
    • G06F8/71Version control; Configuration management
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06QINFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q10/00Administration; Management
    • G06Q10/06Resources, workflows, human or project management; Enterprise or organisation planning; Enterprise or organisation modelling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06QINFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q10/00Administration; Management
    • G06Q10/10Office automation; Time management
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00Details relating to CAD techniques
    • G06F2111/02CAD in a network environment, e.g. collaborative CAD or distributed simulation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S707/00Data processing: database and file management or data structures
    • Y10S707/99951File or database maintenance
    • Y10S707/99952Coherency, e.g. same view to multiple users
    • Y10S707/99953Recoverability
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S707/00Data processing: database and file management or data structures
    • Y10S707/99951File or database maintenance
    • Y10S707/99952Coherency, e.g. same view to multiple users
    • Y10S707/99954Version management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Business, Economics & Management (AREA)
  • Software Systems (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Human Resources & Organizations (AREA)
  • Strategic Management (AREA)
  • Quality & Reliability (AREA)
  • Entrepreneurship & Innovation (AREA)
  • Economics (AREA)
  • Tourism & Hospitality (AREA)
  • General Business, Economics & Management (AREA)
  • Marketing (AREA)
  • Operations Research (AREA)
  • Computer Security & Cryptography (AREA)
  • Educational Administration (AREA)
  • Development Economics (AREA)
  • Data Mining & Analysis (AREA)
  • Game Theory and Decision Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Stored Programmes (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 (修正有) 【課題】論理アナライザーをプログラマブル論理回路に
組込んでプログラマブル論理回路の実際の動作状態をデ
バッギングする。 【解決手段】論理アナライザー回路はPLD内に組込ま
れて、論理信号を取得して格納するとともに、これらの
信号をコンピュータ上で検証されるべく、インターフェ
ースを介してアンロードする。コンピュータシステム上
で実行される電子設計自動化(EDA)ソフトウェアツ
ールは、PLDを構成するためにコンパイルされ且つダ
ウンロードされるPLDの電子設計中に自動的に論理ア
ナライザー回路を自動的に組み込む。EDAツールは、
PLD及びコンピュータ間に接続されるインターフェー
スを使用して、回路を作動準備させると共に取得完了ま
で組込論理アナライザーに問い続けるために組込論理ア
ナライザーと通信する。EDAツールは組込論理アナラ
イザーに対して取得バッファからのデータのアンロード
を指示しデータをコンピュータ上に示す。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的に、コンピ
ュータシステムに関連するハードウェア装置の分析に関
する。より詳細には、本発明は、デバッギングのために
ハードウェア装置内に自動的に組み込まれる論理アナラ
イザーに関する。
【0002】
【従来の技術】電子技術分野では、それにより集積回
路、マルチチップモジュール、ボード等が設計されると
共に製造されるプロセスの自動化のために種々の電子設
計自動化(EDA)ツールが有用である。特に、電子設
計自動化ツールは、規格集積回路、カスタム集積回路
(例えば、ASIC)の設計、及びプログラマブル集積
回路についてのカスタム構成の設計に有用である。顧客
の望むカスタム設計を生産するために顧客によってプロ
グラムされ得る集積回路には、プログラマブル論理回路
(PLD)が含まれる。プログラマブル論理回路は、要
求関数を遂行させるためにプログラムされ得るあらゆる
集積回路を意味し、また、プログラマブル論理アレイ
(PLA)、プログラマブルアレイ論理(PAL)、フ
ィールドプログラマブルゲートアレイ(FPGA)、複
雑プログラマブル論理回路(CPLD)及び幅広い種類
のプログラム可能な他の論理回路及びメモリ回路を含
む。しばしば、これらPLDは、ソフトウェアパッケー
ジの形を採る電子設計自動化ツールを使用してエンジニ
アによって設計され、また、プログラムされる。
【0003】初回設計が常に完璧であるとは限らないの
で、PLDのための設計、PLDのプログラミング、及
び回路基板上又はPLDが提供されるシステムにおける
PLDの機能性の検出の間、PLDをデバッグし得るこ
とが重要である。PLDが実際に電子設計を用いてプロ
グラムされる前に、シュミレーション及び/又は分析が
電子設計をデバッグするために用いられ得る。しかしな
がら、一旦、PLDがプログラムされ、そして、作業シ
ステム内で動作すると、実環境でPLDをデバッグし得
ることもまた重要である。
【0004】
【発明が解決しようとする課題】シュミレーションは、
PLDの多面をデバッグするために用いられ得るが、複
雑なシステムの中で現実の回路基板上にいて動作中のハ
ードウェアPLDの全ての特徴を適当に実行するシュミ
レーションの生成はほとんど不可能である。例えば、シ
ュミレーションは、実行システム中のハードウェアPL
Dが現実に直面するタイミング特性に近似するタイミン
グ特性を提供することはできない。例えば、シュミレー
ションのタイミング信号は、PLDが実システムにて経
験するタイミング信号よりも密又は疎であり得る。
【0005】広範なシュミレーションの生成が困難であ
ることに加え、温度変化、静電容量、ノイズ及び他の要
素といった他の回路基板の変数は、PLDが作業システ
ム内で動作しているときにだけ明白な断続的な停止(故
障)をPLDに対してもたらし得る。さらに、最もバグ
が観測されそうであるポイントまでPLD設計にストレ
ス(負荷)を与えるために多様な試験ベクトルを十分に
生成することは困難であり得る。例えば、PLDの不調
は、PLDの設計並びにシュミレーションの間、設計者
が予測せず、したがって、考慮に入れなかったスティム
ライ(stimuli、試験ベクトル、試験信号)がPLDに
供給されるとき発生し得る。このような不調は、予期す
ることが困難であると共に、完全なシステムのコンテキ
スト中でデバッグされなければならない。したがって、
電子設計のシュミレーションは有効であるが、通常、P
LDを完全にはデバッグすることができない。
【0006】作業システム内のハードウェア回路をデバ
ッギングするための1つの方法は、ハードウェア回路の
ピン上に出現する信号を分析するために、論理アナライ
ザーと呼ばれる別個のハードウェア装置を使用する。
(例えば、ヒューレットパッカード社のHP1670A
シリーズ分析器)。通常、多くのプローブワイヤは、ハ
ードウェア回路上の関心のあるピン上の信号を監視する
ために、論理アナライザーからハードウェア回路上の関
心のあるピンに手作業で接続される。論理アナライザー
は、これらの信号を取得すると共に格納する。しかしな
がら、ハードウェア回路のピンを監視するために外部論
理アナライザーを使用する方法は、その回路をデバッギ
ングする際にいくつかの制限を有する。例えば、そのよ
うな外部論理アナライザーは、ハードウェア回路の外部
ピンだけに接続可能であり、外部ピンだけを監視可能で
ある。したがって、ハードウェア回路に対して内的であ
る信号に接続し、監視する方法は存在しない。都合の悪
いことに、PLDのようなハードウェア回路をプログラ
ムするとき、PLDをデバッグするためにこれら内部信
号のいくつかを監視し得ることが役に立つ。
【0007】いくつかの既製のカスタムハードウェア回
路は内部デバッギングハードウェアを備えるけれども、
このデバッギングハードウェアは、通常特定の内部信号
を経路付けるために結線されており、他の信号を見てみ
たいと思うエンジニアが容易に変更することができな
い。また、そのようなビルトインデバッギングを用いる
場合、エンジニアが監視を望む任意の信号を選択するこ
とは不可能であり、また、トリガ信号及びトリガ状態は
エンジニアによって変更され得ない。PLDは本質的に
エンジニアが特定の関数を実行するためにプログラムを
試みるプログラマブル回路なので、任意の特定回路を有
効にデバッグするために、エンジニアが監視信号、トリ
ガ信号、及びトリガ状態を変更できることが重要であ
る。さらに、PLDのための電子設計の生成は、ほとん
どすべての内部信号の検証を望み得るエンジニア、及び
システム内でのPLDのデバッギングの最中に相当頻繁
に考えを変更し得るエンジニアによる創造的デバッギン
グを要求する対話型プロセスである。既知の外部及び内
部論理アナライザーは、この柔軟性を提供しない。
【0008】外部論理アナライザー、又はカスタムチッ
プ内部の予め決定された結線デバッギングハードウェア
を使用する際の更なる短所は、エンジニアが監視を望む
内部信号の数が、しばしば回路上において利用可能なピ
ンの数よりも多いことである。例えば、回路上にエンジ
ニアが監視を望む16個の内部信号が存在する場合であ
って、回路がデバッギングに利用可能なピンをわずか4
本しか備えていない場合には、エンジニアは外部論理ア
ナライザーを用いて監視することができない。
【0009】いくつかの場合には、PLDの内部信号を
調査するために、エンジニアが従来の論理アナライザー
を使用することは可能である。例えば、これは、通常は
内部信号が一時的にPLDの1本の出力ピンに送られる
ようにエンジニアが自身の設計を修正することによって
達成され得る。そして、設計が再コンパイルされる。そ
の後、エンジニアは、「内部」信号を監視するためにプ
ローブをこの出力ピンに装着する。不都合なことに、エ
ンジニアは、この内部信号を調査するために、この設計
を再コンパイルしなければならず、また、PLDを再プ
ログラムしなければならない。また、デバッギングが完
了すると、エンジニアは、出力ピンから内部信号を取り
除くために設計を再び書き直し、設計を再コンパイル
し、そして最後にPLDを再び再プログラムしなければ
ならない。このことは、冗長なプロセスであり得る。
【0010】たとえエンジニアが内部信号をPLDの出
力ピンに経路付ける(接続する)ことに成功するとして
も、一定の集積回路では、外部論理アナライザーを装着
することが非常に困難であり得る。デュアルインライン
パッケージの集積回路では、パッケージが回路上の容易
にアクセスし得る位置にある限り、論理アナライザーの
プローブをパッケージの上部に装着することは比較的容
易である。しかしながら、回路が込み入っていることに
起因してパッケージが到達困難な位置にある場合には、
論理アナライザーのプローブを特定の関心ある出力ピン
に装着することは物理的に困難である。パッケージ(例
えば、「フリップチップ」)の上面に配置される小型接
点の列を備える集積回路はさらに面倒である。論理アナ
ライザーのプローブをこの種のパッケージの特定の関心
ある出力ピンに装着することは困難である。回路基板に
面するパッケージ底面に配置される接点を備えるボール
グリッドアレイパッケージに収容されている集積回路で
は、集積回路パッケージの下面に配置されているこれら
小さな接点に対して論理アナライザーのプローブを装着
することはほとんど不可能である。したがって、内部信
号が回路のピンに経路付けられ得るとしても、外部論理
アナライザーの使用には短所が伴う。
【0011】本発明は、上記した従来技術の問題点を解
決するためになされたものであり、論理アナライザーが
電子設計の中の関心ある内部信号を柔軟に分析すること
を許容する装置、及び技術を提供することを目的とす
る。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、より有効な方法でプログラマブル論理回路のデバッ
ギングを許容するプログラマブル論理回路中に論理アナ
ライザーを組込むための技術が開示されている。
【0013】本発明は、それにより論理アナライザー回
路が自動的にPLD内に組み込まれる技術、それにより
論理アナライザー回路が論理信号を取得すると共に格納
する技術、及びそれにより論理アナライザー回路がイン
ターフェースを通じてこれらの信号をコンピュータに対
してアンロードする装置、及び技術の双方を提供する。
好適な発明の実施の形態では、信号の分析は、信号を取
得するためにだけ作用する「オンチップ」論理アナライ
ザー回路を備えるコンピュータ上で実行される。本質的
にPLDは設計を用いてプログラムされ得ると共に設計
は変更され得、そして、PLDは何度も繰り返してプロ
グラムされ得るので、本発明は、特にPLDと上手く機
能する。したがって、論理アナライザー回路は、試験設
計又は最終PLD設計過程中の反復の中に組み込まれ得
る。PLD設計のデバッギングの成功により、PLDチ
ップは、論理アナライザー回路を用いることなく再プロ
グラムされ得、あるいは、回路がチップ上に残され得
る。
【0014】本発明の実施の形態の1つでは、コンピュ
ータシステム上で実行される電子設計自動化(EDA)
ソフトウェアツールを使用して、エンジニアは監視され
るべきPLDの信号を特定し、格納されるべきサンプル
数を特定し、また、データの取得を開始するシステムク
ロック信号及びトリガ状態を特定する。その後EDAツ
ールは、自動的に論理アナライザー回路をPLDを構成
するためにコンパイルされ且つダウンロードされるPL
Dの電子設計中に組み込む。PLD及びコンピュータ間
に接続されるインターフェースを使用して、EDAツー
ルは回路を作動準備させると共に取得が完了するまで組
込論理アナライザーに問い続けるために組込論理アナラ
イザーと通信する。その後、EDAツールは論理アナラ
イザーに対してそれの取得バッファからのデータのアン
ロードを指示し、そしてデータをコンピュータ上に示
す。論理アナライザー回路は、他の連続サンプル値を取
得するために再作動準備させられる。
【0015】本発明は従来技術を凌ぐ多くの利点を提供
する。PLD中における組込論理アナライザーの使用
は、その中での組込論理アナライザーの動作を許容する
と共にPLDの不調を生み出し得る現実の状態下でのシ
ステム中の回路のデバッギングを許容する。本発明の技
術は、エンジニアが回路内の任意の論理関数をデバッグ
し得るように自動的に論理アナライザー回路をPLD中
に組み込む。組込論理アナライザーは、エンジニアによ
って特定される任意の内部信号を取得することができ
る。トリガ状態はまた、任意の特定内部信号を含み得
る。組込論理アナライザー内のメモリ、及びコンピュー
タに対するシリアルインターフェースの使用を通じて、
任意の数及び深さの信号が回路内で監視され得ると共
に、分析のために後にコンピュータに送信される。本発
明の実施の形態の1つでは、組込論理アナライザーをプ
ログラムすると共に取得信号情報をコンピュータに対し
て送信するためにPLD上の僅か4本のピンが用いられ
る。
【0016】都合の良いことに、システム内のPLD設
計のデバッギングの間、エンジニアは、監視するための
新規信号及び/又は新規トリガ状態を特定するためにE
DAツールを使用し得る。そして、エンジニアは、回路
の異なる部分をデバッグするために、あるいはトリガ状
態を変更するために、回路が自身の意図する修正済論理
アナライザー回路を備えるシステム内に在る限り回路を
非常に素早く再プログラムすることができる。組込論理
アナライザーを素早く再プログラムするというこの能力
は、動的に再プログラムされ得ないカスタムチップ上の
ビルトインデバッギングハードウェアを越える多くの利
点を有する。再プログラムのこの能力はまた、ハードウ
ェア装置の外部ピンだけしか監視し得ない外部論理アナ
ライザーを越える利点を有する。さらに、一旦エンジニ
アが組込論理アナライザーを用いて回路のデバッギング
を終えると、EDAツールは論理アナライザーを用いる
ことなくエンジニアの最終作業設計を表す最終構成出力
ファイルを生成するために用いられ得る。したがって、
論理アナライザーは最終設計の一部である必要はなく、
PLD上に空間がもたらされる。
【0017】本発明は幅広いハードウェア装置に対して
適用可能であり、特にPLDに対して適用し得る。特に
PLDは、SRAM技術、及びEEPROM技術を含む
幅広い技術を用いて実装され得る。SRAM技術に基づ
くPLDは、大きな数の、及び深い深さの信号を取得す
るために組込論理アナライザーによって用いられ得る追
加の組込メモリを有するので、特に都合がよい。さら
に、EDAツールによって設計されると共に自動的に組
み込まれる組込論理アナライザーは、エンジニアは別個
の装備として外部論理アナライザーを要求しないことを
意味する。さらに、エンジニアは、組込論理アナライザ
ーを制御すると共に構成するために、また、その結果を
検討するために、その上でエンジニアがPLDについて
の設計を生成するコンピュータを使用し得る。
【0018】本発明の実施の形態の1つでは、PLD上
の多くのピンがユーザコンピュータと通信するためのイ
ンターフェースピンとして専用化される。これらのピン
はインターフェース専用であると共に、前もって知られ
ているので、デバッギングインターフェースケーブル
は、ユーザーコンピュータからこれらピンに対して外部
から容易に接続され得るように回路基板上の容易にアク
セス可能な位置又はポートに経路付けられ得る。この技
術は、特にパッケージ中の特定の集積回路のピン又は接
点に対する到達が困難又はほとんど不可能な場合に有用
である。本発明の組込論理アナライザーは、PLDの任
意の内部又は外部信号を監視するために構成されるの
で、すべてのこれら監視される信号はこれらのインター
フェースピンを介して分析のために用いられ得る。つま
り、PLD内の全ての信号が監視され得、組込論理アナ
ライザーのメモリ内に格納され得、また後にこれら専用
インターフェースピンを介して分析のためにユーザコン
ピュータに対してアップロードされるので、特定の関心
のある外部ピンに対してプローブを物理的に接続する必
要がない。
【0019】さらに、組込論理アナライザーは、容量近
くまで構成されるPLDと共に用いられ得る。エンジニ
アは、分析下の問題に関係のない設計部分を一時的に取
り除き、論理アナライザーを組込み、そしてPLDをデ
バッグすることが可能である。一旦、PLDがデバッグ
されると、エンジニアは組込論理アナライザーを除去
し、一時的に取り除いた設計セクションを再組込みし得
る。
【0020】
【発明の実施の形態】例えば、プログラマブル論理回路
(PLD)の電子設計をプログラムするための設計を開
発するために、プログラマブル論理開発システムが用い
られる。ここで用いられる「電子設計」の用語は、集積
回路のみならず、複数の電子回路及びマルチチップモジ
ュールを含む回路基板及びシステムを意味する。発明を
これに限定するものではないが、説明の都合上、以下の
説明では、一般的に「集積回路」あるいは、「PLD」
の用語を用いることとする。
【0021】「プログラマブル論理開発システム」図1
は本発明の実施の形態に係るプログラマブル論理開発シ
ステム10のブロック図である。プログラマブル論理開
発システム10は、コンピュータネットワーク12、プ
ログラミングユニット14、及びプログラムされるプロ
グラマブル論理回路16を備えている。コンピュータネ
ットワーク12は、ネットワーク接続24を介して相互
に接続されているコンピュータシステムA、コンピュー
タシステムB、コンピュータシステムC、及びコンピュ
ータシステムファイルサーバ23といった、ネットワー
クに接続されているあらゆる数のコンピュータを有して
いる。コンピュータネットワーク12は、ケーブル26
を介してプログラミングユニット14と接続されてい
る。プログラミングユニット14は、プログラミングケ
ーブル28を介してPLD16と接続されている。ある
いは、1つのコンピュータシステムだけがプログラミン
グユニット14に直接接続されていてもよい。さらに、
コンピュータネットワーク12は、常時、例えば、設計
開発中、プログラミングユニット14に接続されている
必要はなく、PLD16がプログラムされるときだけ接
続されても良い。
【0022】プログラミングユニット14は、PLD1
6をプログラムするために、コンピュータネットワーク
12からのプログラム命令を受け入れるハードウェアプ
ログラミングユニットであればどのような好適なもので
あっても良い。例えば、プログラミングユニット14に
は、コンピュータ用アドオン論理プログラマカード、及
び、例えば、カリフォルニア州サンノゼ市所在のアルテ
ラコーポレーション(Altera Corporation)から入手可
能な主プログラミングユニットが含まれ得る。PLD1
6は、システム中、あるいは、プログラミングステーシ
ョン中に存在し得る。実施に当たっては、電子設計自動
化ソフトウェアツールを使用してプログラミング命令を
開発するために多くのエンジニアがコンピュータネット
ワーク12を使用する。一旦、設計がエンジニアによっ
て開発され、入力されると、設計は、プログラミングユ
ニット14に対してダウンロードされる前にコンパイル
され、確認される。その後、プログラミングユニット1
4は、PLD16をプログラムするためにダウンロード
された設計を使用することができる。
【0023】本発明の発明の実施の形態に従いPLDを
デバッギングするために、図示する任意のコンピュー
タ、又は他の任意のコンピュータが論理アナライザーを
特定するため、及びユーザの設計に従いその回路をコン
パイルするために用いられ得る。さらに、論理アナライ
ザーを制御するため、及び論理アナライザーからデータ
を受け取るためにプログラミングケーブル28が用いら
れてもよく、あるいは、コンピュータを回路16に直接
接続するために別のデバッギングケーブルが用いられて
もよい。
【0024】このようなプログラマブル論理開発システ
ムは、電子設計を生成するために用いられる。設計の入
力及び処理は、「プロジェクト」のコンテキスト内にて
生じる。プロジェクトは、階層情報、システム設定、及
びプログラミングファイル及びレポートファイルを含む
出力ファイルと共に、プロジェクトファイル、設計ファ
イル、割当ファイル、及びシュミレートファイルを含
む。中間データ構造及びバージョン情報を含むプロジェ
クトデータベースが存在しても良い。
【0025】プロジェクトは、1つ以上の設計エンティ
ティ階層を含んでおり、各設計階層ツリーは、階層ツリ
ー中の最上設計エンティティ(トップレベル機能ブロッ
ク)であるルートエンティティを有する。設計階層ツリ
ー中の他の設計エンティティは、子エンティティと呼ば
れる。また、設計階層は、対応する設計ファイルのない
エンティティ、例えば、トップダウン方法論を含んでも
よい。このような未実装エンティティを含む階層のこれ
に該当する部分は、設計ファイルが各エンティティに対
して供給されるまでコンパイル、あるいは、シュミレー
トされない。この場合、プロジェクトのこれらの部分の
実装を補助するために定義済インターフェースは有する
がデータを含まない、テンプレートソースファイルが自
動的に生成される。ユーザは、以下の設計方法論中で説
明するように機能ブロックを特定すると共に実装するこ
とにより設計を生成する。
【0026】「設計方法論」図2は、それを用いてPL
Dをプログラムする設計を開発するためにシステム設計
仕様を使用するための設計方法論50を図示する。本発
明は幅広い設計方法論のコンテキストで実行され得るこ
とは理解されるべきである。例えば、ワークグループコ
ンピューティング技術、及び本発明のシステムは、図2
中の方法論のフレームワーク内の電子設計自動化(ED
A)ソフトウェアツールと上手く機能する。
【0027】ステップ52では、プログラムされるPL
D用のシステム仕様が取得される。この仕様は、例え
ば、回路ピン名、各ピンの機能性、要求システムの機能
性、タイミング及びリソース容量等を記述する外部ドキ
ュメント、または、外部ファイルである。ワークグルー
プ内の複数のエンジニアは、EDAツールを用いて、後
にPLDをプログラムするために用いられる設計を生成
するために、このシステム仕様を使用する。
【0028】一旦、システム仕様が取得されると、機能
ブロック図を使用する設計の生成が開始される。ステッ
プ54では、その中でロワレベル設計ブロック間の接続
が表されるトップレベルブロック図が生成される。この
ブロックでは、目標回路、速度階級、及びキータイミン
グ要件が特定され得る。当業者には、このトップレベル
ブロックもまたすでに開発済み、または、実装済みのブ
ロック、あるいは、サードパーティプロバイダから取得
済みのブロックを含み得ることが理解されよう。このト
ップレベルブロックはまた、例えば、外部シュミレータ
といった他の関連設計ツールに用いるためのHDLファ
イル等に変換され得る。
【0029】ステップ56は、ステップ54のトップレ
ベルブロックダイアグラム中に存在する全ブロックのた
めの、EDAツールを用いる設計ファイルテンプレート
の生成を含む。設計者が未実装のブロックを生成した
後、システムは設計ファイルテンプレートを生成し得
る。このようなテンプレートは、例えば、タイトル、日
付等を境界周辺に有するウィンド形式でブロックを表示
し得る。テンプレートはまた、ウィンド内に表示される
いくつかの機能的内容の詳細事項を含み得る。設計ファ
イルテンプレートは、VHDL、AHDL、Verilog、
ブロックダイアグラム、配線略図、あるいは、その他の
類似フォーマットを含む、いかなる特定の設計フォーマ
ットであっても良い。VHDLの場合には、テンプレー
トはまた、多くのフォーマッティング、及びあらゆるV
HDLブロックに必要なシンタックスを含んでいても良
い。ユーザに要求されるのは、テンプレートの取得、及
びユーザ関数の実装に必要なVHDLシンタックスの小
部分の追加だけである。例えば、ユーザは、特定のAN
Dゲート動作を定義するシンタックスを追加しなければ
ならないだけである。VHDL、又は他のIEEE基準
といった通常の設計は、設計ブロックを適当に設定する
ために多量のテキストを必要とする。
【0030】当業者は、設計に必要な構造的あるいは機
能的エンティティの設計の開始地点として用いられ得る
ものとして設計ファイルテンプレートを認識するであろ
う。したがって、設計ファイルテンプレートは、1つ以
上の設計中における異なるブロックのインスタンスにつ
いての再利用可能なオブジェクトとして作用し得る。よ
り重要なことに、設計ファイルテンプレートは、設計者
がブロック中に論理を生成させるために費やさなければ
ならない労力を低減するために採用されるであろう。発
明の実施の形態の1つでは、設計ファイルテンプレート
の生成は、トップレベルブロックダイアグラムが変化す
る場合、テンプレートが後にアップデートされ得る方法
で実行される。
【0031】次に、ステップ58では、EDAツールを
使用してトップレベルブロックの各ブロックが実装され
る。一層複雑な設計では、追加のブロック図のレベル
(すなわち、ブロック内のブロック)が存在し得ること
は理解されるべきである。トップレベルにて変更が要求
される場合、トップレベルブロック図がアップデートさ
れ、そして同様にして副設計が好ましくは自動的にアッ
プデートされる。
【0032】さらに、ブロックは、所定の設計に要求さ
れるリソースの利用、タイミング性能等に関する情報を
提供するために、特定の集積回路ダイについての寸法合
わせ段階にまでわたってコンパイルされ得る。このよう
に、いくつかのタイミング最適化がステップ58の間、
実行され得ることが想像される。このシーケンスは、そ
の中でエンジニアがまず設計し、続いてコンパイル及び
シュミレートし、そして、シュミレーションの結果が満
足するものでない場合には再び設計に戻る設計方式を説
明する。他の方式では、エンジニアは、最後に完成設計
をコンパイルする前に、シュミレーションループを伴う
多くの設計を繰り返し得る。ブロック実装順序について
考えると、実装順序を決定するために、(1)ブロック
の複雑さ、(2)ブロックに関連する不確実性、あるい
は、リスク、及び/または、(3)ブロックが存在する
所定のデータパス中において上流及び/または下流とど
れ位離れているかといった1つ以上の要因が用いられ得
る。各ステップ60、62、64、66、70はまた、
後に生じる設計の変更によって必要となる追加実装のた
めのこのブロック実装ステップに戻される。
【0033】ステップ60では、挙動シュミレータ及
び、例えば、VHDLまたはVerilogテストベンチを用
いて生成されるベクトルを使用してブロックがソースレ
ベルにて機能的にシュミレートされる。シュミレーショ
ンの結果は、ディスプレイに表示されても良く、あるい
は、波形、テキスト、または、ソースファイル上の注釈
として表示/記録されても良い。設計者はまた、再度ブ
ロックを実装するためにステップ58に戻っても良い。
また、この時点で、ブロックはコンパイルされ、あるい
は、ブロックに対するタイミング分析が実行され得る。
【0034】一旦、設計者がシュミレーション結果に満
足すると、ステップ62にてブロックが他のブロックと
組み合わされ、また、得られたグループは、一緒にシュ
ミレートされる。ある場合には、重要なリソース及びタ
イミング情報を提供するために全コンパイレーションを
完成することが有用となり得る。また、あるブロックか
らの出力シュミレーションベクトルは、次のブロックに
対する入力シュミレーションベクトルとなり得る。設計
者はまた、トップレベルブロックを修正するためにステ
ップ54に戻っても良く、あるいは、再度ブロックを実
装するためにステップ58に戻っても良い。
【0035】次に、ステップ64では、挙動シュミレー
タを用いて設計全体がソースレベルにて機能的にシュミ
レートされる。トップレベルブロック図は、シュミレー
ションの前に完全に特定されると共に、完成設計接続性
を示すことが好ましい。ベクトルは、VHDLまたはVe
rilogテストベンチを用いて生成され得る。再度述べる
と、シュミレーション結果は、波形またはソースファイ
ル上の注釈のいずれかとして表示され得る。設計者はま
た、トップレベルブロックを修正するためにステップ5
4に戻っても良く、あるいは、再度ブロックを実装する
ためにステップ58に戻っても良い。ステップ66で
は、ユーザの設計を実装するためにPLDをプログラム
するために必要な情報を含むファイル、例えば、「プロ
グラミング出力ファイル」を介して設計全体がコンパイ
ルされる。
【0036】生成される設計に基づき幅広いコンパイル
技術が用いられ得る。例えば、2、3のコンパイレーシ
ョンの例を以下に示す。PLDでは、コンパイレーショ
ンは、合成、配置、及び経路付けのステップ、プログラ
ミングファイルの生成、及びシュミレーションを含む。
カスタムレイアウトを伴う従来の集積回路設計では、コ
ンパイレーションは、レイアウト版の配線略図、設計規
則チェッカー、及びシュミレーションを含む。高級設計
ツールを使用する集積回路設計では、コンパイレーショ
ンは、例えば、VHDLまたはVerilogといった言語の
合成、自動配置及び経路付け、及びシュミレーションを
含む。プリント回路基板では、コンパイレーションは、
自動経路付け、設計規則確認、パラメータ抽出、及びシ
ュミレーションを含む。当然ながら、他の形式のコンパ
イレーション、及び上記形式の変形も用いられ得る。
【0037】本発明のコンテキスト内にて、組込論理ア
ナライザーを生産するために任意の上記コンパイル技術
が修正され得る。図5を参照して以下に詳細に説明する
ように、論理アナライザーをユーザの設計に挿入するた
めにPLDのコンパイレーションが修正される。
【0038】ステップ66におけるコンパイレーション
に続いて、ステップ68では、コンパイラ内部のタイミ
ングチェッカーが、設計の目標性能が達成されたか否か
を決定するために用いられる。また、性能の詳細を確認
するためにタイミングシュミレーションが用いられる。
さらに、設計性能をさらに最適化するために、設計プロ
ファイラ、及び/又は、レイアウトエディタといった他
の解析ツールが用いられ得る。通常、完全コンパイレー
ションは、設計内の1つ以上の重要なパスの配置を確立
するために要求されるので、最適化は、ステップ68に
先だっては実行されないことが好ましい。設計者はま
た、トップレベルブロックを修正するためにステップ5
4に戻っても良く、あるいは、再度ブロックを実装する
ためにステップ58に戻っても良い。
【0039】次に、ステップ70では、プログラミング
ユニット14を使用して回路がプログラム/設定される
と共に、システム内にて試験される。再度述べると、設
計者はまた、トップレベルブロックを修正するためにス
テップ54に戻っても良く、あるいは、再度ブロックを
実装するためにステップ58に戻っても良い。方法論5
0はトップダウン設計プロセスを示す一方で、ボトムア
ップ型方法論をサポートするためにも用いられ得る。こ
れまで、エンジニアがPLD用の設計を開発し得る設計
方法論について説明してきたが、次に、論理アナライザ
ーをPLD内に組み込むための技術について説明する。
【0040】「組込論理アナライザー」図3及び図4の
フローチャートは、要求信号を取得すると共にコンピュ
ータ上で結果を検証するためにPLD内に論理アナライ
ザーを組み込むための、それによりユーザが本発明を利
用し得る1つの可能性ある技術を説明する。ステップ1
02では、ユーザは回路用の設計を生成すると共に、設
計を出力ファイルにコンパイルする。PLDのための設
計を生成すると共に、コンパイルするために幅広いED
Aツールが用いられ得る。例として、米国特許出願60
/029,277に開示されている技術が用いられ得
る。
【0041】ステップ104では、回路をプログラムす
るためにコンパイル済出力ファイルが用いられ、また、
回路は、例えば、プリント回路基板上又は好適な電子シ
ステム内といった動作状態下に置かれる。このステップ
にてエンジニアは、回路の不調に気付き得る。不調に気
づいた場合には、ステップ106にてEDAツールのハ
ードウェアデバッギング機能が使用可能にされる。この
使用可能状態は、EDAツールがネットリストの増大を
実行することを許容する。すなわち、個々の設計ファイ
ル中のエンジニアの設計は、図5に詳細に説明されてい
るように本発明の発明の実施の形態の1つに従う論理ア
ナライザーを用いて増大される。このデバッギング機能
はまた、結合ネットリストが回路上で処理されると共に
プログラムされることを許容する。
【0042】次に、エンジニアが選択する任意の方法で
回路をデバッグするために、ユーザは論理アナライザー
をプログラムすることができる。論理アナライザー回路
の1つが図7に図示されている。論理アナライザーの設
計は既にEDAツール内に存在していてもよく、あるい
は、任意の時間に生成されても良い。ステップ108で
は、監視されるべき関心ある回路の信号が特定される。
これらの信号は、不調の原因を突き止めるためにユーザ
が調査を望む信号である。これらの信号は、回路のピン
上に出現する信号、あるいは、任意の内部信号又は回路
内の任意の場所の信号であり得る。しばしば、ステップ
104にて発見される不調の特性は、問題解決の糸口で
ある、問題に関する更なる情報を提供するように思われ
る示唆する信号を提供する。例えば、不調が特定のピン
のデータ出力に関連する場合には、監視されるべき信号
はピンよりも上流の論理から提供され得る。
【0043】監視されるべきこれらの信号は、幅広い方
法で特定され得る。例として、各信号の階層パス名が特
定されてもよく、または、特定の設計ファイルを検証す
ると共に、監視されるべきファイル内から信号又は場所
を選択するためにグラフィカルユーザインターフェース
が用いられてもよい。この時点で、ユーザはまた、回路
のどのピンがユーザのコンピュータに対するインターフ
ェースとして用いられるか、すなわち、PLD内の組込
論理アナライザーに対して制御信号を送ると共に、取得
済情報を論理アナライザーからユーザのコンピュータに
対してアップロードするために用いられるべきピンを特
定し得る。
【0044】ステップ110では、取得されるべきサン
プル数が特定される。すなわち、順に、取得バッファの
深さが特定され、この深さは論理アナライザーによって
どれだけのデータのクロックパルスが取得されるかを示
す。本発明の発明の実施の形態の1つでは、組込メモリ
ブロックを含むPLD(例えば、アルテラ社から入手可
能なすべてのFLEX 10Kファミリーの回路)は、
本発明の実装に関して上手く動作する。組込メモリブロ
ックは、(論理アナライザー回路の一部として)取得情
報の格納のために比較的大きなバッファを提供するため
に容易にプログラムされる。しかしながら、組込メモリ
回路は、取得された情報をバッファリングするために必
要ではない。組込メモリを備えない回路は、本発明と共
に用いられ得るが、簡単には比較的大きなバッファの生
成を許容しない。組込メモリを備えない回路では、バッ
ファは、各セルからの利用可能なメモリを用いて複数の
セルに亘って実装され得る。
【0045】ステップ112では、論理アナライザーに
よって使用するためのシステムクロック信号が特定され
る。回路内で利用可能な種々の信号はいずれも、システ
ムクロック信号として特定され得る。監視される信号と
関係のある回路クロック信号は、通常、システムクロッ
ク信号として選択される。
【0046】ステップ114では、トリガ状態が特定さ
れる。トリガ状態は、監視するための任意の数のトリガ
信号、及び論理アナライザーをトリガするためにトリガ
信号が有していなければならない論理レベルを含み得
る。すなわち、トリガ状態は回路の特定の状態を示す。
トリガ状態を定義するために、任意の数のトリガ信号、
又はトリガ状態が特定され得る。トリガは、状態を変化
させるある信号のように簡単であり得、あるいは、論理
アナライザーがトリガされる前に発生しなければならな
い複雑なパターンの信号又は連続パターンであり得る。
また、トリガ状態は、全ての場合において特定される必
要がなく、特定されない場合には、論理アナライザーの
トリガが直ちに作動準備される。都合の良いことに、ト
リガ状態は、EDAツールの使用を通じてユーザにより
何時でも変更され得、また、新規トリガ状態は、全ての
回路設計ファイルを再コンパイルする必要ことなく回路
内の組込論理アナライザーに対してダウンロードされ得
る。システム内の回路についてトリガ状態の迅速な変更
を許容することにより、デバッギングがより一層有効と
なる。
【0047】一旦、ユーザが組込論理アナライザーにど
のような機能を望むか特定すると、完成設計がコンパイ
ルされる。ステップ116では、ユーザは、特定済の論
理アナライザー設計と共にユーザの回路設計をコンパイ
ルするためにコンパイル命令を発する。本発明の好適な
発明の実施の形態では、このプロセス中ユーザの設計フ
ァイルは修正されない。論理アナライザーの設計は、生
成される出力ファイル中に組み込まれる。ある特定の発
明の実施の形態では、図5に図示するプロセスがステッ
プ116を実行するために用いられ得る。
【0048】このステップの結果生じるのは、組込論理
アナライザーを備えるユーザ設計を含む新規な出力ファ
イルである。それによりEDAツールがユーザ設計中の
カスタム論理アナライザーに組み込まれ得る技術につい
て、以下に図5を参照して説明する。一旦、新規出力フ
ァイルが生成されると、ステップ118では、そのシス
テム内の回路が新規出力ファイルを用いて再プログラム
される。
【0049】ステップ120では、ユーザは回路からの
デバッギングインターフェースケーブルをユーザのコン
ピュータに接続する。インターフェースケーブルは、回
路をプログラムするために用いられるケーブルと同一ケ
ーブルであってもよく、あるいは、デバッギング専用の
ケーブルであっても良い。本発明の発明の実施の形態の
1つでは、デバッギングケーブルはステップ108にて
ユーザにより特定された論理アナライザー回路専用のピ
ンに接続される。換言すれば、デバッギングケーブルが
接続されるピンをユーザが既に特定している場合には、
ケーブルはそれらのピンに接続されるべきである。他の
発明の実施の形態では、システムが自動的に「デバッギ
ングピン」を特定するので、ユーザはデバッギングピン
を選択する余地がない。これらのピンからの信号は、デ
バッギングケーブルを容易に装着し得る基板上の容易に
アクセス可能な位置又は部分に経路付けられ得る。ケー
ブルはコンピュータから組込論理アナライザーに対して
指示を転送するために、また、論理アナライザーからコ
ンピュータに対して取得情報をアップロードするために
用いられる。本発明の好適な実施形態では、ケーブルは
シリアルインターフェース形式であり、ユーザは回路上
のわずか4本のピンを使用する。以下に説明するよう
に、図6は電子システム内における、ユーザ設計及び組
込分析器の双方を含むPLDを図示する。電子システム
とシステムコンピュータとを接続するケーブルが図示さ
れている。
【0050】ステップ122では、ユーザはEDAツー
ルを介して適当な命令を用いて組込論理アナライザーを
作動準備させる。作動準備がシステムの作動と同時に生
じる必要はないが、この時期は、ユーザがその中で回路
が作動するシステムの実行を開始する時であり得る。ユ
ーザは、自身が分析を望む先の不調を複製するために、
システムを操作することが好ましい。ステップ124で
は、一旦トリガ状態が満たされると、組込論理アナライ
ザーは特定深さに基づき信号を取得し、取得信号を論理
アナライザーのメモリ内に格納する。そして、論理アナ
ライザーは、シリアルケーブルを介してこの格納情報を
ユーザのコンピュータに対してアップロードすることが
できる。ステップ126では、ユーザは、論理アナライ
ザーからの受信されたこれらの信号を図式的に見ること
ができる。実施形態の1つでは、信号は、信号名称の注
釈と共に波形図で表される。したがって、コンピュータ
上でこれら関心ある信号を見ることにより、ユーザは、
外部論理アナライザーがこれら信号に接続可能である場
合と同様にしてハードウェア回路を有効にデバッグする
ことができる。
【0051】図5はそれにより論理アナライザー回路が
自動的にユーザ設計に組み込まれると共に、自動的にユ
ーザ設計と共にコンパイルされる技術を説明するフロー
チャートである。図5の技術は、それにより(PLDコ
ンパイレーションのコンテキスト中で)図4のステップ
116が実行され得る好適な技術である。他の型の集積
回路についてと同様に、PLD設計について様々な組合
せ技術が種々のEDAツールと共に用いられ得ることは
理解されるべきである。図5の実施の形態は、本発明は
幅広いコンパイレーション技術のいずれに対しても適用
可能であるが、本発明がどのようにしてそれらコンパイ
レーション技術の1つと共に用いられ得るかを説明す
る。
【0052】ステップ202では、EDAツールはPL
Dのような回路についての電子回路を記述するために必
要なユーザ設計ファイルを受け取る。これらの設計ファ
イルは、しばしば設計用の設計要素を特定し得る。多く
の設計環境において、設計要素は、下層エンティティか
ら上層エンティティまで階層状に配置されている。この
場合において、設計が設計を通じての非常に多くの位置
にて特定レジスタを使用する場合には、この設計の実動
化を含むファイルは僅かに1個だけ存在し得、完成設計
は非常に多くの位置にてその1個のファイルを参照し得
る。このような電子設計の例については図1及び図2を
参照して既に説明した。
【0053】ステップ204は、これらユーザファイル
を取得し、そして、ユーザ設計の平坦化(フラテンド、
flattened)ネットリスト表現を生成する。すなわち、
設計ファイルは階層を含んでいるべきであり、この階層
は、設計に参照付けられる各エンティティが、用いられ
る数と同じ数だけ複製されるように「フラテンドアウ
ト」される。上記例を用いると、特定レジスタが設計階
層内で2度用いられるが、このレジスタを説明するファ
イルはわずか1個しか存在しない場合には、このステッ
プはレジスタのための2個のそれらファイルを生成する
ことにより平坦化する。このステップにおけるユーザ設
計表現は、当業者にとって周知な合成技術マップ(a sy
nthesized technology-mapped)データベースであるこ
とが好ましい。コンパイルプロセスのこの時点で、ユー
ザ設計の合成ネットリストが、平坦化状態で生成されて
いる。通常、エラボレーション(elaboration)の後に
起こるこのネットリストの生成は、コンパイレーション
プロセス中において「合成」ステップと呼ばれている。
【0054】ステップ206では、論理アナライザー回
路のゲートレベル表現が生成される。論理アナライザー
回路は、幅広い形を採り得る。論理アナライザー回路
は、図7に図示する回路の機能性を実行する限り数多く
の方法で実装され得ることは理解されるべきであるが、
例として、図7の論理アナライザー回路260が用いら
れ得る。本発明の好適な発明の実施の形態では、ゲート
レベル表現が自動的に生成されるようにEDAツール内
に論理アナライザー回路が含まれる。あるいは、ユーザ
はカスタム回路を特定することが許容され得る。このゲ
ートレベル表現は、ステップ108にて特定される監視
するための信号の数、及び名称、ステップ110にて特
定される取得されるべきサンプル数、及びステップ11
4にて特定されるトリガ信号及びトリガ状態と共に、回
路の各論理素子を考慮に入れる。当業者は、それにより
特定回路のゲートレベル表現が生成されるプロセスを理
解するであろう。
【0055】特定の論理アナライザー回路の現実のゲー
トレベル表現は、その中に論理アナライザーが組み込ま
れる特定の回路に依存する。例として、その中に論理ア
ナライザーが組み込まれるハードウェア回路は、アルテ
ラ社から入手可能なあらゆるPLD回路を含む。特に、
FLEX 10K回路、FLEX 8000回路、MAX
9000回路、又はMAX 7000回路のいずれもが
上手く動作する。これら回路の各々は、論理アナライザ
ーのためのゲートレベル表現がどのようにして生成され
るかに影響を及ぼす異なる特性を有し得る。例えば、比
較的大きな組込メモリセクションを備えるFLEX 1
0K回路に関しては、この組込メモリが論理アナライザ
ー用の大きなFIFO(先入れ先出し)メモリの実装に
特に向いている。組込メモリを備えないFLEX 80
00等の回路に関しては、論理セルのメモリ素子(例え
ば、SRAMフリップフロップ)が論理アナライザーの
メモリのために用いられるが、単一セル内のメモリがバ
ッファを含むために十分に大きくない場合には、FIF
Oバッファは複数のセルに分割されなければならない。
同様にして、EEPROM技術に基づく回路はまた、1
個以上の論理アナライザーのバッファ用メモリセルを使
用し得る。大きな組込メモリを備える回路は、信号格納
用の大きな容量を理由に本発明と特に上手く作用する。
したがって、ステップ206は、ユーザ設計に接続され
るべき論理アナライザー回路用の表現を生成する。
【0056】ステップ208では、ステップ206から
の論理アナライザー回路のゲートレベル表現がステップ
204のユーザ設計の平坦化表現に接続される。このス
テップは、論理アナライザーの入力(トリガ信号、シス
テムクロック、監視すべき信号)からユーザ設計中にて
特定される現実の信号を提供する信号線に至る論理接続
を形成する。これらの信号は既にステップ108〜ステ
ップ114にて特定されているので、EDAツールは、
電子設計の自身のデータベース表現内の特定の信号線を
発見することができると共に、論理アナライザーの入力
に対する適当な接続を形成することができる。
【0057】また、このステップは、論理アナライザー
からユーザのコンピュータに対するインターフェースに
至る適当な接続を形成する。以下に説明する図7の実施
形態では、このインターフェースは、論理アナライザー
にて利用可能な4個の信号、すなわち、シリアルデータ
イン、モード選択、デバッククロック、及びシリアルデ
ータアウトを含む。当然ながら、他の発明の実施の形態
における論理アナライザー回路は、異なる信号、及び/
又は、より多くの又はより少ない数のインターフェース
信号を使用し得る。本発明の好適な発明の実施の形態で
は、論理アナライザーからの、又は論理アナライザーに
対するこれらのインターフェース信号は、この目的のた
めに予約されているPLD上の4本の専用ピンに接続さ
れている。したがって、ユーザはどの4本のピンに対し
てデバッギングケーブルが装着されるべきかを理解す
る。既述のように、これらのピンは組込論理アナライザ
ーを制御するだけでなく、組込論理アナライザーからデ
ータを受信する。他の発明の実施の形態では、4本のピ
ンは、ケーブルの装着を容易にするために回路基板の他
の部分に対して経路付けられ得る。この方法では、ステ
ップ206にて生成された論理アナライザー回路用の論
理は、ユーザ設計、及びユーザコンピュータとの通信の
ためにPLDのインターフェースピンに接続される。
【0058】ステップ210では、ステップ208で生
成された完成設計は、当業者に周知である方法で配置さ
れ経路付けられる。その後、配置及び経路付けステップ
がその中で出力ファイルがアセンブルされるステップ2
12に入力される。一旦、このファイルを用いてPLD
がプログラムされると、ユーザは回路をデバッグするた
めに組込論理アナライザーの使用を開始し得る。
【0059】図6は、電子システム内に組込論理アナラ
イザーを備えるプログラマブル論理回路を示す、図1の
プログラマブル論理開発システム10の他の図である。
システム10は、ケーブル28又は他の接続装置を介し
てコンピュータシステムAに接続される電子システム2
52を図示する。電子システム252は、電子システム
の構成要素の1つであるPLD16を備えている。PL
D16は、潜在的に1つ以上の電子接続254を電子シ
ステムを構成する他の構成要素及び素子と共有する。P
LD16は、ユーザ論理設計256及び組込論理アナラ
イザー260を用いて構成されている。ユーザ論理設計
256は、図2中に記述される方法論、又は任意の好適
な設計方法論に従う設計を用いて構成される。組込論理
アナライザー260は、図3及び図4中に記述される本
発明の1つの発明の実施の形態に従いPLD内に組み込
まれている。
【0060】論理接続262は、ユーザ論理256から
の信号が論理アナライザー260に送信されることを許
容する。これらの信号には、システムクロック、トリガ
信号、監視するために信号等が含まれる。PLD16の
ピンは、電子システム内にて論理アナライザーからのデ
バッグインターフェース信号264を対応する接続26
6に接続するために用いられる。ケーブル28は、これ
らのデバッグインターフェース信号をコンピュータに接
続するために用いられる。あるいは、コンピュータ18
は、デバッグインターフェース信号264をPLDに対
して送信するために、PLDに対して直接接続され得
る。この方法では、コンピュータ18は、電子システム
252の機能動作を直接、遮断又は阻害することなく、
命令及び他の情報を組込論理アナライザーに対して送信
し、また、論理アナライザーから情報を受信する。した
がって、PLD16は、ユーザ論理256及び組込論理
アナライザー260の双方の機能を実行するために構成
される。
【0061】図7は本発明の発明の実施の形態の1つに
従う組込論理アナライザー260のブロック図である。
PLD内に組み込まれるべき論理アナライザーは、PL
Dの型、信号の型、監視されるべき信号数、要求データ
深さ、利用可能なメモリ量、ユーザコンピュータからの
制御信号、及び設計エンジニアの好み等に基づいて幅広
い方法で実装され得る。例として、論理アナライザー2
60は、どのようにしてその様な論理アナライザーが実
装されるかを示すある特定例である。組込論理アナライ
ザーはPLD外部のコンピュータからユーザにより制御
されると共に、ユーザが所望する種々の内部信号のすべ
てを取得するために動作する。
【0062】論理アナライザー260は、一旦PLD内
にプログラムされると、PLD内にて信号からの種々の
入力を受け取る。これらの信号は、ひとまとめにして論
理接続信号、又はシステムインターフェース信号262
と呼ばれる。監視するための信号302は、論理アナラ
イザーによって監視するためにステップ108にてユー
ザが既に特定したPLDの内部信号である。システムク
ロック304は、ユーザが論理アナライザーに対してク
ロック入力することを望むステップ112にて特定され
たシステムクロックである。トリガ信号306は、ユー
ザがステップ114にて特定されたトリガ状態308と
比較することを望むステップ114にて特定された信号
である。
【0063】論理アナライザー260はまた、そこから
自身が命令及び他の情報を浮けとると共に、それに対し
て自身が論理アナライザー260の現在の状態及びPL
Dから取得されたデータを含む情報を送信する外部コン
ピュータと通信する。この通信には、幅広い形式で実施
され得る。例として、図示する発明の実施の形態では、
デバッグインターフェース264を構成するシリアルイ
ンターフェースを用いてPLDの4本のピンを通じて実
行される。当然ながら、同様の機能を実行するために任
意の数のピンが用いられ得る。
【0064】ピン320、322は、信号「シリアルデ
ータイン」及び「モード選択」をコンピュータから論理
アナライザーに対して送信する。「シリアルデータアウ
ト」ピン326は、データ又は状態情報を論理アナライ
ザー260から外部コンピュータに対して送信する。
「デバッグクロック」ピン324は、外部コンピュータ
から論理アナライザーに対する、又は論理アナライザー
から外部コンピュータに対する命令、データ、及び他の
情報のシリアル送信を合成するために用いられる、外部
コンピュータによって供給されるデバッククロック信号
に接続されている。
【0065】さらに、コンピュータによって種々の命令
が論理アナライザーに対して発行される。発明の実施の
懈怠の1つでは、論理アナライザーは外部コンピュータ
からの4個の命令を認識する。コンピュータは、論理ア
ナライザーを作動準備させるための「作動準備」命令、
トリガ状態308の値を設定するための「トリガ設定」
命令、論理アナライザーにデータのアップロードを指示
するための「データアップロード」命令、あるいは、論
理アナライザーの現在の状態を決定するための「状態読
取り」命令を発行し得る。また、論理アナライザーを準
備又は構成するための情報を含む他の情報は、外部コン
ピュータから論理アナライザーに対して送信され得る。
この発明の実施の形態では、外部コンピュータは、トリ
ガ状態308の値を設定するためにトリガレジスタ38
0に対してデータを送信することができる。
【0066】論理アナライザーはまた、これらインター
フェースピンを用いてコンピュータに対して情報を送り
得る。例えば、この実施の形態では、トリガ状態マシン
332の現在の状態は、「作動準備」、「動作中」又は
「フル」のいずれかであり得る。トリガ状態マシン33
2の現在の状態を表すデータ値は、これらのピンを用い
てコンピュータに対して送信され得る。
【0067】好適な発明の実施の形態では、、それに対
してピン320,322,324,326(あるいは、
他の発明の実施の形態では任意の他のピン)が接続され
るコンピュータは、論理アナライザーの分析関数(機
能)を実行する。PLD内部に備えられている回路構成
は、単に論理アナライザーのデータ取得構成要素を提供
するに過ぎない。当然、外部コンピュータが単に(a)
論理アナライザーの状態を制御するため、及び(b)論
理アナライザーにより出力される情報を検証するためだ
けに用いられる場合には、データ分析に必要な論理はP
LD上に備えられ得る。
【0068】論理アナライザーに対する入力及び出力に
ついて説明してきたが、以下にその機能性について説明
する。本発明のこの発明の実施の形態では、論理アナラ
イザー260は、デバッグモード状態マシン330、ト
リガ状態マシン332、トリガコンパレータ334、書
込みアドレスカウンタ336、読出しアドレスカウンタ
338、アドレスマルチプレクサ340、メモリ34
2、シフトレジスタ344、トリガレジスタ380、状
態レジスタ382及びシリアルデータマルチプレクサ3
84を有する。当然のことながら、論理アナライザーの
設計上の変更物が上記種々の要因に基づき存在し得る。
【0069】実施の際には、デバッグモード状態マシン
330は、ユーザコンピュータから命令を受け取り、命
令を処理する。論理アナライザーが作動準備され、トリ
ガが生じると、トリガ状態マシン332は、書込みアド
レスカウンタ336がメモリ342内のメモリアドレス
をインクリメントすることを許容し、信号302を格納
する。ユーザが論理アナライザーからのデータのアップ
ロードを望むときは、状態マシン330は読出しアドレ
スカウンタに対してメモリ342内のアドレスをインク
リメントし、そして、シフトレジスタ344を介してユ
ーザコンピュータに対してデータを順次出力するよう指
示する。より詳細な実施方法について以下に詳細に説明
する。
【0070】ユーザは「作動準備」、「トリガの設
定」、「データのアップロード」及び「状態の読出し」
の命令をデバッグインターフェース264上に現れる信
号を介してコンピュータから発することができる。デバ
ッグモード状態マシン330は、これらの命令を受け取
ると共に処理し、また、任意の好適な方法で実行され得
る。「作動準備」命令を受け取ると、状態マシン330
は、「作動準備」信号350をトリガ状態マシン332
に送る。「トリガの設定」命令を受け取ると、状態マシ
ン330は、トリガ設定信号390をトリガレジスタ3
80に対して送信し、ピン320上のシリアルデータか
らのデータをトリガレジスタ380が受信できるように
する。トリガレジスタ380は、このデータをトリガコ
ンパレータ334に対して後に送られるトリガ状態30
8に変換する。
【0071】「データのアップロード」命令を受け取る
と、状態マシン330は読出しアドレスカウンタ338
がメモリ342内のアドレスをインクリメントできるよ
うにするために信号352を送る。この信号352はま
た、シフトレジスタ344がメモリ342からのデータ
ワードをシリアル形式に変換し得るようにシフトレジス
タ344に対して送られる。信号352はまた、シフト
レジスタ344からのシリアルデータ出力信号398に
よるシリアルデータ出力ピン326の駆動を許容するた
めにシリアルデータマルチプレクサ384に対して送ら
れる。「状態の読出し」命令が受けとられると、デバッ
グモード状態マシン330は、状態読出し信号392を
状態レジスタ382に対して送る。この信号が現れる
と、状態レジスタ382は、状態ビット値を出力信号上
に送出し、シリアルデータマルチプレクサ384を通じ
てデータ出力ピン326に送出する。この方法では、外
部コンピュータは、論理アナライザーに対して命令を発
し、論理アナライザーに対してデータを送り、そして、
デバッグインターフェース264を介して論理アナライ
ザーからデータを受取り得る。特に、外部コンピュータ
はデバッグインターフェース264を介して何時でも論
理アナライザーの状態を決定することができる。
【0072】ユーザが「トリガの設定」命令を発する
と、デバッグモード状態マシン330は、「トリガ設
定」信号390をトリガレジスタ380に対して送出す
る。トリガレジスタ380は、信号320中のシリアル
データからのシリアルデータをトリガ状態308として
格納されるパラレル形式に変換するシフトレジスタとし
て実行され得る。あるいは、信号320中のシリアルデ
ータからのシリアルデータは、任意の好適な方法を用い
てトリガ状態308の値を選択するために用いられ得
る。例えば、特定の発明の実施の形態の1つでは、論理
アナライザーがPLD中にコンパイルされると共にプロ
グラムされる前にトリガ状態308の特定値がデフォル
ト値として設定され、また、トリガ状態308の個々の
信号を変更するためにトリガレジスタ中に存在するシリ
アルデータが用いられる。この方法は、トリガレジスタ
を全くローディングすることなくデフォルトトリガ状態
が活性されることを許容するので、都合がよい。
【0073】トリガ状態マシン332は、幅広い方法で
実施されることが可能であり、好適な実施形態では、状
態マシン332は同期状態マシンである。状態マシン3
32に対する入力は、システムクロック304、「作動
準備」信号350、「開始」信号356及び「最終アド
レス」信号358である。状態マシン332は、4つの
状態「非作動準備」、「作動準備及びトリガの待機」、
「トリガ済及び動作中」及び「完了、メモリがフル」を
有する。「非作動準備」状態は、論理アナライザーが最
初に回路中に組み込まれ、ユーザが未だ論理アナライザ
ーを作動準備していないときに生じる。「作動準備及び
トリガの待機」状態は、一旦ユーザが「作動準備」命令
を発すると生じ、「トリガ済及び動作中」状態は、一旦
トリガ状態が満たされると生じる。論理アナライザーの
メモリがフルになると(ユーザが取得を望むサンプル数
に依存する)、トリガ状態マシンが「完了、メモリフ
ル」状態に入る。
【0074】トリガコンパレータ334は、トリガ信号
306及びそれにトリガ信号に関連する論理状態とトリ
ガ状態308とを比較する。2つが一致すると、トリガ
が発生し、そして論理334は「開始」信号356を状
態マシン332に対して発する。トリガ状態マシン33
2が作動準備され、「開始」信号356が受取られる
と、カウンタ336がメモリ342内のアドレスをイン
クリメントすることができるようにするために状態マシ
ン332は「動作中」信号360を発する。「動作中」
信号360はまた、メモリ342中に送られ、メモリ3
42は、監視すべき信号320を取得し且つ格納するこ
とができるようになる。一旦、カウンタ336がメモリ
342内の最終アドレスに到達すると、カウンタ336
は「最終アドレス」信号358を状態マシン332に対
して発行する。したがって、それの個々の入力に基づい
て、状態マシン332は、4つの状態の内の1つの状態
に維持され、また、状態信号360,386,388を
介してこの状態を状態レジスタ382に対して示す。
【0075】書込みアドレスカウンタ336は、アドレ
ス368としてメモリ342に配信される前に、自身の
アドレスをアドレスマルチプレクサ340に送る。アド
レスマルチプレクサ340は、任意の好適な型のマルチ
プレクサである。状態マシン332からの「動作中」信
号360はまた、書込みアドレス又は読出しアドレスの
いずれがメモリ342に対して送られるべきかを制御す
るためのアドレスマルチプレクサに対する選択信号とし
て作用する。トリガ状態マシン332が「動作中」状態
にあり、「動作中」信号360をアドレスマルチプレク
サ340に対して送ると、アドレスマルチプレクサ34
0に書込みアドレス366をメモリ342のアドレス3
68に接続させる。あるいは、読出しアドレス394が
メモリ342のアドレス368に接続される。
【0076】この例では、メモリ342は、深さをある
いは、メモリ中に格納されるサンプル数を象徴的に表す
幅を有し、一方メモリ342の高さは格納されるワード
のサイズを象徴的にに表している。メモリ342中に格
納されるサンプル数はまた、カウンタ336、338の
サイズを示している。メモリ342は、幅広い方法で実
施され得る。例として、本発明の実施の形態の1つで
は、論理アナライザー260は、アルテラ社から入手可
能なFLEX 10K PLD中に組み込まれる。この特
定のPLDは、メモリ342の実装に有用である組込S
RAMメモリを含んでいる。当然ながら、メモリ342
は、余分な組込メモリを含まない多くの他の型のPLD
中に実装され得る。この例では、メモリ342は、先入
れ先出し(FIFO)メモリとして実装される。メモリ
342は、「動作中」信号360が書き込み用メモリを
使用可能に(イネーブル)すると信号302を格納す
る。
【0077】ユーザが「データのアンロード」命令を発
行すると、デバッグモード状態マシン330は、読出し
アドレスカウンタ338が数え上げ(カウンティング)
を開始できるように「データのアンロード」信号352
を送出する。アドレス394は、メモリ342中の連続
ワードを選択するためにアドレスマルチプレクサ340
を通過する。ワードは、時間370でメモリ342から
シフトトランジスタ344中に転送される。シフトレジ
スタ344(パラレル−シリアル変換器ともいう)は、
任意のサイズであり得ると共に任意の方法で実装され得
る。任意のサイズのワードがまたメモリ342中に格納
され得ると共に、シリアル又はパラレルインターフェー
スのいずれかを介して外部コンピュータに対して送られ
得る。シフトレジスタ344は、ロード許可(イネーブ
ル)信号372を介してロードされると共にビットクロ
ックとして機能するデバッグクロック324を使用する
ときにビットをシフトアウトする。ロード許可信号37
2は、シフトレジスタ344にメモリ342から対応す
るデータワード370をロードさせるために、アドレス
394の値が変更される毎に読出しアドレスカウンタ3
38によってシフトレジスタ344に対して送られる。
読出しアドレスカウンタ338は、デバッグクロック3
24のNサイクル毎にアドレス394をインクリメント
する。ここで、Nはデータワード370中の信号の数で
ある。メモリ342からの連続ワードは、順次シリアル
データ信号398を介し、データマルチプレクサ384
を介してシリアルデータ出力ピン326にシフトアウト
とされる。「データのアンロード」信号352がアクテ
ィブなとき、シリアルデータマルチプレクサ384は、
シフトレジスタの出力信号398とシリアルデータ出力
ピン326とを接続する。あるいは、シリアルデータマ
ルチプレクサ384は、状態レジスタの出力信号396
とシリアルデータ出力ピン326とを接続する。この方
法では、トリガ状態の後メモリ342中に格納されてい
る信号は、最後には外部コンピュータに対して転送され
得る。
【0078】「コンピュータシステムの実施形態」図8
は、本発明の発明の実施の形態にしたがう一般的なコン
ピュータシステム900を図示する。コンピュータシス
テム900は、1次記憶装置904(一般的に読取り専
用メモリ、すなわちROMと呼ばれる)、及び1次記憶
装置906(ランダムアクセスメモリ、すなわちRAM
と呼ばれる)と結合されている任意の数のプロセッサ9
02(中央演算処理装置、すなわちCPUとも呼ばれ
る)を備える。当業者によって良く知られているよう
に、1次記憶装置904は、データ、及び命令をCPU
902に対して単一方向に転送し、1次記憶装置906
は、一般的にデータ、及び命令を双方向に転送する。こ
れら1次記憶装置の双方には、後述するあらゆる好適な
コンピュータプログラムの記録媒体が含まれ得る。
【0079】大容量記憶装置908もまた、双方向転送
可能であるようにCPU902と接続されると共に、追
加データ記憶容量を提供し、また、後述する任意のコン
ピュータプログラムの記録媒体を含み得る。大容量記憶
装置908は、プログラム、データ等を記憶するために
用いられ、また、一般的に、1次記憶装置よりも遅い、
例えば、2次記憶装置(例えば、ハードディスク)であ
る。大容量記憶装置908内に保持されている情報は、
適当な場合に、一般的な方法により、仮想メモリの形で
1次記憶装置906の一部として組み込まれ得ることは
理解されるべきである。特定の大容量記憶装置、例え
ば、CD−ROM914もまた、CPU902に対して
データを単一方向に転送する。
【0080】CPU902はまた、ビデオモニタ、トラ
ックボール、マウス、キーボード、マイクロホン、接触
感応ディスプレイ、トランスジューサカードリーダ、磁
気又は紙テープリーダ、タブレット、スタイラス、音声
又は手書き認識装置、バイオメトリックリーダ、あるい
は、他のコンピュータといった1つ以上の入出力装置
(I/O)を含むインターフェース910と接続されて
いる。CPU902は、任意に、他のコンピュータ、あ
るいは912として概念的に示されているネットワーク
接続回路を使用する通信ネットワークと光学的に接続さ
れ得る。ネットワークと接続されている場合、上述の方
法ステップを実行するやり方で、CPUはネットワーク
から情報を受け取り、また、ネットワークに対して情報
を出力し得ることが予期される。
【0081】さらに、本発明の実施の形態は、さらに、
種々のコンピュータ−実装動作を実行するためのプログ
ラムデータをその上に有するコンピュータ読み取り可能
媒体を備えるコンピュータ記憶製品に関連する。この媒
体及びプログラムコードは、本発明の目的のために特別
に設計されると共に構成されたものであっても良く、あ
るいは、コンピュータソフトウェア業界の当業者にとっ
て周知及び入手可能な種類のものであっても良い。コン
ピュータ読出し可能媒体の例には、これに限られるもの
ではないが、ハードディスク、フロッピーディスク、磁
気テープのような磁気媒体、CD−ROMのような光学
的媒体、フロプチカルディスクのような磁気−光学媒
体、及びROM及びRAMといったプログラムコードを
格納すると共に実行するために特別に構成されているハ
ードウェア装置が含まれる。プログラムコードの例に
は、インタプリタを使用してコンピュータによって実行
され得る、コンパイラにより生成されるようなマシンコ
ード及び高レベルコードを含むファイルの双方が含まれ
る。
【0082】以上、発明の理解を明確にするためにいく
つかの発明の実施の形態に基づき本発明を説明したが、
本発明の趣旨から逸脱しない範囲で種々の変更改良が可
能であることは理解されるべきである。例えば、論理ア
ナライザーは、それ自身プログラムに向いているあらゆ
る好適な装置、又は、回路基板中に組み込まれ得る。ま
た、本発明はユーザ設計をコンパイル可能なあらゆる型
のEDAツールに適用可能である。僅か一例しか論理ア
ナライザーのコンパイレーションの例が表されていない
が、このコンパイル技術の変形例は、それのために設計
がコンパイルされる装置に基づいて生じ得ると共に、依
然として本発明の利点を有している。さらに、特定の論
理アナライザー回路が例示されているが、他の回路もま
た論理アナライザーを実施するために用いられ得る。コ
ンピュータから論理アナライザーに対するインターフェ
ースは、任意の数のピン及びシリアル、パラレルといっ
た任意の形式のプロトコルを用い得る。したがって、既
述の発明の実施の形態は、説明として用いられるべきで
あり限定のために用いられるべきでない、また、本発明
は明細書の記載事項によって限定されるべきでなく特許
請求の範囲、及びその均等の範囲に基づいて定義される
べきである。
【図面の簡単な説明】
【図1】発明の実施の形態の1つに従うプログラマブル
論理開発システムのブロック図である。
【図2】発明の実施の形態の1つに従うプログラマブル
論理回路の設計に用いられる設計方法論のフローチャー
トである。
【図3】それにより、信号がユーザにより取得されると
共に検証されるように回路内に組み込まれるべき論理ア
ナライザーについての信号が特定される1つの技術を説
明するフローチャートである。
【図4】それにより、信号がユーザにより取得されると
共に検証されるように回路内に組み込まれるべき論理ア
ナライザーについての信号が特定される1つの技術を説
明するフローチャートである。
【図5】それにより、論理アナライザーをハードウェア
回路内に組み込むために論理アナライザーがユーザ設計
と共にコンパイルされる技術を説明するフローチャート
である。
【図6】システム内に組込論理アナライザーを含むプロ
グラマブル論理回路を示す、図1のブロック図の他の観
点からの図である。
【図7】本発明の実施の形態に従う、組込論理アナライ
ザー回路のブロック図である。
【図8】発明の実施の形態の実施に好適なコンピュータ
システム例を示すブロック図である。
フロントページの続き (72)発明者 グレッグ ピー. ヌージェント アメリカ合衆国 94025 カリフォルニア 州 メンロ パーク クラウド アベニュ ー 1365

Claims (47)

    【特許請求の範囲】
  1. 【請求項1】 電子設計と共に論理アナライザーをコン
    パイルするための、コンピュータが読取り可能な組込プ
    ログラムコードを有するコンピュータ使用可能媒体を含
    むコンピュータ記憶装置であって、 複数のノードを有する、プログラマブル論理回路(PL
    D)のための電子設計を受け取るステップ、 前記電子設計から選択される前記ノードの1つに接続す
    るための設計入力を含むと共に前記PLD中に組み込ま
    れる論理アナライザー回路を含むように、前記電子設計
    を修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に対して接続されると共に完成設
    計が前記PLDをプログラムするために生成されるよう
    に、前記電子設計を前記論理アナライザーと共にコンパ
    イルするステップと、これにより前記論理アナライザー
    回路は、前記論理アナライザー回路が前記PLDに組み
    込まれるとき、前記選択済ノードからの信号を格納する
    こととを備える方法をもたらすコンピュータ読取り可能
    なプログラムコードを備えるコンピュータ記憶装置。
  2. 【請求項2】 請求項1に記載のコンピュータ記憶装置
    において、前記方法はさらに、 前記ノードの1つに対応するトリガ信号の名前を受け取
    るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップとを備え、 前記コンパイルステップはさらに、 前記トリガ信号を供給する線を前記論理アナライザー回
    路のトリガ入力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを含み、 これにより前記トリガ信号が前記PLD中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記PLDに組み込まれると
    き、前記信号を格納し始める、コンピュータ記憶装置。
  3. 【請求項3】 請求項1に記載のコンピュータ記憶装置
    において、前記論理アナライザー回路は論理アナライザ
    ーメモリを有し、前記PLDは組込SRAMメモリを有
    し、また、前記電子設計をコンパイルする前記ステップ
    は、 前記組込SRAMメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記信号
    は前記PLDの前記組込SRAMメモリ内にバッファさ
    れるコンピュータ記憶装置。
  4. 【請求項4】 請求項1に記載のコンピュータ記憶装置
    において、前記電子設計をコンパイルする前記ステップ
    は、 前記論理アナライザー回路のインターフェース信号を供
    給する線を前記電子設計中の前記PLDの専用ピンに接
    続するサブステップを備え、これによりユーザコンピュ
    ータは、前記論理アナライザー回路が前記PLD中に組
    み込まれるとき、前記論理アナライザー回路と通信する
    ために前記専用ピンに接続されるコンピュータ記憶装
    置。
  5. 【請求項5】 請求項1に記載のコンピュータ記憶装置
    において、前記方法はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記PLDの前記選択済ノードを監視すると共に前記論
    理アナライザー回路のメモリ中に前記信号を格納するた
    めに前記論理アナライザー回路が作動準備されるよう
    に、前記PLD中の前記論理アナライザー回路に対して
    作動準備命令を発行するステップとを備えるコンピュー
    タ記憶装置。
  6. 【請求項6】 請求項5に記載のコンピュータ記憶装置
    において、前記方法はさらに、 前記PLD中の前記論理アナライザー回路に対してデー
    タアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記論理アナライザー回路の前記メモリから
    前記格納済信号を受信するステップとを備えるコンピュ
    ータ記憶装置。
  7. 【請求項7】 請求項1に記載のコンピュータ記憶装置
    において、前記論理アナライザー回路は第1トリガ状態
    を有し、また、前記方法はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記第1トリ
    ガ状態を置き換えるために、前記PLD内に組み込まれ
    ている前記論理アナライザー回路に対して第2トリガ状
    態を送るステップとを備え、これにより前記論理アナラ
    イザー回路は、前記第2トリガ状態の発生に基づき前記
    選択済ノードの監視を開始するコンピュータ記憶装置。
  8. 【請求項8】 請求項1に記載のコンピュータ記憶装置
    において、前記選択済ノードは原ノードを有し、前記方
    法はさらに、 前記論理アナライザー回路が前記PLD中に組み込まれ
    るように前記完成設計を用いて前記PLDをプログラム
    するステップ、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記新規ノードが前記論理アナライザー回路の前記設計
    入力に接続されるように前記完成設計を再コンパイルす
    るステップ、 前記再コンパイルされたコンパイル設計を用いて前記P
    LDを再プログラムするステップとを備え、これにより
    前記組込論理アナライザー回路は前記新規ノードを監視
    するコンピュータ記憶装置。
  9. 【請求項9】 プログラマブル論理回路(PLD)中に
    組み込まれている論理アナライザー内に格納されたデー
    タを引き出すための、コンピュータが読取り可能な組込
    プログラムコードを有するコンピュータ使用可能な媒体
    を含むコンピュータ記憶装置であって、 完成設計ファイルを生成するために、電子設計をコンパ
    イルすると共に論理アナライザーを自動的に組み込むス
    テップ、 前記完成設計ファイルを用いて前記論理アナライザーが
    組み込まれているPLDをプログラムするステップ、 前記論理アナライザーが前記PLDの内部ノードを監視
    すると共に前記論理アナライザーのメモリ中の前記内部
    ノードからの内部信号を格納するように、前記PLD中
    の前記論理アナライザーを作動準備させるステップ、 前記PLD中の前記論理アナライザーに対してデータア
    ンロード命令を発行するステップ、 ユーザコンピュータ上にて前記格納済内部信号を検証可
    能であるように、前記論理アナライザーの前記メモリか
    らの前記格納済内部信号を受信するステップとを備える
    方法をもたらすコンピュータ読取り可能なプログラムコ
    ードを備えるコンピュータ記憶装置。
  10. 【請求項10】 請求項9に記載のコンピュータ記憶装
    置において、前記方法はさらに、 前記PLDの前記内部信号の1つに対応するトリガ信号
    の名前を受け取るステップ、 前記論理アナライザーについてのトリガ状態を受け取る
    ステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を前記論理アナライザーのトリガ入力に
    接続するサブステップ、 前記完成設計ファイル中に前記トリガ状態を含めるサブ
    ステップとを備え、 これにより前記トリガ信号が前記PLD中の前記トリガ
    状態と一致するとき、前記論理アナライザーは、前記論
    理アナライザー回路が前記PLDに組み込まれるとき、
    前記内部信号を格納し始めるコンピュータ記憶装置。
  11. 【請求項11】 請求項9に記載のコンピュータ記憶装
    置において、前記論理アナライザーは論理アナライザー
    メモリを含み、前記PLDは組込SRAMメモリを含
    み、また、前記コンパイルステップは、 前記組込SRAMメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記内部
    信号は前記PLDの前記組込SRAMメモリ内に格納さ
    れるコンピュータ記憶装置。
  12. 【請求項12】 請求項9に記載のコンピュータ記憶装
    置において、前記コンパイルステップは、 前記論理アナライザーのインターフェース信号を前記P
    LDの専用ピンに接続するサブステップを備え、これに
    よりユーザコンピュータは、前記専用ピンに接続されて
    前記PLD中に組み込まれている前記論理アナライザー
    と通信する、コンピュータ記憶装置。
  13. 【請求項13】 請求項9に記載のコンピュータ記憶装
    置において、前記論理アナライザーは第1トリガ状態を
    有し、また、前記方法はさらに、 前記完成設計を再コンパイルすることなく前記第1トリ
    ガ状態を置き換えるために前記PLD内に組み込まれて
    いる前記論理アナライザーに対して第2トリガ状態を送
    るステップとを備え、これにより前記論理アナライザー
    は、前記第2トリガ状態の発生に基づき前記内部ノード
    の監視を開始する、コンピュータ記憶装置。
  14. 【請求項14】 請求項9に記載のコンピュータ記憶装
    置において、前記内部ノードは原ノードを有し、前記方
    法はさらに、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記論理アナライザーが前記新規ノードを監視するため
    に前記完成設計を再コンパイルするステップ、 前記再コンパイルされたコンパイル設計を用いて前記P
    LDを再プログラムするステップとを備え、これにより
    前記組込論理アナライザーは前記新規ノードを監視す
    る、コンピュータ記憶装置。
  15. 【請求項15】 電子設計と共に論理アナライザーを自
    動的にコンパイルするためのコンピュータが読取り可能
    な組込プログラムコードを有するコンピュータ使用可能
    媒体を含むコンピュータ記憶装置であって、 プログラマブル論理回路(PLD)についての電子設計
    を表すユーザ設計ファイルを識別するステップ、 前記電子設計を表すネットリストを生成するステップ、 前記電子設計からの入力信号を受信するための設計入力
    及びユーザコンピュータと通信するためのインターフェ
    ース信号を含む論理アナライザー回路のゲートレベル表
    現を生成するステップ、 前記論理アナライザー回路のゲートレベル表現を前記電
    子設計のネットリスト表現に接続して完成設計を生成す
    るステップ、前記論理アナライザー回路の前記設計入力
    は対応する前記電子設計の前記入力信号に接続されるこ
    とと、 前記完成設計を配置すると共にルーティングして前記電
    子設計を用いて前記PLDをプログラムするために用い
    られ得ると共に前記論理アナライザー回路を含む出力フ
    ァイルを生成するステップとを備え、これにより前記論
    理アナライザー回路は前記PLDの前記入力信号を監視
    するために用いられる、コンピュータ記憶装置。
  16. 【請求項16】 請求項15に記載のコンピュータ記憶
    装置において、前記入力信号はトリガ信号及び監視する
    ための信号を含み、前記方法はさらに、 前記トリガ信号の名前及び前記監視するための信号の名
    前を受け取るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を前記論理アナライザー回路のトリガ入
    力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを備え、 これにより前記トリガ信号が前記PLD中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記PLDに組み込まれると
    き、前記監視するための信号を格納し始める、コンピュ
    ータ記憶装置。
  17. 【請求項17】 請求項15に記載のコンピュータ記憶
    装置において、前記論理アナライザー回路は論理アナラ
    イザーメモリを有し、前記PLDは組込SRAMメモリ
    を有し、また、前記ゲートレベル表現の生成する前記ス
    テップは、 前記組込SRAMメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記入力
    信号は前記PLDの前記組込SRAMメモリ内に格納さ
    れる、コンピュータ記憶装置。
  18. 【請求項18】 請求項15に記載のコンピュータ記憶
    装置において、前記ゲートレベル表現を接続する前記ス
    テップは、 前記論理アナライザー回路のインターフェース信号を前
    記電子設計中の前記PLDの専用ピンに接続するサブス
    テップを備え、これによりユーザコンピュータは、前記
    PLD中に組み込まれている前記論理アナライザー回路
    と通信するために前記専用ピンに接続される、コンピュ
    ータ記憶装置。
  19. 【請求項19】 請求項15に記載のコンピュータ記憶
    装置において、前記方法はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記論理アナライザー回路が前記PLDの前記入力信号
    を監視すると共に前記論理アナライザー回路のメモリ中
    に前記入力信号を格納するように、前記インターフェー
    ス信号を介して前記PLD中の前記論理アナライザー回
    路に対して作動準備命令を発行するステップとを備え
    る、コンピュータ記憶装置。
  20. 【請求項20】 請求項19に記載のコンピュータ記憶
    装置において、前記方法はさらに、 前記ユーザコンピュータから前記インターフェース信号
    を介して前記PLD中の前記論理アナライザー回路に対
    してデータアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記インターフェース信号を介して前記論理
    アナライザー回路の前記メモリから前記格納済信号を受
    信するステップとを備える、コンピュータ記憶装置。
  21. 【請求項21】 請求項15に記載のコンピュータ記憶
    装置において、前記論理アナライザー回路は第1トリガ
    状態を有し、前記方法はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記論理アナ
    ライザー回路中の前記第1トリガ状態を置き換えるため
    に前記インターフェース信号を介して第2トリガ状態を
    送るステップとを備え、これにより前記論理アナライザ
    ー回路は、前記第2トリガ状態の発生に基づき前記入力
    信号の監視を開始する、コンピュータ記憶装置。
  22. 【請求項22】 請求項15に記載のコンピュータ記憶
    装置において、前記入力信号は監視するための原信号を
    有し、前記方法はさらに、 前記論理アナライザー回路が前記PLD中に組み込まれ
    るように、前記完成設計を用いて前記PLDをプログラ
    ムするステップ、 前記監視するための原信号とは異なる監視するための新
    規信号の名前を受け取るステップ、 前記監視するための新規信号が前記論理アナライザー回
    路内の前記監視するための原信号と置き換わるように前
    記完成設計を再コンパイルするステップ、 前記再コンパイルされたコンパイル完成設計を用いて前
    記PLDを再プログラムするステップとを備え、これに
    より前記組込論理アナライザー回路は前記監視するため
    の新規信号を監視する、コンピュータ記憶装置。
  23. 【請求項23】 電子設計と共に論理アナライザーをコ
    ンパイルするための、コンピュータにて実行される方法
    であって、 複数のノードを有する、プログラマブル論理回路(PL
    D)のための電子設計を受け取るステップ、 前記電子設計から選択される前記ノードの1つに接続す
    るための設計入力を有すると共に前記PLD中に組み込
    まれる論理アナライザー回路を含むように前記電子設計
    を修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に対して接続されると共に、前記
    PLDをプログラムするための完成設計か生成されるよ
    うに、前記電子設計を前記論理アナライザーと共にコン
    パイルするステップを備え、これにより前記論理アナラ
    イザー回路は、前記論理アナライザー回路が前記PLD
    に組み込まれるとき、前記選択済ノードからの信号を格
    納する、方法。
  24. 【請求項24】 請求項23に記載の方法はさらに、 前記ノードの1つに対応するトリガ信号の名前を受け取
    るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を供給する線を前記論理アナライザー回
    路のトリガ入力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを備え、 これにより前記トリガ信号が前記PLD中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記PLDに組み込まれると
    き、前記信号を格納し始める、方法。
  25. 【請求項25】 請求項23に記載の方法において、前
    記論理アナライザー回路は論理アナライザーメモリを有
    し、前記PLDは組込SARMメモリを有し、前記電子
    設計をコンパイルする前記ステップは、 前記組込SARMメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記信号
    は前記PLDの前記組込SARMメモリ内にバッファさ
    れる、方法。
  26. 【請求項26】 請求項23に記載の方法において、前
    記電子設計をコンパイルする前記ステップは、 前記論理アナライザー回路のインターフェース信号を供
    給する線を前記電子設計中の前記PLDの専用ピンに接
    続するサブステップを備え、これによりユーザコンピュ
    ータは、前記論理アナライザー回路が前記PLD中に組
    み込まれるとき、前記論理アナライザー回路と通信する
    ために前記専用ピンに接続される、方法。
  27. 【請求項27】 請求項23に記載の方法はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記PLDの前記選択済ノードを監視すると共に前記論
    理アナライザー回路のメモリ中に前記信号を格納するた
    めに前記論理アナライザー回路が作動準備されるよう
    に、前記PLD中の前記論理アナライザー回路に対して
    作動準備命令を発行するステップとを備える、方法。
  28. 【請求項28】 請求項27に記載の方法はさらに、 前記PLD中の前記論理アナライザー回路に対してデー
    タアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記論理アナライザー回路の前記メモリから
    前記格納済信号を受信するステップとを備える、方法。
  29. 【請求項29】 請求項23に記載の方法において、前
    記論理アナライザー回路は第1トリガ状態を有し、前記
    方法はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記第1トリ
    ガ状態を置き換えるために前記PLD内に組み込まれて
    いる前記論理アナライザー回路に対して第2トリガ状態
    を送るステップとを備え、これにより前記論理アナライ
    ザー回路は、前記第2トリガ状態の発生に基づき前記選
    択済ノードの監視を開始する、方法。
  30. 【請求項30】 請求項23に記載の方法において、前
    記選択済ノードは原ノードを有し、前記方法はさらに、 前記論理アナライザー回路が前記PLD中に組み込まれ
    るように前記完成設計を用いて前記PLDをプログラム
    するステップ、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記新規ノードが前記論理アナライザー回路の前記設計
    入力に接続されるように前記完成設計を再コンパイルす
    るステップ、 前記再コンパイルされたコンパイル設計を用いて前記P
    LDを再プログラムするステップとを備え、これにより
    前記組込論理アナライザー回路は前記新規ノードを監視
    する、方法。
  31. 【請求項31】 プログラマブル論理回路(PLD)中
    に組み込まれている論理アナライザー内に格納されてい
    るデータを引き出すための、コンピュータにて実行され
    る方法であって、 電子設計をコンパイルすると共に論理アナライザーを自
    動的に組み込んで完成設計ファイルを生成するステッ
    プ、 前記完成設計ファイルを用いて前記論理アナライザーが
    組み込まれているPLDをプログラムするステップ、 前記論理アナライザーが前記PLDの内部ノードを監視
    すると共に前記論理アナライザーのメモリ中の内部信号
    を格納するように、前記PLD中の前記論理アナライザ
    ーを作動準備させるステップ、 前記PLD中の前記論理アナライザーに対してデータア
    ンロード命令を発行するステップ、 ユーザコンピュータ上にて前記格納されている内部信号
    が検証可能となるように、前記論理アナライザーの前記
    メモリからの前記格納済内部信号を受信するステップと
    を備える、方法。
  32. 【請求項32】 電子設計と共に論理アナライザーを自
    動的にコンパイルするための、コンピュータにて実行さ
    れる方法であって、 プログラマブル論理回路(PLD)についての電子設計
    を表すユーザ設計ファイルを識別するステップ、 前記電子設計を表すネットリストを生成するステップ、 前記電子設計からの入力信号を受信するための設計入力
    及びユーザコンピュータと通信するためのインターフェ
    ース信号を含む論理アナライザー回路のゲートレベル表
    現を生成するステップ、 前記論理アナライザー回路のゲートレベル表現を前記電
    子設計のネットリスト表現に接続して完成設計を生成す
    るステップ、前記論理アナライザー回路の前記設計入力
    は対応する前記電子設計の前記入力信号に接続されるこ
    と、 前記完成設計を配置すると共にルーティングして前記電
    子設計とともに前記PLDをプログラムするために用い
    られ得ると共に前記論理アナライザー回路を含む出力フ
    ァイルを生成するステップとを備え、これにより前記論
    理アナライザー回路は前記PLDの前記入力信号を監視
    するために用いられる、方法。
  33. 【請求項33】 プログラマブル論理回路(PLD)を
    形成するための、コンピュータにて実行される方法であ
    って、 複数のノードを有する、PLDのための電子設計を受け
    取るステップ、 前記電子設計から選択される前記ノードの1つに接続す
    るための設計入力を含むと共に前記PLD中に組み込ま
    れる論理アナライザー回路を含むように前記電子設計を
    修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に接続されるように、前記電子設
    計を前記論理アナライザーと共にコンパイルして完成設
    計出力ファイルを生成するステップを備える、方法。
  34. 【請求項34】 請求項33に記載の方法はさらに、 前記完成設計出力ファイルを用いて前記PLDをプログ
    ラムするステップを備え、これにより前記PLDの前記
    組込論理アナライザー回路は前記選択済ノードからの前
    記信号を格納する、方法。
  35. 【請求項35】 請求項33に記載の方法において、前
    記論理アナライザー回路は、論理アナライザーのデータ
    取得部を有し、これにより前記論理アナライザー回路に
    より取得されるデータは前記論理アナライザーの独立し
    た分析部に供給される、方法。
  36. 【請求項36】 コンピュータにて実行される方法によ
    り形成されるプログラマブル論理回路(PLD)であっ
    て、その方法は、 複数のノードを有する、PLDのための電子設計を受け
    取るステップ、 前記電子設計から選択される前記ノードの1つに接続す
    るための設計入力を有する共に前記PLD中に組み込ま
    れる論理アナライザー回路を含むように前記電子設計を
    修正するステップ、 前記電子設計の前記選択済ノードが前記論理アナライザ
    ー回路の前記設計入力に接続されるように、前記電子設
    計を前記論理アナライザーと共にコンパイルして完成設
    計出力ファイルを生成するステップ、 前記完成設計出力ファイルを用いて前記PLDをプログ
    ラムするステップとを備え、これにより前記PLDの前
    記組込論理アナライザー回路は前記選択済ノードからの
    前記信号を格納する、プログラマブル論理回路。
  37. 【請求項37】 請求項36に記載のプログラマブル論
    理回路において、前記PLDを形成するための前記方法
    はさらに、 前記ノードの1つに対応するトリガ信号の名前を受け取
    るステップ、 前記論理アナライザー回路についてのトリガ状態を受け
    取るステップを備え、 前記コンパイルステップはさらに、 前記トリガ信号を供給する線を前記論理アナライザー回
    路のトリガ入力に接続するサブステップ、 前記完成設計中に前記トリガ状態を含めるサブステップ
    とを備え、 これにより前記トリガ信号が前記PLD中の前記トリガ
    状態と一致するとき、前記論理アナライザー回路は、前
    記論理アナライザー回路が前記PLDに組み込まれると
    き、前記信号を格納し始める、プログラマブル論理回
    路。
  38. 【請求項38】 請求項36に記載のプログラマブル論
    理回路において、前記論理アナライザー回路は論理アナ
    ライザーメモリを有し、前記PLDは組込SRAMメモ
    リを有し、前記電子設計をコンパイルするステップは、 前記組込SRAMメモリ中に前記論理アナライザーメモ
    リを実装するサブステップを備え、これにより前記信号
    は前記PLDの前記組込SRAMメモリ内にバッファさ
    れる、プログラマブル論理回路。
  39. 【請求項39】 請求項36に記載のプログラマブル論
    理回路において、前記電子設計をコンパイルするステッ
    プは、 前記論理アナライザー回路のインターフェース信号を供
    給する線を前記電子設計中の前記PLDの専用ピンに接
    続するサブステップを備え、これによりユーザコンピュ
    ータは、前記論理アナライザー回路が前記PLD中に組
    み込まれるとき、前記論理アナライザー回路と通信する
    ために前記専用ピンに接続される、プログラマブル論理
    回路。
  40. 【請求項40】 請求項36に記載のプログラマブル論
    理回路において、前記PLDを形成するための前記方法
    はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記PLDの前記選択済ノードを監視すると共に前記論
    理アナライザー回路のメモリ中に前記信号を格納するた
    めに前記論理アナライザー回路が作動準備されるよう
    に、前記PLD中の前記論理アナライザー回路に対して
    作動準備命令を発行するステップとを備える、プログラ
    マブル論理回路。
  41. 【請求項41】 請求項40に記載のプログラマブル論
    理回路において、前記PLDを形成するための前記方法
    はさらに、 前記PLD中の前記論理アナライザー回路に対してデー
    タアンロード命令を発行するステップ、 前記格納済信号がユーザコンピュータ上で検証可能とな
    るように、前記論理アナライザー回路の前記メモリから
    前記格納済信号を受信するステップとを備える、プログ
    ラマブル論理回路。
  42. 【請求項42】 請求項36に記載のプログラマブル論
    理回路において、前記分析器回路は第1トリガ状態を有
    し、前記PLDを形成するための前記方法はさらに、 前記完成設計を用いて前記PLDをプログラムするステ
    ップ、 前記完成設計を再コンパイルすることなく前記第1トリ
    ガ状態を置き換えるために前記PLD内に組み込まれて
    いる前記論理アナライザー回路に対して第2トリガ状態
    を送るステップとを備え、これにより前記論理アナライ
    ザー回路は、前記第2トリガ状態の発生に基づき前記選
    択済ノードの監視を開始する、プログラマブル論理回
    路。
  43. 【請求項43】 請求項36に記載のプログラマブル論
    理回路において、前記選択済ノードは原ノードを有し、
    前記方法はさらに、 前記論理アナライザー回路が前記PLD中に組み込まれ
    るように、前記完成設計を用いて前記PLDをプログラ
    ムするステップ、 前記原ノードとは異なる新規ノードの名前を受け取るス
    テップ、 前記新規ノードが前記論理アナライザー回路の前記設計
    入力に接続されるように前記完成設計を再コンパイルす
    るステップ、 前記再コンパイルされたコンパイル設計を用いて前記P
    LDを再プログラムするステップとを備え、これにより
    前記組込論理アナライザー回路は前記新規ノードを監視
    する、プログラマブル論理回路。
  44. 【請求項44】 試験プログラマブル論理回路(PL
    D)であって、 最終PLDを生成するために、設計過程中の電子設計の
    1つの反復を表すと共に、複数のピン及びそのピンに直
    接接続されていない内部回路構成を含むI/O領域を有
    するPLD回路構成、 それを介して前記内部領域の部分が前記1本以上の前記
    ピンに接続されるように、前記内部回路構成内に組み込
    まれている論理アナライザー回路構成とを備える、試験
    プログラマブル論理回路。
  45. 【請求項45】 請求項44に記載の試験プログラマブ
    ル論理回路において、 前記論理アナライザー回路構成は、論理アナライザーの
    データ取得部を備え、これにより前記論理アナライザー
    回路によって取得されるデータは前記論理アナライザー
    の独立した分析部に供給される、試験プログラマブル論
    理回路。
  46. 【請求項46】 プログラマブル論理回路(PLD)を
    デバッギングするために好適なプログラマブル論理開発
    システムであって、 デバッギング電子設計を用いて自身をプログラムするた
    めに電気プログラミング信号を受け取るPLD、 前記PLDと電気的に通信すると共に、前記電気プログ
    ラミング信号を前記PLDに配信するプログラミング装
    置、 前記プログラミング装置と電気的に通信するコンピュー
    タであって、前記コンピュータは自動的に論理アナライ
    ザー回路設計をユーザ電子設計に接続して前記デバッギ
    ング電子設計を生成すると共に前記デバッギング電子設
    計を用いて前記電気プログラミング信号によって前記P
    LDをプログラムすることとを備え、これにより前記P
    LDは前記ユーザ電子設計及び前記論理アナライザー回
    路を含み、前記ユーザ電子設計の内部信号は前記論理ア
    ナライザー回路により取得されると共にユーザによる検
    証のために前記PLDの外部に送信される、プログラマ
    ブル論理開発システム。
  47. 【請求項47】 プログラマブル論理回路(PLD)を
    デバッグするためにPLD開発環境を提供するための方
    法であって、 電気プログラミング信号を受け取ってデバッギング電子
    設計を用いて前記PLDをプログラムするのに好適なP
    LDを提供するステップ、 前記PLDに対する前記電気プログラミング信号の配信
    に好適なプログラミング装置を提供するステップ、 前記電気プログラミング信号のコンピュータから前記プ
    ログラミング装置への配信に好適なインターフェースケ
    ーブルを提供するステップ、 前記コンピュータでの実行に好適なソフトウェアプログ
    ラムを組み込んでいるコンピュータ読取り可能な媒体を
    提供するステップ、前記ソフトウェアプログラムは、論
    理アナライザー回路設計をユーザ電子設計に自動的に接
    続して前記デバッギング電子設計を生成すると共に前記
    デバッギング電子設計を用いて前記電気プログラミング
    信号によって前記PLDをプログラムするように構成さ
    れており、これにより前記PLDは前記ユーザ電子設計
    及び前記論理アナライザー回路を含み、前記ユーザ電子
    設計の内部信号は前記論理アナライザー回路により取得
    されると共にユーザによる検証のために前記PLDの外
    部に送信される、方法。
JP9294546A 1996-10-28 1997-10-27 プログラマブル論理回路のための組み込み式論理アナライザー Pending JPH10232890A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2927796P 1996-10-28 1996-10-28
US60/029277 1996-10-28

Publications (1)

Publication Number Publication Date
JPH10232890A true JPH10232890A (ja) 1998-09-02

Family

ID=21848177

Family Applications (3)

Application Number Title Priority Date Filing Date
JP9294546A Pending JPH10232890A (ja) 1996-10-28 1997-10-27 プログラマブル論理回路のための組み込み式論理アナライザー
JP9294547A Pending JPH10232891A (ja) 1996-10-28 1997-10-27 電子設計自動化用ワークグループコンピューティング
JP9294544A Pending JPH10222374A (ja) 1996-10-28 1997-10-27 遠隔ソフトウェア技術支援を提供するための方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP9294547A Pending JPH10232891A (ja) 1996-10-28 1997-10-27 電子設計自動化用ワークグループコンピューティング
JP9294544A Pending JPH10222374A (ja) 1996-10-28 1997-10-27 遠隔ソフトウェア技術支援を提供するための方法

Country Status (3)

Country Link
US (16) US6134705A (ja)
JP (3) JPH10232890A (ja)
GB (3) GB2318665B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003532192A (ja) * 2000-04-19 2003-10-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 統合グラフィカルデバッギング機能を備える強化プログラマブルコアモデル
JP2006090727A (ja) * 2004-09-21 2006-04-06 Nec Engineering Ltd オンチップ・ロジックアナライザ
JP2007528553A (ja) * 2004-03-09 2007-10-11 セヤン ヤン 検証性能と検証效率性を高める動的検証−基盤方式の検証装置及びこれを用いた検証方法論
JP2008544337A (ja) * 2005-04-22 2008-12-04 シンプリシティー インコーポレイテッド 複製ロジック及びトリガロジックを用いたデバッグのための方法及びシステム
JP2017204279A (ja) * 2016-05-10 2017-11-16 ディスペース デジタル シグナル プロセッシング アンド コントロール エンジニアリング ゲゼルシャフト ミット ベシュレンクテル ハフツングdspace digital signal processing and control engineering GmbH Fpgaネットリストを作成する方法
JP2020074192A (ja) * 2012-11-09 2020-05-14 コーヒレント・ロジックス・インコーポレーテッド 多重プロセッサシステムのためのリアルタイム分析及び制御
US11074380B2 (en) 2016-09-29 2021-07-27 Amazon Technologies, Inc. Logic repository service
US11099894B2 (en) 2016-09-28 2021-08-24 Amazon Technologies, Inc. Intermediate host integrated circuit between virtual machine instance and customer programmable logic
US11115293B2 (en) 2016-11-17 2021-09-07 Amazon Technologies, Inc. Networked programmable logic service provider
US11119150B2 (en) 2016-09-28 2021-09-14 Amazon Technologies, Inc. Extracting debug information from FPGAs in multi-tenant environments
US11171933B2 (en) 2016-09-29 2021-11-09 Amazon Technologies, Inc. Logic repository service using encrypted configuration data
US11182320B2 (en) 2016-09-29 2021-11-23 Amazon Technologies, Inc. Configurable logic platform with multiple reconfigurable regions
US11275503B2 (en) 2016-09-30 2022-03-15 Amazon Technologies, Inc. Controlling access to previously-stored logic in a reconfigurable logic device

Families Citing this family (838)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7232671B2 (en) * 1989-02-15 2007-06-19 The United States Of America As Represented By The Secretary, Department Of Health And Human Services Pertussis toxin gene: cloning and expression of protective antigen
AU1766201A (en) 1992-11-17 2001-05-30 Health Hero Network, Inc. Method and system for improving adherence with a diet program or other medical regimen
US6968375B1 (en) 1997-03-28 2005-11-22 Health Hero Network, Inc. Networked system for interactive communication and remote monitoring of individuals
US5307263A (en) 1992-11-17 1994-04-26 Raya Systems, Inc. Modular microprocessor-based health monitoring system
US7624028B1 (en) 1992-11-17 2009-11-24 Health Hero Network, Inc. Remote health monitoring and maintenance system
US20010011224A1 (en) 1995-06-07 2001-08-02 Stephen James Brown Modular microprocessor-based health monitoring system
JPH08263438A (ja) * 1994-11-23 1996-10-11 Xerox Corp ディジタルワークの配給及び使用制御システム並びにディジタルワークへのアクセス制御方法
US6074433A (en) * 1995-08-25 2000-06-13 Fujitsu Limited Optimization control apparatus and optimization control method for array descriptions
US6134705A (en) 1996-10-28 2000-10-17 Altera Corporation Generation of sub-netlists for use in incremental compilation
US6134707A (en) * 1996-11-14 2000-10-17 Altera Corporation Apparatus and method for in-system programming of integrated circuits containing programmable elements
US6031981A (en) * 1996-12-19 2000-02-29 Cirrus Logic, Inc. Reconfigurable gate array cells for automatic engineering change order
US6090151A (en) * 1997-07-01 2000-07-18 Motorola, Inc. Electronic device parameter estimator and method therefor
US6195788B1 (en) * 1997-10-17 2001-02-27 Altera Corporation Mapping heterogeneous logic elements in a programmable logic device
US6286114B1 (en) * 1997-10-27 2001-09-04 Altera Corporation Enhanced embedded logic analyzer
US6230304B1 (en) * 1997-12-24 2001-05-08 Magma Design Automation, Inc. Method of designing a constraint-driven integrated circuit layout
JP2924882B1 (ja) * 1998-01-27 1999-07-26 日本電気株式会社 論理シミュレーションモデルの作成方法および装置ならびに記録媒体
GB2333864B (en) * 1998-01-28 2003-05-07 Ibm Distribution of software updates via a computer network
US6202207B1 (en) 1998-01-28 2001-03-13 International Business Machines Corporation Method and a mechanism for synchronized updating of interoperating software
US7085670B2 (en) * 1998-02-17 2006-08-01 National Instruments Corporation Reconfigurable measurement system utilizing a programmable hardware element and fixed hardware resources
US6718547B2 (en) * 1998-02-17 2004-04-06 Fuji Photo Film Co., Ltd. Medical network system
US6263483B1 (en) * 1998-02-20 2001-07-17 Lsi Logic Corporation Method of accessing the generic netlist created by synopsys design compilier
US6922659B2 (en) * 1998-02-26 2005-07-26 Micron Technology, Inc. Parameter population of cells of a hierarchical semiconductor structure via file relation
US6449757B1 (en) 1998-02-26 2002-09-10 Micron Technology, Inc. Hierarchical semiconductor design
US6687865B1 (en) * 1998-03-25 2004-02-03 On-Chip Technologies, Inc. On-chip service processor for test and debug of integrated circuits
US6216258B1 (en) * 1998-03-27 2001-04-10 Xilinx, Inc. FPGA modules parameterized by expressions
US6334207B1 (en) * 1998-03-30 2001-12-25 Lsi Logic Corporation Method for designing application specific integrated circuits
US6178541B1 (en) * 1998-03-30 2001-01-23 Lsi Logic Corporation PLD/ASIC hybrid integrated circuit
US6247165B1 (en) * 1998-03-31 2001-06-12 Synopsys, Inc. System and process of extracting gate-level descriptions from simulation tables for formal verification
US7835896B1 (en) * 1998-04-06 2010-11-16 Rode Consulting, Inc. Apparatus for evaluating and demonstrating electronic circuits and components
US6626953B2 (en) * 1998-04-10 2003-09-30 Cisco Technology, Inc. System and method for retrieving software release information
US6367056B1 (en) * 1998-04-23 2002-04-02 Altera Corporation Method for incremental timing analysis
US6173419B1 (en) * 1998-05-14 2001-01-09 Advanced Technology Materials, Inc. Field programmable gate array (FPGA) emulator for debugging software
US6697773B1 (en) 1998-05-19 2004-02-24 Altera Corporation Using assignment decision diagrams with control nodes for sequential review during behavioral simulation
US6961690B1 (en) 1998-05-19 2005-11-01 Altera Corporation Behaviorial digital simulation using hybrid control and data flow representations
US6185726B1 (en) * 1998-06-03 2001-02-06 Sony Corporation System and method for efficiently designing integrated circuit devices
US6061511A (en) * 1998-06-12 2000-05-09 Ikos Systems, Inc. Reconstruction engine for a hardware circuit emulator
WO2000008576A1 (en) * 1998-07-31 2000-02-17 I & E Systems Pty. Ltd. System and method for generating graphical representations of component loops
US9195784B2 (en) * 1998-08-31 2015-11-24 Cadence Design Systems, Inc. Common shared memory in a verification system
US20060117274A1 (en) * 1998-08-31 2006-06-01 Tseng Ping-Sheng Behavior processor system and method
WO2000014627A1 (fr) * 1998-09-04 2000-03-16 Fujitsu Limited Gestion du passage a une version superieure, et systeme informatique a cet effet
US6553507B1 (en) * 1998-09-30 2003-04-22 Intel Corporation Just-in-time software updates
US6253365B1 (en) * 1998-10-06 2001-06-26 David P. Baldwin Automated design system for digital circuits
US20060168431A1 (en) * 1998-10-14 2006-07-27 Peter Warnes Method and apparatus for jump delay slot control in a pipelined processor
US6805634B1 (en) * 1998-10-14 2004-10-19 Igt Method for downloading data to gaming devices
US6862563B1 (en) * 1998-10-14 2005-03-01 Arc International Method and apparatus for managing the configuration and functionality of a semiconductor design
US6647532B1 (en) * 1998-10-29 2003-11-11 Dell Usa L.P. Built-in automatic customer identifier when connecting to a vendor website
US6374370B1 (en) * 1998-10-30 2002-04-16 Hewlett-Packard Company Method and system for flexible control of BIST registers based upon on-chip events
US6256768B1 (en) * 1998-11-03 2001-07-03 Silicon Perspective Corporation Amoeba display for hierarchical layout
US6502233B1 (en) * 1998-11-13 2002-12-31 Microsoft Corporation Automated help system for reference information
US6400383B1 (en) * 1998-11-17 2002-06-04 Stephen J. Geisler Method and apparatus for exploring a multi-element design through user directed selective rendering
US7079490B1 (en) * 1998-12-03 2006-07-18 Intel Corporation Integrated circuit with trace analyzer
US7076415B1 (en) * 1998-12-17 2006-07-11 Cadence Design Systems, Inc. System for mixed signal synthesis
US6425110B1 (en) * 1998-12-17 2002-07-23 International Business Machines Corporation Incremental design tuning and decision mediator
US6615240B1 (en) 1998-12-18 2003-09-02 Motive Communications, Inc. Technical support chain automation with guided self-help capability and option to escalate to live help
US6694314B1 (en) * 1998-12-18 2004-02-17 Motive Communications, Inc. Technical support chain automation with guided self-help capability via a system-supplied search string
US6757850B1 (en) * 1998-12-30 2004-06-29 Ncr Corporation Remote services management fault escalation
US6321363B1 (en) * 1999-01-11 2001-11-20 Novas Software Inc. Incremental simulation using previous simulation results and knowledge of changes to simulation model to achieve fast simulation time
US6697880B1 (en) * 1999-01-11 2004-02-24 Advanced Micro Devices, Inc. Methodology and graphical user interface for building logic synthesis command scripts using micro-templates
US6701515B1 (en) * 1999-05-27 2004-03-02 Tensilica, Inc. System and method for dynamically designing and evaluating configurable processor instructions
US6430564B1 (en) * 1999-03-01 2002-08-06 Hewlett-Packard Company Java data manager for embedded device
JP3173729B2 (ja) 1999-03-04 2001-06-04 日本電気株式会社 論理シミュレーション方法及びそのシステム
JP3250542B2 (ja) * 1999-03-23 2002-01-28 日本電気株式会社 Lsi設計方法
US6560616B1 (en) * 1999-03-26 2003-05-06 Microsoft Corporation Robust modification of persistent objects while preserving formatting and other attributes
US6347323B1 (en) * 1999-03-26 2002-02-12 Microsoft Corporation Robust modification of persistent objects while preserving formatting and other attributes
US6347397B1 (en) * 1999-03-29 2002-02-12 International Business Machines Corporation System, method, and program for providing an object-oriented install architecture
US6425125B1 (en) * 1999-03-30 2002-07-23 Microsoft Corporation System and method for upgrading client software
US6370660B1 (en) * 1999-04-21 2002-04-09 Advanced Micro Devices, Inc. Apparatus and method for providing a wait for status change capability for a host computer system
US7617175B1 (en) * 1999-04-21 2009-11-10 Cisco Technology, Inc. Method and apparatus for upgrading a database in a redundant environment by release chaining
US6505328B1 (en) * 1999-04-27 2003-01-07 Magma Design Automation, Inc. Method for storing multiple levels of design data in a common database
US6542898B1 (en) 1999-05-12 2003-04-01 Motive Communications, Inc. Technical support chain automation with guided self-help capability using active content developed for specific audiences
US6560754B1 (en) * 1999-05-13 2003-05-06 Arc International Plc Method and apparatus for jump control in a pipelined processor
US6618686B2 (en) * 1999-05-14 2003-09-09 Xilinx, Inc. System and method for testing a circuit implemented on a programmable logic device
US6519754B1 (en) * 1999-05-17 2003-02-11 Synplicity, Inc. Methods and apparatuses for designing integrated circuits
US6425126B1 (en) * 1999-05-19 2002-07-23 International Business Machines Corporation Apparatus and method for synchronizing software between computers
US6366874B1 (en) * 1999-05-24 2002-04-02 Novas Software, Inc. System and method for browsing graphically an electronic design based on a hardware description language specification
US6634008B1 (en) * 1999-06-20 2003-10-14 Fujitsu Limited Methodology server based integrated circuit design
US6405219B2 (en) 1999-06-22 2002-06-11 F5 Networks, Inc. Method and system for automatically updating the version of a set of files stored on content servers
US6470478B1 (en) * 1999-06-29 2002-10-22 International Business Machines Corporation Method and system for counting events within a simulation model
AU5910800A (en) * 1999-06-30 2001-01-31 Accenture Llp A system, method and article of manufacture for tracking software sale transactions of an internet-based retailer for reporting to a software publisher
US6560571B1 (en) * 1999-06-30 2003-05-06 Hewlett-Packard Development Company, L.P. Method and apparatus for prioritizing the order in which checks are performed on a node in an integrated circuit
DE19932149A1 (de) * 1999-07-12 2001-01-25 Giesecke & Devrient Gmbh System zur Ausführung von Transaktionen
US6564347B1 (en) * 1999-07-29 2003-05-13 Intel Corporation Method and apparatus for testing an integrated circuit using an on-chip logic analyzer unit
US7418435B1 (en) * 1999-08-05 2008-08-26 Oracle International Corporation Multi-model access to data
US7710408B2 (en) * 1999-08-30 2010-05-04 Anoto Ab Centralized information management based upon position information
US6496972B1 (en) * 1999-09-13 2002-12-17 Synopsys, Inc. Method and system for circuit design top level and block optimization
US6437783B1 (en) * 1999-09-13 2002-08-20 Intel Corporation Method and system for simultaneously displaying the throughput on multiple busses
SE517445C2 (sv) 1999-10-01 2002-06-04 Anoto Ab Positionsbestämning på en yta försedd med ett positionskodningsmönster
JP2001109788A (ja) * 1999-10-12 2001-04-20 Nec Corp シミュレーションモデル、その生成方法、シミュレーション方法及びその記録媒体
US6647303B1 (en) * 1999-10-15 2003-11-11 Data I/O Corporation Feeder/programming/buffer control system and control method
US6496977B1 (en) * 1999-10-21 2002-12-17 International Business Machines Corporation Method and system for implementing network filesystem-based aid for computer operating system upgrades
US7158993B1 (en) 1999-11-12 2007-01-02 Sun Microsystems, Inc. API representation enabling submerged hierarchy
US7072818B1 (en) 1999-11-30 2006-07-04 Synplicity, Inc. Method and system for debugging an electronic system
US6581191B1 (en) 1999-11-30 2003-06-17 Synplicity, Inc. Hardware debugging in a hardware description language
US7065481B2 (en) 1999-11-30 2006-06-20 Synplicity, Inc. Method and system for debugging an electronic system using instrumentation circuitry and a logic analyzer
US6823497B2 (en) 1999-11-30 2004-11-23 Synplicity, Inc. Method and user interface for debugging an electronic system
US7240303B1 (en) 1999-11-30 2007-07-03 Synplicity, Inc. Hardware/software co-debugging in a hardware description language
US6931572B1 (en) 1999-11-30 2005-08-16 Synplicity, Inc. Design instrumentation circuitry
US7356786B2 (en) * 1999-11-30 2008-04-08 Synplicity, Inc. Method and user interface for debugging an electronic system
US20030061188A1 (en) 1999-12-23 2003-03-27 Linus Wiebe General information management system
US6883032B1 (en) * 2000-02-02 2005-04-19 Lucent Technologies Inc. Method and system for collecting data on the internet
US6484292B1 (en) * 2000-02-07 2002-11-19 Xilinx, Inc. Incremental logic synthesis system for revisions of logic circuit designs
US7240296B1 (en) * 2000-02-11 2007-07-03 Microsoft Corporation Unified navigation shell user interface
US6438737B1 (en) * 2000-02-15 2002-08-20 Intel Corporation Reconfigurable logic for a computer
US6625783B2 (en) * 2000-02-16 2003-09-23 Logic Research Co., Ltd. State machine, semiconductor device using state machine, and method of design thereof
US6658598B1 (en) 2000-02-17 2003-12-02 Motive Communications, Inc. Technical support chain automation with guided self-help capability using active content assertions
KR100496056B1 (ko) * 2000-02-26 2005-06-17 주식회사 하우리 인터넷 기반의 원격 데이터 및 파일 복구 서비스 시스템및 그 방법
US6754862B1 (en) * 2000-03-09 2004-06-22 Altera Corporation Gaining access to internal nodes in a PLD
WO2001069411A2 (en) 2000-03-10 2001-09-20 Arc International Plc Memory interface and method of interfacing between functional entities
US7047163B1 (en) * 2000-03-13 2006-05-16 International Business Machines Corporation Method and apparatus for applying fine-grained transforms during placement synthesis interaction
US6976037B1 (en) * 2000-03-27 2005-12-13 Microsoft Corporation Method and systems for DLL/COM redirection
US6970814B1 (en) * 2000-03-30 2005-11-29 International Business Machines Corporation Remote IP simulation modeling
US6963897B1 (en) * 2000-03-30 2005-11-08 United Devices, Inc. Customer services and advertising based upon device attributes and associated distributed processing system
JP2001290853A (ja) * 2000-04-05 2001-10-19 Nec Corp 開発方法、開発支援システム及びプログラムを記憶した記憶媒体
JP2001290844A (ja) * 2000-04-05 2001-10-19 Nec Corp システム開発方法、開発支援システム及びプログラムを記憶した記憶媒体
DE60005138T2 (de) * 2000-04-06 2004-06-03 Europäisches Laboratorium für Molekularbiologie Rechnergesteuertes Mikroskop
US6789215B1 (en) * 2000-04-21 2004-09-07 Sprint Communications Company, L.P. System and method for remediating a computer
US6665819B1 (en) * 2000-04-24 2003-12-16 Microsoft Corporation Data capture and analysis for embedded systems
US6658600B1 (en) * 2000-04-24 2003-12-02 Microsoft Corporation Target control abstraction for debugging embedded systems
WO2001081829A1 (en) * 2000-04-27 2001-11-01 Brio Technology, Inc. Method and apparatus for processing jobs on an enterprise-wide computer system
US6986132B1 (en) 2000-04-28 2006-01-10 Sun Microsytems, Inc. Remote incremental program binary compatibility verification using API definitions
US6883163B1 (en) * 2000-04-28 2005-04-19 Sun Microsystems, Inc. Populating resource-constrained devices with content verified using API definitions
US6651186B1 (en) * 2000-04-28 2003-11-18 Sun Microsystems, Inc. Remote incremental program verification using API definitions
US6810508B1 (en) * 2000-05-04 2004-10-26 Xilinx, Inc. Method for automatically-remapping an HDL netlist to provide compatibility with pre-synthesis behavioral test benches
US6675310B1 (en) * 2000-05-04 2004-01-06 Xilinx, Inc. Combined waveform and data entry apparatus and method for facilitating fast behavorial verification of digital hardware designs
US6817005B2 (en) * 2000-05-25 2004-11-09 Xilinx, Inc. Modular design method and system for programmable logic devices
US7127704B2 (en) * 2000-06-02 2006-10-24 Sun Microsystems, Inc. Interactive software engineering tool with support for embedded lexical contexts
US6823486B2 (en) * 2000-06-05 2004-11-23 Fujitsu Limited Automatic test pattern generation for functional register transfer level circuits using assignment decision diagrams
US6826717B1 (en) * 2000-06-12 2004-11-30 Altera Corporation Synchronization of hardware and software debuggers
US20020067364A1 (en) * 2000-06-22 2002-06-06 Lane John F. Method for browsing various intelligent design data abstractions
US7100133B1 (en) * 2000-06-23 2006-08-29 Koninklijke Philips Electronics N.V Computer system and method to dynamically generate system on a chip description files and verification information
JP3813414B2 (ja) 2000-06-26 2006-08-23 東芝マイクロエレクトロニクス株式会社 Asic設計支援システム
KR100455566B1 (ko) * 2000-06-30 2004-11-09 인터내셔널 비지네스 머신즈 코포레이션 코드 갱신을 위한 장치 및 방법
US6681353B1 (en) * 2000-07-05 2004-01-20 Emc Corporation Methods and apparatus for obtaining a trace of a digital signal within a field programmable gate array device
JP2002032426A (ja) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp 回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラムを記録した記録媒体
JP4493173B2 (ja) * 2000-07-27 2010-06-30 株式会社ルネサステクノロジ バックアノテーション方法
US6918106B1 (en) 2000-07-31 2005-07-12 Sun Microsystems, Inc. Method and apparatus for collocating dynamically loaded program files
US6542844B1 (en) 2000-08-02 2003-04-01 International Business Machines Corporation Method and apparatus for tracing hardware states using dynamically reconfigurable test circuits
US20020049738A1 (en) * 2000-08-03 2002-04-25 Epstein Bruce A. Information collaboration and reliability assessment
US6732003B1 (en) 2000-08-07 2004-05-04 Data I/O Corporation Feeder/programming/loader system
US6981245B1 (en) * 2000-09-14 2005-12-27 Sun Microsystems, Inc. Populating binary compatible resource-constrained devices with content verified using API definitions
GB2350917B (en) * 2000-09-14 2001-05-30 Mitel Semiconductor Ltd System for manufacturing a semiconductor device
US6987736B1 (en) * 2000-09-18 2006-01-17 Bellsouth Intellectual Property Corp. Router polling system and method
AU2001293290A1 (en) 2000-09-21 2002-04-02 Integrity Pc Innovations, Inc. An automatic real-time file management method and apparatus
US7028084B1 (en) 2000-09-27 2006-04-11 Bellsouth Intellectual Property Corp. xDSL connection monitor
JP3716729B2 (ja) * 2000-09-27 2005-11-16 セイコーエプソン株式会社 ユーザサポート
US6591403B1 (en) * 2000-10-02 2003-07-08 Hewlett-Packard Development Company, L.P. System and method for specifying hardware description language assertions targeting a diverse set of verification tools
US6671564B1 (en) * 2000-10-03 2003-12-30 Data I/O Corporation Portable programming system and control method therefor
US6904436B1 (en) * 2000-10-04 2005-06-07 Cypress Semiconductor Corporation Method and system for generating a bit order data structure of configuration bits from a schematic hierarchy
US6304999B1 (en) * 2000-10-23 2001-10-16 Advanced Micro Devices, Inc. Method and apparatus for embedded process control framework in tool systems
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US7260597B1 (en) * 2000-11-02 2007-08-21 Sony Corporation Remote manual, maintenance, and diagnostic services for networked electronic devices
DE60036625D1 (de) * 2000-11-07 2007-11-15 St Microelectronics Srl Verfahren und System zur Schätzung des Leistungsverbrauchs von digitalen Schaltungen und zugehöriges Rechnerprogrammprodukt
NZ508052A (en) * 2000-11-09 2003-06-30 Derek Ward Programmable controller
US7002559B2 (en) * 2000-11-13 2006-02-21 Anoto Ab Method, system and product for information management
US7222315B2 (en) * 2000-11-28 2007-05-22 Synplicity, Inc. Hardware-based HDL code coverage and design analysis
US6539520B1 (en) * 2000-11-28 2003-03-25 Advanced Micro Devices, Inc. Systems and methods for generating hardware description code
US6530069B2 (en) * 2000-11-29 2003-03-04 Unisys Corporation Printed circuit board design, testing, and manufacturing process
US6886160B1 (en) * 2000-11-29 2005-04-26 Hyung Sup Lee Distribution of mainframe data in the PC environment
US6490711B2 (en) 2000-12-18 2002-12-03 Yardstick Research, Llc Method for creating a design verification test bench
US7200838B2 (en) * 2000-12-20 2007-04-03 National Instruments Corporation System and method for automatically generating a graphical program in response to a state diagram
DE10065401A1 (de) * 2000-12-27 2003-03-06 Siemens Ag Automatisierungssystem
US6750879B2 (en) * 2000-12-30 2004-06-15 Intel Corporation Method and apparatus for communicating cable modem problem demarcation through a graphical user interface
US6901407B2 (en) * 2001-01-12 2005-05-31 Rick D. Curns System and method for updating project management scheduling charts
US20020111999A1 (en) * 2001-02-13 2002-08-15 Andersson Anders Jorgen Mikael System and method for remote control of software and an attached device
US8214501B1 (en) 2001-03-02 2012-07-03 At&T Intellectual Property I, L.P. Methods and systems for electronic data exchange utilizing centralized management technology
US6785834B2 (en) * 2001-03-21 2004-08-31 International Business Machines Corporation Method and system for automating product support
US20020143898A1 (en) * 2001-03-27 2002-10-03 Mansfield Michael A. System and method for providing personalized customer support
US7133822B1 (en) * 2001-03-29 2006-11-07 Xilinx, Inc. Network based diagnostic system and method for programmable hardware
US7246328B2 (en) * 2001-03-29 2007-07-17 The Boeing Company Method, computer program product, and system for performing automated linking between sheets of a drawing set
WO2002079968A1 (fr) * 2001-03-30 2002-10-10 Seiko Epson Corporation Technique de reseaux pour mesures de prevention des dysfonctionnements
US6789217B2 (en) * 2001-04-10 2004-09-07 Agilent Technologies, Inc. System and method for allocating logic analyzer hardware resources
US6509201B1 (en) * 2001-04-11 2003-01-21 Advanced Micro Devices, Inc. Method and apparatus for monitoring wafer stress
US6526559B2 (en) 2001-04-13 2003-02-25 Interface & Control Systems, Inc. Method for creating circuit redundancy in programmable logic devices
US6605962B2 (en) * 2001-05-06 2003-08-12 Altera Corporation PLD architecture for flexible placement of IP function blocks
US7082104B2 (en) 2001-05-18 2006-07-25 Intel Corporation Network device switch
US7076595B1 (en) * 2001-05-18 2006-07-11 Xilinx, Inc. Programmable logic device including programmable interface core and central processing unit
US6877146B1 (en) 2001-06-03 2005-04-05 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US20020198696A1 (en) * 2001-06-08 2002-12-26 Hector Sanchez Method and apparatus for designing and making an integrated circuit
US6976239B1 (en) * 2001-06-12 2005-12-13 Altera Corporation Methods and apparatus for implementing parameterizable processors and peripherals
US7716332B1 (en) 2001-06-20 2010-05-11 At&T Intellectual Property I, L.P. System and method for server-based predictive caching of back-end system data
KR20030006140A (ko) * 2001-07-11 2003-01-23 (주)라인게이트 네트워크를 통한 개인용 컴퓨터의 소프트웨어 업데이트장치 및 그 방법
US7337430B2 (en) * 2001-07-20 2008-02-26 The Mathworks, Inc. Optimized look-up table calculations in block diagram software
US6629307B2 (en) * 2001-07-24 2003-09-30 Hewlett-Packard Development Company, Lp. Method for ensuring correct pin assignments between system board connections using common mapping files
DE10137574B4 (de) * 2001-07-31 2006-01-19 Infineon Technologies Ag Verfahren, Computerprogramm und Datenverarbeitungsanlage zur Verarbeitung von Netzwerktopologien
US20030028471A1 (en) * 2001-08-01 2003-02-06 Koichi Usui Method for selling pre-owned integrated circuit manufacturing equipment online
US7093224B2 (en) 2001-08-28 2006-08-15 Intel Corporation Model-based logic design
US7010772B1 (en) * 2001-08-28 2006-03-07 Cypress Semiconductor Corp. Method and apparatus for generating superset pinout for devices with high-speed transceiver channels
US6643836B2 (en) 2001-08-29 2003-11-04 Intel Corporation Displaying information relating to a logic design
US7073156B2 (en) 2001-08-29 2006-07-04 Intel Corporation Gate estimation process and method
US6708321B2 (en) 2001-08-29 2004-03-16 Intel Corporation Generating a function within a logic design using a dialog box
US6983427B2 (en) * 2001-08-29 2006-01-03 Intel Corporation Generating a logic design
US6640329B2 (en) 2001-08-29 2003-10-28 Intel Corporation Real-time connection error checking method and process
US7107201B2 (en) 2001-08-29 2006-09-12 Intel Corporation Simulating a logic design
US6721925B2 (en) 2001-08-29 2004-04-13 Intel Corporation Employing intelligent logical models to enable concise logic representations for clarity of design description and for rapid design capture
US6859913B2 (en) 2001-08-29 2005-02-22 Intel Corporation Representing a simulation model using a hardware configuration database
US7130784B2 (en) 2001-08-29 2006-10-31 Intel Corporation Logic simulation
SE0102918D0 (sv) * 2001-08-30 2001-08-30 St Jude Medical Method for providing software to an implantable medical device system
JP2003085314A (ja) * 2001-09-11 2003-03-20 Ge Medical Systems Global Technology Co Llc 遠隔サイト管理システム
US6529365B1 (en) * 2001-09-28 2003-03-04 Intel Corporation Multiple terminal SMT BGA-style wound capacitor
US6781407B2 (en) 2002-01-09 2004-08-24 Xilinx, Inc. FPGA and embedded circuitry initialization and processing
US7420392B2 (en) * 2001-09-28 2008-09-02 Xilinx, Inc. Programmable gate array and embedded circuitry initialization and processing
US6798239B2 (en) * 2001-09-28 2004-09-28 Xilinx, Inc. Programmable gate array having interconnecting logic to support embedded fixed logic circuitry
US7117479B2 (en) * 2001-10-01 2006-10-03 Sun Microsystems, Inc. Language-sensitive whitespace adjustment in a software engineering tool
US6742174B1 (en) 2001-10-19 2004-05-25 Cadence Design Systems, Inc. Similarity-driven synthesis for equivalence checking of complex designs
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US6751783B1 (en) * 2001-10-30 2004-06-15 Lsi Logic Corporation System and method for optimizing an integrated circuit design
JP2003140737A (ja) * 2001-10-30 2003-05-16 Fujitsu Ten Ltd サポートシステム
US6668359B1 (en) * 2001-10-31 2003-12-23 Lsi Logic Corporation Verilog to vital translator
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US20030093536A1 (en) * 2001-11-09 2003-05-15 't Hooft Maarten W. Support interface module
US7143313B2 (en) * 2001-11-09 2006-11-28 Sun Microsystems, Inc. Support interface module bug submitter
JP3792149B2 (ja) * 2001-11-12 2006-07-05 任天堂株式会社 画像処理装置および画像処理プログラム
US7526422B1 (en) 2001-11-13 2009-04-28 Cypress Semiconductor Corporation System and a method for checking lock-step consistency between an in circuit emulation and a microcontroller
US6651239B1 (en) * 2001-11-13 2003-11-18 Lsi Logic Corporation Direct transformation of engineering change orders to synthesized IC chip designs
US7266731B2 (en) * 2001-11-13 2007-09-04 Sun Microsystems, Inc. Method and apparatus for managing remote software code update
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US6996758B1 (en) 2001-11-16 2006-02-07 Xilinx, Inc. Apparatus for testing an interconnecting logic fabric
US6983405B1 (en) 2001-11-16 2006-01-03 Xilinx, Inc., Method and apparatus for testing circuitry embedded within a field programmable gate array
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US6701508B1 (en) * 2001-11-19 2004-03-02 Cypress Semiconductor Corporation Method and system for using a graphics user interface for programming an electronic device
US6715132B1 (en) * 2001-11-19 2004-03-30 Cypress Semiconductor Corporation Datasheet browsing and creation with data-driven datasheet tabs within a microcontroller design tool
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US6901563B1 (en) * 2001-11-19 2005-05-31 Cypress Semiconductor Corporation Storing of global parameter defaults and using them over two or more design projects
US6886092B1 (en) 2001-11-19 2005-04-26 Xilinx, Inc. Custom code processing in PGA by providing instructions from fixed logic processor portion to programmable dedicated processor portion
US6999910B2 (en) * 2001-11-20 2006-02-14 Lsi Logic Corporation Method and apparatus for implementing a metamethodology
US20030097372A1 (en) * 2001-11-20 2003-05-22 Cynthia Bertini Method and system for managing electrical schematic data
US20050169507A1 (en) * 2001-11-21 2005-08-04 Kevin Kreeger Registration of scanning data acquired from different patient positions
US6775798B2 (en) * 2001-11-28 2004-08-10 Lsi Logic Corporation Fast sampling test bench
US7359847B2 (en) * 2001-11-30 2008-04-15 International Business Machines Corporation Tracking converage results in a batch simulation farm network
US6654941B1 (en) * 2001-11-30 2003-11-25 Cypress Semiconductor Corp. Bus I/O placement guidance
US6769107B1 (en) * 2001-12-03 2004-07-27 Lsi Logic Corporation Method and system for implementing incremental change to circuit design
US7493470B1 (en) 2001-12-07 2009-02-17 Arc International, Plc Processor apparatus and methods optimized for control applications
US7047464B2 (en) * 2001-12-10 2006-05-16 International Business Machines Corporation Method and system for use of a field programmable function within an application specific integrated circuit (ASIC) to access internal signals for external observation and control
US6668361B2 (en) 2001-12-10 2003-12-23 International Business Machines Corporation Method and system for use of a field programmable function within a chip to enable configurable I/O signal timing characteristics
US6754881B2 (en) 2001-12-10 2004-06-22 International Business Machines Corporation Field programmable network processor and method for customizing a network processor
US7516435B2 (en) * 2001-12-10 2009-04-07 Mentor Graphics Corporation Reservation of design elements in a parallel printed circuit board design environment
EP1451732A4 (en) * 2001-12-10 2007-08-08 Mentor Graphics Corp AUTOMATED ELECTRONIC DESIGN REALIZED IN PARALLEL: SHARED SIMULTANEOUS MODIFICATION
US7587695B2 (en) * 2001-12-10 2009-09-08 Mentor Graphics Corporation Protection boundaries in a parallel printed circuit board design environment
US6545501B1 (en) 2001-12-10 2003-04-08 International Business Machines Corporation Method and system for use of a field programmable function within a standard cell chip for repair of logic circuits
US6711718B2 (en) * 2001-12-10 2004-03-23 Charles Pfeil Parallel electronic design automation: distributed simultaneous editing
US6708313B2 (en) 2001-12-10 2004-03-16 Charles Pfeil Parallel electronic design automation: shared simultaneous editing
US6737208B1 (en) * 2001-12-17 2004-05-18 Advanced Micro Devices, Inc. Method and apparatus for controlling photolithography overlay registration incorporating feedforward overlay information
US6658628B1 (en) * 2001-12-19 2003-12-02 Lsi Logic Corporation Developement of hardmac technology files (CLF, tech and synlib) for RTL and full gate level netlists
US7007081B2 (en) * 2001-12-19 2006-02-28 Kabushiki Kaisha Toshiba Peripheral equipment of computer
KR20030055824A (ko) * 2001-12-27 2003-07-04 삼성전자주식회사 데이터 처리 장치용 구동 프로그램 원격 갱신 방법과 이를위한 데이터 처리 장치 및 데이터 포맷
US6789234B2 (en) 2001-12-28 2004-09-07 International Business Machines Corporation Method and system for a timing based logic entry
US6691207B2 (en) * 2001-12-28 2004-02-10 Hewlett-Packard Development Company, L.P. Method and apparatus for implementing loop compression in a program counter trace
US20030125918A1 (en) * 2002-01-02 2003-07-03 International Business Machines Corporation VHDL technology library method for efficient customization of chip gate delays
US6817000B2 (en) 2002-01-02 2004-11-09 International Business Machines Corporation Delay correlation analysis and representation for vital complaint VHDL models
US7085701B2 (en) * 2002-01-02 2006-08-01 International Business Machines Corporation Size reduction techniques for vital compliant VHDL simulation models
US20030135802A1 (en) * 2002-01-14 2003-07-17 Klein Jeff C. Verification test method for programmable logic devices
US7197724B2 (en) 2002-01-17 2007-03-27 Intel Corporation Modeling a logic design
US6678875B2 (en) 2002-01-25 2004-01-13 Logicvision, Inc. Self-contained embedded test design environment and environment setup utility
US20030145300A1 (en) * 2002-01-28 2003-07-31 Tran Trung M. Layout tracking solutions
US6990650B2 (en) * 2002-01-31 2006-01-24 Cadence Design Systems, Inc. Method and apparatus for performing technology mapping
US7076760B2 (en) * 2002-01-31 2006-07-11 Cadence Design Systems, Inc. Method and apparatus for specifying encoded sub-networks
US7024639B2 (en) * 2002-01-31 2006-04-04 Cadence Design Systems, Inc. Method and apparatus for specifying encoded sub-networks
US6687882B1 (en) * 2002-01-31 2004-02-03 Synplicity, Inc. Methods and apparatuses for non-equivalence checking of circuits with subspace
US7398503B2 (en) * 2002-01-31 2008-07-08 Cadence Design Systems, Inc Method and apparatus for pre-tabulating sub-networks
US20030217026A1 (en) * 2002-01-31 2003-11-20 Steven Teig Structure for storing a plurality os sub-networks
US7383524B2 (en) * 2002-01-31 2008-06-03 Cadence Design Systems, Inc Structure for storing a plurality of sub-networks
US6848086B2 (en) * 2002-01-31 2005-01-25 Cadence Design Systems, Inc. Method and apparatus for performing technology mapping
US6854097B2 (en) * 2002-01-31 2005-02-08 Cadence Design Systems, Inc. Method and apparatus for performing technology mapping
US6854098B2 (en) * 2002-01-31 2005-02-08 Cadence Design Systems, Inc. Method and apparatus for performing technology mapping
US6820248B1 (en) 2002-02-14 2004-11-16 Xilinx, Inc. Method and apparatus for routing interconnects to devices with dissimilar pitches
US6760898B1 (en) * 2002-02-22 2004-07-06 Xilinx, Inc. Method and system for inserting probe points in FPGA-based system-on-chip (SoC)
US6754882B1 (en) 2002-02-22 2004-06-22 Xilinx, Inc. Method and system for creating a customized support package for an FPGA-based system-on-chip (SoC)
US6976160B1 (en) 2002-02-22 2005-12-13 Xilinx, Inc. Method and system for controlling default values of flip-flops in PGA/ASIC-based designs
DE10207831A1 (de) * 2002-02-25 2003-09-04 Siemens Ag Verfahren zum Projektieren und/oder Konfigurieren eines Projektes
US7007121B1 (en) 2002-02-27 2006-02-28 Xilinx, Inc. Method and apparatus for synchronized buses
US6934922B1 (en) 2002-02-27 2005-08-23 Xilinx, Inc. Timing performance analysis
US7111217B1 (en) 2002-02-28 2006-09-19 Xilinx, Inc. Method and system for flexibly nesting JTAG TAP controllers for FPGA-based system-on-chip (SoC)
US6839874B1 (en) 2002-02-28 2005-01-04 Xilinx, Inc. Method and apparatus for testing an embedded device
US7187709B1 (en) 2002-03-01 2007-03-06 Xilinx, Inc. High speed configurable transceiver architecture
US7111220B1 (en) 2002-03-01 2006-09-19 Xilinx, Inc. Network physical layer with embedded multi-standard CRC generator
US7088767B1 (en) 2002-03-01 2006-08-08 Xilinx, Inc. Method and apparatus for operating a transceiver in different data rates
US7124382B1 (en) * 2002-03-01 2006-10-17 Xilinx, Inc. Method and apparatus for rule file generation
US6961919B1 (en) 2002-03-04 2005-11-01 Xilinx, Inc. Method of designing integrated circuit having both configurable and fixed logic circuitry
US8166185B2 (en) * 2002-03-05 2012-04-24 Hewlett-Packard Development Company, L.P. System and method for enterprise software distribution
US20030171907A1 (en) * 2002-03-06 2003-09-11 Shay Gal-On Methods and Apparatus for Optimizing Applications on Configurable Processors
US6983449B2 (en) 2002-03-15 2006-01-03 Electronic Data Systems Corporation System and method for configuring software for distribution
US7403955B2 (en) * 2002-03-21 2008-07-22 International Business Machines Corporation Method and system for updating attachment files
US6735749B2 (en) 2002-03-21 2004-05-11 Sun Microsystems, Inc. (Design rule check)/(electrical rule check) algorithms using a system resolution
US7590618B2 (en) * 2002-03-25 2009-09-15 Hewlett-Packard Development Company, L.P. System and method for providing location profile data for network nodes
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US6938236B1 (en) * 2002-03-29 2005-08-30 Altera Corporation Method of creating a mask-programmed logic device from a pre-existing circuit design
US7089473B2 (en) * 2002-03-29 2006-08-08 Intel Corporation Method and apparatus for testing a circuit using a die frame logic analyzer
US7100139B1 (en) * 2002-04-08 2006-08-29 Cypress Semiconductor Corporation Pinout views for allowed connections in GUI
US7024641B1 (en) * 2002-04-10 2006-04-04 Lsi Logic Corporation Integrated circuit having a programmable gate array and a field programmable gate array and methods of designing and manufacturing the same using testing IC before configuring FPGA
US6842888B2 (en) 2002-04-23 2005-01-11 Freescale Semiconductor, Inc. Method and apparatus for hierarchically restructuring portions of a hierarchical database based on selected attributes
US20030204386A1 (en) * 2002-04-24 2003-10-30 Glenn Colon-Bonet Class-based system for circuit modeling
WO2003091914A1 (en) * 2002-04-25 2003-11-06 Arc International Apparatus and method for managing integrated circuit designs
US7120652B2 (en) * 2002-04-25 2006-10-10 Sun Microsystems, Inc. Method, system and program for determining version of storage devices and programs indicated in the resource information installed in the computer system
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7539680B2 (en) * 2002-05-10 2009-05-26 Lsi Corporation Revision control for database of evolved design
US6973405B1 (en) 2002-05-22 2005-12-06 Xilinx, Inc. Programmable interactive verification agent
US7096082B1 (en) * 2002-05-24 2006-08-22 Methode Electronics, Inc. Design control document linking template
US20030220920A1 (en) * 2002-05-24 2003-11-27 Mentor Graphics Corporation Matching database fields in an electronic design automation environment
US7801976B2 (en) * 2002-05-28 2010-09-21 At&T Intellectual Property I, L.P. Service-oriented architecture systems and methods
US7318014B1 (en) 2002-05-31 2008-01-08 Altera Corporation Bit accurate hardware simulation in system level simulators
US6779169B1 (en) * 2002-05-31 2004-08-17 Altera Corporation Method and apparatus for placement of components onto programmable logic devices
US7363545B1 (en) * 2002-06-03 2008-04-22 Xilinx, Inc. System and method for overcoming download cable bottlenecks during programming of integrated circuit devices
US7827510B1 (en) 2002-06-07 2010-11-02 Synopsys, Inc. Enhanced hardware debugging with embedded FPGAS in a hardware description language
US6772405B1 (en) 2002-06-13 2004-08-03 Xilinx, Inc. Insertable block tile for interconnecting to a device embedded in an integrated circuit
US6925621B2 (en) * 2002-06-24 2005-08-02 Agilent Technologies, Inc. System and method for applying timing models in a static-timing analysis of a hierarchical integrated circuit design
US7386834B2 (en) * 2002-06-28 2008-06-10 Sun Microsystems, Inc. Undo/redo technique for token-oriented representation of program code
US20040003374A1 (en) * 2002-06-28 2004-01-01 Van De Vanter Michael L. Efficient computation of character offsets for token-oriented representation of program code
US6789249B2 (en) * 2002-06-28 2004-09-07 Cray, Inc. Boolean gate definition
US20040003373A1 (en) * 2002-06-28 2004-01-01 Van De Vanter Michael L. Token-oriented representation of program code with support for textual editing thereof
US6848084B1 (en) * 2002-07-02 2005-01-25 Cadence Design Systems, Inc. Method and apparatus for verification of memories at multiple abstraction levels
US7085973B1 (en) 2002-07-09 2006-08-01 Xilinx, Inc. Testing address lines of a memory controller
US20040010766A1 (en) * 2002-07-10 2004-01-15 Swope John M. Method and system for automated design of printed circuit boards
US7197734B1 (en) 2002-07-12 2007-03-27 Altera Corporation Method and apparatus for designing systems using logic regions
US6871332B2 (en) * 2002-07-23 2005-03-22 Sun Microsystems, Inc. Structure and method for separating geometries in a design layout into multi-wide object classes
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US8181125B2 (en) * 2002-08-05 2012-05-15 Hewlett-Packard Development Company, L.P. System and method for providing compliant mapping between chip bond locations and package bond locations for an integrated circuit
US7200844B2 (en) * 2002-08-08 2007-04-03 Hewlett-Packard Development Company, Lp. User installation of imaging device control system
US6904576B2 (en) 2002-08-09 2005-06-07 Synplicity, Inc. Method and system for debugging using replicated logic
US7254331B2 (en) * 2002-08-09 2007-08-07 Micron Technology, Inc. System and method for multiple bit optical data transmission in memory systems
US20040032412A1 (en) * 2002-08-13 2004-02-19 Odom Brian Keith Generating a graphical program based on a timing diagram
CN100377097C (zh) * 2002-08-26 2008-03-26 联发科技股份有限公司 除错装置
US20040122643A1 (en) * 2002-08-29 2004-06-24 Anderson Howard C. Apparatus and method for simulating switched-capacitor circuits
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US7099426B1 (en) 2002-09-03 2006-08-29 Xilinx, Inc. Flexible channel bonding and clock correction operations on a multi-block data path
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7092865B1 (en) 2002-09-10 2006-08-15 Xilinx, Inc. Method and apparatus for timing modeling
US7124392B2 (en) * 2002-09-27 2006-10-17 Stmicroelectronics, Pvt. Ltd. Mapping of programmable logic devices
US7308492B2 (en) 2002-10-02 2007-12-11 Sony Corporation Method and apparatus for use in remote diagnostics
FR2846766B1 (fr) * 2002-10-31 2005-01-28 Jdv Procede d'identification et systeme de fichiers specialise pour la gestion de configuration
US7720780B1 (en) 2003-11-10 2010-05-18 Zxibix, Inc. System and method for facilitating collaboration and related multiple user thinking and cooperation regarding an arbitrary problem
US10395173B1 (en) 2002-11-11 2019-08-27 Zxibix, Inc. System and methods for exemplary problem solving, thinking and learning using an exemplary archetype process and enhanced hybrid forms
US7225175B2 (en) * 2002-11-11 2007-05-29 Zxibix, Inc. System and method of facilitating and evaluating user thinking about an arbitrary problem using visual feedback
US7730009B1 (en) 2002-11-11 2010-06-01 Zxibix, Inc. System and methods for archetype enabled research and search
US8660972B1 (en) 2002-11-11 2014-02-25 Zxibix, Inc. System and method to provide a customized problem solving environment for the development of user thinking about an arbitrary problem
US7949617B1 (en) 2002-11-11 2011-05-24 Linda Shawn Higgins System and methods for facilitating user thinking and learning utilizing enhanced interactive constructs
US7685085B2 (en) 2003-11-10 2010-03-23 James Ralph Heidenreich System and method to facilitate user thinking about an arbitrary problem with output and interfaces to external systems, components and resources
US6971083B1 (en) * 2002-11-13 2005-11-29 Altera Corporation Method for programming programmable logic device with blocks that perform multiplication and other arithmetic functions
US6907420B2 (en) 2002-11-14 2005-06-14 Vibren Technologies, Inc. Parameterizing system and method
US7036046B2 (en) * 2002-11-14 2006-04-25 Altera Corporation PLD debugging hub
US6895566B1 (en) * 2002-11-19 2005-05-17 Xilinx, Inc. Methods and apparatus for isolating critical paths on an IC device having a thermal energy generator
US7024636B2 (en) * 2002-11-20 2006-04-04 Lsi Logic Corporation Chip management system
US7003751B1 (en) * 2003-01-10 2006-02-21 Xilinx Inc. Specification of the hierarchy, connectivity, and graphical representation of a circuit design
US7085706B1 (en) 2003-01-14 2006-08-01 Xilinx, Inc. Systems and methods of utilizing virtual input and output modules in a programmable logic device
US7472737B1 (en) 2003-01-15 2009-01-06 Leannoux Properties Ag L.L.C. Adjustable micro device feeder
US7076751B1 (en) 2003-01-24 2006-07-11 Altera Corporation Chip debugging using incremental recompilation
US7216276B1 (en) 2003-02-27 2007-05-08 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US7444571B1 (en) 2003-02-27 2008-10-28 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US7496818B1 (en) 2003-02-27 2009-02-24 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US8706760B2 (en) * 2003-02-28 2014-04-22 Microsoft Corporation Method to delay locking of server files on edit
JP4908731B2 (ja) * 2003-07-31 2012-04-04 キヤノン株式会社 情報処理装置、情報処理方法及び情報処理プログラム
US7853946B2 (en) * 2003-02-28 2010-12-14 Canon Kabushiki Kaisha Information processing apparatus, information processing method, and control program
US7197743B2 (en) * 2003-03-04 2007-03-27 Hitachi, Ltd. Method for generating computer software for embedded systems
US7308564B1 (en) * 2003-03-27 2007-12-11 Xilinx, Inc. Methods and circuits for realizing a performance monitor for a processor from programmable logic
US7991606B1 (en) * 2003-04-01 2011-08-02 Altera Corporation Embedded logic analyzer functionality for system level environments
US7216330B1 (en) * 2003-04-14 2007-05-08 Altera Corporation Method and apparatus for extending the capabilities of tools used for designing systems on programmable logic devices by registering a user specified procedure
US7254811B2 (en) 2003-04-17 2007-08-07 Ntt Docomo, Inc. Update system and method for updating a scanning subsystem in a mobile communication framework
US7337101B1 (en) * 2003-04-17 2008-02-26 Altera Corporation Method and apparatus for extending the capabilities of tools used for designing systems on programmable logic devices to satisfy timing requirements
US7191427B2 (en) * 2003-04-25 2007-03-13 Stmicroelectonics Pvt Ltd. Method for mapping a logic circuit to a programmable look up table (LUT)
US20040225998A1 (en) * 2003-05-06 2004-11-11 Sun Microsystems, Inc. Undo/Redo technique with computed of line information in a token-oriented representation of program code
US20040225997A1 (en) * 2003-05-06 2004-11-11 Sun Microsystems, Inc. Efficient computation of line information in a token-oriented representation of program code
US7757197B1 (en) 2003-05-29 2010-07-13 Altera Corporation Method and apparatus for utilizing constraints for the routing of a design on a programmable logic device
US7627842B1 (en) 2003-06-03 2009-12-01 Cadence Design Systems, Inc. Method and system for verification of circuits with encoded signals
US7509246B1 (en) 2003-06-09 2009-03-24 Altera Corporation System level simulation models for hardware modules
US7245145B2 (en) * 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7299450B2 (en) * 2003-06-17 2007-11-20 Microsoft Corporation Undoing changes in a software configuration management system
US7506210B1 (en) * 2003-06-26 2009-03-17 Xilinx, Inc. Method of debugging PLD configuration using boundary scan
US9778919B2 (en) * 2003-06-27 2017-10-03 Adobe Systems Incorporated Dual context interaction with a content object for facilitating content creation and software development
US20050037787A1 (en) * 2003-06-27 2005-02-17 Rosett-Wireless Corporation Wireless intelligent portable-server system (WIPSS)
US20050022152A1 (en) * 2003-07-09 2005-01-27 Turk Daniel J. White body modeing and virtual evaluation system for mechanical assemblies
DE10331312A1 (de) * 2003-07-10 2005-01-27 Siemens Ag Verfahren zum Projektieren und/oder Konfigurieren eines Projektes
US7360190B1 (en) * 2003-07-11 2008-04-15 Altera Corporation Method and apparatus for performing retiming on field programmable gate arrays
US7350176B1 (en) * 2003-07-17 2008-03-25 Altera Corporation Techniques for mapping to a shared lookup table mask
US7181703B1 (en) * 2003-07-22 2007-02-20 Altera Corporation Techniques for automated sweeping of parameters in computer-aided design to achieve optimum performance and resource usage
US7539900B1 (en) 2003-07-29 2009-05-26 Altera Corporation Embedded microprocessor for integrated circuit testing and debugging
US20050050503A1 (en) * 2003-08-25 2005-03-03 Keller S. Brandon Systems and methods for establishing data model consistency of computer aided design tools
US20050050482A1 (en) * 2003-08-25 2005-03-03 Keller S. Brandon System and method for determining applicable configuration information for use in analysis of a computer aided design
US7086019B2 (en) * 2003-08-25 2006-08-01 Hewlett-Packard Development Company, L.P. Systems and methods for determining activity factors of a circuit design
US7073152B2 (en) * 2003-08-25 2006-07-04 Hewlett-Packard Development Company, L.P. System and method for determining a highest level signal name in a hierarchical VLSI design
US7062727B2 (en) * 2003-08-25 2006-06-13 Hewlett-Packard Development Company, L.P. Computer aided design systems and methods with reduced memory utilization
US7231336B2 (en) * 2003-08-25 2007-06-12 Legend Design Technology, Inc. Glitch and metastability checks using signal characteristics
US7058908B2 (en) * 2003-08-25 2006-06-06 Hewlett-Packard Development Company, L.P. Systems and methods utilizing fast analysis information during detailed analysis of a circuit design
US7032206B2 (en) * 2003-08-25 2006-04-18 Hewlett-Packard Development Company, L.P. System and method for iteratively traversing a hierarchical circuit design
US7076752B2 (en) * 2003-08-25 2006-07-11 Hewlett-Packard Development Company, L.P. System and method for determining unmatched design elements in a computer-automated design
US20050050485A1 (en) * 2003-08-25 2005-03-03 Keller S. Brandon Systems and methods for identifying data sources associated with a circuit design
US20050050492A1 (en) * 2003-08-25 2005-03-03 Keller S. Brandon Systems and methods for performing circuit analysis on a circuit design
US20050050483A1 (en) * 2003-08-25 2005-03-03 Keller S. Brandon System and method analyzing design elements in computer aided design tools
US20050050506A1 (en) * 2003-08-25 2005-03-03 Keller S. Brandon System and method for determining connectivity of nets in a hierarchical circuit design
US20050049843A1 (en) * 2003-08-29 2005-03-03 Lee Hewitt Computerized extension apparatus and methods
US7421014B2 (en) * 2003-09-11 2008-09-02 Xilinx, Inc. Channel bonding of a plurality of multi-gigabit transceivers
US7111260B2 (en) * 2003-09-18 2006-09-19 International Business Machines Corporation System and method for incremental statistical timing analysis of digital circuits
US20050071144A1 (en) * 2003-09-25 2005-03-31 Taiwan Semicondutor Manufacturing Co. Method for providing VITAL model of embedded memory with delay back annotation
US7594204B1 (en) * 2003-10-06 2009-09-22 Altera Corporation Method and apparatus for performing layout-driven optimizations on field programmable gate arrays
WO2005038676A2 (en) * 2003-10-17 2005-04-28 University Of Delaware Method and apparatus for emulation of logic circuits
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7086025B1 (en) * 2003-10-23 2006-08-01 Adaptec, Inc. Programmable logic device partitioning method for application specific integrated circuit prototyping
FR2861481B1 (fr) * 2003-10-27 2006-01-21 Patrice Manoutsis Atelier et procede de conception d'un reseau prediffuse programmable et support d'enregistrement pour leur mise en oeuvre
US7340729B2 (en) * 2003-10-28 2008-03-04 Sap Ag Reducing recompilation frequency
US7269541B1 (en) 2003-11-13 2007-09-11 Cadence Design Systems, Inc. System and method for supporting multi-rate simulation of a circuit having hierarchical data structure
US7392170B1 (en) 2003-11-13 2008-06-24 Cadence Design Systems, Inc. System and method for dynamically compressing circuit components during simulation
US7409328B1 (en) 2003-11-13 2008-08-05 Cadence Design Systems, Inc. System and method for communicating simulation solutions between circuit components in a hierarchical data structure
US8428928B1 (en) 2003-11-13 2013-04-23 Cadence Design Systems, Inc. System and method for dynamically representing repetitive loads of a circuit during simulation
US20050114818A1 (en) * 2003-11-21 2005-05-26 Lsi Logic Corporation Chip design command processor
US7590963B2 (en) * 2003-11-21 2009-09-15 Mentor Graphics Corporation Integrating multiple electronic design applications
US7305648B2 (en) * 2003-11-21 2007-12-04 Mentor Graphics Corporation Distributed autorouting of conductive paths in printed circuit boards
US7464102B2 (en) * 2003-11-26 2008-12-09 Microsoft Corporation System and method for providing computer support tools
US7181383B1 (en) * 2003-11-26 2007-02-20 Cadence Design Systems, Inc. System and method for simulating a circuit having hierarchical structure
US20050120340A1 (en) * 2003-12-01 2005-06-02 Skazinski Joseph G. Apparatus, system, and method for automated generation of embedded systems software
US8346803B2 (en) * 2003-12-12 2013-01-01 Knapp Investment Company Limited Dynamic generation of target files from template files and tracking of the processing of target files
US20050149890A1 (en) * 2003-12-29 2005-07-07 Tsai Vicki W. Programming reconfigurable packetized networks
US7096434B2 (en) * 2003-12-31 2006-08-22 International Business Machines Corporation Method, system and program product providing a configuration specification language supporting arbitrary mapping functions for configuration constructs
US7661101B2 (en) * 2004-01-15 2010-02-09 Parametric Technology Corporation Synchronous and asynchronous collaboration between heterogeneous applications
US7437712B1 (en) * 2004-01-22 2008-10-14 Sprint Communications Company L.P. Software build tool with revised code version based on description of revisions and authorizing build based on change report that has been approved
US7181584B2 (en) * 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7206967B1 (en) 2004-02-09 2007-04-17 Altera Corporation Chip debugging using incremental recompilation and register insertion
US7188329B2 (en) * 2004-02-13 2007-03-06 Inventec Corporation Computer-assisted electronic component schematic linking method
US7425841B2 (en) 2004-02-14 2008-09-16 Tabula Inc. Configurable circuits, IC's, and systems
US7284222B1 (en) 2004-06-30 2007-10-16 Tabula, Inc. Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit
US7193432B1 (en) 2004-02-14 2007-03-20 Herman Schmit VPA logic circuits
US7126381B1 (en) 2004-02-14 2006-10-24 Herman Schmit VPA interconnect circuit
US7126373B1 (en) 2004-02-14 2006-10-24 Herman Schmit Configurable logic circuits with commutative properties
US7157933B1 (en) 2004-02-14 2007-01-02 Herman Schmit Configurable circuits, IC's, and systems
US7109752B1 (en) * 2004-02-14 2006-09-19 Herman Schmit Configurable circuits, IC's, and systems
US7167025B1 (en) 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US7193440B1 (en) * 2004-02-14 2007-03-20 Herman Schmit Configurable circuits, IC's, and systems
US7424698B2 (en) * 2004-02-27 2008-09-09 Intel Corporation Allocation of combined or separate data and control planes
US7366864B2 (en) * 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US20050209722A1 (en) * 2004-03-19 2005-09-22 Ugs Corp. System and method for automating architecture changes to system-level design
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US20050229139A1 (en) * 2004-03-30 2005-10-13 Intel Corporation Block-based processing in a packet-based reconfigurable architecture
US20050223110A1 (en) * 2004-03-30 2005-10-06 Intel Corporation Heterogeneous building block scalability
US7073159B2 (en) * 2004-03-31 2006-07-04 Intel Corporation Constraints-directed compilation for heterogeneous reconfigurable architectures
US7590797B2 (en) * 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7222213B2 (en) * 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US7415693B1 (en) * 2004-05-21 2008-08-19 Altera Corporation Method and apparatus for reducing synthesis runtime
US7478355B2 (en) * 2004-05-21 2009-01-13 United Microelectronics Corp. Input/output circuits with programmable option and related method
US7373567B2 (en) * 2004-05-26 2008-05-13 International Business Machines Corporation System and method of providing error detection and correction capability in an integrated circuit using redundant logic cells of an embedded FPGA
JP2005348228A (ja) * 2004-06-04 2005-12-15 Hitachi Ltd 動画像編集システム
US7225416B1 (en) * 2004-06-15 2007-05-29 Altera Corporation Methods and apparatus for automatic test component generation and inclusion into simulation testbench
US7282950B1 (en) 2004-11-08 2007-10-16 Tabula, Inc. Configurable IC's with logic resources with offset connections
US20060004902A1 (en) * 2004-06-30 2006-01-05 Siva Simanapalli Reconfigurable circuit with programmable split adder
US7193438B1 (en) 2004-06-30 2007-03-20 Andre Rohe Configurable integrated circuit with offset connection
US7449915B2 (en) * 2004-06-30 2008-11-11 Tabula Inc. VPA logic circuits
US7312630B2 (en) * 2004-06-30 2007-12-25 Tabula, Inc. Configurable integrated circuit with built-in turns
US7439766B2 (en) * 2004-06-30 2008-10-21 Tabula, Inc. Configurable logic circuits with commutative properties
US7408382B2 (en) * 2004-06-30 2008-08-05 Tabula, Inc. Configurable circuits, IC's, and systems
US7145361B1 (en) * 2004-06-30 2006-12-05 Andre Rohe Configurable integrated circuit with different connection schemes
US20060015775A1 (en) * 2004-07-14 2006-01-19 John Benavides System and method for observing the behavior of an integrated circuit (IC)
US7480842B1 (en) * 2004-07-16 2009-01-20 Xilinx, Inc. Method and apparatus for reducing the number of test designs for device testing
US7386825B2 (en) * 2004-07-29 2008-06-10 International Business Machines Corporation Method, system and program product supporting presentation of a simulated or hardware system including configuration entities
US7389490B2 (en) * 2004-07-29 2008-06-17 International Business Machines Corporation Method, system and program product for providing a configuration specification language supporting selective presentation of configuration entities
US7290240B1 (en) * 2004-07-30 2007-10-30 Altera Corporation Leveraging combinations of synthesis, placement and incremental optimizations
US7171644B1 (en) * 2004-08-06 2007-01-30 Xilinx, Inc. Implementation set-based guide engine and method of implementing a circuit design
US7146583B1 (en) 2004-08-06 2006-12-05 Xilinx, Inc. Method and system for implementing a circuit design in a tree representation
US7290241B1 (en) 2004-08-06 2007-10-30 Xilinx, Inc. Method and system for managing behavior of algorithms
US7181704B1 (en) * 2004-08-06 2007-02-20 Xilinx, Inc. Method and system for designing integrated circuits using implementation directives
US7360177B1 (en) 2004-08-06 2008-04-15 Xilinx, Inc. Method and arrangement providing for implementation granularity using implementation sets
US7373631B1 (en) * 2004-08-11 2008-05-13 Altera Corporation Methods of producing application-specific integrated circuit equivalents of programmable logic
US8069436B2 (en) * 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US8082531B2 (en) 2004-08-13 2011-12-20 Cypress Semiconductor Corporation Method and an apparatus to design a processing system using a graphical user interface
US8286125B2 (en) * 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US7757294B1 (en) * 2004-08-27 2010-07-13 Xilinx, Inc. Method and system for maintaining the security of design information
US7392331B2 (en) * 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
ATE412932T1 (de) * 2004-09-03 2008-11-15 Derek Ward Verbesserungen an numerischen steuerungen und verwandten elektronischen geräten
US7546571B2 (en) * 2004-09-08 2009-06-09 Mentor Graphics Corporation Distributed electronic design automation environment
US20060101368A1 (en) * 2004-09-08 2006-05-11 Mentor Graphics Corporation Distributed electronic design automation environment
EP1803062A1 (en) * 2004-09-20 2007-07-04 Sony Computer Entertainment Inc. Methods and apparatus for distributing software applications
US7480843B1 (en) 2004-09-29 2009-01-20 Xilinx, Inc. Configuration access from a boundary-scannable device
JP4622442B2 (ja) * 2004-10-14 2011-02-02 船井電機株式会社 ディスク装置の自己診断装置
US7317331B2 (en) 2004-11-08 2008-01-08 Tabula, Inc. Reconfigurable IC that has sections running at different reconfiguration rates
US7259587B1 (en) * 2004-11-08 2007-08-21 Tabula, Inc. Configurable IC's with configurable logic resources that have asymetric inputs and/or outputs
US7342415B2 (en) * 2004-11-08 2008-03-11 Tabula, Inc. Configurable IC with interconnect circuits that also perform storage operations
US7917559B2 (en) * 2004-11-08 2011-03-29 Tabula, Inc. Configurable IC's with configurable logic circuits that perform adder and/or subtractor operations
US7330050B2 (en) * 2004-11-08 2008-02-12 Tabula, Inc. Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements
US7301368B2 (en) * 2005-03-15 2007-11-27 Tabula, Inc. Embedding memory within tile arrangement of a configurable IC
US7573296B2 (en) 2004-11-08 2009-08-11 Tabula Inc. Configurable IC with configurable routing resources that have asymmetric input and/or outputs
US7295037B2 (en) * 2004-11-08 2007-11-13 Tabula, Inc. Configurable IC with routing circuits with offset connections
US20070244958A1 (en) * 2004-11-08 2007-10-18 Jason Redgrave Configurable IC's with carry bypass circuitry
US7743085B2 (en) * 2004-11-08 2010-06-22 Tabula, Inc. Configurable IC with large carry chains
US7224181B1 (en) * 2004-11-08 2007-05-29 Herman Schmit Clock distribution in a configurable IC
US7276933B1 (en) * 2004-11-08 2007-10-02 Tabula, Inc. Reconfigurable IC that has sections running at different looperness
US7242216B1 (en) 2004-11-08 2007-07-10 Herman Schmit Embedding memory between tile arrangement of a configurable IC
US7268586B1 (en) 2004-11-08 2007-09-11 Tabula, Inc. Method and apparatus for accessing stored data in a reconfigurable IC
US7373618B1 (en) 2004-11-12 2008-05-13 Cadence Design Systems, Inc. Method and system for selection and replacement of subcircuits in equivalence checking
US7716611B2 (en) 2004-11-13 2010-05-11 Mentor Graphics Corporation Logic injection
US7328420B1 (en) 2004-11-18 2008-02-05 Altera Corporation Circuit design tools with optimization assistance
DE102005055229A1 (de) * 2004-11-26 2006-06-08 Continental Teves Ag & Co. Ohg Festverdrahteter elektronischer Digitalschaltkreis
US7496879B2 (en) * 2004-12-01 2009-02-24 Tabula, Inc. Concurrent optimization of physical design and operational cycle assignment
US7236009B1 (en) 2004-12-01 2007-06-26 Andre Rohe Operational time extension
US7428721B2 (en) 2004-12-01 2008-09-23 Tabula, Inc. Operational cycle assignment in a configurable IC
US20060123378A1 (en) * 2004-12-03 2006-06-08 Ipextreme Inc. Method, System, and Software Product For Using Synthesizable Semiconductor Intellectual Property In Self-Documenting Electronic Extended Package
US7921076B2 (en) 2004-12-15 2011-04-05 Oracle International Corporation Performing an action in response to a file system event
US8219807B1 (en) 2004-12-17 2012-07-10 Novell, Inc. Fine grained access control for linux services
US8271785B1 (en) 2004-12-20 2012-09-18 Novell, Inc. Synthesized root privileges
US7613963B1 (en) * 2004-12-20 2009-11-03 Williams-Pyro, Pnc. Wireless method and apparatus for testing armament circuits
US7228472B2 (en) * 2005-01-11 2007-06-05 Hewlett-Packard Development Company, L.P. System and method to control data capture
US7752016B2 (en) * 2005-01-11 2010-07-06 Hewlett-Packard Development Company, L.P. System and method for data analysis
US7809991B2 (en) * 2005-01-11 2010-10-05 Hewlett-Packard Development Company, L.P. System and method to qualify data capture
US7348799B2 (en) * 2005-01-11 2008-03-25 Hewlett-Packard Development Company, L.P. System and method for generating a trigger signal
US7950010B2 (en) * 2005-01-21 2011-05-24 Sap Ag Software deployment system
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7386814B1 (en) * 2005-02-10 2008-06-10 Xilinx, Inc. Translation of high-level circuit design blocks into hardware description language
US8214398B1 (en) 2005-02-16 2012-07-03 Emc Corporation Role based access controls
US7277812B1 (en) * 2005-02-18 2007-10-02 Xilinx, Inc. Data generator
US7634758B2 (en) * 2005-03-02 2009-12-15 Computer Associates Think, Inc. System and method for backing up open files of a source control management repository
US7298169B2 (en) 2005-03-15 2007-11-20 Tabula, Inc Hybrid logic/interconnect circuit in a configurable IC
US7310003B2 (en) * 2005-03-15 2007-12-18 Tabula, Inc. Configurable IC with interconnect circuits that have select lines driven by user signals
US7230869B1 (en) 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
US7825684B2 (en) 2005-03-15 2010-11-02 Tabula, Inc. Variable width management for a memory of a configurable IC
US7530033B2 (en) * 2005-03-15 2009-05-05 Tabula, Inc. Method and apparatus for decomposing functions in a configurable IC
US20070244959A1 (en) * 2005-03-15 2007-10-18 Steven Teig Configurable IC's with dual carry chains
US7224182B1 (en) 2005-03-15 2007-05-29 Brad Hutchings Hybrid configurable circuit for a configurable IC
EP1859289A4 (en) 2005-03-16 2011-03-30 Gaterocket Inc FPGA MATRIX EMULATION SYSTEM
US8205186B1 (en) 2005-04-11 2012-06-19 Synopsys, Inc. Incremental modification of instrumentation logic
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8074214B2 (en) * 2005-05-19 2011-12-06 Oracle International Corporation System for creating a customized software installation on demand
US8352935B2 (en) * 2005-05-19 2013-01-08 Novell, Inc. System for creating a customized software distribution based on user requirements
US7735035B1 (en) 2005-06-01 2010-06-08 Cadence Design Systems, Inc. Method and system for creating a boolean model of multi-path and multi-strength signals for verification
US20060277340A1 (en) * 2005-06-03 2006-12-07 Mar David B System and method for providing layered profiles
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US7577876B2 (en) * 2005-06-28 2009-08-18 Intel Corporation Debug system for data tracking
US7375550B1 (en) * 2005-07-15 2008-05-20 Tabula, Inc. Configurable IC with packet switch configuration network
US7788478B2 (en) * 2005-07-15 2010-08-31 Tabula, Inc. Accessing multiple user states concurrently in a configurable IC
US7370295B1 (en) 2005-07-21 2008-05-06 Altera Corporation Directed design space exploration
JP2007034584A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 高位合成装置、自動高位合成方法、高位合成プログラム及びゲートネットリスト自動検証方法
US7464345B2 (en) * 2005-08-01 2008-12-09 Lsi Corporation Resource estimation for design planning
US7346862B2 (en) * 2005-08-19 2008-03-18 Synopsys, Inc. Method and apparatus for optimizing a logic network in a digital circuit
US20070050428A1 (en) * 2005-08-25 2007-03-01 Cliosoft Inc. Method and system for version control of composite design objects
US8326926B2 (en) * 2005-09-13 2012-12-04 Mentor Graphics Corporation Distributed electronic design automation architecture
ES2478004T3 (es) * 2005-10-05 2014-07-18 Lg Electronics Inc. Método y aparato para decodificar una señal de audio
US20090150136A1 (en) * 2005-10-10 2009-06-11 Sei Yang Yang Dynamic-based verification apparatus for verification from electronic system level to gate level, and verification method using the same
US8781808B2 (en) * 2005-10-10 2014-07-15 Sei Yang Yang Prediction-based distributed parallel simulation method
US7818361B1 (en) 2005-11-07 2010-10-19 Tabula, Inc. Method and apparatus for performing two's complement multiplication
US7372297B1 (en) 2005-11-07 2008-05-13 Tabula Inc. Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources
US7765249B1 (en) 2005-11-07 2010-07-27 Tabula, Inc. Use of hybrid interconnect/logic circuits for multiplication
US8463836B1 (en) 2005-11-07 2013-06-11 Tabula, Inc. Performing mathematical and logical operations in multiple sub-cycles
US20070106960A1 (en) * 2005-11-09 2007-05-10 L-3 Integrated Systems Company System and method for the development and distribution of a VHDL intellectual property core
JP2007140629A (ja) * 2005-11-15 2007-06-07 Yazaki Corp Cad装置及びこれに用いられるプログラム
US7496474B2 (en) * 2005-11-16 2009-02-24 Lsi Corporation Dynamic on-chip logic analysis
US8949455B2 (en) 2005-11-21 2015-02-03 Oracle International Corporation Path-caching mechanism to improve performance of path-related operations in a repository
US7793248B1 (en) * 2005-11-23 2010-09-07 Altera Corporation Method and apparatus for parameterizing hardware description language code in a system level design environment
US7679401B1 (en) 2005-12-01 2010-03-16 Tabula, Inc. User registers implemented with routing circuits in a configurable IC
US7489162B1 (en) 2005-12-01 2009-02-10 Tabula, Inc. Users registers in a reconfigurable IC
US7461362B1 (en) 2005-12-01 2008-12-02 Tabula, Inc. Replacing circuit design elements with their equivalents
US8417700B2 (en) * 2005-12-01 2013-04-09 Northrop Grumman Systems Corporation Interactive tool for constructing and editing process diagrams
JP4770444B2 (ja) * 2005-12-19 2011-09-14 トヨタ自動車株式会社 設計支援システム、設計支援方法及び設計支援プログラム
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US20070185929A1 (en) * 2006-02-01 2007-08-09 Sap Portals Isreal Ltd. Method and apparatus for processing monitoring
JP2007219657A (ja) * 2006-02-14 2007-08-30 Hitachi Ltd ストレージシステム及びそのリカバリ方法
US20070220352A1 (en) * 2006-02-28 2007-09-20 Hernandez Adrian M Method and apparatus for measuring signals in a semiconductor device
US8676973B2 (en) * 2006-03-07 2014-03-18 Novell Intellectual Property Holdings, Inc. Light-weight multi-user browser
US7518400B1 (en) 2006-03-08 2009-04-14 Tabula, Inc. Barrel shifter implemented on a configurable integrated circuit
US7609085B1 (en) 2006-03-08 2009-10-27 Tabula, Inc. Configurable integrated circuit with a 4-to-1 multiplexer
US7504858B1 (en) 2006-03-08 2009-03-17 Tabula, Inc. Configurable integrated circuit with parallel non-neighboring offset connections
US7694083B1 (en) 2006-03-08 2010-04-06 Tabula, Inc. System and method for providing a virtual memory architecture narrower and deeper than a physical memory architecture
US7797497B1 (en) 2006-03-08 2010-09-14 Tabula, Inc. System and method for providing more logical memory ports than physical memory ports
US7571412B1 (en) * 2006-03-15 2009-08-04 Altera Corporation Method and system for semiconductor device characterization pattern generation and analysis
US7464362B1 (en) * 2006-03-20 2008-12-09 Altera Corporation Method and apparatus for performing incremental compilation
US20070226201A1 (en) * 2006-03-24 2007-09-27 Microsoft Corporation Obtaining user feedback in a networking environment
US7669097B1 (en) 2006-03-27 2010-02-23 Tabula, Inc. Configurable IC with error detection and correction circuitry
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US7529992B1 (en) 2006-03-27 2009-05-05 Tabula, Inc. Configurable integrated circuit with error correcting circuitry
JP4814677B2 (ja) * 2006-03-31 2011-11-16 株式会社荏原製作所 基板保持装置および研磨装置
US7599760B2 (en) * 2006-04-17 2009-10-06 Bloom Energy Corporation Online configurable control system for fuel cells
US7573282B2 (en) * 2006-04-26 2009-08-11 Hewlett-Packard Development Company, L.P. Ball grid array connection monitoring system and method
US7634743B1 (en) * 2006-07-21 2009-12-15 Cadence Design Systems, Inc. Method for updating a placed and routed netlist
US7784006B1 (en) 2006-07-27 2010-08-24 Xilinx, Inc. Method and apparatus for directed physical implementation of a circuit design for an integrated circuit
US7590951B1 (en) * 2006-08-08 2009-09-15 Xilinx, Inc. Plug-in component-based dependency management for partitions within an incremental implementation flow
US7490312B1 (en) 2006-08-08 2009-02-10 Xilinx, Inc. Partition-based incremental implementation flow for use with a programmable logic device
US7761828B2 (en) * 2006-08-18 2010-07-20 Partition Design, Inc. Partitioning electronic circuit designs into simulation-ready blocks
US7730480B2 (en) * 2006-08-22 2010-06-01 Novell, Inc. System and method for creating a pattern installation by cloning software installed another computer
US7669157B1 (en) * 2006-09-05 2010-02-23 Altera Corporation Method and apparatus for performing incremental compilation using top-down and bottom-up design approaches
US7774652B2 (en) * 2006-09-19 2010-08-10 Hewlett-Packard Development Company, L.P. Circuitry and method to detect conditions of data
US8539474B2 (en) * 2006-09-28 2013-09-17 International Business Machines Corporation Method and system for management of interim software fixes
US8201143B2 (en) * 2006-09-29 2012-06-12 Microsoft Corporation Dynamic mating of a modified user interface with pre-modified user interface code library
US20080109780A1 (en) * 2006-10-20 2008-05-08 International Business Machines Corporation Method of and apparatus for optimal placement and validation of i/o blocks within an asic
US7594210B2 (en) * 2006-11-16 2009-09-22 Clk Design Automation, Inc. Timing variation characterization
US7856615B2 (en) * 2006-11-20 2010-12-21 International Business Machines Corporation Computer method and apparatus for managing software configurations using change flow hierarchies
US8127113B1 (en) 2006-12-01 2012-02-28 Synopsys, Inc. Generating hardware accelerators and processor offloads
US7793243B1 (en) 2006-12-04 2010-09-07 Clk Design Automation, Inc. Multi-engine static analysis
US7587697B1 (en) 2006-12-12 2009-09-08 Tabula, Inc. System and method of mapping memory blocks in a configurable integrated circuit
US7930666B1 (en) 2006-12-12 2011-04-19 Tabula, Inc. System and method of providing a memory hierarchy
US7620927B1 (en) 2006-12-15 2009-11-17 Xilinx, Inc. Method and apparatus for circuit design closure using partitions
US8799448B2 (en) * 2006-12-20 2014-08-05 Microsoft Corporation Generating rule packs for monitoring computer systems
US8229908B2 (en) * 2007-01-31 2012-07-24 Intuit Inc. Dividing financial-data to facilitate simultaneous modifications by multiple users
US8429626B2 (en) 2007-02-15 2013-04-23 Microsoft Corporation Packaging content updates
US8868504B2 (en) * 2007-03-07 2014-10-21 Oracle International Corporation Database system with active standby and nodes
US7525344B2 (en) * 2007-03-20 2009-04-28 Tabula, Inc. Configurable IC having a routing fabric with storage elements
US7535252B1 (en) 2007-03-22 2009-05-19 Tabula, Inc. Configurable ICs that conditionally transition through configuration data sets
US7536615B1 (en) 2007-03-26 2009-05-19 Lattice Semiconductor Corporation Logic analyzer systems and methods for programmable logic devices
US7743296B1 (en) 2007-03-26 2010-06-22 Lattice Semiconductor Corporation Logic analyzer systems and methods for programmable logic devices
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8092083B2 (en) * 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US7793247B1 (en) * 2007-06-13 2010-09-07 Xilinx, Inc. Method and apparatus for directed physical implementation of a circuit design for an integrated circuit
US7579867B2 (en) * 2007-06-27 2009-08-25 Tabula Inc. Restructuring data from a trace buffer of a configurable IC
US7652498B2 (en) * 2007-06-27 2010-01-26 Tabula, Inc. Integrated circuit with delay selecting input selection circuitry
US7501855B2 (en) * 2007-06-27 2009-03-10 Tabula, Inc Transport network for a configurable IC
US7839162B2 (en) * 2007-06-27 2010-11-23 Tabula, Inc. Configurable IC with deskewing circuits
US8069425B2 (en) 2007-06-27 2011-11-29 Tabula, Inc. Translating a user design in a configurable IC for debugging the user design
US7595655B2 (en) * 2007-06-27 2009-09-29 Tabula, Inc. Retrieving data from a configurable IC
US8412990B2 (en) * 2007-06-27 2013-04-02 Tabula, Inc. Dynamically tracking data values in a configurable IC
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US7928761B2 (en) 2007-09-06 2011-04-19 Tabula, Inc. Configuration context switcher with a latch
CN101119387B (zh) * 2007-09-10 2012-11-14 北京网秦天下科技有限公司 一种便利于定制、配置与迁移手机软件业务的方法和系统
WO2009039462A1 (en) * 2007-09-19 2009-03-26 Tabula, Inc. Method and system for reporting on a primary circuit structure of an integrated circuit (ic) using a secondary circuit structure of the ic
US7913208B2 (en) * 2007-10-11 2011-03-22 International Business Machines Corporation Optimal simplification of constraint-based testbenches
US7827127B2 (en) * 2007-10-26 2010-11-02 Microsoft Corporation Data scoping and data flow in a continuation based runtime
US9400814B2 (en) * 2007-11-13 2016-07-26 Oracle International Corporation Hierarchy nodes derived based on parent/child foreign key and/or range values on parent node
US8181148B2 (en) * 2008-01-15 2012-05-15 International Business Machines Corporation Method for identifying and implementing flexible logic block logic for easy engineering changes
US7908257B2 (en) * 2008-01-15 2011-03-15 Microsoft Corporation Read mostly database tables
US8141028B2 (en) * 2008-01-15 2012-03-20 International Business Machines Corporation Structure for identifying and implementing flexible logic block logic for easy engineering changes
US7506027B1 (en) 2008-01-27 2009-03-17 International Business Machines Corporation Method and system for using workplace collaboration tools to reserve and track the usage of resources
US8863067B1 (en) 2008-02-06 2014-10-14 Tabula, Inc. Sequential delay analysis by placement engines
US7895538B2 (en) * 2008-02-20 2011-02-22 International Business Machines Corporation System and method for providing a common instruction table
US8265917B1 (en) * 2008-02-25 2012-09-11 Xilinx, Inc. Co-simulation synchronization interface for IC modeling
US9483255B2 (en) * 2008-03-04 2016-11-01 Telefonaktiebolaget Lm Ericsson (Publ) Application resource updates
JP2009211606A (ja) * 2008-03-06 2009-09-17 Nec Corp 回路設計支援システム、回路設計支援システムの表示方法、及びプログラム
US8140581B2 (en) * 2008-05-15 2012-03-20 Microsoft Corporation Configurable view on data models
US8140593B2 (en) * 2008-05-15 2012-03-20 Microsoft Corporation Data viewer management
US7970597B2 (en) * 2008-05-15 2011-06-28 Springsoft, Inc. Event-driven emulation system
WO2009154045A1 (ja) * 2008-06-20 2009-12-23 コニカミノルタホールディングス株式会社 情報処理方法および情報処理装置
US8219944B2 (en) * 2008-06-24 2012-07-10 Cadence Design Systems, Inc. Method and system performing block-level RC extraction
US8166435B2 (en) 2008-06-26 2012-04-24 Tabula, Inc. Timing operations in an IC with configurable circuits
GB0811942D0 (en) * 2008-07-01 2008-07-30 Airbus Uk Ltd Method of designing a structure
US7975025B1 (en) 2008-07-08 2011-07-05 F5 Networks, Inc. Smart prefetching of data over a network
US8060845B2 (en) * 2008-07-15 2011-11-15 International Business Machines Corporation Minimizing impact of design changes for integrated circuit designs
US8531197B2 (en) * 2008-07-17 2013-09-10 Freescale Semiconductor, Inc. Integrated circuit die, an integrated circuit package and a method for connecting an integrated circuit die to an external device
US8978104B1 (en) * 2008-07-23 2015-03-10 United Services Automobile Association (Usaa) Access control center workflow and approval
WO2010013098A1 (en) * 2008-08-01 2010-02-04 Alcatel Lucent Data path debugging
US8525548B2 (en) * 2008-08-04 2013-09-03 Tabula, Inc. Trigger circuits and event counters for an IC
US7991775B2 (en) * 2008-08-08 2011-08-02 Oracle International Corporation Global checkpoint SCN
US8166428B2 (en) * 2008-08-18 2012-04-24 Lsi Corporation Synthesized logic replacement
JP5092995B2 (ja) * 2008-08-26 2012-12-05 富士通株式会社 論理検証方法、装置およびプログラム
US8122399B2 (en) 2008-08-28 2012-02-21 International Business Machines Corporation Compiler for closed-loop 1×N VLSI design
US8136062B2 (en) 2008-08-28 2012-03-13 International Business Machines Corporation Hierarchy reassembler for 1×N VLSI design
US7975247B2 (en) * 2008-08-28 2011-07-05 Cliosoft Inc. Method and system for organizing data generated by electronic design automation tools
US8132134B2 (en) 2008-08-28 2012-03-06 International Business Machines Corporation Closed-loop 1×N VLSI design system
US8141016B2 (en) * 2008-08-29 2012-03-20 International Business Machines Corporation Integrated design for manufacturing for 1×N VLSI design
US8156458B2 (en) * 2008-08-29 2012-04-10 International Business Machines Corporation Uniquification and parent-child constructs for 1xN VLSI design
US7966598B2 (en) * 2008-08-29 2011-06-21 International Business Machines Corporation Top level hierarchy wiring via 1×N compiler
US8707397B1 (en) * 2008-09-10 2014-04-22 United Services Automobile Association Access control center auto launch
US8850525B1 (en) * 2008-09-17 2014-09-30 United Services Automobile Association (Usaa) Access control center auto configuration
US8307010B2 (en) * 2008-09-26 2012-11-06 Microsoft Corporation Data feature tracking through hierarchical node sets
JP5229834B2 (ja) * 2008-09-30 2013-07-03 株式会社アドバンテスト 回路設計方法、回路設計システム及び記録媒体
US20100107130A1 (en) * 2008-10-23 2010-04-29 International Business Machines Corporation 1xn block builder for 1xn vlsi design
US8099693B2 (en) * 2008-11-04 2012-01-17 Cadence Design Systems, Inc. Methods, systems, and computer program product for parallelizing tasks in processing an electronic circuit design
US8843862B2 (en) * 2008-12-16 2014-09-23 Synopsys, Inc. Method and apparatus for creating and changing logic representations in a logic design using arithmetic flexibility of numeric formats for data
US8527947B2 (en) 2008-12-28 2013-09-03 International Business Machines Corporation Selective notifications according to merge distance for software version branches within a software configuration management system
US8516399B2 (en) * 2009-02-18 2013-08-20 Mentor Graphics Corporation Collaborative environment for physical verification of microdevice designs
US8214694B1 (en) * 2009-03-12 2012-07-03 Xilinx, Inc. Lightweight probe and data collection within an integrated circuit
US8898618B2 (en) * 2009-03-26 2014-11-25 Altera Corporation Interactive simplification of schematic diagram of integrated circuit design
US7821295B1 (en) 2009-03-27 2010-10-26 Altera Corporation Methods and systems for improving a maximum operating frequency of a PLD having a shift register within an embedded memory block
US8191028B1 (en) 2009-04-07 2012-05-29 Altera Corporation Methods and systems for improving a maximum operating frequency of an integrated circuit during a route phase
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8726226B2 (en) * 2009-06-05 2014-05-13 Microsoft Corporation Integrated work lists for engineering project change management
US8984458B2 (en) * 2009-07-22 2015-03-17 Synopsys, Inc. Dynamic rule checking in electronic design automation
US8756539B2 (en) * 2009-07-31 2014-06-17 National Instruments Corporation NetList maintenance in a circuit diagram
US20160282408A1 (en) * 2009-08-18 2016-09-29 Lexmark International, Inc. Integrated Circuit Including a Programmable Logic Analyzer with Enhanced and Debugging Capabilities and a Method Therefor
US20110047424A1 (en) * 2009-08-18 2011-02-24 James Ray Bailey Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilites and a method therefor
US8516304B2 (en) * 2009-08-18 2013-08-20 Lexmark International, Inc. Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilities and a method therefor
US8914681B2 (en) * 2009-08-18 2014-12-16 Lexmark International, Inc. Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilities and a method therefor
US9170901B2 (en) * 2009-08-18 2015-10-27 Lexmark International, Inc. System and method for analyzing an electronics device including a logic analyzer
US8745447B2 (en) * 2009-08-18 2014-06-03 Lexmark International, Inc. System and method for analyzing an electronics device including a logic analyzer
US8072234B2 (en) 2009-09-21 2011-12-06 Tabula, Inc. Micro-granular delay testing of configurable ICs
US8234001B2 (en) * 2009-09-28 2012-07-31 International Business Machines Corporation Tool commonality and stratification analysis to enhance a production process
US8255847B1 (en) * 2009-10-01 2012-08-28 Altera Corporation Method and apparatus for automatic hierarchical design partitioning
US8156459B1 (en) * 2009-11-10 2012-04-10 Xilinx, Inc. Detecting differences between high level block diagram models
US10268522B2 (en) * 2009-11-30 2019-04-23 Red Hat, Inc. Service aggregation using graduated service levels in a cloud network
US8166437B2 (en) * 2009-12-15 2012-04-24 Apple Inc. Automated pad ring generation for programmable logic device implementation of integrated circuit design
US8302038B2 (en) * 2009-12-15 2012-10-30 Apple Inc. Engineering change order language for modifying integrated circuit design files for programmable logic device implementation
US8479135B2 (en) * 2009-12-15 2013-07-02 Apple Inc. Automated framework for programmable logic device implementation of integrated circuit design
US8332795B2 (en) * 2009-12-15 2012-12-11 Apple Inc. Automated pin multiplexing for programmable logic device implementation of integrated circuit design
US8281274B1 (en) 2010-01-08 2012-10-02 Altera Corporation Method and apparatus for performing efficient incremental compilation
US8196085B1 (en) * 2010-01-19 2012-06-05 Altera Corporation Interactive design optimization techniques and interface
US8705371B2 (en) * 2010-03-19 2014-04-22 At&T Intellectual Property I, L.P. Locally diagnosing and troubleshooting service issues
US8032846B1 (en) 2010-03-30 2011-10-04 Synopsys, Inc. Efficient provisioning of resources in public infrastructure for electronic design automation (EDA) tasks
US8196081B1 (en) 2010-03-31 2012-06-05 Xilinx, Inc. Incremental placement and routing
US20110289343A1 (en) * 2010-05-21 2011-11-24 Schaefer Diane E Managing the Cluster
US9230047B1 (en) * 2010-06-11 2016-01-05 Altera Corporation Method and apparatus for partitioning a synthesis netlist for compile time and quality of results improvement
US20130036222A1 (en) * 2010-06-14 2013-02-07 Compuware Corporation Inheritable dimensions in a service model
US8839162B2 (en) 2010-07-14 2014-09-16 International Business Machines Corporation Specifying circuit level connectivity during circuit design synthesis
US8589361B2 (en) 2010-08-30 2013-11-19 Oracle International Corporation Reduced disk space standby
US8938749B2 (en) 2010-08-31 2015-01-20 At&T Intellectual Property I, L.P. System and method to troubleshoot a set top box device
WO2012075303A2 (en) * 2010-12-01 2012-06-07 Lexmark International, Inc. A system and method for analyzing an electronics device including a logic analyzer
US8782730B2 (en) * 2010-12-09 2014-07-15 At&T Intellectual Property I, L.P. User assistance via customer premises equipment media files
US8706705B1 (en) * 2010-12-16 2014-04-22 Conductor, Inc. System and method for associating data relating to features of a data entity
US8686753B1 (en) 2011-04-08 2014-04-01 Altera Corporation Partial reconfiguration and in-system debugging
US8880968B2 (en) * 2011-04-26 2014-11-04 Texas Instruments Incorporated Interposer having functional leads, TAP, trigger unit, and monitor circuitry
US8468477B2 (en) * 2011-04-28 2013-06-18 International Business Machines Corporation Logic modification synthesis for high performance circuits
US8868492B2 (en) 2011-06-15 2014-10-21 Oracle International Corporation Method for maximizing throughput and minimizing transactions response times on the primary system in the presence of a zero data loss standby replica
US9244510B1 (en) * 2011-09-23 2016-01-26 The Mathworks, Inc. Bug report checks in a modeling system
JP5989655B2 (ja) * 2011-10-20 2016-09-07 株式会社図研 マルチボード設計装置、マルチボード設計方法、プログラムおよびコンピューター読み取り可能な記録媒体
US20130103663A1 (en) * 2011-10-22 2013-04-25 Wikibrains, Ltd. Networked mind mapping to enhance brainstorming
US8682974B2 (en) 2012-02-24 2014-03-25 Blackberry Limited Methods and systems for pausing and resuming a meeting session
US8745457B2 (en) * 2012-03-30 2014-06-03 Lsi Corporation Methods and structure for utilizing external interfaces used during normal operation of a circuit to output test signals
US8762897B2 (en) * 2012-05-18 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device design system and method of using the same
US9471615B2 (en) * 2012-06-06 2016-10-18 Brandificant Inc. Enhancing content mediated engagement
US20140068561A1 (en) * 2012-09-05 2014-03-06 Caterpillar Inc. Control system having automatic component version management
US9141923B2 (en) 2012-09-25 2015-09-22 Bloom Energy Corporation Optimizing contractual management of the total output of a fleet of fuel cells
US8612909B1 (en) 2012-10-04 2013-12-17 International Business Machines Corporation Identifying logic blocks in a synthesized logic design that have specified inputs
JP6064529B2 (ja) * 2012-11-07 2017-01-25 株式会社リコー 情報処理装置
US9092314B2 (en) * 2012-12-19 2015-07-28 Xilinx, Inc. On-the-fly technical support
US9395979B1 (en) * 2012-12-20 2016-07-19 Sprint Communications Company L.P. Pre-emptive development conflict resolution
US9251554B2 (en) 2012-12-26 2016-02-02 Analog Devices, Inc. Block-based signal processing
US10152500B2 (en) 2013-03-14 2018-12-11 Oracle International Corporation Read mostly instances
US9436565B2 (en) 2013-07-04 2016-09-06 Altera Corporation Non-intrusive monitoring and control of integrated circuits
US10311154B2 (en) 2013-09-21 2019-06-04 Oracle International Corporation Combined row and columnar storage for in-memory databases for OLTP and analytics workloads
US9767178B2 (en) 2013-10-30 2017-09-19 Oracle International Corporation Multi-instance redo apply
US10452797B2 (en) * 2013-12-06 2019-10-22 Synopsys, Inc. Fault insertion for system verification
US9626239B2 (en) * 2014-01-06 2017-04-18 Red Hat, Inc. Bug reporting and communication
US11748396B2 (en) * 2014-03-13 2023-09-05 D2L Corporation Systems and methods for generating metadata associated with learning resources
US9348961B2 (en) 2014-03-27 2016-05-24 Wipro Limited Logic analyzer circuit for programmable logic device
US9203408B1 (en) 2014-04-04 2015-12-01 Altera Corporation Reconfigurable logic analyzer circuitry
US9360523B2 (en) 2014-04-18 2016-06-07 Breker Verification Systems Display in a graphical format of test results generated using scenario models
US9734273B2 (en) * 2014-05-27 2017-08-15 Mentor Graphics Corporation System design management
CN105138526B (zh) * 2014-05-30 2019-02-22 国际商业机器公司 用于为关系型数据库自动生成语义映射的方法和系统
GB2526850B (en) * 2014-06-05 2020-11-25 Advanced Risc Mach Ltd Logic analyzer
US9378326B2 (en) * 2014-09-09 2016-06-28 International Business Machines Corporation Critical region identification
TWI554768B (zh) * 2014-10-21 2016-10-21 Zeroplus Technology Co Ltd Logic analyzer calibration method
US9405810B2 (en) 2014-11-24 2016-08-02 Asana, Inc. Server side system and method for search backed calendar user interface
US9921819B2 (en) * 2014-12-29 2018-03-20 Airwatch Llc Persistent mobile device enrollment
US9904518B1 (en) * 2015-01-16 2018-02-27 United Technologies Corporation Support of undeveloped features in multi-user CAx environment
JP2016139273A (ja) * 2015-01-27 2016-08-04 富士通株式会社 連携システム、連携プログラムおよび連携方法
DE112015006375T5 (de) * 2015-03-26 2017-12-14 Mitsubishi Electric Corporation Systemdesign-Unterstützungsvorrichtung, Systemdesign-Unterstützungsverfahren und Systemdesign-Unterstützungsprogramm
US9792400B2 (en) * 2015-03-31 2017-10-17 Cavium, Inc. Determination of flip-flop count in physical design
US10175976B1 (en) * 2015-07-16 2019-01-08 VCE IP Holding Company LLC Systems and methods for avoiding version conflict in a shared cloud management tool
US20170046466A1 (en) 2015-08-10 2017-02-16 International Business Machines Corporation Logic structure aware circuit routing
US10346573B1 (en) * 2015-09-30 2019-07-09 Cadence Design Systems, Inc. Method and system for performing incremental post layout simulation with layout edits
US11657037B2 (en) 2015-10-23 2023-05-23 Oracle International Corporation Query execution against an in-memory standby database
US10747752B2 (en) 2015-10-23 2020-08-18 Oracle International Corporation Space management for transactional consistency of in-memory objects on a standby database
CN105678508A (zh) * 2015-12-31 2016-06-15 上海筑想信息科技股份有限公司 一种项目全周期管理人机交互系统
US9792395B1 (en) * 2016-02-02 2017-10-17 Xilinx, Inc. Memory utilization in a circuit design
WO2018006048A1 (en) * 2016-06-30 2018-01-04 The Regents Of The University Of California Interactive incremental synthesis flow for integrated circuit design
US10095726B2 (en) * 2016-07-22 2018-10-09 Ebay Inc. Multiple workspace database engine
JP6750375B2 (ja) * 2016-07-29 2020-09-02 富士通株式会社 旅程編集処理プログラム
US10698771B2 (en) 2016-09-15 2020-06-30 Oracle International Corporation Zero-data-loss with asynchronous redo shipping to a standby database
US11210459B1 (en) * 2016-09-23 2021-12-28 Massachusetts Mutual Life Insurance Company Systems, devices, and methods for software coding
US11138370B1 (en) 2016-09-23 2021-10-05 Massachusetts Mututal Life Insurance Company Modifying and using spreadsheets to create a GUI on another device
US10540152B1 (en) 2016-09-23 2020-01-21 Massachusetts Mutual Life Insurance Company Systems, devices, and methods for software coding
US10242141B2 (en) 2016-09-27 2019-03-26 Altera Corporation Reset sequencing for reducing noise on a power distribution network
US10318686B2 (en) * 2016-10-11 2019-06-11 Intel Corporation Methods for reducing delay on integrated circuits by identifying candidate placement locations in a leveled graph
US10068047B1 (en) 2016-10-14 2018-09-04 Altera Corporation Systems and methods for designing an integrated circuit
US10891291B2 (en) 2016-10-31 2021-01-12 Oracle International Corporation Facilitating operations on pluggable databases using separate logical timestamp services
KR101904349B1 (ko) 2016-11-30 2018-11-30 엘에스산전 주식회사 스크립트 컴파일 장치
US11475006B2 (en) 2016-12-02 2022-10-18 Oracle International Corporation Query and change propagation scheduling for heterogeneous database systems
US10496737B1 (en) 2017-01-05 2019-12-03 Massachusetts Mutual Life Insurance Company Systems, devices, and methods for software coding
US10635819B2 (en) 2017-03-22 2020-04-28 Vmware, Inc. Persistent enrollment of a computing device based on a temporary user
US10740109B2 (en) 2017-03-22 2020-08-11 Vmware, Inc. Configuring a computing device using managed operating system images
US10409619B2 (en) 2017-03-22 2019-09-10 Vmware, Inc. Persistent enrollment of a computing device using vendor autodsicovery
US10445106B2 (en) 2017-03-22 2019-10-15 Vmware, Inc. Persistent enrollment of a computing device using a BIOS
US10620965B2 (en) 2017-03-22 2020-04-14 Vmware, Inc. Internet recovery of a windows configuration
US10803039B2 (en) 2017-05-26 2020-10-13 Oracle International Corporation Method for efficient primary key based queries using atomic RDMA reads on cache friendly in-memory hash index
US10691722B2 (en) 2017-05-31 2020-06-23 Oracle International Corporation Consistent query execution for big data analytics in a hybrid database
US10387682B2 (en) 2017-06-08 2019-08-20 International Business Machines Corporation Parallel access to running electronic design automation (EDA) application
US10977434B2 (en) 2017-07-11 2021-04-13 Asana, Inc. Database model which provides management of custom fields and methods and apparatus therfor
US10719446B2 (en) 2017-08-31 2020-07-21 Oracle International Corporation Directly mapped buffer cache on non-volatile memory
US10732836B2 (en) 2017-09-29 2020-08-04 Oracle International Corporation Remote one-sided persistent writes
US11086876B2 (en) 2017-09-29 2021-08-10 Oracle International Corporation Storing derived summaries on persistent memory of a storage device
US10802766B2 (en) 2017-09-29 2020-10-13 Oracle International Corporation Database with NVDIMM as persistent storage
US10956335B2 (en) 2017-09-29 2021-03-23 Oracle International Corporation Non-volatile cache access using RDMA
US11675761B2 (en) 2017-09-30 2023-06-13 Oracle International Corporation Performing in-memory columnar analytic queries on externally resident data
US10623359B1 (en) 2018-02-28 2020-04-14 Asana, Inc. Systems and methods for generating tasks based on chat sessions between users of a collaboration environment
US10586005B1 (en) * 2018-03-21 2020-03-10 Xilinx, Inc. Incremental synthesis for changes to a circuit design
US11138021B1 (en) 2018-04-02 2021-10-05 Asana, Inc. Systems and methods to facilitate task-specific workspaces for a collaboration work management platform
US10613735B1 (en) 2018-04-04 2020-04-07 Asana, Inc. Systems and methods for preloading an amount of content based on user scrolling
CN110532577B (zh) * 2018-05-24 2021-06-18 大唐移动通信设备有限公司 数字逻辑电路编译方法及装置
US10785046B1 (en) * 2018-06-08 2020-09-22 Asana, Inc. Systems and methods for providing a collaboration work management platform that facilitates differentiation between users in an overarching group and one or more subsets of individual users
US10949391B2 (en) 2018-08-30 2021-03-16 International Business Machines Corporation Automatically identifying source code relevant to a task
CN109348472B (zh) * 2018-09-20 2021-11-05 广东小天才科技有限公司 一种基于单点推送的ota升级方法及系统
US10816598B1 (en) * 2018-10-01 2020-10-27 Xilinx, Inc. Dynamic debugging of circuits
US10616151B1 (en) 2018-10-17 2020-04-07 Asana, Inc. Systems and methods for generating and presenting graphical user interfaces
US11170002B2 (en) 2018-10-19 2021-11-09 Oracle International Corporation Integrating Kafka data-in-motion with data-at-rest tables
US10839118B1 (en) * 2018-11-29 2020-11-17 Xilinx, Inc. Optimization-aware incremental synthesis
US10956845B1 (en) 2018-12-06 2021-03-23 Asana, Inc. Systems and methods for generating prioritization models and predicting workflow prioritizations
US11568366B1 (en) 2018-12-18 2023-01-31 Asana, Inc. Systems and methods for generating status requests for units of work
US11113667B1 (en) * 2018-12-18 2021-09-07 Asana, Inc. Systems and methods for providing a dashboard for a collaboration work management platform
KR102105031B1 (ko) * 2018-12-31 2020-04-27 주식회사 다빈시스템스 이동통신 장치에서의 타이밍 획득 장치 및 방법
US10684870B1 (en) 2019-01-08 2020-06-16 Asana, Inc. Systems and methods for determining and presenting a graphical user interface including template metrics
US11782737B2 (en) 2019-01-08 2023-10-10 Asana, Inc. Systems and methods for determining and presenting a graphical user interface including template metrics
US11204683B1 (en) 2019-01-09 2021-12-21 Asana, Inc. Systems and methods for generating and tracking hardcoded communications in a collaboration management platform
JP7202225B2 (ja) * 2019-03-12 2023-01-11 ローム株式会社 半導体装置及びデバッグシステム
CN114144763A (zh) * 2019-05-29 2022-03-04 美国莱迪思半导体公司 用于可编程逻辑器件的远程编程系统和方法
US11341445B1 (en) 2019-11-14 2022-05-24 Asana, Inc. Systems and methods to measure and visualize threshold of user workload
US11657203B2 (en) 2019-12-27 2023-05-23 Arteris, Inc. Multi-phase topology synthesis of a network-on-chip (NoC)
US11558259B2 (en) 2019-12-27 2023-01-17 Arteris, Inc. System and method for generating and using physical roadmaps in network synthesis
US10990724B1 (en) * 2019-12-27 2021-04-27 Arteris, Inc. System and method for incremental topology synthesis of a network-on-chip
US11665776B2 (en) 2019-12-27 2023-05-30 Arteris, Inc. System and method for synthesis of a network-on-chip for deadlock-free transformation
US11783253B1 (en) 2020-02-11 2023-10-10 Asana, Inc. Systems and methods to effectuate sets of automated actions outside and/or within a collaboration environment based on trigger events occurring outside and/or within the collaboration environment
US11599855B1 (en) 2020-02-14 2023-03-07 Asana, Inc. Systems and methods to attribute automated actions within a collaboration environment
US11418448B2 (en) 2020-04-09 2022-08-16 Arteris, Inc. System and method for synthesis of a network-on-chip to determine optimal path with load balancing
US11537769B2 (en) * 2020-05-12 2022-12-27 Renesas Electronics Corporation Simulator and simulation method
US11455601B1 (en) 2020-06-29 2022-09-27 Asana, Inc. Systems and methods to measure and visualize workload for completing individual units of work
US11449836B1 (en) 2020-07-21 2022-09-20 Asana, Inc. Systems and methods to facilitate user engagement with units of work assigned within a collaboration environment
US11568339B2 (en) 2020-08-18 2023-01-31 Asana, Inc. Systems and methods to characterize units of work based on business objectives
US11769115B1 (en) 2020-11-23 2023-09-26 Asana, Inc. Systems and methods to provide measures of user workload when generating units of work based on chat sessions between users of a collaboration environment
US11405435B1 (en) 2020-12-02 2022-08-02 Asana, Inc. Systems and methods to present views of records in chat sessions between users of a collaboration environment
CN112612241B (zh) * 2020-12-15 2021-09-28 中国航空综合技术研究所 航空装备现场可编程逻辑器件软件安全性分析方法
US11601357B2 (en) 2020-12-22 2023-03-07 Arteris, Inc. System and method for generation of quality metrics for optimization tasks in topology synthesis of a network
US11281827B1 (en) 2020-12-26 2022-03-22 Arteris, Inc. Optimization of parameters for synthesis of a topology using a discriminant function module
US11449655B2 (en) 2020-12-30 2022-09-20 Arteris, Inc. Synthesis of a network-on-chip (NoC) using performance constraints and objectives
US11956127B2 (en) 2021-03-10 2024-04-09 Arteris, Inc. Incremental topology modification of a network-on-chip
US11639962B1 (en) 2021-03-12 2023-05-02 Xilinx, Inc. Scalable scan architecture for multi-circuit block arrays
US11263377B1 (en) 2021-03-31 2022-03-01 Xilinx, Inc. Circuit architecture for expanded design for testability functionality
US11694162B1 (en) 2021-04-01 2023-07-04 Asana, Inc. Systems and methods to recommend templates for project-level graphical user interfaces within a collaboration environment
US11676107B1 (en) 2021-04-14 2023-06-13 Asana, Inc. Systems and methods to facilitate interaction with a collaboration environment based on assignment of project-level roles
US11553045B1 (en) 2021-04-29 2023-01-10 Asana, Inc. Systems and methods to automatically update status of projects within a collaboration environment
US11803814B1 (en) 2021-05-07 2023-10-31 Asana, Inc. Systems and methods to facilitate nesting of portfolios within a collaboration environment
US11792028B1 (en) 2021-05-13 2023-10-17 Asana, Inc. Systems and methods to link meetings with units of work of a collaboration environment
US11809222B1 (en) 2021-05-24 2023-11-07 Asana, Inc. Systems and methods to generate units of work within a collaboration environment based on selection of text
US11290095B1 (en) 2021-05-25 2022-03-29 Xilinx, Inc. Programmable dynamic clock stretch for at-speed debugging of integrated circuits
US12093859B1 (en) 2021-06-02 2024-09-17 Asana, Inc. Systems and methods to measure and visualize workload for individual users
US11756000B2 (en) 2021-09-08 2023-09-12 Asana, Inc. Systems and methods to effectuate sets of automated actions within a collaboration environment including embedded third-party content based on trigger events
US11635884B1 (en) 2021-10-11 2023-04-25 Asana, Inc. Systems and methods to provide personalized graphical user interfaces within a collaboration environment
US11755804B2 (en) 2021-12-28 2023-09-12 Xilinx, Inc. Hybrid synchronous and asynchronous control for scan-based testing
US12093896B1 (en) 2022-01-10 2024-09-17 Asana, Inc. Systems and methods to prioritize resources of projects within a collaboration environment
US11997425B1 (en) 2022-02-17 2024-05-28 Asana, Inc. Systems and methods to generate correspondences between portions of recorded audio content and records of a collaboration environment
US11836681B1 (en) 2022-02-17 2023-12-05 Asana, Inc. Systems and methods to generate records within a collaboration environment
US12118514B1 (en) 2022-02-17 2024-10-15 Asana, Inc. Systems and methods to generate records within a collaboration environment based on a machine learning model trained from a text corpus
US12067335B2 (en) 2022-04-11 2024-08-20 Arteris, Inc. Automatic configuration of pipeline modules in an electronics system
US12051045B1 (en) 2022-04-28 2024-07-30 Asana, Inc. Systems and methods to characterize work unit records of a collaboration environment based on stages within a workflow
US11863601B1 (en) 2022-11-18 2024-01-02 Asana, Inc. Systems and methods to execute branching automation schemes in a collaboration environment

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617714A (en) * 1969-04-15 1971-11-02 Bell Telephone Labor Inc Method of minimizing the interconnection cost of linked objects
EP0158633A4 (en) * 1983-10-07 1986-07-24 Nat Information Utilities Corp EDUCATION SYSTEM.
US4558413A (en) * 1983-11-21 1985-12-10 Xerox Corporation Software version management system
EP0163273B1 (en) * 1984-05-28 1993-10-13 Advantest Corporation Logic analyzer
US5050091A (en) * 1985-02-28 1991-09-17 Electric Editor, Inc. Integrated electric design system with automatic constraint satisfaction
JPH0756656B2 (ja) * 1985-09-26 1995-06-14 株式会社日立製作所 ゲ−ト論理自動更新方法
DE3611872C1 (de) 1986-04-09 1987-04-30 Rohle & Schwarz Gmbh & Co Kg Logikanalysator
US4835736A (en) * 1986-08-25 1989-05-30 Tektronix, Inc. Data acquisition system for capturing and storing clustered test data occurring before and after an event of interest
US5365165A (en) * 1986-09-19 1994-11-15 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US4916738A (en) * 1986-11-05 1990-04-10 International Business Machines Corp. Remote access terminal security
US5155836A (en) * 1987-01-27 1992-10-13 Jordan Dale A Block diagram system and method for controlling electronic instruments with simulated graphic display
US4827427A (en) * 1987-03-05 1989-05-02 Hyduke Stanley M Instantaneous incremental compiler for producing logic circuit designs
US5220657A (en) * 1987-12-02 1993-06-15 Xerox Corporation Updating local copy of shared data in a collaborative system
US5197016A (en) * 1988-01-13 1993-03-23 International Chip Corporation Integrated silicon-software compiler
US4847612A (en) * 1988-01-13 1989-07-11 Plug Logic, Inc. Programmable logic device
JP2678283B2 (ja) 1988-03-15 1997-11-17 株式会社日立製作所 データ通信制御装置
US5301318A (en) * 1988-05-13 1994-04-05 Silicon Systems, Inc. Hierarchical netlist extraction tool
US5008814A (en) * 1988-08-15 1991-04-16 Network Equipment Technologies, Inc. Method and apparatus for updating system software for a plurality of data processing units in a communication network
DE68929518T2 (de) * 1988-10-05 2005-06-09 Quickturn Design Systems, Inc., Mountain View Verfahren zur Verwendung einer elektronisch wiederkonfigurierbaren Gatterfeld-Logik und dadurch hergestelltes Gerät
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
US5329470A (en) 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
US5155837A (en) 1989-03-02 1992-10-13 Bell Communications Research, Inc. Methods and apparatus for software retrofitting
US5111413A (en) * 1989-03-24 1992-05-05 Vantage Analysis Systems, Inc. Computer-aided engineering
US5051938A (en) * 1989-06-23 1991-09-24 Hyduke Stanley M Simulation of selected logic circuit designs
US5367468A (en) * 1990-02-21 1994-11-22 Kabushiki Kaisha Toshiba Design aid method and design aid apparatus for integrated circuits
US5867399A (en) * 1990-04-06 1999-02-02 Lsi Logic Corporation System and method for creating and validating structural description of electronic system from higher-level and behavior-oriented description
US5555201A (en) * 1990-04-06 1996-09-10 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information
US5553002A (en) * 1990-04-06 1996-09-03 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, using milestone matrix incorporated into user-interface
US5572436A (en) * 1990-04-06 1996-11-05 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design
US5544067A (en) * 1990-04-06 1996-08-06 Lsi Logic Corporation Method and system for creating, deriving and validating structural description of electronic system from higher level, behavior-oriented description, including interactive schematic design and simulation
US5541849A (en) * 1990-04-06 1996-07-30 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including estimation and comparison of timing parameters
US5220512A (en) * 1990-04-19 1993-06-15 Lsi Logic Corporation System for simultaneous, interactive presentation of electronic circuit diagrams and simulation data
US5870308A (en) * 1990-04-06 1999-02-09 Lsi Logic Corporation Method and system for creating and validating low-level description of electronic design
US5572437A (en) * 1990-04-06 1996-11-05 Lsi Logic Corporation Method and system for creating and verifying structural logic model of electronic design from behavioral description, including generation of logic and timing models
US5623418A (en) 1990-04-06 1997-04-22 Lsi Logic Corporation System and method for creating and validating structural description of electronic system
US5278769A (en) * 1991-04-12 1994-01-11 Lsi Logic Corporation Automatic logic model generation from schematic data base
EP0456249B1 (en) * 1990-05-10 1998-12-09 Hewlett-Packard Company System for integrating application programs in a heterogeneous network enviroment
US5423023A (en) * 1990-06-25 1995-06-06 Prime Computer, Inc. Method and apparatus for providing a user configurable system which integrates and manages a plurality of different task and software tools
US5206939A (en) 1990-09-24 1993-04-27 Emc Corporation System and method for disk mapping and data retrieval
JPH0756628B2 (ja) * 1990-10-22 1995-06-14 富士ゼロックス株式会社 グラフィカル・ユーザインターフェースの編集装置
US5222134A (en) * 1990-11-07 1993-06-22 Tau Systems Corporation Secure system for activating personal computer software at remote locations
DE4042262A1 (de) * 1990-12-31 1992-07-02 Richt Stefan Verfahren zur analyse der funktionsweise von digitalen schaltungen
US5124588A (en) * 1991-05-01 1992-06-23 North American Philips Corporation Programmable combinational logic circuit
US5341308A (en) * 1991-05-17 1994-08-23 Altera Corporation Methods for allocating circuit elements between circuit groups
JPH06507990A (ja) * 1991-05-24 1994-09-08 ブリティッシュ・テクノロジー・グループ・ユーエスエイ・インコーポレーテッド コンピュータのための最適化コンパイラ
US5333316A (en) * 1991-08-16 1994-07-26 International Business Machines Corporation Locking and row by row modification of a database stored in a single master table and multiple virtual tables of a plurality of concurrent users
US5550782A (en) * 1991-09-03 1996-08-27 Altera Corporation Programmable logic array integrated circuits
US5553001A (en) * 1991-10-30 1996-09-03 Xilinx, Inc. Method for optimizing resource allocation starting from a high level
US5574655A (en) * 1991-10-30 1996-11-12 Xilinx, Inc. Method of allocating logic using general function components
US5499192A (en) * 1991-10-30 1996-03-12 Xilinx, Inc. Method for generating logic modules from a high level block diagram
US5422833A (en) 1991-10-30 1995-06-06 Xilinx, Inc. Method and system for propagating data type for circuit design from a high level block diagram
US5513124A (en) 1991-10-30 1996-04-30 Xilinx, Inc. Logic placement using positionally asymmetrical partitioning method
US5452227A (en) * 1991-11-13 1995-09-19 Westinghouse Elec. Corp. Method and apparatus for converting a programmable logic device designed into a selectable target gate array design
JP2791243B2 (ja) * 1992-03-13 1998-08-27 株式会社東芝 階層間同期化システムおよびこれを用いた大規模集積回路
US5526517A (en) * 1992-05-15 1996-06-11 Lsi Logic Corporation Concurrently operating design tools in an electronic computer aided design system
EP0964345A3 (en) * 1992-08-26 2006-05-03 Matsushita Electric Industrial Co., Ltd. A function design device in an LSI automated design system
US5425036A (en) * 1992-09-18 1995-06-13 Quickturn Design Systems, Inc. Method and apparatus for debugging reconfigurable emulation systems
US5473547A (en) * 1992-10-26 1995-12-05 Fujitsu Limited Logic synthesizer for engineering changes
US5603043A (en) * 1992-11-05 1997-02-11 Giga Operations Corporation System for compiling algorithmic language source code for implementation in programmable hardware
US5694578A (en) * 1992-12-18 1997-12-02 Silicon Graphics, Inc. Computer-implemented method and apparatus for converting data according to a selected data transformation
US5617327A (en) * 1993-07-30 1997-04-01 Xilinx, Inc. Method for entering state flow diagrams using schematic editor programs
US5436849A (en) * 1993-02-09 1995-07-25 International Business Machines Corporation Incremental logic synthesis system for efficient revision of logic circuit designs
US5761079A (en) * 1993-02-09 1998-06-02 International Business Machines Corporation Engineering change management system employing a smart editor
US5519633A (en) * 1993-03-08 1996-05-21 International Business Machines Corporation Method and apparatus for the cross-sectional design of multi-layer printed circuit boards
US5519866A (en) * 1993-06-28 1996-05-21 Taligent, Inc. Method and apparatus of incrementally linking components of a modeled computer program
US5504885A (en) * 1993-06-29 1996-04-02 Texas Instruments Incorporated O-R gateway: a system for connecting object-oriented application programs and relational databases
JP3165765B2 (ja) * 1993-09-20 2001-05-14 富士通株式会社 Cad設計支援装置
CA2126265A1 (en) * 1993-09-27 1995-03-28 Michael Robert Cantone System for synthesizing field programmable gate array implementations from high level circuit descriptions
US5640542A (en) 1993-10-29 1997-06-17 Intel Corporation On-chip in-circuit-emulator memory mapping and breakpoint register modules
US5583759A (en) * 1993-11-22 1996-12-10 Huntington Bancshares, Inc. Mechanism for expediting the deposit, transport and submission of checks into the payment system
US6038586A (en) * 1993-12-30 2000-03-14 Frye; Russell Automated software updating and distribution
US5537295A (en) * 1994-03-04 1996-07-16 Altera Corporation Universal reconfigurable printed circuit board
US5937190A (en) * 1994-04-12 1999-08-10 Synopsys, Inc. Architecture and methods for a hardware description language source level analysis and debugging system
US5557533A (en) 1994-04-19 1996-09-17 Lsi Logic Corporation Cell placement alteration apparatus for integrated circuit chip physical design automation system
US5644686A (en) * 1994-04-29 1997-07-01 International Business Machines Corporation Expert system and method employing hierarchical knowledge base, and interactive multimedia/hypermedia applications
US5661660A (en) 1994-05-09 1997-08-26 Xilinx, Inc. Method for providing multiple function symbols
US5721912A (en) * 1994-08-05 1998-02-24 Data Integration Solutions Corp. Graphical user interface for creating database integration specifications
US5604680A (en) * 1994-08-15 1997-02-18 Cadence Design Systems, Inc. Virtual interface representation of hierarchical symbolic layouts
US5586304A (en) 1994-09-08 1996-12-17 Compaq Computer Corporation Automatic computer upgrading
US5625565A (en) * 1994-09-09 1997-04-29 Cadence Design Systems, Inc. System and method for generating a template for functional logic symbols
US5572712A (en) * 1994-09-30 1996-11-05 Vlsi Technology, Inc. Method and apparatus for making integrated circuits with built-in self-test
US5592392A (en) * 1994-11-22 1997-01-07 Mentor Graphics Corporation Integrated circuit design apparatus with extensible circuit elements
US5583749A (en) 1994-11-30 1996-12-10 Altera Corporation Baseboard and daughtercard apparatus for reconfigurable computing systems
US5745748A (en) 1994-12-09 1998-04-28 Sprint Communication Co. L.P. System and method for direct accessing of remote data
US5629617A (en) 1995-01-06 1997-05-13 Hewlett-Packard Company Multiplexing electronic test probe
JPH08212246A (ja) * 1995-02-08 1996-08-20 Hitachi Ltd 論理生成方法
US5600790A (en) * 1995-02-10 1997-02-04 Research In Motion Limited Method and system for loading and confirming correct operation of an application program in a target system
US5699275A (en) 1995-04-12 1997-12-16 Highwaymaster Communications, Inc. System and method for remote patching of operating code located in a mobile unit
US5636133A (en) * 1995-05-19 1997-06-03 International Business Machines Corporation Efficient generation of fill shapes for chips and packages
US5724251A (en) * 1995-06-07 1998-03-03 Advanced Micro Devices, Inc. System and method for designing, fabricating and testing multiple cell test structures to validate a cell library
US5568437A (en) * 1995-06-20 1996-10-22 Vlsi Technology, Inc. Built-in self test for integrated circuits having read/write memory
JP3163959B2 (ja) * 1995-08-09 2001-05-08 ヤマハ株式会社 Lsi設計データのファイル変換方法及び装置
JPH0962716A (ja) * 1995-08-18 1997-03-07 Sony Corp 回路設計方法及び回路設計装置
US5805861A (en) * 1995-08-29 1998-09-08 Unisys Corporation Method of stabilizing component and net names of integrated circuits in electronic design automation systems
US5867396A (en) * 1995-08-31 1999-02-02 Xilinx, Inc. Method and apparatus for making incremental changes to an integrated circuit design
US5727187A (en) * 1995-08-31 1998-03-10 Unisys Corporation Method of using logical names in post-synthesis electronic design automation systems
US5790416A (en) 1995-09-18 1998-08-04 Motorola, Inc. Updating hierarchical DAG representations through a bottom up method
US5670895A (en) * 1995-10-19 1997-09-23 Altera Corporation Routing connections for programmable logic array integrated circuits
US5608342A (en) * 1995-10-23 1997-03-04 Xilinx, Inc. Hierarchical programming of electrically configurable integrated circuits
US5953236A (en) * 1995-10-31 1999-09-14 Vlsi Technology, Inc. Method and apparatus for implementing engineering change orders in integrated circuit designs
US6014506A (en) * 1995-10-31 2000-01-11 Vlsi Technology, Inc. Method and apparatus for improving engineering change order placement in integrated circuit designs
US5712794A (en) * 1995-11-03 1998-01-27 Motorola, Inc. Automated method for adding attributes indentified on a schematic diagram to an integrated circuit layout
US5909376A (en) 1995-11-20 1999-06-01 Lsi Logic Corporation Physical design automation system and process for designing integrated circuit chips using highly parallel sieve optimization with multiple "jiggles"
US5845077A (en) * 1995-11-27 1998-12-01 Microsoft Corporation Method and system for identifying and obtaining computer software from a remote computer
US5717695A (en) 1995-12-04 1998-02-10 Silicon Graphics, Inc. Output pin for selectively outputting one of a plurality of signals internal to a semiconductor chip according to a programmable register for diagnostics
US5724345A (en) * 1995-12-13 1998-03-03 Lucent Technologies Inc. System and method for a scalable and reliable transmission of electronic software distribution
US5909545A (en) 1996-01-19 1999-06-01 Tridia Corporation Method and system for on demand downloading of module to enable remote control of an application program over a network
US5812847A (en) * 1996-02-02 1998-09-22 International Business Machines Corporation Rule-based method for designing user interfaces for applications
US6020758A (en) * 1996-03-11 2000-02-01 Altera Corporation Partially reconfigurable programmable logic device
US5764079A (en) * 1996-03-11 1998-06-09 Altera Corporation Sample and load scheme for observability of internal nodes in a PLD
JP2869379B2 (ja) * 1996-03-15 1999-03-10 三菱電機株式会社 プロセッサ合成システム及びプロセッサ合成方法
US5875112A (en) * 1996-03-20 1999-02-23 Altera Corporation Methods for implementing circuit designs in physical circuits
US5673198A (en) * 1996-03-29 1997-09-30 Xilinx, Inc. Concurrent electronic circuit design and implementation
US6049671A (en) * 1996-04-18 2000-04-11 Microsoft Corporation Method for identifying and obtaining computer software from a network computer
US5870410A (en) * 1996-04-29 1999-02-09 Altera Corporation Diagnostic interface system for programmable logic system development
US5825661A (en) * 1996-05-01 1998-10-20 International Business Machines Corporation Method and apparatus for automatic post-layout optimization of an integrated circuit
US5850348A (en) * 1996-05-01 1998-12-15 Viewlogic Systems, Inc. Automated circuit design case management
US5821771A (en) * 1996-05-21 1998-10-13 Altera Corporation Method and apparatus for monitoring or forcing an internal node in a programmable device
US5784636A (en) * 1996-05-28 1998-07-21 National Semiconductor Corporation Reconfigurable computer architecture for use in signal processing applications
US5878225A (en) * 1996-06-03 1999-03-02 International Business Machines Corporation Dual communication services interface for distributed transaction processing
US5790796A (en) 1996-06-14 1998-08-04 Symantec Corporation Polymorphic package files to update software components
US5819072A (en) * 1996-06-27 1998-10-06 Unisys Corporation Method of using a four-state simulator for testing integrated circuit designs having variable timing constraints
US5809145A (en) * 1996-06-28 1998-09-15 Paradata Systems Inc. System for distributing digital information
US5831863A (en) * 1996-06-28 1998-11-03 Lsi Logic Corporation Advanced modular cell placement system with wire length driven affinity system
US5717699A (en) 1996-07-18 1998-02-10 Hewlett-Packard Company Method and apparatus for accessing internal integrated circuit signals
US5812416A (en) * 1996-07-18 1998-09-22 Lsi Logic Corporation Integrated circuit design decomposition
US5903475A (en) 1996-07-18 1999-05-11 Lsi Logic Corporation System simulation for testing integrated circuit models
US6067582A (en) * 1996-08-13 2000-05-23 Angel Secure Networks, Inc. System for installing information related to a software application to a remote computer over a network
US5812561A (en) * 1996-09-03 1998-09-22 Motorola, Inc. Scan based testing of an integrated circuit for compliance with timing specifications
US6134705A (en) * 1996-10-28 2000-10-17 Altera Corporation Generation of sub-netlists for use in incremental compilation
US5946219A (en) * 1996-10-30 1999-08-31 Atmel Corporation Method and system for configuring an array of logic devices
US5826265A (en) * 1996-12-06 1998-10-20 International Business Machines Corporation Data management system having shared libraries
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US6157210A (en) 1997-10-16 2000-12-05 Altera Corporation Programmable logic device with circuitry for observing programmable logic circuit signals and for preloading programmable logic circuits
US6286114B1 (en) * 1997-10-27 2001-09-04 Altera Corporation Enhanced embedded logic analyzer
US6247147B1 (en) * 1997-10-27 2001-06-12 Altera Corporation Enhanced embedded logic analyzer
US6016563A (en) * 1997-12-30 2000-01-18 Fleisher; Evgeny G. Method and apparatus for testing a logic design of a programmable logic device
US6052531A (en) * 1998-03-25 2000-04-18 Symantec Corporation Multi-tiered incremental software updating

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003532192A (ja) * 2000-04-19 2003-10-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 統合グラフィカルデバッギング機能を備える強化プログラマブルコアモデル
US8392859B2 (en) 2002-08-09 2013-03-05 Synopsys, Inc. Method and system for debugging using replicated logic and trigger logic
JP2007528553A (ja) * 2004-03-09 2007-10-11 セヤン ヤン 検証性能と検証效率性を高める動的検証−基盤方式の検証装置及びこれを用いた検証方法論
JP2006090727A (ja) * 2004-09-21 2006-04-06 Nec Engineering Ltd オンチップ・ロジックアナライザ
JP2008544337A (ja) * 2005-04-22 2008-12-04 シンプリシティー インコーポレイテッド 複製ロジック及びトリガロジックを用いたデバッグのための方法及びシステム
JP2020074192A (ja) * 2012-11-09 2020-05-14 コーヒレント・ロジックス・インコーポレーテッド 多重プロセッサシステムのためのリアルタイム分析及び制御
US11720479B2 (en) 2012-11-09 2023-08-08 Coherent Logix, Incorporated Real time analysis and control for a multiprocessor system
JP2017204279A (ja) * 2016-05-10 2017-11-16 ディスペース デジタル シグナル プロセッシング アンド コントロール エンジニアリング ゲゼルシャフト ミット ベシュレンクテル ハフツングdspace digital signal processing and control engineering GmbH Fpgaネットリストを作成する方法
US11099894B2 (en) 2016-09-28 2021-08-24 Amazon Technologies, Inc. Intermediate host integrated circuit between virtual machine instance and customer programmable logic
US11119150B2 (en) 2016-09-28 2021-09-14 Amazon Technologies, Inc. Extracting debug information from FPGAs in multi-tenant environments
US11074380B2 (en) 2016-09-29 2021-07-27 Amazon Technologies, Inc. Logic repository service
US11171933B2 (en) 2016-09-29 2021-11-09 Amazon Technologies, Inc. Logic repository service using encrypted configuration data
US11182320B2 (en) 2016-09-29 2021-11-23 Amazon Technologies, Inc. Configurable logic platform with multiple reconfigurable regions
US11275503B2 (en) 2016-09-30 2022-03-15 Amazon Technologies, Inc. Controlling access to previously-stored logic in a reconfigurable logic device
US11115293B2 (en) 2016-11-17 2021-09-07 Amazon Technologies, Inc. Networked programmable logic service provider

Also Published As

Publication number Publication date
US6298319B1 (en) 2001-10-02
GB2318664A (en) 1998-04-29
GB2318665A (en) 1998-04-29
GB9722680D0 (en) 1997-12-24
US6182247B1 (en) 2001-01-30
GB2318664B (en) 2000-08-23
US6311309B1 (en) 2001-10-30
US6110223A (en) 2000-08-29
US6317860B1 (en) 2001-11-13
US5983277A (en) 1999-11-09
US6205579B1 (en) 2001-03-20
US6102964A (en) 2000-08-15
JPH10232891A (ja) 1998-09-02
US6161211A (en) 2000-12-12
US6026226A (en) 2000-02-15
US6389558B1 (en) 2002-05-14
US6134705A (en) 2000-10-17
US6321369B1 (en) 2001-11-20
US6120550A (en) 2000-09-19
US6490717B1 (en) 2002-12-03
US6588004B1 (en) 2003-07-01
GB9722675D0 (en) 1997-12-24
GB2321322B (en) 2001-10-10
GB2318665B (en) 2000-06-28
JPH10222374A (ja) 1998-08-21
GB9722677D0 (en) 1997-12-24
GB2321322A (en) 1998-07-22

Similar Documents

Publication Publication Date Title
JPH10232890A (ja) プログラマブル論理回路のための組み込み式論理アナライザー
US5880971A (en) Methodology for deriving executable low-level structural descriptions and valid physical implementations of circuits and systems from semantic specifications and descriptions thereof
US6470482B1 (en) Method and system for creating, deriving and validating structural description of electronic system from higher level, behavior-oriented description, including interactive schematic design and simulation
US6286114B1 (en) Enhanced embedded logic analyzer
US6247147B1 (en) Enhanced embedded logic analyzer
US7340693B2 (en) System for designing re-programmable digital hardware platforms
US5452239A (en) Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system
US6857110B1 (en) Design methodology for merging programmable logic into a custom IC
US5933356A (en) Method and system for creating and verifying structural logic model of electronic design from behavioral description, including generation of logic and timing models
US5801958A (en) Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information
US5623418A (en) System and method for creating and validating structural description of electronic system
US5870308A (en) Method and system for creating and validating low-level description of electronic design
US5867399A (en) System and method for creating and validating structural description of electronic system from higher-level and behavior-oriented description
US5557531A (en) Method and system for creating and validating low level structural description of electronic design from higher level, behavior-oriented description, including estimating power dissipation of physical implementation
US7530046B1 (en) Chip debugging using incremental recompilation
US7206967B1 (en) Chip debugging using incremental recompilation and register insertion
CN112949233B (zh) Fpga芯片的自动化开发方法及装置、电子设备
US8639487B1 (en) Method for multiple processor system-on-a-chip hardware and software cogeneration
US7584456B1 (en) Method and apparatus for debugging embedded systems having read only memory
US20020108094A1 (en) System and method for designing integrated circuits
US7539900B1 (en) Embedded microprocessor for integrated circuit testing and debugging
US8868396B1 (en) Verification and debugging using heterogeneous simulation models
EP1233341B1 (en) Embedded logic analyser
Picard et al. Multilevel simulation of heterogeneous reconfigurable platforms
Cohen Functional Models and Testbenches

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071107

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080409

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080613

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100416