JP2869379B2 - プロセッサ合成システム及びプロセッサ合成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル処理に
よる制御に用いられる特定用途向けＬＳＩ（ＡＳＩＣ：
Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を実現するプロセッサ
合成システムに関するものである。実現されたＡＳＩＣ
は、制御機器のコントローラ部、マルチメディア機器の
シーケンスコントローラ部、家電製品のコントローラ部
等に用いられる。

【０００２】

【従来の技術】従来のＡＳＩＣにおいては、汎用のマイ
クロプロセッサが中央演算処理ユニット（ＣＰＵ：Ｃｅ
ｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として
内蔵されていた。汎用のマイクロプロセッサを用いる場
合、市販のマイクロプロセッサをそのまま利用できると
いう簡便さはあるが、既存のハードウェアに依存すると
いう欠点もあった。具体的には、例えば、既存のハード
ウェアはＣＰＵビット幅が、８ビット、１６ビット、３
２ビット．．．という２のｎ乗で設計されている。その
ため、比較的規模の小さいコントローラ部で、制御論理
も加減演算やビット制御等を主体としたシンプルな論理
である場合、未使用の機能を持つという欠点があった。
例えば、制御論理を１０ビットのＣＰＵビット幅で十分
実現できる場合、汎用のマイクロプロセッサには１０ビ
ットのマイクロプロセッサがないことから１６ビットマ
イクロプロセッサを用いることになり、６ビットが未使
用となる。また、ＣＰＵビット幅は、直接チップ全体の
大きさに影響する。それゆえ、未使用の６ビットを持つ
ＣＰＵを搭載したチップは冗長性の高いチップになると
いう欠点がある。このため、実現しようとする機能に最
適なビット幅のＣＰＵを合成できるシステムが望まれて
いた。

【０００３】現在、ＡＳＩＣ上に、ＣＰＵを配置する技
術として、メガセル（ｍｅｇａ ｃｅｌｌ）が知られて
いる。メガセルとは巨大なセルという意味である。この
メガセルは、特定のＡＳＩＣテクノロジーにおいてマス
クレベルでカスタムデザインされたマイクロプロセッサ
である。メガセルは、例えば、１６ビットプロセッサ又
は３２ビットプロセッサとして、あらかじめデザインさ
れたマイクロプロセッサである。このことから、アプリ
ケーションが１６ビット以外又は３２ビット以外のプロ
セッサを要求するとき、或いは、アプリケーションが新
しいテクノロジー（次世代テクノロジー）に移行すると
き、メガセルは再設計（ｒｅｄｅｓｉｇｎ）されなけれ
ばならないという問題が発生する。メガセルがトランジ
スタレベルで設計されているから、この再設計プロセス
は費用がかさみ、またスケジュール遅延の原因となるも
のである。このため、トランジスタレベルよりも上位の
設計が可能なシステムが望まれていた。また、ＡＳＩＣ
のＣＰＵ以外の部分とメガセルではテクノロジーが異な
るためシステムシミュレーション及びエミュレーション
が容易に行えないという問題があった。

【０００４】モジュールコンパイラは、モジュールの機
能とビット幅などの必要な情報をパラメータとして与え
たとき、そのモジュールのレイアウトパターンを自動生
成するツールである。図３５は、「ＡＳＩＣ技術の基礎
と応用」（電子情報通信学会編、今井正治編著、電子情
報通信学会発行、平成６年２月２０日、初版発行、ｐｐ
６０〜６１）に記載されている従来のモジュールコンパ
イラによるモジュール自動生成の機能構成を示す図であ
る。モジュール自動生成は、図３５に示すように、ＲＡ
Ｍ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｒ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＡＬＵ
（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）など
の回路ネット及びレイアウトパターンをプログラム化し
たモジュール自動生成とデザインルールを格納したテク
ノロジーファイルから成っている。テクノロジーフリー
につくられた自動生成では、テクノロジーを変更するこ
とにより１．３μｍ、１．０μｍ、０．８μｍなどのパ
ターンを生成することができる。ユーザは、ワード数や
ビット幅といったデータを指定するだけでよい。

【０００５】次に、従来の論理合成システムについて説
明する。図３６及び図３７は、従来の論理合成システム
である「つつじ」（株式会社図研製）の使用形態を示す
図である。図３６において、「つつじ」８５０は、設計
者がＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄ Ｄｅｓｉｇ
ｎ）システム等を用いて作成したブロックダイアグラム
８１０を入力し、論理合成を行い、ネットリスト８６０
を出力する。出力されたネットリストをもとに半導体チ
ップが製造される。図３７は、入力がブロックダイアグ
ラムでなくハードウェア記述言語（ＨＤＬ：Ｈａｒｄｗ
ａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）
が用いられる場合を示している。「つつじ」のＨＤＬ
は、ＬＤＦ（Ｌｏｇｉｃ Ｄｅｓｃｒｉｐｔｉｏｎ Ｆ
ｏｒｍａｔ）である。「つつじ」８５０は、ＬＤＦ８２
０を入力し、論理合成を行い、ネットリスト８６０を出
力する。この論理合成システム「つつじ」においては、
入力で使う機能部品がメーカに依存せず、出力のネット
リストが特定の半導体メーカのフォーマットで生成でき
るため、半導体テクノロジーに依存しないチップの設計
ができる。

【０００６】図３８及び図３９は、特開平３−１４４８
２９号公報に開示された「可変ターゲットコンパイラ方
式」のブロック図である。図３８は、全体構成を示すブ
ロック図である。コンパイラ９１１は、構文解析手段９
１２とコード生成手段９１３とターゲット指定認識手段
９１４とターゲット依存情報保持手段９１５と、中間言
語９１６とから成る。構文解析手段９１２は、ソースプ
ログラム９１７を入力して特定の計算機アーキテクチャ
に依存しない独立した中間言語９１６に翻訳する。コー
ド生成手段９１３は、中間言語９１６を入力し、ターゲ
ット指定認識手段９１４により認識された計算機アーキ
テクチャをターゲットとしてターゲット依存情報保持手
段９１５に保持された詳細情報を参照して、入力した中
間言語９１６をオブジェクトプログラムに変換する。タ
ーゲット依存情報保持手段９１５に保持される詳細情報
とは、計算機の機械語命令セット、レジスタの種類や個
数、データ形式、アドレッシング体系などのハードウェ
ア構成や実行特性である。図３９は、この従来例の具体
的な使用例を示すブロック図である。図３９に示すよう
に、この従来例によれば、１つのソースプログラム９１
７から、同一のコンパイラ９１１を用いて計算機アーキ
テクチャ９２０ａ，９２０ｂ，９２０ｃにそれぞれ対応
するオブジェクトプログラム９１８ａ，９１８ｂ，９１
８ｃを得ることができる。

【０００７】上記と同様に、可変ターゲット（ｒｅｔａ
ｒｇｅｔａｂｌｅ）を実現したコンパイラとして、ＧＮ
Ｕ（ＧＮＵ ｉｓ ｎｏｔ ＵＮＩＸ）のＣコンパイラ
であるＧＣＣ（Ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ Ｃ
Ｃｏｍｐｉｌｅｒ）がある。ＧＮＵとは、米国のＦｒｅ
ｅ Ｓｏｆｔｗａｒｅ Ｆｏｕｎｄａｔｉｏｎ社が無償
で配布しているソフトウェアの総称である（情報・通信
新語辞典９６年版、１９９５年１０月９日、１版１刷、
日経ＢＰ出版センター編、発行ｐ３９７による）。パブ
リックドメインソフトとして、Ｃ．Ｗ．Ｆｒａｓｅｒ
（ＡＴ＆Ｔ Ｂｅｌｌ Ｌａｂ），Ｄ．Ｒ．Ｈａｎｓｏ
ｎ（Ｐｒｉｎｃｅｔｏｎ Ｕｎｉｖ．）が作ったｌｃｃ
コンパイラがある。本ソフトも、インターネットで入手
できるパブリックメインソフトである。本コンパイラ
は、既にＳＰＡＲＣ、ＭＩＰＳ Ｒ３０００、ＩＮＴＥ
Ｌ ３８６といったプロセッサの命令コードが出力でき
るリターゲッタブルコンパイラである。上記コンパイラ
は、ターゲットとなる計算機をパラメータとして与える
と、ソースプログラムからその計算機のアーキテクチャ
に適合したオブジェクトプログラムを作成するものであ
る。計算機のアーキテクチャとは、例えば、インテル社
の８０８６、モトローラ社のＭＣ６８０００などであ
る。即ち、これらのコンパイラは、ハードウェアアーキ
テクチャが、まず、最初に決定されていることを前提に
しており、予め、ハードウェアアーキテクチャの詳細情
報を保存しておくことにより可変ターゲットを実現して
いる。従って、ハードウェアアーキテクチャをこれから
決定しようとするとき、即ち、新たなＣＰＵをデザイン
するとき、デザインされたＣＰＵに対応するコンパイラ
を即座に得ることはできない。

【０００８】

【発明が解決しようとする課題】この発明は、以上のよ
うな問題点を解決する為になされたものであり、用途に
応じたビット幅やレジスタ数をパラメータとして与える
ことにより、コスト効率の良いプロセッサの合成が可能
なプロセッサ合成システム及びプロセッサ合成方法を得
ることを目的としている。また、合成するプロセッサア
ーキテクチャに対応したソフトウェアの開発工数を削減
できるプロセッサ合成システム及びプロセッサ合成方法
を得ることを目的としている。さらに、設計中のプロセ
ッサ及びハードウェアに依存しない言語で記述されたプ
ログラムを用いたシミュレーションが可能なプロセッサ
合成システム及びプロセッサ合成方法を得ることを目的
としている。

【０００９】

【課題を解決するための手段】この発明のプロセッサ合
成システムは、以下の要素を備えたことを特徴とする。 （ａ）一次パラメータを入力して二次パラメータを計算
して出力するパラメータ生成部、（ｂ）上記パラメータ
生成部により生成された二次パラメータに従ってプロセ
ッサを生成するためのプロセッサ定義情報を出力するプ
ロセッサ生成部。

【００１０】上記一次パラメータは、レジスタファイル
のレジスタ数、ＣＰＵビット幅、データメモリサイズ及
び命令メモリサイズであることを特徴とする。

【００１１】上記プロセッサ生成部が出力するプロセッ
サ定義情報は、ハードウェア記述言語であることを特徴
とする。

【００１２】上記ハードウェア記述言語は、「つつじ」
（株式会社図研製）で用いられるＬＤＦ（Ｌｏｇｉｃ
Ｄｅｓｃｒｉｐｔｉｏｎ Ｆｏｒｍａｔ）であることを
特徴とする。

【００１３】上記ハードウェア記述言語は、ＶＨＤＬ
（Ｖｅｒｙ Ｈｉｇｈ ＳｐｅｅｄＩＣ Ｈａｒｄｗａ
ｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）で
あることを特徴とする。

【００１４】上記ハードウェア記述言語は、Ｖｅｒｉｌ
ｏｇ−ＨＤＬ（Ｖｅｒｉｌｏｇ−Ｈａｒｄｗａｒｅ Ｄ
ｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）であること
を特徴とする。

【００１５】上記プロセッサ合成システムは、さらに、
上記パラメータ生成部により生成された二次パラメータ
に従って、上記プロセッサ生成部が出力するプロセッサ
定義情報により生成されるプロセッサを動作させる命令
を生成する命令生成部を備えたことを特徴とする。

【００１６】上記命令生成部は、上記プロセッサ生成部
が出力するプロセッサ定義情報により生成されるプロセ
ッサに適合したコードを生成する、所定のプログラミン
グ言語のコンパイラを生成するコンパイラ生成部を備え
たことを特徴とする。

【００１７】上記命令生成部は、さらに、上記コンパイ
ラ生成部により生成されたコンパイラを実行して出力さ
れるコードを入力しアセンブルして命令コードを出力す
るアセンブラを生成するアセンブラ生成部を備えたこと
を特徴とする。

【００１８】上記プロセッサは、１つの命令が複数フィ
ールドから構成されている複数種類の命令からなる所定
の命令コード体系を有しており、上記パラメータ生成部
は入１４力された一次パラメータの値に基づいて各命令
の各フィールドの長さを二次パラメータとして決定し、
上記プロセッサ生成部及び上記命令生成部は、上記所定
の命令コード体系の命令の種類を維持したまま、二次パ
ラメータとして決定された各命令の各フィールドの長さ
に適合するようにプロセッサ定義情報及び命令を生成す
ることを特徴とする。

【００１９】上記プロセッサは、複数のレジスタを備え
たレジスタファイルを有し、上記複数フィールドは上記
複数のレジスタに対応するアドレスを示すレジスタアド
レスフィールドを有し、上記レジスタアドレスフィール
ドのビット幅をレジスタファイルのレジスタ数から決定
することを特徴とする。

【００２０】上記複数フィールドは、データメモリのア
ドレスを示すデータアドレスフィールドを有し、上記デ
ータアドレスフィールドのビット幅をデータメモリサイ
ズから決定することを特徴とする。

【００２１】上記複数フィールドは、ジャンプ先を示す
ジャンプアドレスフィールドを有し、上記ジャンプアド
レスフィールドのビット幅を命令メモリサイズから決定
することを特徴とする。

【００２２】上記複数フィールドは、命令の種類を指定
するオペレーションコードフィールドと算術演算を制御
するマイクロコントロールフィールドとレジスタのアド
レスを示すレジスタアドレスフィールドと、データメモ
リのアドレスを示すデータアドレスフィールドと、ジャ
ンプ先を示すジャンプアドレスフィールドとを有し、上
記命令のトータルビット数は、オペレーションコードフ
ィールドのビット幅と、マイクロコントロールフィール
ドのビット幅にレジスタアドレスフィールドのビット幅
の３倍を加算した値と、レジスタアドレスフィールドの
ビット幅に命令アドレスフィールドのビット幅を加算し
た値と、レジスタアドレスフィールドのビット幅にジャ
ンプアドレスフィールドのビット幅を加算した値と、レ
ジスタアドレスフィールドのビット幅にＣＰＵビット幅
を加算した値の最大値とを加算して決定されることを特
徴とする。

【００２３】上記プロセッサ合成システムは、さらに、
上記命令生成部により生成された命令を用いて、プロセ
ッサ生成部が出力するプロセッサ定義情報により生成さ
れるプロセッサのシミュレーションを実行するシミュレ
ーション実行部を備えたことを特徴とする。

【００２４】この発明のプロセッサ合成方法は、以下の
工程を有することを特徴とする。 （ａ）一次パラメータを入力する入力工程、（ｂ）入力
された一次パラメータに従ってプロセッサを生成するた
めのプロセッサ定義情報を生成して出力するプロセッサ
定義情報出力工程。

【００２５】上記プロセッサ定義情報出力工程は、あら
かじめ、複数フィールドからなる命令の体系を記憶して
おく命令体系記憶工程と、一次パラメータに従って命令
を構成する各フィールドの長さを計算するフィールド長
計算工程と、上記命令の体系と各フィールドの長さとに
基づいてプロセッサ定義情報を生成するプロセッサ定義
情報生成工程とを備えたことを特徴とする。

【００２６】上記プロセッサ合成方法は、さらに、上記
入力工程で入力された一次パラメータに従って、上記プ
ロセッサ定義情報出力工程で出力されたプロセッサ定義
情報により生成されるプロセッサを動作させる命令を生
成して出力する命令出力工程を有することを特徴とす
る。

【００２７】上記命令出力工程は、あらかじめ、複数フ
ィールドからなる命令の体系を記憶しておく命令体系記
憶工程と、一次パラメータに従って命令を構成する各フ
ィールドの長さを計算するフィールド長計算工程と、上
記命令の体系と各フィールドの長さとに基づいて、所定
のプログラミング言語で記述されたプログラムを翻訳し
て命令を生成する命令生成工程とを備えたことを特徴と
する。

【００２８】上記プロセッサ合成方法は、さらに、上記
命令生成工程により生成された命令に基づいて、上記プ
ロセッサ定義情報出力工程により出力されたプロセッサ
定義情報により生成されるプロセッサの動作をシミュレ
ーションするシミュレーション工程を備えたことを特徴
とする。

【００２９】上記入力工程は、上記一次パラメータとし
て、レジスタファイルのレジスタ数、ＣＰＵビット幅、
データメモリサイズ及び命令メモリサイズを入力するこ
とを特徴とする。

【００３０】上記プロセッサ定義情報出力工程により出
力されるプロセッサ定義情報は、ハードウェア記述言語
であることを特徴とする。

【００３１】上記命令生成工程は、所定のプログラミン
グ言語で記述されたプログラムを入力しコンパイルして
コードを出力するコンパイラを生成するコンパイラ生成
工程と、上記コンパイラ生成工程により生成されたコン
パイラに、上記プログラミング言語で記述されたプログ
ラムを入力してコードを出力するコンパイル工程とを有
することを特徴とする。

【００３２】上記命令生成工程は、さらに、上記コンパ
イル工程でコンパイラにより出力されるコードを入力し
アセンブルして命令コードを出力するアセンブラを生成
するアセンブラ生成工程と、上記アセンブラ生成工程に
より生成されたアセンブラに、上記コンパイル工程でコ
ンパイラにより出力されたコードを入力しアセンブルし
て命令コードを出力するアセンブル工程とを有すること
を特徴とする。

【００３３】

【発明の実施の形態】

実施の形態１．以下の実施の形態においては、論理合成
システムとして、従来例にも述べた「つつじ」を使用す
る場合について説明するが、「つつじ」の代りに他の論
理合成システムを適用しても構わない。また、アプリケ
ーションソフトウェアを記述する高級言語の一例とし
て、Ｃ言語で記述する場合について説明するが、他の言
語でも構わない。以下、この明細書においては、この発
明のプロセッサ合成システム及びプロセッサ合成方法に
より合成されるプロセッサをＡＳＡＰという。また、こ
の発明のプロセッサ合成システムをＡＳＡＰ合成システ
ムという。まず、ＡＳＡＰ合成システムの概略について
述べる。ＡＳＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃ
ｉｆｉｃ ＡｄａｐｔａｂｌｅＰｒｏｃｅｓｓｏｒ）合
成システムは、「つつじ」論理合成システムの高位論理
合成の拡張である。ＡＳＡＰ合成システムは、設計者に
より与えられる一次パラメータに従ってＣＰＵを合成す
るためのシステムである。ＣＰＵを合成するための一次
パラメータは、ＣＰＵビット幅、レジスタファイルのレ
ジスタ数、データメモリサイズ及び命令メモリサイズ
（インストラクションメモリサイズ）である。これらの
一次パラメータはすべて、合成されるプロセッサのコス
トに直接影響する。この発明によるプロセッサは、ＡＳ
ＩＣと同じテクノロジーを用いて合成される。プロセッ
サ以外の他の部分もＡＳＩＣテクノロジーで作成され
る。このように、この発明の半導体チップは、プロセッ
サと他の部分（ＣＰＵ以外の周辺機器部分）とが同一の
テクノロジーで合成されるので、シミュレーションが容
易である。また、プロセッサがＡＳＩＣと同じテクノロ
ジーを用いて合成されるので、他のテクノロジーへのポ
ータビリティの問題が排除される。また、この発明によ
るプロセッサは、ＣＰＵビット幅を、用途の要求に応じ
てカスタマイズするので、最大のコスト効率が得られ
る。例えば、所定のアプリケーションに１１ビットのプ
ロセッサが必要とされるとき、従来メガセルを用いてい
たときのように１６ビットや３２ビットのプロセッサで
はなく、１１ビットのプロセッサが合成される。

【００３４】図１は、この発明のプロセッサ合成システ
ムのブロック図である。パラメータ生成部１００は、一
次パラメータ１０を入力して二次パラメータを生成して
出力する。入力する一次パラメータは、レジスタファイ
ルのレジスタ数１２、ＣＰＵビット幅１４、データメモ
リサイズ１６、命令メモリサイズ１８である。プロセッ
サ生成部１３０は、パラメータ生成部１００により生成
された二次パラメータに従って、プロセッサ定義情報１
３３を生成し、出力する。出力されるプロセッサ定義情
報１３３は、ハードウェア定義言語（例えば、「つつ
じ」に入力されるＬＤＦ：Ｌｏｇｉｃ Ｄｅｓｃｒｉｐ
ｔｉｏｎ Ｌａｎｇｕａｇｅ）で記述されている。出力
されるプロセッサ定義情報１３３は、図１では省略され
ているが、論理合成システム「つつじ」に入力され、ネ
ットリストを出力するために使用される。プロセッサ生
成部１３０から出力されるプロセッサ定義情報１３３に
は、生成されるＣＰＵを定義する情報が含まれている。
ＣＰＵ１７０は、データメモリ１７２、複数のレジスタ
からなるレジスタファイル１７４、ＡＬＵ１７６及び命
令メモリ１７８から構成されている。命令メモリを、以
下、インストラクションメモリと呼ぶこともある。命令
生成部１５０は、コンパイラ生成部１５５とアセンブラ
生成部１６０を含む。コンパイラ生成部は、パラメータ
生成部により生成された二次パラメータに従って、プロ
セッサ生成部により出力されるプロセッサ定義情報に対
応するコンパイラ１５７を生成する。また、アセンブラ
生成部１６０は、パラメータ生成部により生成された二
次パラメータに従って、プロセッサ生成部により出力さ
れるプロセッサ定義情報に対応するアセンブラ１６３を
生成する。生成されたコンパイラ１５７に、高級言語
（Ｃ言語）で記述されたアプリケーションソフトウェア
１５３を入力すると、コンパイル（翻訳）が行われ、中
間言語であるコード１５９が出力される。出力されたコ
ード１５９をアセンブラ１６３に入力し、アセンブルす
ると、機械語の命令コード１６５が出力される。このよ
うに生成された命令コード１６５は、プロセッサ定義情
報に基づいて生成されるＣＰＵの命令メモリ１７８に保
持され、実行される。この発明のプロセッサ合成システ
ムは、さらに、シミュレーション実行部１６７を備えて
おり、生成しようとするＣＰＵを実際に製造する前に、
生成された命令コードを用いて、シミュレーションを行
うことができる。設計者は、シミュレーションの実行結
果により、一次パラメータを変更したり、アプリケーシ
ョンソフトウェアを書き直したりして、生成するプロセ
ッサを最適化することができる。

【００３５】図２は、一次パラメータ１０の詳細を示す
図である。入力する一次パラメータは、レジスタファイ
ル１７４のレジスタ数１２、ＡＬＵ１７６のビット幅で
あるＣＰＵビット幅１４、データメモリ１７２のビット
幅であるデータメモリサイズ１６、命令メモリ１７８の
ビット幅である命令メモリサイズ１８である。

【００３６】図３は、この発明のプロセッサ合成システ
ムが稼働するハードウェア構成を示す図である。コンピ
ュータシステム６は、表示部６ａ、キーボード６ｂ、マ
ウス６ｃ、マウスパッド６ｄ、システムユニット６ｅな
どから構成される。

【００３７】また、前述したように、ＡＳＡＰ合成シス
テムは、高位設計とアルゴリズム記述の整合性をとるた
めに、Ｃ言語用のコンパイラ生成部を備えている。従来
のプロセッサは、１つの構成（命令フォーマット及びレ
ジスタ数等のハードウェア構成）しか持たなかったため
に、その構成（命令フォーマット及びレジスタ数等のハ
ードウェア構成）に対応する所定の言語のコンパイラを
１つ備えていれば十分であった。ＡＳＡＰは、以下に述
べる同一の「基本アーキテクチャ」に基づく複数のＣＰ
Ｕのバリエーションをとるので、合成されるＣＰＵに適
合するコンパイラを提供するコンパイラ生成部（コンパ
イラジェネレータ）が必要である。コンパイラジェネレ
ータは、図１に示すプロセッサ生成部と同じパラメータ
を入力する。アプリケーションソフトウェアは、生成さ
れたＣ言語用のコンパイラでコンパイルされ、最終的に
機械語レベルの命令が、合成されるプロセッサの命令メ
モリ（インストラクションメモリ）にロードされる。

【００３８】コンパイラは、アプリケーションソフトウ
ェアを二次パラメータに従って、ＣＰＵに適合させる。
図４に示すように、１０ビットの変数をＡＳＡＰの拡張
Ｃ言語のプログラム内で使用するとき、１０ビットのＣ
ＰＵビット幅を持つＣＰＵの場合には、レジスタのビッ
ト幅も１０ビットとなり、単精度命令になる。また、５
ビットのＣＰＵビット幅を持つＣＰＵの場合には、レジ
スタのビット幅は５ビットとなり、キャリーが加算され
る一組の倍精度命令になる。

【００３９】以下に、この発明のプロセッサの「基本ア
ーキテクチャ」について述べる。ＡＳＡＰは、ＲＩＳＣ
アーキテクチャのコンピュータである。それぞれの機械
語の命令は、命令メモリの１ワードを占める。命令メモ
リとデータメモリのビット幅は、異なるものとする。す
べての命令は、１クロックサイクルで実行される。シン
グルサイクル命令の実行は、データメモリと命令メモリ
を分離することと、２つのリードポートと１つのライト
ポートを有するレジスタファイルを備えることにより達
成されている。

【００４０】入出力（Ｉ／Ｏ）．入力／出力は、メモリ
にマップされる。データメモリの所定のアドレスにデー
タを書き込むことにより、データは、データメモリに書
き込まれる代わりに、出力ポート（図示せず）のアウト
プットレジスタ（図示せず）にロードされる。また、デ
ータメモリの所定の位置からデータを読み込むことによ
り、入力ポート（図示せず）からデータの入力が行われ
る。

【００４１】オペランドアドレッシング．ＡＬＵのオペ
ランドは、レジスタファイルに保持され、レジスタ番号
によりアドレスされる。ただし、ショートイミーディエ
ットオペランドについては、この限りではない。ショー
トイミーディエットオペランドは、命令語ショートイミ
ーディエットオペランドフィールドにより与えられる。
ショートイミーディエットオペランドフィールドのビッ
ト幅は、通常データメモリの１ワードよりも短いことが
多い。ショートイミーディエットオペランドの役割は、
データメモリポインタの値をスモールフィックストアマ
ウント（小さな数のインクリメントやデクリメントの修
飾がかけられる）により増減させることである。

【００４２】データメモリアドレッシング．データメモ
リは、直接アドレス又は間接アドレスによりアドレスさ
れる。直接アドレスの時、アドレスは命令語により与え
られる。間接アドレスの時は、レジスタファイルのレジ
スタに保持された値によりアドレスされる。レジスタフ
ァイルの１ワードのビット数をｎとし、データメモリが
２のｎ乗ワードよりも大きい時、オプションのデータメ
モリアドレスレジスタが合成される。合成されたデータ
メモリアドレスレジスタは、アドレスの上位ビットを保
持する。保持された上位ビットは、レジスタファイルか
ら最初にロードされなければならない。

【００４３】命令メモリアドレッシング．命令メモリ
は、プログラムカウンタ内のプログラムカウンタレジス
タによりアドレスされる。プログラムカウンタは、プロ
グラムの流れを変更するために、いくつかの方法のうち
の１つの方法でプログラムカウンタレジスタ値を変更す
る。通常は、プログラムカウンタは連続した次のアドレ
スを計算する。連続した次のアドレスは、プログラムカ
ウンタ加算器が、現在のアドレスに１を加算して算出す
る。相対ジャンプアドレスも、上記プログラムカウンタ
加算器により、現在のアドレスに命令語の加算部を加算
することにより算出される。加算部の値は、正、負のい
ずれかであり、正の値の時は、アドレスは結果的に加算
されるので、前方（順方向）に分岐し、負の値の時は、
アドレスは結果的に減算されるので、後方（逆方向）に
分岐する。ダイレクトジャンプ（直接ジャンプ）の時に
は、プログラムカウンタの現在保持している値は、命令
語のアドレス部の値により完全に置き換えられる。さら
に、プログラムカウンタに、レジスタファイルのレジス
タの値を直接ロードして、ジャンプが実行されることも
ある。このタイプのジャンプをインダイレクトジャンプ
（間接ジャンプ）と呼ぶ。レジスタファイルの１ワード
のビット数をｎとし、命令メモリが２のｎ乗ワードより
も大きい時、オプションの命令メモリアドレスレジスタ
が合成される。合成された命令メモリアドレスレジスタ
は、アドレスの上位ビットを保持する。保持された上位
ビットは、レジスタファイルから最初にロードされなけ
ればならない。

【００４４】次に、ハードウェアについて説明する。図
５に、ＡＳＡＰプロセッサの機能ブロック図を示す。図
５において、コントロールロジック及びデータバスの細
部については省略されている。

【００４５】ＡＬＵ．ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ
Ｌｏｇｉｃ Ｕｎｉｔ）は、通常は、レジスタファイル
から２つのオペランドを入力する。第１のオペランド入
力は、レジスタファイルからオペランドを入力する。第
２のオペランド入力は、ＡＬＵセカンドオペランドマル
チプレクサ２３０に接続されている。ＡＬＵセカンドオ
ペランドマルチプレクサ２３０は、レジスタファイル１
７４と命令語２３４から与えられるショートイミーディ
エットオペランド２３２のいずれかを選択する。ショー
トイミーディエットオペランド２３２は、２の補数であ
り、ＡＬＵのビット幅に合わせて符号（サイン）が拡張
される。ＡＬＵの機能は、加算、減算、算術比較、ビッ
ト毎のＯＲ、ビット毎のＡＮＤ、ビット毎のＸＯＲ、ビ
ット毎の比較である。マルチ精度オペレーションは、キ
ャリーフラグをセットすることで、実現される。キャリ
ーフラグは、ＡＬＵへのオプションのキャリー入力（図
示せず）に使用される。キャリー入力は、命令語のマイ
クロコントロールフィールドにより制御される。

【００４６】シフタ．シフタ２４０（図５中、Ｌ／Ｒと
表記されている）は、ＡＬＵの出力に接続されている。
シフタ２４０は、算術的にかつ論理的にシングルビット
を左右にシフトし、論理的にシングルビットを左右にロ
ーテーションする。シフト拡張フリップフロップによ
り、マルチ精度シフトも実現される。シフトの機能は、
命令語のマイクロコントロールフィールドにより制御さ
れる。シフタの出力は、レジスタファイルデータインプ
ットセレクタ２４２に入力される。

【００４７】レジスタファイルデータインプットセレク
タ．レジスタファイルに書き込まれるデータの出所は４
つあり、オペレーションコード（Ｏｐコード）によりそ
のうちの１つが選択される。ＡＬＵ−ＲＩ（ＡＬＵ−Ｒ
ｅｇｉｓｔｅｒ−Ｉｍｍｅｄｉａｔｅ）命令２４４及び
ＡＬＵ−ＲＲ（ＡＬＵ−Ｒｅｇｉｓｔｅｒ−Ｒｅｇｉｓ
ｔｅｒ）命令２４６の時は、シフタ２４０の出力が選択
される。Ｌｏａｄ ｄｉｒｅｃｔ又はＬｏａｄ Ｉｎｄ
ｉｒｅｃｔ命令２５０の時は、データメモリの出力が選
択される。Ｌｏａｄ−Ｉｍｍｅｄｉａｔｅ命令２５８の
時は、命令語のイミーディエットデータフィールドが選
択される。Ｊｕｍｐ−ａｎｄ−Ｌｉｎｋ命令２６０の時
は、プログラムカウンタ加算器２６２が選択される。そ
の結果、現在の命令アドレスに１を加算した値がレジス
タファイルにストアされる。

【００４８】レジスタファイル．レジスタファイル１７
４（図５中、ＲＦ）のレジスタ数は、一次パラメータに
より決定される。レジスタファイル１７４のビット幅
は、一次パラメータから二次パラメータとして計算され
る。レジスタファイル１７４は、２つのリードポートＰ
２，Ｐ３と１つのライトポートＰ１を備えている。すべ
てのポートは独立しており、同時に使用可能である。ラ
イトポートＰ１は、レジスタファイルデータインプット
セレクタ２４２からデータを入力する。リードポートＰ
２，Ｐ３は、ＡＬＵに接続されている。第１のリードポ
ートＰ２は、直接ＡＬＵに接続されている。第２のリー
ドポートＰ３は、マルチプレクサ２３０を経由してＡＬ
Ｕに接続されている。第１のリードポートＰ２は、ブラ
ンチコンディションテスト回路（図示せず）に接続さ
れ、各レジスタ毎にゼロ、ポジティブ、ネガティブ、奇
数、偶数の各条件をテスト可能になっている。第２のリ
ードポートＰ３は、ＡＬＵセカンドオペランドマルチプ
レクサ２３０とデータメモリアドレスマルチプレクサ２
６４に接続されている。レジスタファイルのアドレス
は、命令レジスタ２７０から与えられる。３つのフィー
ルドは、ｄ（デスティネーション）、ｓ１（ソース
１）、ｓ２（ソース２）とラベル付けされている。ｄフ
ィールドは、ライトポートを制御し、ｓ１フィールドと
ｓ２フィールドは、リードポートを制御する。第１のリ
ードポートのアドレスは、ｄフィールドとｓ２フィール
ドの両方に接続されたマルチプレクサ（図示せず）から
入力される。このことにより、Ｌｏａｄ命令とＳｔｏｒ
ｅ命令の両方の命令語の同一の場所にあるフィールド
に、データメモリアドレスをデータをロードするアドレ
スとして又はデータをストアするアドレスとして、配置
することが可能になっている。

【００４９】プログラムカウンタレジスタ．プログラム
カウンタレジスタ２７６（図５中、ＰＣ）は、命令メモ
リ１７８に次に実行すべき命令のアドレスを提供する。
プログラムカウンタレジスタ２７６は、以下の３入力の
うちの１つを次の値として入力する。 （０）レジスタファイルの第２のリードポートＰ３、
（１）プログラムカウンタ加算器２６２、（２）命令レ
ジスタ２７０のジャンプアドレスフィールド。

【００５０】プログラムカウンタレジスタ２７６が、レ
ジスタファイルの第２のリードポートＰ３に接続してい
ることにより、プログラムは、サブルーチンからリター
ンすることが可能になる。入れ子になったサブルーチン
の複数のリターンアドレスは、コンパイラにより管理さ
れるスタックに保持される。

【００５１】プログラムカウンタレジスタ２７６のプロ
グラムカウンタ加算器２６２への接続は、次のシーケン
シャルアドレスを提供する。プログラムカウンタ加算器
２６２の第２のオペランドは、マルチプレクサ２８０に
接続されている。マルチプレクサ２８０は、プログラム
カウンタの加算に使用される定数”１”と、相対分岐ア
ドレスの計算に使用される命令レジスタのブランチディ
スプレイスメントフィールドのいずれかを選択する。ブ
ランチディスプレイスメントフィールドは、２の補数で
表現された値である。現在のプログラムカウンタレジス
タ２７６の値により、プログラムの前後どちらにも相対
分岐が可能である。プログラムカウンタレジスタ２７６
を、命令レジスタのジャンプアドレスフィールドに接続
することにより、ジャンプ命令の実行が可能になる。

【００５２】命令レジスタ．命令レジスタ２７０は、命
令メモリ１７８から読み出される命令語のパイプライン
レジスタである。このパスに、パイプラインレジスタを
配置することにより、命令メモリ１７８のディレイ（遅
延）によるクロックサイクルタイムを削減することがで
きる。このパスにおいて、サイクルディレイがあるとい
うことは、ジャンプ命令が命令レジスタ２７０にあると
き、プログラムカウンタレジスタ２７６は、現在のジャ
ンプ命令の直後にある命令をポイントしているというこ
とを意味する。次に、命令レジスタに入るのは、このポ
イントされているジャンプ命令の直後にある命令であ
る。そして、ジャンプ命令によりジャンプされたジャン
プ先の命令は、その次のサイクルで命令レジスタに入
る。このジャンプ命令によって生じるデッドスペース
（ジャンプ命令の直後にある命令）は、以下の２つの方
法のいずれかで除去される。１つは、コンパイラによ
り、このジャンプ命令の直後の位置に他の位置にあった
ローカルループに含まれない命令を移動させる方法であ
る。もう１つは、このようなローカルループに含まれな
い移動可能な命令がないときは、Ｎｏ Ｏｐｅｒａｔｉ
ｏｎ命令をそのジャンプ命令の直後の位置に配置する方
法である。

【００５３】命令メモリ．命令メモリ（図５中、ｉＭ）
の機能は、ＡＳＡＰのアプリケーションプログラムを保
持することである。命令メモリのビット幅は、全ての二
次パラメータに影響する。命令メモリのサイズ（即ち、
ワード数）は、一次パラメータの１つである。

【００５４】データメモリ．データメモリ（図５中、ｄ
Ｍ）の機能は、アプリケーションプログラムの変数やデ
ータを保持することである。データメモリは、書き込み
可能メモリである。データメモリのビット幅は、一次パ
ラメータであるＣＰＵビット幅から決定される。記憶さ
れるワード数は、データメモリサイズという一次パラメ
ータで決定される。データメモリのアドレスは、データ
メモリアドレスマルチプレクサ２６４から入力される。
データメモリアドレスマルチプレクサ２６４は、命令レ
ジスタ２７０とレジスタファイルの第２のリードポート
Ｐ３（ｓ２フィールド）のいずれかを選択する。データ
メモリへのデータ入力は、レジスタファイル１７４の第
１のリードポートＰ２に接続されている。データメモリ
の出力は、レジスタファイルデータインプットセレクタ
２４２に入力される。

【００５５】次に、命令セットについて説明する。図６
は、命令語のＯｐコードフィールドを示す図である。以
下の図においては、命令語のビット数をｉとし、上位ビ
ットから下位ビットの順で、図の左から示されている。
最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂ
ｉｔ）が０ビット、最下位ビット（ｌｅａｓｔ ｓｉｇ
ｎｉｆｉｃａｎｔ ｂｉｔ）がｉ−１ビットである。命
令語以外のデータ語、アドレスバスについても同様であ
る。命令語の最初の２ビット（即ち、上位２ビット：
０、１ビット）の値により、命令の一般的な４クラスが
決定される。 （０）ＡＬＵ−Ｒｅｇｉｓｔｅｒ−Ｉｍｍｅｄｉａｔｅ
（ＡＬＵ−ＲＩ）、（１）Ｌｏａｄ／Ｓｔｏｒｅ、
（２）ＡＬＵ−Ｒｅｇｉｓｔｅｒ−Ｒｅｇｉｓｔｅｒ
（ＡＬＵ−ＲＲ）、（３）Ｃｏｎｔｒｏｌ 命令語の次の３ビット（２、３、４ビット）は、各カテ
ゴリ内でのオペレーションを決定する。

【００５６】命令語の最下位ビットから４ビット（ｉ−
４、ｉ−３、ｉ−２、ｉ−１ビット）は、マイクロコン
トロールフィールドとして使用される。図７は、命令語
のマイクロコントロールフィールドを示す図である。マ
イクロコントロールフィールドは、シフタとＡＬＵへの
キャリー入力を制御し、２つのクラスのＡＬＵ命令の詳
細を決定する。命令語の中央部のサイズ（ビット数）
は、二次パラメータの値に応じて変化する。

【００５７】ＡＬＵ−Ｒｅｇｉｓｔｅｒ−Ｉｍｍｅｄｉ
ａｔｅ．ＡＬＵ−ＲＩクラスの命令においては、１つの
オペランドは、レジスタファイルから入力され、他のオ
ペランドは、命令語のショートイミーディエットオペラ
ンドフィールドから提供されるショートイミーディエッ
トオペランドが入力される。ショートイミーディエット
オペランドフィールドの長さ（ビット幅）は、マイクロ
コントロールフィールドとｓ１フィールドの間の長さと
なる。例えば、ＡＬＵ−ＲＲクラスの命令のとき、ショ
ートイミーディエットオペランドフィールドの長さは、
ｓ２フィールドの長さとなる。

【００５８】図８は、ＡＬＵ−ＲＩ命令のフォーマット
を示す図である。次の３ビット（２、３、４ビット）の
値は、以下のオペレーションを示している。 （０）Ａｄｄ Ｉｍｍｅｄｉａｔｅ、（１）Ｓｕｂｔｒ
ａｃｔ Ｉｍｍｅｄｉａｔｅ ｏｒ Ｃｏｍｐａｒｅ
Ｉｍｍｅｄｉａｔｅ Ａｒｉｔｈｍｅｔｉｃ、（２）ｕ
ｎａｓｓｉｇｎｅｄ、（３）Ｏｒ Ｉｍｍｅｄｉａｔ
ｅ、（４）Ａｎｄ Ｉｍｍｅｄｉａｔｅ、（５）ｕｎａ
ｓｓｉｇｎｅｄ、（６）Ｘｏｒ Ｉｍｍｅｄｉａｔｅ、
（７）Ｃｏｍｐａｒｅ Ｉｍｍｅｄｉａｔｅ （３）から（７）のオペレーションは、ビット単位の論
理演算である。Ａｄｄ及びＳｕｂｔｒａｃｔオペレーシ
ョンは、２の補数の算術演算であり、ＡＬＵから桁上が
り（キャリーアウト）があるときには、キャリーフラグ
をセットする。ショートイミーディエットオペランドフ
ィールドｓｉは、演算が算術演算か論理演算かに関わら
ず、ＣＰＵのワードサイズに合わせて、サイン拡張され
ている。

【００５９】Ｌｏａｄ／Ｓｔｏｒｅ．Ｌｏａｄ／Ｓｔｏ
ｒｅクラスの命令は、データメモリとレジスタファイル
間のデータの移動を処理する。Ｌｏａｄとは、データを
データメモリからレジスタファイルに書き込むことであ
る。Ｓｔｏｒｅとは、データをレジスタファイルからデ
ータメモリに書き込むことである。

【００６０】図９は、Ｌｏａｄ／Ｓｔｏｒｅ命令のフォ
ーマットを示す図である。次の３ビット（２、３、４ビ
ット）の値は、以下のオペレーションを示している。 （０）Ｌｏａｄ Ｄｉｒｅｃｔ、（１）Ｌｏａｄ Ｉｎ
ｄｉｒｅｃｔ、（２）Ｌｏａｄ Ｉｍｍｅｄｉａｔｅ、
（３）ｕｎａｓｓｉｇｎｅｄ、（４）Ｓｔｏｒｅ Ｄｉ
ｒｅｃｔ、（５）Ｓｔｏｒｅ Ｉｎｄｉｒｅｃｔ、
（６）ｕｎａｓｓｉｇｎｅｄ、（７）ｕｎａｓｓｉｇｎ
ｅｄ Ｄｉｒｅｃｔとは、データメモリアドレスが命令語から
与えられることを言う。また、Ｉｎｄｉｒｅｃｔとは、
レジスタファイルからデータメモリアドレスが与えられ
ることを言う。Ｌｏａｄ Ｉｍｍｅｄｉａｔｅ命令にお
いては、データオペランドは、命令語により与えられ
る。

【００６１】ＡＬＵ−Ｒｅｇｉｓｔｅｒ−Ｒｅｇｉｓｔ
ｅｒ．ＡＬＵ−ＲＲ命令クラスにおいては、両方のオペ
ランドがレジスタファイルから入力され、処理結果も、
レジスタファイルに書き戻される。

【００６２】図１０は、ＡＬＵ−ＲＲ命令のフォーマッ
トを示す図である。次の３ビット（２、３、４ビット）
の値は、以下のオペレーションを示している。 （０）Ａｄｄ、（１）Ｓｕｂｔｒａｃｔ ｏｒ Ｃｏｍ
ｐａｒｅ Ａｒｉｔｈｍｅｔｉｃ、（２）ｕｎａｓｓｉ
ｇｎｅｄ、（３）Ｏｒ、（４）Ａｎｄ、（５）ｕｎａｓ
ｓｉｇｎｅｄ、（６）Ｘｏｒ、（７）Ｃｏｍｐａｒｅ （３）から（７）のオペレーションは、ビット単位の論
理演算である。Ａｄｄ及びＳｕｂｔｒａｃｔオペレーシ
ョンは２の補数の算術演算であり、ＡＬＵから桁上がり
（キャリーアウト）があるときには、キャリーフラグを
セットする。

【００６３】Ｃｏｎｔｒｏｌ．コントロールクラスの命
令は、プログラムの流れを変更する。図１１は、Ｃｏｎ
ｔｒｏｌ命令のフォーマットを示す図である。次の３ビ
ット（２、３、４ビット）の値は、以下のオペレーショ
ンを示している。 （０）Ｊｕｍｐ、（１）Ｊｕｍｐ−ａｎｄ−Ｌｉｎｋ、
（２）Ｂｒａｎｃｈ、（３）Ｒｅｔｕｒｎ、（４）ｕｎ
ａｓｓｉｇｎｅｄ、（５）ｕｎａｓｓｉｇｎｅｄ、
（６）ｕｎａｓｓｉｇｎｅｄ、（７）Ｎｏ Ｏｐｅｒａ
ｔｉｏｎ

【００６４】Ｊｕｍｐ命令は、プログラムアドレスシー
ケンスの無条件変更である。Ｊｕｍｐ命令を実行する
と、命令語のジャンプアドレスフィールドの値がプログ
ラムカウンタレジスタに転送される。

【００６５】Ｊｕｍｐ−ａｎｄ−Ｌｉｎｋ命令は、プロ
グラムアドレスシーケンスの無条件変更であり、さら
に、プログラムカウンタに加算した値が、レジスタファ
イルに記憶される。レジスタファイル内の記憶位置は、
ｄフィールドで決定される。この命令は、サブルーチン
へのジャンプの際に用いられる。Ｊｕｍｐ−ａｎｄ−Ｌ
ｉｎｋ命令の次の命令のアドレスを記憶することによ
り、プログラムは、サブルーチンの実行完了後、命令の
メインの流れに制御を戻すことができる。入れ子になっ
ているサブルーチンは、スタックとして知られているソ
フトウェア機構を使用し、戻りアドレスを管理する。ス
タックの動作は、コンパイラにより制御される。

【００６６】Ｂｒａｎｃｈグループに属するＢｒａｎｃ
ｈ命令は、ｄフィールド／ｓ１フィールドの次の（図１
１においては、ｄフィールド／ｓ１フィールドの右側
の）ブランチコンディションフィールドｂｃの４ビット
の値によりＯｐコードを拡張する。Ｏｐコードフィール
ドの次のフィールドは、通常、ｄフィールドであり、レ
ジスタファイルへ書き込むアドレスを選択する。Ｂｒａ
ｎｃｈグループに属するＢｒａｎｃｈ命令のいくつか
は、ｓ１フィールドで特定されるレジスタのステータス
に対応して動作を決定する。この場合、レジスタファイ
ルの第１のリードポートＰ２に接続されているマルチプ
レクサ（図示せず）が、ｄフィールド／ｓ１フィールド
からレジスタファイルのリードアドレスを提供するため
に使用される。命令の残りのビットは、２の補数の値で
ブランチディスプレイスメントを示すブランチディスプ
レイスメントフィールドに利用可能である。分岐条件を
満たしたとき、分岐が”実行”され、ブランチディスプ
レイスメントがプログラムカウンタに加算される。その
結果、次の命令のアドレスが決定される。ブランチコン
ディションフィールド４ビット（図１１中、ｂｃ）は、
以下のようにデコードされる。ブランチコンディション
フィールドの最上位ビット（先頭の１ビット）は、最下
位ビットから３ビット目までをデコードして決定される
コンディションのセンス（状態）を決定する。最上位ビ
ットがゼロの時、コンディションが真かどうかがテスト
される。最上位ビットが１の時、コンディションの逆の
状態（コンディションが偽かどうか）がテストされる。
例えば、全てのビットがゼロの時、命令はレジスタファ
イル内のあるレジスタの値がゼロかどうかテストする。
ゼロであるとき、分岐が実行される。ブランチコンディ
ションフィールドの最上位ビットが１の時、命令の状態
が、逆にされる。そして、この例では、レジスタは、値
がゼロでないかどうかがテストされる。そして、ゼロで
ないとき、分岐が実行される。ブランチコンディション
フィールドの最下位ビットから３ビットの値は、以下の
ことを示している。 （０）ｄフィールド／ｓ１フィールドで特定されるレジ
スタがゼロの時、分岐する。 （１）ＡＬＵキャリーフラグがセットされている時、分
岐する。 （２）ｄフィールド／ｓ１フィールドで特定されるレジ
スタが奇数の時、分岐する。 （３）ｄフィールド／ｓ１フィールドで特定されるレジ
スタが負の数の時、分岐する。 （４）Ｅｘｔｅｒｎａｌ Ｉｎｐｕｔ−４（図示せず）
が真の時、分岐する。 （５）Ｅｘｔｅｒｎａｌ Ｉｎｐｕｔ−５（図示せず）
が真の時、分岐する。 （６）Ｅｘｔｅｒｎａｌ Ｉｎｐｕｔ−６（図示せず）
が真の時、分岐する。 （７）Ｅｘｔｅｒｎａｌ Ｉｎｐｕｔ−７（図示せず）
が真の時、分岐する。

【００６７】Ｒｅｔｕｒｎ命令は、レジスタファイルの
レジスタの値（ｓ１フィールドで示されるレジスタの
値）をプログラムカウンタレジスタに転送する。このＲ
ｅｔｕｒｎ命令により、プログラムは、サブルーチンか
らメインの命令の流れに戻ることができる。

【００６８】Ｎｏ Ｏｐｅｒａｔｉｏｎ命令は、プログ
ラムカウンタだけを書き換え、機械の状態は変更されな
い。

【００６９】次に、合成（ｓｙｎｔｈｅｓｉｓ）につい
て説明する。ＡＳＡＰ合成システムは、この実施の形態
では、「つつじ」論理合成システムのフレームワーク上
に構築されている。プロセッサ合成のためのプログラム
は、ＬＤＦ（Ｌｏｇｉｃ Ｄｅｓｃｒｉｐｔｉｏｎ Ｆ
ｏｒｍａｔ）で書かれる。ＬＤＦは、論理記述言語であ
り、「つつじ」論理合成システムで使われる言語であ
る。「つつじ」は、以前は、横河ヒューレットパッカー
ド社で販売されていたが、今は、株式会社図研から販売
されている。一次パラメータは、ＣＰＵ構成、コスト及
びＣＰＵの効率を決定する。一次パラメータは、ＣＰＵ
ビット幅、レジスタファイルのレジスタ数、データメモ
リサイズ、インストラクションメモリサイズである。以
下に、各一次パラメータから求められる二次パラメータ
について詳細に述べる。

【００７０】ＣＰＵビット幅．この一次パラメータは、
ＡＳＡＰのデータワードサイズを決定する。決定された
データワードサイズに従い、コンパイラ生成部の、単精
度命令のワードサイズを決定する。この一次パラメータ
は、レジスタファイルのビット幅、ＡＬＵのビット幅、
シフタのビット幅、データメモリのビット幅、及びＬｏ
ａｄ Ｉｍｍｅｄｉａｔｅ命令のＩｍｍｅｄｉａｔｅデ
ータフィールドのビット幅に影響する。

【００７１】レジスタファイルのレジスタ数．この一次
パラメータは、命令ワードのｄフィールド，ｓ１フィー
ルド，ｓ２フィールドのサイズを決定する。また、間接
的に、Ｓｈｏｒｔ Ｉｍｍｅｄｉａｔｅオペランドのサ
イズも決定する。なぜならば、ｓ２フィールドは、ＡＬ
Ｕ−ＲＩクラスの命令のＳｈｏｒｔ Ｉｍｍｅｄｉａｔ
ｅオペランドで置き換えられるからである。フィールド
のサイズは、以下の式で計算される。 Ｗ_r ＝ｃｅｉｌｉｎｇ（ｌｏｇ₂ Ｎ_R ） Ｗ_r は、命令語のｄフィールド，ｓ１フィールド，ｓ２
フィールドのビット幅であり、Ｎ_R は、レジスタファイ
ルのレジスタ数である。例えば、Ｎ_R が１２のとき、ｌ
ｏｇ₂ １２は、およそ３．５８であり、もっとも近い整
数は、４となる。このとき、各レジスタの数は、４ビッ
トとなる。

【００７２】データメモリサイズ．この一次パラメータ
は、Ｌｏａｄ Ｄｉｒｅｃｔ及びＳｔｏｒｅ Ｄｉｒｅ
ｃｔ命令のアドレスフィールドのサイズを決定する。そ
の結果、データメモリアドレスマルチプレクサの幅も決
定する。フィールドのサイズは、以下の式で計算され
る。 Ｗ_a ＝ｃｅｉｌｉｎｇ（ｌｏｇ₂ Ｎ_D ） Ｗ_a は、命令語のアドレスフィールドのビット幅であ
り、Ｎ_D は、データメモリのワード数である。レジスタ
ファイルワードのビット数をｎとし、データメモリが、
２ⁿ ワードよりも大きいとき、オプションのデータメモ
リアドレスレジスタが合成され、アドレスの上位ビット
を保持する。保持されたアドレスの上位ビットは、レジ
スタファイルから最初にロードされなければならない。

【００７３】インストラクションメモリサイズ．この一
次パラメータは、Ｊｕｍｐ命令及びＪｕｍｐ−ａｎｄ−
Ｌｉｎｋ命令のジャンプアドレスフィールドのサイズを
決定する。その結果、プログラムカウンタレジスタ及び
関連するコンポーネントの幅も決定する。フィールドの
サイズは、以下の式で計算される。 Ｗ_j ＝ｃｅｉｌｉｎｇ（ｌｏｇ₂ Ｎ_I ） Ｗ_j は、命令語のジャンプアドレスフィールドのビット
幅であり、Ｎ_I は、インストラクションメモリのワード
数である。レジスタファイルワードのビット数をｎと
し、インストラクションメモリが、２ⁿ ワードよりも大
きいとき、オプションのインストラクションメモリアド
レスレジスタが合成され、アドレスの上位ビットを保持
する。保持されたアドレスの上位ビットは、レジスタフ
ァイルから最初にロードされなければならない。インス
トラクションワード（命令語）のビット数は、以下の式
で計算される。 Ｗ_i ＝Ｋ_o ＋ｍａｘ（（Ｋ_u ＋３Ｗ_r ），（Ｗ_r ＋
Ｗ_a ），（Ｗ_r ＋Ｗ_j ），（Ｗ_r ＋Ｗ_c ）） Ｋ_o ＝５は、Ｏｐコードフィールドのビット幅、Ｋ_u ＝
４は、マイクロコントロールフィールドのビット幅で、
Ｗ_c は、ＣＰＵビット幅である。この式は、インストラ
クションワード（命令語）のビット数は、オペレーショ
ンコードフィールドのビット幅と、マイクロコントロー
ルフィールドのビット幅にレジスタアドレスフィールド
のビット幅の３倍を加算した値と、レジスタアドレスフ
ィールドのビット幅に命令アドレスフィールドのビット
幅を加算した値と、レジスタアドレスフィールドのビッ
ト幅にジャンプアドレスフィールドのビット幅を加算し
た値と、レジスタアドレスフィールドのビット幅にＣＰ
Ｕビット幅を加算した値の最大値とを加算して決定され
ることを示している。

【００７４】実施の形態２．次に、この発明のプロセッ
サ合成方法について説明する。図１２は、プロセッサ合
成方法の入力工程とプロセッサ定義情報出力工程の流れ
図である。まず、Ｓ１００の命令体系記憶工程におい
て、あらかじめ複数フィールドからなる命令体系を記憶
する。具体的な命令体系は、実施の形態１で述べたとお
りである。次に、Ｓ１１０の入力工程において、一次パ
ラメータを入力する。入力される一次パラメータは、レ
ジスタファイルのレジスタ数、ＣＰＵビット幅、データ
メモリサイズ及び命令メモリサイズである。次に、Ｓ１
２０のフィールド長計算工程において、入力工程により
入力された各一次パラメータに従って、命令体系記憶工
程により記憶された命令体系を参照し、命令を構成する
各フィールドの長さを二次パラメータとして計算する。
次に、Ｓ１３０のプロセッサ定義情報生成工程におい
て、フィールド長計算工程により二次パラメータとして
計算された各フィールドの長さに基づき、プロセッサ定
義情報を生成する。最後に、生成されたプロセッサ定義
情報が、プロセッサ定義情報出力工程により出力され
る。

【００７５】図１３は、プロセッサ合成方法の入力工程
と命令出力工程及びシミュレーション工程の流れ図であ
る。Ｓ２００からＳ２２０は、図１２のＳ１００からＳ
１２０に対応している。まず、Ｓ２００の命令体系記憶
工程において、あらかじめ複数フィールドからなる命令
体系を記憶する。次に、Ｓ２１０の入力工程において、
一次パラメータであるレジスタファイルのレジスタ数、
ＣＰＵビット幅、データメモリサイズ及び命令メモリサ
イズを入力する。次に、Ｓ２２０のフィールド長計算工
程において、入力工程により入力された各一次パラメー
タに従って、命令体系記憶工程により記憶された命令体
系を参照し、命令を構成する各フィールドの長さを二次
パラメータとして計算する。次に、Ｓ２３０の命令生成
工程において、フィールド長計算工程により二次パラメ
ータとして計算された各フィールドの長さに基づき、所
定のプログラミング言語で記述されたプログラムを翻訳
して、命令を生成する。

【００７６】命令生成工程について、図を用いて、詳し
く説明する。図１４は、命令生成工程の詳細な手順の流
れ図である。Ｓ２３１は、コンパイラを生成するコンパ
イラ生成工程である。コンパイラは、所定のプログラミ
ング言語で記述されたプログラムを入力して翻訳（コン
パイル）し、コードを出力する。コンパイラ生成工程に
おいては、コンパイラ全体を生成しても良い。あるい
は、リターゲッタブルコンパイラを用いる場合には、コ
ンパイラの本体をあらかじめ用意し、二次パラメータに
基づくプロセッサ定義部分を生成し、あらかじめ用意さ
れているコンパイラの本体に組み込むことで、コンパイ
ラ生成を行っても良い。Ｓ２３３は、上記コンパイラ生
成工程で生成されたコンパイラを実行するコンパイル工
程である。このコンパイルにより、高級言語で記述され
たアプリケーションプログラムがコードに変換される。
Ｓ２３５は、アセンブラを生成するアセンブラ生成工程
である。アセンブラは、コンパイラにより出力されるコ
ードを入力し、アセンブルしてハードウェアに対応する
命令コードを出力する。命令コードは、ハードウェアと
ほぼ１対１に対応している。Ｓ２３７は、上記アセンブ
ラ生成工程で生成されたアセンブラを実行するアセンブ
ル工程である。上記コンパイル工程で出力されたコード
が入力されアセンブルされて命令コードが出力される。
図１４においては、コンパイラ生成工程、コンパイル工
程、アセンブラ生成工程、アセンブル工程の順になって
いるが、以下の条件を満たしていれば、他の順でも良
い。コンパイラ生成工程の終了後、コンパイル工程を行
う。アセンブラ生成工程の終了後、アセンブル工程を行
う。コンパイル工程の終了後、アセンブル工程を行う。
例えば、アセンブラ生成工程、コンパイラ生成工程、コ
ンパイル工程、アセンブル工程の順でも良い。

【００７７】また、オプションとして、図１３に示すＳ
３００のシミュレーション工程において、生成され出力
された命令を用いて、生成されるＣＰＵのシミュレーシ
ョンを行う。このシミュレーションは、設計者が入力し
た一次パラメータに従って出力されたプロセッサ定義情
報に基づいて行われる。また、プロセッサ定義情報に対
応して生成された命令コードを用いて行われる。このシ
ミュレーションにより、設計者は、ＣＰＵを実際に製造
する前に、自分が作成したプログラムの動作や、自分が
入力した一次パラメータの効果を検証することができ
る。また、設計中のプロセッサのコストや効率を検討す
ることができる。

【００７８】次に、プロセッサ合成の具体例を挙げて説
明する。前述したように、この実施の形態では、プロセ
ッサ合成に、株式会社図研製の「つつじ」を使用するも
のとして説明する。また、合成されるプロセッサ上で稼
働するアプリケーションプログラムは、Ｃ言語で記述さ
れるものとする。ハードウェア構成は、前述した、図３
に示す構成である。

【００７９】図１５は、この発明のプロセッサ合成の全
体のシステムフローを示す図である。図１５において、
４７０は設計者がこのプロセッサ合成システムを起動さ
せるＡＳＡＰフロントエンドモジュールである。図１６
は、ＡＳＡＰフロントエンドモジュールが提供するＧＵ
Ｉ（Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ Ｉｎｔｅｒｆａｃ
ｅ）である。このフロントエンドウィンドウ５００は、
図３に示した表示部６ａに表示される。設計者は、レジ
スタファイルのレジスタ数（以下、レジスタ数とも言
う）表示欄５２０、データメモリサイズ表示欄５２２、
命令メモリ（インストラクションメモリとも言う）サイ
ズ表示欄５２４及びＣＰＵビット幅表示欄５２６に一次
パラメータを設定する。

【００８０】この実施の形態では、設計者により設定さ
れる一次パラメータは、ユーザパラメータファイル４７
２（以下、パラメータファイルとも言う）に保存されて
いる。更新ボタン（Ｕｐｄａｔｅ）５０２を押すと、レ
ジスタファイルのレジスタ数（以下、レジスタ数とも言
う）表示欄５２０、データメモリサイズ表示欄５２２、
命令メモリ（インストラクションメモリとも言う）サイ
ズ表示欄５２４及びＣＰＵビット幅表示欄５２６に設定
されている値でパラメータファイルの内容が更新され
る。読み込みボタン（Ｒｅａｄ）５０４を押すと、パラ
メータファイルから各値を読み込んで、各表示欄５２０
〜５２６に表示する。実行ボタン（Ｍａｋｅ）５０６を
押すと、各表示欄５２０〜５２６に設定されている一次
パラメータの内容に従って、プロセッサ合成を実行す
る。終了ボタン（Ｑｕｉｔ）５０８を押すと、プロセッ
サ合成システムは終了する。ＡＳＡＰパフォーマンス
（ＡＳＡＰ Ｐｅｒｆｏｒｍａｎｃｅ）５１０は、ロー
（Ｌｏｗ）５１２、ミッド（Ｍｉｄ）５１４、ハイ（Ｈ
ｉｇｈ）５１６の３段階のいずれかを選択可能としてい
る。ロー、ミッド、ハイは、図１７に示すコストと性能
の各レンジに対応している。具体的には、ローレンジの
ＣＰＵビット幅は４〜８ビットであり、ミッドレンジの
ＣＰＵ幅は８〜３２ビット、ハイレンジのＣＰＵビット
幅は２０〜６４である。ここまでの実施の形態で述べて
きたＡＳＡＰアーキテクチャは、ミッドレンジのテンプ
レートを想定している。また、ローレンジはシングルメ
モリアーキテクチャ、ハイレンジはＶＬＩＷ（Ｖｅｒｙ
Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）アーキ
テクチャのテンプレートを使って、プロセッサ合成を行
う。設計者は、合成しようとするプロセッサに適用され
るアプリケーションにより、あるいは、コストと性能の
どちらを追及するかにより、ロー５１２、ミッド５１
４、ハイ５１６のいずれかを合成パラメータの１つとし
て指定する。このように、３段階のレンジのテンプレー
トを用意しているのは、ＣＰＵビット幅に応じて最適な
アーキテクチャが存在すると考えているためである。各
テンプレートは、ＣＰＵビット幅に応じて最適なアーキ
テクチャを用いてプロセッサを合成する。図１８は、一
次パラメータを保存したユーザパラメータファイルの内
容のリストを示す図である。図１８に示すように、レジ
スタ数（ｒｆｃｎｔ）５５２は１６、データメモリサイ
ズ（ｄｍ＿ｓｉｚｅ）５５４は５１２、命令メモリサイ
ズ（ｉｍ＿ｓｉｚｅ）５５６は１０２４、ＣＰＵビット
幅（ｃｐｕｗ）５５８は１１となっており、各表示域に
設定された値が、保存されている。なお、図１８
中、”；；”で始まる行は、コメント行である。

【００８１】次に、パラメータ生成モジュール４７４が
実行される。パラメータ生成モジュール４７４は、図１
８に示したユーザパラメータファイル４７２を入力し
て、二次パラメータを計算し、ＡＳＡＰパラメータファ
イル４７６及びコンパイラパラメータファイル４７８を
出力する。図１９及び図２０は、パラメータ生成モジュ
ール（ｐａｒｍｇｅｎ）４７４を実行したログリスト５
６０，５８０である。図１９において、５６２は二次パ
ラメータ生成の開始を示している。５６４から５７０は
入力された一次パラメータを示している。５６４はＣＰ
Ｕビット幅が１１であることを示している。５６６はレ
ジスタファイルのレジスタ数が１６であることを示して
いる。５６８はデータメモリサイズが５１２であること
を示している。５７０は命令メモリが１０２４であるこ
とを示している。図２０において、５８２は各一次パラ
メータをチェックし、命令の長さを決定する過程を示し
ている。詳細については、実施の形態１ですでに述べた
とおりである。５８４はＡＳＡＰパラメータファイル
（ａｓａｐ＿ｐａｒｍ．ｈ）が生成されたことを示して
いる。５８６はコンパイラパラメータファイル（ｐａｒ
ｃｈ．ｈ，ｉｎｓｔ．ｉｎｆｏ）が生成されたことを示
している。５８８は二次パラメータ生成の終了を示して
いる。図２１に、生成されたＡＳＡＰパラメータファイ
ル（ａｓａｐ＿ｐａｒｍ．ｈ）の内容５９０を示す。図
において、５９２は、一次パラメータである。５９４
は、一次パラメータから生成される二次パラメータを示
している。５９６は、生成された二次パラメータの値を
示している。５９６ａはレジスタファイルのアドレスの
ビット幅が４ビットであることを示している。５９６ｂ
は命令メモリのアドレスのビット幅が１０ビットである
ことを示している。５９６ｃはデータメモリのアドレス
のビット幅が９ビットであることを示している。５９６
ｄはＣＰＵのビット幅が１１ビットであることを示して
いる。５９６ｅはＯｐコードのビット幅が５ビットであ
ることを示している。５９６ｆはマイクロコントロール
フィールドのビット幅が４ビットであることを示してい
る。５９６ｇはショートイミーディエットオペランドフ
ィールドのビット幅が４ビットであることを示してい
る。５９６ｈは、コンディションコードのビット幅が４
ビットであることを示している。５９６ｉはブランチデ
ィスプレイスメントフィールドのビット幅が８ビットで
あることを示している。このブランチディスプレイスメ
ントフィールドのビット幅は、前述した他のビット幅及
びインストラクションレジスタのビット幅から計算され
る。５９６ｊはインストラクションレジスタのビット幅
が２１であることを示している。図２２に、生成された
コンパイラパラメータファイル（ｐａｒｃｈ．ｈ）の内
容６００を示す。このように、パラメータ生成モジュー
ル４７４において、設計者により入力された一次パラメ
ータは、プロセッサ生成部及び命令生成部に入力する二
次パラメータに変換され、出力される。

【００８２】再び、図１５について説明する。ＡＳＡＰ
パラメータファイル４７６は、高位合成モジュール（ｓ
ｙｎ２ａｓａｐ）４８０と、アセンブラ（ａｓａｐ＿ａ
ｓｍ）４８４と、逆アセンブラ（ｒｅｖａｓｍ）＆マク
ロ展開モジュール（ｍｕｌｆｉｌ）４８６に入力され
る。高位合成モジュール（ｓｙｎ２ａｓａｐ）４８０
は、ＡＳＡＰパラメータファイル（ａｓａｐ＿ｐａｒ
ｍ．ｈ）４７６を入力し、ＬＤＦファイル（ａｓａｐ＿
ｕｎｉ２．ｌｄｆ）４８２を出力する。図２３に、高位
合成モジュール（ｓｙｎ２ａｓａｐ）の実行ログ６０２
を示す。図２４に、出力されたＬＤＦファイル（ａｓａ
ｐ＿ｕｎｉ２．ｌｄｆ）の内容６１０を示す。図２４に
おいて、６１２はＬＤＦの書誌的事項記載欄である。６
１４は以下に、定数（コンスタント）を記載することを
示すコメントである。６１６はインストラクションレジ
スタのビット幅が２１ビットであることを示している。
６１８はＯｐコードのビット幅が５ビットであることを
示している。６２０はコンディションコードのビット幅
が４ビットであることを示している。６２２はマイクロ
コントロールフィールドのビット幅が４ビットであるこ
とを示している。６２４はショートイミーディエットオ
ペランドフィールドのビット幅が４ビットであることを
示している。６２６はブランチディスプレイスメントフ
ィールドのビット幅が８ビットであることを示してい
る。前述したように、このブランチディスプレイスメン
トフィールドのビット幅は、他のビット幅から計算され
る。６３０は一次パラメータ（図中、Ｓｙｎｔｈｅｓｉ
ｓ Ｐａｒａｍｅｔｅｒｓ）を、以下に記載することを
示すコメントである。６３２はレジスタファイルのアド
レスのビット幅が４ビットであることを示している。６
３４はＣＰＵのビット幅が１１ビットであることを示し
ている。６３６は命令メモリのアドレスが１０ビットで
あることを示している。６３８はデータメモリのアドレ
スが９ビットであることを示している。６４０は固定的
な定義情報の記載欄である。出力されたＬＤＦファイル
は、「つつじ」への入力に使用される。高位合成モジュ
ール（ｓｙｎ２ａｓａｐ）は、前述した実施の形態のプ
ロセッサ生成部に相当する。

【００８３】アセンブラ（ａｓａｐ＿ａｓｍ）４８４を
生成する処理では、ＡＳＡＰパラメータファイル（ａｓ
ａｐ＿ｐａｒｍ．ｈ）を入力し、入力されたパラメータ
ファイルに従って、アセンブラ（ａｓａｐ＿ａｓｍ）を
出力する。出力されたアセンブラ（ａｓａｐ＿ａｓｍ）
は、コンパイラにより出力されるコード（アセンブリ言
語のコード４９２）を入力し、命令コード（機械語４９
４）を出力する。逆アセンブラ（ｒｅｖａｓｍ）＆マク
ロ展開モジュール（ｍｕｌｆｉｌ）４８６を生成する処
理では、ＡＳＡＰパラメータファイル（ａｓａｐ＿ｐａ
ｒｍ．ｈ）を入力し、これらのユーティリティを出力す
る。アセンブラ（ａｓａｐ＿ａｓｍ），逆アセンブラ
（ｒｅｖａｓｍ）及びマクロ展開モジュール（ｍｕｌｆ
ｉｌ）を生成する処理は、前述した実施の形態の命令生
成部の一部であるアセンブラ生成部に相当する。図２５
は、図１５のアセンブラ（ａｓａｐ＿ａｓｍ）４８４及
び逆アセンブラ（ｒｅｖａｓｍ）４８６を生成する処理
のログのリスト６５０である。

【００８４】図１５のコンパイラ（ａｓａｐ＿ｃｃ）４
８８を生成する処理では、コンパイラパラメータファイ
ル（ｐａｒｃｈ．ｈ，ｉｎｓｔ．ｉｎｆｏ）を入力し
て、指定された二次パラメータに従って、コンパイラを
生成して出力する。コンパイラ（ａｓａｐ＿ｃｃ）を生
成する処理は、前述した実施の形態の命令生成部の一部
であるコンパイラ生成部に相当する。図２６に、コンパ
イラ（ａｓａｐ＿ｃｃ）を生成する処理のログのリスト
６６０を示す。生成されたコンパイラ（ａｓａｐ＿ｃ
ｃ）は、プロセッサ生成と同一の二次パラメータに基づ
いているので、生成されるプロセッサのアーキテクチャ
に適合している。このコンパイラに、設計者がＣ言語で
記述したアプリケーションプログラム４９０を入力する
と、コンパイラ（ａｓａｐ＿ｃｃ）は、翻訳（コンパイ
ル）してアセンブリ言語のコード４９２を出力する。出
力されたアセンブリ言語のコード４９２は、アセンブラ
生成部で生成されたアセンブラ（ａｓａｐ＿ａｓｍ）に
入力され、アセンブルされる。その結果、命令コード
（機械語４９４）が出力される。前述したように、コン
パイラとアセンブラは、ハードウェア定義情報を生成す
る二次パラメータと同一の二次パラメータに基づいて生
成されるので、出力される命令コードは、生成されるプ
ロセッサに対応している。図２７に、コンパイラ（ａｓ
ａｐ＿ｃｃ）を実行したログのリスト６７０を示す。図
２７において、６７２はｓａｍｐ．ｃというＣ言語で記
述されたアプリケーションプログラムを入力して、コン
パイルを実行しなさいというコマンドである。図２８
に、アプリケーションプログラム（ｓａｍｐ．ｃ）のリ
スト６８０を示す。６７６はコンパイラ（ａｓａｐ＿ｃ
ｃ）がアセンブリコードを生成し、ファイル（ｓａｍ
ｐ．ｓ）として出力したことを示している。出力された
ファイル（ｓａｍｐ．ｓ）のリスト６８２を図２９に示
す。図３０は、ファイル（ｓａｍｐ．ｓ）を入力し、ア
センブラ（ａｓａｐ＿ａｓｍ）を実行したログのリスト
６９０を示す図である。図３１は、アセンブルされて出
力された機械語のリスト６９４を示す図である。この機
械語は、前述したように、ハードウェアにほぼ１対１で
対応している。出力された機械語は、生成されるプロセ
ッサの命令レジスタに記憶されて実行される。

【００８５】次に、シミュレーションの実行について説
明する。この発明のプロセッサ合成システムにおいて
は、生成された機械語を用いて、生成されるプロセッサ
のシミュレーションが実行可能である。図３２に、シミ
ュレーション実行画面の一例を示す。シミュレーション
実行画面１６００は、シミュレーションの実行時に、表
示部に表示される画面である。画面上には、操作ボタン
１６１０、プロセッサ及び周辺機器のブロックダイアグ
ラムを表示するブロックダイアグラム表示ウィンドウ１
６２０、実行中の機械語プログラムを表示する機械語プ
ログラム表示ウィンドウ１６３０、実行結果表示ウィン
ドウ１６４０、Ｃプログラム表示ウィンドウ１６５０、
コントロールパネルウィンドウ１６６０などが同時に開
いている。これにより、設計者は、シミュレーションの
進行に従って、必要なウィンドウの切り替えを行い、作
成したアプリケーションプログラムのデバッグを行う。
設計者は、必要ならば、プログラムを変更し、再度命令
生成を行い、生成された機械語でシミュレーションを再
開できる。また、シミュレーションの結果により、一次
パラメータを変更し、再度プロセッサ合成を行うことも
できる。必要に応じて、この作業を繰り返すことで、設
計者は、ハードウェアを実際に作成する前に、作成する
ハードウェアや、そのハードウェア上で稼働するアプリ
ケーションの最適化を図り、コストパフォーマンスを追
求することが可能になる。

【００８６】図３３は、この発明のＡＳＡＰと従来のメ
ガセルの機能比較図である。メガセルは、ＡＳＡＰ自身
が目的であるのに対して、ＡＳＡＰでは、システムを目
的としており、ＡＳＡＰは、システムの一部の部品とし
て最適化される。また、メガセルは、一定のコストに対
して、最大性能を実現することを目的としているが、Ａ
ＳＡＰでは、最初に、実現する性能を決定し、最小コス
トでそれを実現しようとしている。また、ＣＰＵビット
幅、命令長、アドレス空間がメガセルでは、固定である
のに対して、ＡＳＡＰでは、必要分だけに最小化され
る。その最小化に従い、ＡＳＡＰのアーキテクチャも可
変（パラメタライズドアーキテクチャ）となる。可変と
は、一次又は二次パラメータに対応してＡＳＡＰのアー
キテクチャが変化するという意味である。また、メガセ
ルは、メガセルの提供者（メーカ）からのライセンスが
必要であるが、ＡＳＡＰは、自分で合成するのでメーカ
からのライセンスが不要である。コンパイラについて
は、メガセルは、既存のプロセッサ（メガセル）に対し
て、コンパイラを定義するのに対して、ＡＳＡＰでは、
生成しようとするコンパイラに対してプロセッサを一次
又は二次パラメータにより定義する。即ち、プロセッサ
の定義情報をコンパイラに与える。これにより、可変
（パラメタライズド）アーキテクチャに対応するコンパ
イラを提供している。図３４は、過去に既存のＣＰＵを
用いて開発された通信制御ＬＳＩのプロセッサをＡＳＡ
Ｐで置き換えた場合のチップ見積もりを示す図である。
図３４に示すように、チップサイズが２７％低減され、
プロセッサコアサイズは、５６％低減される。

【００８７】以上のように、この実施の形態において
は、プロセッサ合成の実際の操作について説明した。設
計者は、プロセッサ合成システムを起動し、一次パラメ
ータを入力するだけで、プロセッサを生成するためのプ
ロセッサ定義情報や、プロセッサに対応する命令コード
を生成することができる。命令コードの生成において
は、プロセッサ定義情報に対応するコンパイラを生成す
る。このように、コンパイラを生成することにより、設
計者は、高級プログラミング言語、例えば、Ｃ言語を用
いて、アプリケーションプログラムを記述することが可
能になる。このため、アセンブリ言語や、機械語を用い
てプログラムを作成する場合に比べて、アプリケーショ
ン開発の負荷を軽減することができる。また、開発期間
を短縮することができる。さらに、生成された命令コー
ドを用いて、プロセッサのシミュレーションを行うこと
もできる。シミュレーションを行うことにより、システ
ムの最適化を図ることができる。最適化の作業に際し
て、システムの仕様を変える場合には、設計者は、一次
パラメータを変えるだけで、プロセッサ合成システムが
プロセッサ定義情報を生成し、対応するコンパイラを生
成する。このため、アプリケーションプログラムを変更
する必要がなく、アプリケーションプログラムをリコン
パイルすればよい。あるいは、シミュレーションの結果
により、アプリケーションプログラムを変更する場合で
も、高級言語で記述されているので、変更を容易に行う
ことができる。

【００８８】実施の形態３．前述した実施の形態では、
ハードウェア定義情報を記述するハードウェア記述言語
がＬＤＦ（Ｌｏｇｉｃ Ｄｅｓｃｒｉｐｔｉｏｎ Ｆｏ
ｒｍａｔ）である例について説明したが、ＶＨＤＬ（Ｖ
ｅｒｙ Ｈｉｇｈ Ｓｐｅｅｄ ＩＣ Ｈａｒｄｗａｒ
ｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）や、
Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｖｅｒｉｌｏｇ−Ｈａｒｄｗ
ａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）
でもよい。標準的なハードウェア記述言語で、ハードウ
ェア定義情報を記述することにより、「つつじ」以外の
論理合成システムを利用して、ハードウェアを製造する
ことができる。

【００８９】

【発明の効果】この発明によれば、プロセッサ設計者
は、一次パラメータを入力するだけで、論理合成システ
ムに入力可能なプロセッサ定義情報が得られる。これに
より、従来のようにブロックダイアグラムの作成や、ハ
ードウェア記述言語の記述を設計者自ら行う必要が無く
なる。

【００９０】また、この発明においては、プロセッサ定
義情報により生成されるプロセッサを動作させる命令を
生成して出力する。そのため、プロセッサ生成後に、生
成されるプロセッサをターゲットにした命令を新たに生
成する必要がない。

【００９１】さらに、コンパイラとアセンブラを生成す
ることにより、アプリケーションプログラムを高級プロ
グラミング言語で記述できるので、アプリケーションプ
ログラムの開発を効率よく行え、開発者の負担を軽減で
きる。

【００９２】また、この発明においては、プロセッサ定
義情報によるプロセッサの生成を実際に行う前に、プロ
セッサ定義情報により生成されるプロセッサのシミュレ
ーションが行える。これにより、生成するプロセッサの
最適化を図ることができる。

【図面の簡単な説明】

【図１】 この発明のプロセッサ合成システムのブロッ
ク図である。

【図２】 この発明のプロセッサ合成システムの一次パ
ラメータを示す図である。

【図３】 この発明のプロセッサ合成システムが稼働す
るハードウェア構成図である。

【図４】 この発明のビット幅対応のコンパイラ生成の
一例を示す図である。

【図５】 この発明のプロセッサ合成システムにより合
成されるプロセッサのブロック図である。

【図６】 この発明のプロセッサ合成システムで用いら
れる命令体系のＯｐコードフィールドを示す図である。

【図７】 この発明のプロセッサ合成システムで用いら
れる命令体系のマイクロコントロールフィールドを示す
図である。

【図８】 この発明のプロセッサ合成システムで用いら
れる命令体系のＡＬＵ−ＲＩ命令フォーマットを示す図
である。

【図９】 この発明のプロセッサ合成システムで用いら
れる命令体系のＬｏａｄ／Ｓｔｏｒｅ命令フォーマット
を示す図である。

【図１０】 この発明のプロセッサ合成システムで用い
られる命令体系のＡＬＵ−ＲＲ命令フォーマットを示す
図である。

【図１１】 この発明のプロセッサ合成システムで用い
られる命令体系のコントロール命令フォーマットを示す
図である。

【図１２】 この発明のプロセッサ合成方法の入力工程
とプロセッサ定義情報出力工程を示す流れ図である。

【図１３】 この発明のプロセッサ合成方法の入力工程
と命令出力工程及びシミュレーション工程を示す流れ図
である。

【図１４】 この発明のプロセッサ合成方法の命令生成
工程の詳細を示す流れ図である。

【図１５】 この発明のプロセッサ合成システムのシス
テムフローを示す図である。

【図１６】 この発明のプロセッサ合成システムのＧＵ
Ｉであるコントロールパネルの図である。

【図１７】 この発明のプロセッサ合成システムが合成
するプロセッサのレンジを説明する図である。

【図１８】 この発明のプロセッサ合成システムが入力
した一次パラメータを記憶したパラメータファイルのリ
ストを示す図である。

【図１９】 この発明のプロセッサ合成システムによる
二次パラメータ生成の実行ログリストを示す図である。

【図２０】 この発明のプロセッサ合成システムによる
二次パラメータ生成の実行ログリストを示す図である。

【図２１】 この発明のプロセッサ合成システムにより
一次パラメータから合成されてプロセッサ生成部に入力
されるパラメータファイルを示す図である。

【図２２】 この発明のプロセッサ合成システムにより
一次パラメータから合成されて命令生成部に入力される
パラメータファイルを示す図である。

【図２３】 この発明のプロセッサ合成システムによる
プロセッサ合成の実行ログリストを示す図である。

【図２４】 この発明のプロセッサ合成システムにより
出力されるハードウェア定義情報（ＬＤＦ）のリストを
示す図である。

【図２５】 この発明のプロセッサ合成システムによる
アセンブラ生成の実行ログリストを示す図である。

【図２６】 この発明のプロセッサ合成システムによる
コンパイラ生成の実行ログリストを示す図である。

【図２７】 この発明のプロセッサ合成システムにより
生成されたコンパイラの実行ログリストを示す図であ
る。

【図２８】 この発明のプロセッサ合成システムにより
生成されたコンパイラに入力されるＣ言語で記述された
プログラムの一例を示す図である。

【図２９】 この発明のプロセッサ合成システムにより
生成されたコンパイラにより出力されるコード（アセン
ブリ言語で記述されたプログラム）の一例を示す図であ
る。

【図３０】 この発明のプロセッサ合成システムにより
生成されたアセンブラの実行ログリストを示す図であ
る。

【図３１】 この発明のプロセッサ合成システムにより
生成されたアセンブラにより出力された命令コード（機
械語）のリストを示す図である。

【図３２】 この発明のプロセッサ合成システムにより
実行されたシミュレーション実行画面を示す図である。

【図３３】 この発明のプロセッサ合成システムにより
合成されるＡＳＡＰと従来のメガセルの機能比較図であ
る。

【図３４】 この発明のプロセッサ合成システムにより
合成されるＡＳＡＰで見積もったチップと既存のＣＰＵ
を使用したチップの比較図である。

【図３５】 従来のモジュールコンパイラによるモジュ
ール自動生成の機能構成を示す図である。

【図３６】 従来のプロセッサ合成システム「つつじ」
の利用形態を示す流れ図である。

【図３７】 従来のプロセッサ合成システム「つつじ」
の利用形態を示す流れ図である。

【図３８】 従来の可変ターゲットコンパイラ方式の全
体構成のブロック図である。

【図３９】 従来の可変ターゲットコンパイラ方式の使
用例を示すブロック図である。

【符号の説明】

６ コンピュータシステム、６ａ 表示部、６ｂ キー
ボード、６ｃ マウス、６ｄ マウスパッド、６ｅ シ
ステムユニット、１０ 一次パラメータ、１２レジスタ
ファイルのレジスタ数、１４ ＣＰＵビット幅、１６
データメモリサイズ、１８ 命令メモリサイズ、１００
パラメータ生成部、１３０ プロセッサ生成部、１３
３ プロセッサ定義情報、１５０ 命令生成部、１５３
アプリケーションソフトウェア、１５５ コンパイラ
生成部、１５７ コンパイラ、１５９ コード、１６０
アセンブラ生成部、１６３ アセンブラ、１６５ 命
令コード、１７０ ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃ
ｅｓｓｉｎｇ Ｕｎｉｔ）、１７２ データメモリ（ｄ
Ｍ）、１７４ レジスタファイル（ＲＦ）、１７６ Ａ
ＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉ
ｔ）、１７８ 命令メモリ（ｉＭ）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 情報処理学会研究報告 ＶＯＬ95，Ｎ Ｏ．72，ｐ73−80（ＤＡ76−10），塩見 彰睦ほか「ＡＳＴＰ設計用コデザインワ ークベンチＰＥＡ−Ｓ▲ＩＩＩ▼の提 業」 電子情報通信学会技術研究報告 ＶＯ Ｌ．95，ＮＯ．421（ＶＬＤ95 115− 128），ｐ31−36，片岡健二ほか，「Ａ ＳＩＰ設計用ワークベンチＰＥＡＳ−▲ ＩＩＩ▼の実験方法についての考察−Ｃ ＰＶアーキテクチャの分類とバラメタ化 −」 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 （ａ）一次パラメータを入力して二次パ
   ラメータを計算して生成するパラメータ生成部と、 （ｂ）上記パラメータ生成部により生成された二次パラ
   メータに従ってプロセッサを生成するためのプロセッサ
   定義情報を出力するプロセッサ生成部とを備え、 上記プロセッサは、１つの命令が複数フィールドから構
   成されている複数種類の命令からなる所定の命令コード
   体系を有しており、上記パラメータ生成部は入力された
   一次パラメータの値に基づいて各命令の各フィールドの
   長さを二次パラメータとして決定し、上記プロセッサ生
   成部は、上記所定の命令コード体系の命令の種類を維持
   したまま、二次パラメータとして決定された各命令の各
   フィールドの長さに適合するようにプロセッサ定義情報
   を生成することを特徴とするプロセッサ合成システム。
2. 【請求項２】 上記プロセッサ生成部が出力するプロセ
   ッサ定義情報は、ハードウェア記述言語であることを特
   徴とする請求項１記載のプロセッサ合成システム。
3. 【請求項３】 上記ハードウェア記述言語は、「つつ
   じ」（株式会社図研製）で用いられるＬＤＦ（Ｌｏｇｉ
   ｃ Ｄｅｓｃｒｉｐｔｉｏｎ Ｆｏｒｍａｔ）であるこ
   とを特徴とする請求項２記載のプロセッサ合成システ
   ム。
4. 【請求項４】 上記ハードウェア記述言語は、ＶＨＤＬ
   （Ｖｅｒｙ Ｈｉｇｈ Ｓｐｅｅｄ ＩＣ Ｈａｒｄｗ
   ａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）
   であることを特徴とする請求項２記載のプロセッサ合成
   システム。
5. 【請求項５】 上記ハードウェア記述言語は、Ｖｅｒｉ
   ｌｏｇ−ＨＤＬ（Ｖｅｒｉｌｏｇ−Ｈａｒｄｗａｒｅ
   Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）であるこ
   とを特徴とする請求項２記載のプロセッサ合成システ
   ム。
6. 【請求項６】 上記プロセッサ合成システムは、さら
   に、上記パラメータ生成部により生成された二次パラメ
   ータに従って、上記プロセッサ生成部が出力するプロセ
   ッサ定義情報により生成されるプロセッサを動作させる
   命令を生成する命令生成部を備えたことを特徴とする請
   求項１記載のプロセッサ合成システム。
7. 【請求項７】 上記命令生成部は、上記プロセッサ生成
   部が出力するプロセッサ定義情報により生成されるプロ
   セッサに適合したコードを生成する、所定のプログラミ
   ング言語のコンパイラを生成するコンパイラ生成部を備
   えたことを特徴とする請求項６記載のプロセッサ合成シ
   ステム。
8. 【請求項８】 上記命令生成部は、さらに、上記コンパ
   イラ生成部により生成されたコンパイラを実行して出力
   されるコードを入力しアセンブルして命令コードを出力
   するアセンブラを生成するアセンブラ生成部を備えたこ
   とを特徴とする請求項７記載のプロセッサ合成システ
   ム。
9. 【請求項９】 上記命令生成部は、上記所定の命令コー
   ド体系の命令の種類を維持したまま、二次パラメータと
   して決定された各命令の各フィールドの長さに適合する
   ように命令を生成することを特徴とする請求項６記載の
   プロセッサ合成システム。
10. 【請求項１０】 上記プロセッサは、複数のレジスタを
    備えたレジスタファイルを有し、上記複数フィールド
    は、上記複数のレジスタに対応するアドレスを示すレジ
    スタアドレスフィールドを有し、 上記レジスタアドレスフィールドのビット幅をレジスタ
    ファイルのレジスタ数から決定することを特徴とする請
    求項１又は９記載のプロセッサ合成システム。
11. 【請求項１１】 上記複数フィールドは、データメモリ
    のアドレスを示すデータアドレスフィールドを有し、 上記データアドレスフィールドのビット幅をデータメモ
    リサイズから決定することを特徴とする請求項１又は９
    記載のプロセッサ合成システム。
12. 【請求項１２】 上記複数フィールドは、ジャンプ先を
    示すジャンプアドレスフィールドを有し、 上記ジャンプアドレスフィールドのビット幅を命令メモ
    リサイズから決定することを特徴とする請求項１又は９
    記載のプロセッサ合成システム。
13. 【請求項１３】 上記複数フィールドは、命令の種類を
    指定するオペレーションコードフィールドと算術演算を
    制御するマイクロコントロールフィールドとレジスタの
    アドレスを示すレジスタアドレスフィールドと、データ
    メモリのアドレスを示すデータアドレスフィールドと、
    ジャンプ先を示すジャンプアドレスフ ィールドとを有
    し、 上記命令のトータルビット数は、 オペレーションコードフィールドのビット幅と、 マイクロコントロールフィールドのビット幅にレジスタ
    アドレスフィールドのビット幅の３倍を加算した値と、
    レジスタアドレスフィールドのビット幅に命令アドレス
    フィールドのビット幅を加算した値と、レジスタアドレ
    スフィールドのビット幅にジャンプアドレスフィールド
    のビット幅を加算した値と、レジスタアドレスフィール
    ドのビット幅にＣＰＵビット幅を加算した値の最大値と
    を加算して決定されることを特徴とする請求項１又は９
    記載のプロセッサ合成システム。
14. 【請求項１４】 上記プロセッサ合成システムは、さら
    に、上記命令生成部により生成された命令を用いて、プ
    ロセッサ生成部が出力するプロセッサ定義情報により生
    成されるプロセッサのシミュレーションを実行するシミ
    ュレーション実行部を備えたことを特徴とする請求項６
    記載のプロセッサ合成システム。
15. 【請求項１５】 表示部、キーボード、マウス、システ
    ムユニット、記憶部を有するコンピュータシステムを用
    いたプロセッサ合成方法において、 上記記憶部に、あらかじめ、複数フィールドからなる命
    令の体系を記憶しておき、 （ａ）フロントエンドモジュールによりフロントエンド
    ウィンドウを表示部に表示し、一次パラメータをキーボ
    ードから入力してユーザパラメータファイルとして記憶
    部に記憶する入力工程と、 （ｂ）記憶部にユーザパラメータファイルとして記憶さ
    れた一次パラメータを入力し、一次パラメータに従って
    パラメータ生成モジュールによりプロセッサを生成する
    ためのプロセッサ定義情報を生成してプロセッサ定義情
    報ファイルとして記憶部に出力するプロセッサ定義情報
    出力工程とを備え、 上記プロセッサ定義情報出力工程は、記憶部にユーザパ
    ラメータファイルとして記憶された一次パラメータを入
    力し、一次パラメータに従って命令を構成する各フィー
    ルドの長さを計算するフィールド長計算工程と、 記憶部に記憶された上記命令の体系を入力し、上記命令
    の体系と計算した各フ ィールドの長さとに基づいてプロ
    セッサ定義情報を生成してプロセッサ定義情報ファイル
    として記憶部に記憶するプロセッサ定義情報生成工程と
    を備えたことを特徴とするプロセッサ合成方法。
16. 【請求項１６】 上記プロセッサ合成方法は、さらに、
    上記入力工程で記憶部にユーザパラメータファイルとし
    て記憶された一次パラメータを入力し、一次パラメータ
    に従って、上記プロセッサ定義情報出力工程でプロセッ
    サ定義情報ファイルとして記憶部に記憶されたプロセッ
    サ定義情報から生成されるプロセッサを動作させる命令
    を生成して記憶部に出力する命令出力工程を有すること
    を特徴とする請求項１５記載のプロセッサ合成方法。
17. 【請求項１７】 上記命令出力工程は、 記憶部にユーザパラメータファイルとして記憶された一
    次パラメータを入力し、一次パラメータに従って命令を
    構成する各フィールドの長さを計算するフィールド長計
    算工程と、 記憶部に記憶された上記命令の体系を入力し、上記命令
    の体系と計算された各フィールドの長さとに基づいて、
    所定のプログラミング言語で記述されたプログラムを翻
    訳して命令を生成して記憶部に記憶する命令生成工程と
    を備えたことを特徴とする請求項１６記載のプロセッサ
    合成方法。
18. 【請求項１８】 上記プロセッサ合成方法は、さらに、
    上記命令生成工程により生成された命令に基づいて、上
    記プロセッサ定義情報出力工程により出力されたプロセ
    ッサ定義情報により生成されるプロセッサの動作をシミ
    ュレーションするシミュレーション工程を備えたことを
    特徴とする請求項１６記載のプロセッサ合成方法。
19. 【請求項１９】 上記入力工程は、上記一次パラメータ
    として、レジスタファイルのレジスタ数、ＣＰＵビット
    幅、データメモリサイズ及び命令メモリサイズを入力す
    ることを特徴とする請求項１５記載のプロセッサ合成方
    法。
20. 【請求項２０】 上記プロセッサ定義情報出力工程によ
    り出力されるプロセッサ定義情報は、ハードウェア記述
    言語であることを特徴とする請求項１５記載のプロセッ
    サ合成方法。
21. 【請求項２１】 上記命令生成工程は、所定のプログラ
    ミング言語で記述されたプログラムを入力しコンパイル
    してコードを出力するコンパイラを生成するコンパイラ
    生成工程と、 上記コンパイラ生成工程により生成されたコンパイラ
    に、上記プログラミング言語で記述されたプログラムを
    入力してコードを出力するコンパイル工程とを有するこ
    とを特徴とする請求項１７記載のプロセッサ合成方法。
22. 【請求項２２】 上記命令生成工程は、さらに、上記コ
    ンパイル工程でコンパイラにより出力されるコードを入
    力しアセンブルして命令コードを出力するアセンブラを
    生成するアセンブラ生成工程と、 上記アセンブラ生成工程により生成されたアセンブラ
    に、上記コンパイル工程でコンパイラにより出力された
    コードを入力しアセンブルして命令コードを出力するア
    センブル工程とを有することを特徴とする請求項２１記
    載のプロセッサ合成方法。