JP2001216337A - Ｃｐｕコアの開発支援システムとその開発支援方法及び開発支援用プログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＰＧＡ等におけるＣＰＵコアの開発支援シ
ステムおいて、ＣＰＵコアで使用する命令の変更・削除
やＣＰＵコア内のレジスタの追加・変更・削除を簡単に
行うことができるようにして、他のＩＰの仕様に応じた
簡易なＣＰＵコアの構築を可能とする。 【解決手段】 ユーザがカスタマイズ画面からアセンブ
リ言語の命令の追加・変更・削除の情報を定義すると
（＃１１）、アセンブラ生成用コンパイラが、この命令
の追加・変更・削除の情報とアセンブリ言語の基本文法
則６２とに基づいて、アセンブリ言語の基本文法則に、
命令の追加・変更・削除に対応した新規の文法則を取り
込んだアセンブラのソース・プログラム６８を生成する
（＃１２）。これにより、アセンブリ言語の命令の追加
・変更・削除が容易となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＡ機器、通信機
器、家電製品等に組み込まれるフィールド・プログラマ
ブル・ゲート・アレイ（以下、ＦＰＧＡと略す）、プロ
グラマブル・ロジック・デバイス（以下、ＰＬＤと略
す）等の再プログラミング可能な論理集積回路上におけ
るＣＰＵコアの開発を支援するためのシステムに関す
る。

【０００２】

【従来の技術】従来のＡＳＩＣ（Application Specific
IC)では、ＣＰＵコアを有するシステムＬＳＩの構成を
採り、複雑な解析処理については、ＣＰＵコア内部のプ
ログラムで処理する方式を採るものが多い。このＡＳＩ
Ｃ上におけるＣＰＵコアの開発を支援するために、各半
導体メーカーは、ＣＰＵコアの開発支援システムを提供
している。この種の開発支援システムにおいて、システ
ムＬＳＩを構成する他のＩＰ（Intellectual Property
）の仕様に応じてＣＰＵコアの命令を追加することが
可能で、追加した命令に対応したコンパイラを自動生成
することができるものがある。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＡＳＩＣ上におけるＣＰＵコアの開発支援
システムでは、ＣＰＵコアで使用する命令の追加のみが
可能で、命令の変更・削除やＣＰＵコア内のレジスタの
追加・変更・削除を自由に行うことができないため、真
に他のＩＰの仕様に応じたＣＰＵコアの構築を行うこと
ができないという問題があった。また、この開発支援シ
ステムでは、ＣＰＵコア内のレジスタの削除を行うこと
ができないため、この開発支援システムによりＡＳＩＣ
に比べて回路規模の小さなＦＰＧＡやＰＬＤ上にＣＰＵ
コアを構築した場合には、ＦＰＧＡやＰＬＤ上における
ＣＰＵコアの占有面積が大きくなるという問題があっ
た。

【０００４】本発明は、上述した問題点を解決するため
になされたものであり、ＦＰＧＡやＰＬＤ等の論理集積
回路上においてＣＰＵコアで使用する命令の変更・削除
やＣＰＵコア内のレジスタの追加・変更・削除を自由に
行うことができるようにして、論理集積回路上において
他のＩＰの仕様に応じた簡易なＣＰＵコアを構築するこ
とが可能なＣＰＵコアの開発支援システムを提供するこ
とを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明は、フィールド・プログラマブル・ゲート・ア
レイ等の論理集積回路上におけるＣＰＵコアの開発を支
援するためのＣＰＵコアの開発支援システムにおいて、
ＣＰＵコアで使用可能なアセンブリ言語の基本文法則を
記述したソース・プログラムと、アセンブリ言語の命令
の追加・変更・削除の情報を定義するための定義手段
と、ソース・プログラムと、定義手段を用いて定義され
たアセンブリ言語の命令の追加・変更・削除の情報とに
基づいて、アセンブリ言語の基本文法則に、命令の追加
・変更・削除の情報に対応した新規の文法則を取り込ん
だアセンブラのソース・プログラムを生成するアセンブ
ラ生成用コンパイラとを備えたものである。

【０００６】上記構成においては、論理集積回路上にＣ
ＰＵコア以外のＩＰが存在する場合に、ユーザが定義手
段を用いて他のＩＰの仕様に応じてアセンブリ言語の命
令の追加・変更・削除の情報を定義すると、アセンブラ
生成用コンパイラが、ＣＰＵコアで使用可能なアセンブ
リ言語の基本文法則を記述したソース・プログラムと、
定義手段を用いて定義されたアセンブリ言語の命令の追
加・変更・削除の情報とに基づいて、アセンブリ言語の
基本文法則に、命令の追加・変更・削除の情報に対応し
た新規の文法則を取り込んだアセンブラのソース・プロ
グラムを生成する。これにより、論理集積回路上にＣＰ
Ｕコア以外のＩＰが存在する場合に、他のＩＰの仕様に
応じてＣＰＵコアで使用するアセンブリ言語の命令の追
加・変更・削除を容易に行うことができる。

【０００７】また、ＣＰＵコアの動作を記述したアセン
ブリ言語によるソース・プログラムを検証するためのシ
ミュレータをさらに備え、このシミュレータが、定義手
段を用いて定義されたアセンブリ言語の命令の追加・変
更・削除の情報に応じて動作することが望ましい。これ
により、ユーザが新規の文法則を取り込んだアセンブラ
のソース・プログラムを生成するために、定義手段を用
いてアセンブリ言語の命令の追加・変更・削除の情報を
定義するだけで、シミュレータが、アセンブラ生成用コ
ンパイラにより生成されたアセンブラと同様な新規の文
法則を用いて、アセンブリ言語によるソース・プログラ
ムの解釈・実行を行うようにすることができる。

【０００８】また、生成されたアセンブラのソース・プ
ログラムをコンパイルすることにより作成されたアセン
ブラは、アセンブリ言語によるソース・プログラムをオ
ブジェクト・プログラムにアセンブルする際に、アセン
ブリ言語によるソース・プログラム中で定義されたラベ
ルに基づいて、ソース・プログラム中の処理部のラベル
の集合からなるファイルと、ソース・プログラム中のデ
ータ部のラベルの集合からなるファイルとを別個に作成
し、シミュレータは、アセンブリ言語によるソース・プ
ログラムをシミュレートする際に、２つのファイルに格
納された情報に基づいて、ソース・プログラム中の処理
部のラベルとデータ部のラベルとを認識するようにして
もよい。これにより、開発対象となるＣＰＵコアがデー
タ・メモリとプログラム・メモリとを別個に持つハーバ
ード・アーキテクチャを採用したＣＰＵコアである場合
に、シミュレータは、ソース・プログラム中のラベルを
処理部のラベルとデータ部のラベルとに分けて容易に認
識することができるので、ソース・プログラムの解釈・
実行を迅速に行うことができる。

【０００９】また、請求項４の発明は、フィールド・プ
ログラマブル・ゲート・アレイ等の論理集積回路上にお
けるＣＰＵコアの開発を支援するためのＣＰＵコアの開
発支援システムにおいて、ＣＰＵコア内のレジスタの追
加・変更・削除を指示するための指示手段と、指示手段
を用いて指示されたＣＰＵコア内のレジスタの追加・変
更・削除の情報に基づいて、ＣＰＵコアのハードウェア
記述言語レベルのソースを更新する更新手段とを備えた
ものである。

【００１０】この構成においては、論理集積回路上にＣ
ＰＵコア以外のＩＰが存在する場合に、ユーザが指示手
段を用いて他のＩＰの仕様に応じてＣＰＵコア内のレジ
スタの追加・変更・削除を指示すると、更新手段が、指
示手段を用いて指示されたＣＰＵコア内のレジスタの追
加・変更・削除の情報に基づいて、ＣＰＵコアのハード
ウェア記述言語レベルのソースを更新する。これによ
り、他のＩＰの仕様に応じてＣＰＵコア内のレジスタの
追加・変更・削除を容易に行うことができる。また、Ｃ
ＰＵコア内に不要なレジスタが存在する場合に、ユーザ
が指示手段を用いてこのレジスタの削除を指示すると、
更新手段が、ＣＰＵコアのハードウェア記述言語レベル
のソース上からこのレジスタを削除するので、論理集積
回路上に簡易なＣＰＵコアを構築することが容易とな
る。

【００１１】また、ＣＰＵコアの動作を記述したアセン
ブリ言語によるソース・プログラムを検証するためのシ
ミュレータをさらに備え、シミュレータは、指示手段を
用いて指示されたレジスタの追加・変更・削除の情報に
応じて動作するようにすることが望ましい。これによ
り、ユーザが、ＣＰＵコアのハードウェア記述言語レベ
ルのソースを更新するために、指示手段を用いてＣＰＵ
コア内のレジスタの追加・変更・削除を指示すること
で、シミュレータが、更新手段により更新されたＣＰＵ
コアのソースに記述されたレジスタに対する命令を含む
ソース・プログラムの解釈・実行を行うことが可能にな
る。

【００１２】また、請求項６の発明は、プログラムされ
たコンピュータによって、フィールド・プログラマブル
・ゲート・アレイ等の論理集積回路上におけるＣＰＵコ
アの開発を支援する方法であって、ＣＰＵコアで使用可
能なアセンブリ言語の命令の追加・変更・削除の情報を
定義するステップと、ＣＰＵコアで使用可能なアセンブ
リ言語の基本文法則を記述したソース・プログラムと、
定義されたアセンブリ言語の命令の追加・変更・削除の
情報とに基づいて、アセンブリ言語の基本文法則に、命
令の追加・変更・削除の情報に対応した新規の文法則を
取り込んだアセンブラのソース・プログラムを生成する
ステップとからなるものである。この方法により、上記
請求項１に記載の発明と同様な作用を得ることができ
る。

【００１３】また、請求項７の発明は、プログラムされ
たコンピュータによって、フィールド・プログラマブル
・ゲート・アレイ等の論理集積回路上におけるＣＰＵコ
アの開発を支援する方法であって、ＣＰＵコア内のレジ
スタの追加・変更・削除を指示するステップと、指示さ
れたＣＰＵコア内のレジスタの追加・変更・削除の情報
に基づいて、ＣＰＵコアのハードウェア記述言語レベル
のソースを更新するステップとからなるものである。こ
の方法により、上記請求項４に記載の発明と同様な作用
を得ることができる。

【００１４】また、請求項８の発明は、コンピュータに
よってフィールド・プログラマブル・ゲート・アレイ等
の論理集積回路上におけるＣＰＵコアの開発を支援する
ためのプログラムを記録した記録媒体であって、このプ
ログラムを、請求項１乃至請求項５のいずれかに記載の
ＣＰＵコア開発支援システムのプログラムとしたもので
ある。この構成においては、コンピュータにプログラム
を読み取らせることにより、上記と同様な作用を得るこ
とができる。

【００１５】

【発明の実施の形態】以下、本発明の一実施形態による
ＣＰＵコアの開発支援システムについて図面を参照して
説明する。図１に本実施形態によるＣＰＵコアの開発支
援システム及びその周辺装置の構成を示す。このＣＰＵ
コアの開発支援システム１は、論理集積回路の一種であ
るＦＰＧＡ（Field Programmable Gate Array)２上にお
けるＣＰＵコア３の開発を支援するためのものであり、
ＣＤ−ＲＯＭ４（請求項におけるＣＰＵコア開発支援用
プログラムを記録した記録媒体）からパソコン５にイン
ストールされたＣＰＵコア開発支援ツール６に基づいて
動作する。開発支援システム１は、パソコン５全体の制
御を行うＣＰＵ７、ＣＤ−ＲＯＭ４に格納された各種の
プログラムやデータを読み取るためのＣＤ−ＲＯＭドラ
イブ８、ＣＰＵコア開発支援ツール６や他の各種ファイ
ル９を格納するためのハード・ディスク１０、ハード・
ディスク１０に格納された各種プログラム等を一時的に
格納するための高速アクセス可能なメモリ１１、キーボ
ードやマウス等よりなる入力部１２、及びディスプレイ
やプリンタ等よりなる表示部１３より構成される。ま
た、パソコン５はＲＳ−２３２Ｃインタフェースによる
通信を行うための通信ドライバ１４を有しており、この
通信ドライバ１４はインタフェース装置１５（ＡＳＡ
Ｐ：Adaptive Scan Agent Pod ）に接続される。ＡＳＡ
Ｐ１５は、ＴＡＰ（Test Access Port）と呼ばれるバウ
ンダリ・スキャン・テスト用の専用端子を備えており、
ＦＰＧＡ２内のＡＳＨ（Adaptive Scan Handler:適用型
走査処理部) １６に接続される。ＡＳＨ１６は、ＡＳＡ
Ｐ１５との信号の送受信等を行うためのモジュールであ
る。パソコン５の通信ドライバ１４から送出されたデー
タは、ＡＳＡＰ１５とＡＳＨ１６とを介してＦＰＧＡ２
へダウンロードされる。

【００１６】上記ＣＤ−ＲＯＭ４には、ＣＰＵコア開発
支援ツール６以外に、ＣＰＵコア３のＶＨＤＬ(VHSIC H
ardware Description Language：ハードウェア記述言語
の一種）レベルのソースが含まれている。ユーザは、開
発支援システム１を用いて、ＣＤ−ＲＯＭ４から読み込
んだＣＰＵコア３のＶＨＤＬレベルのソースのカスタマ
イズと、ＣＰＵコア３の動作記述プログラムで使用可能
な命令の追加・変更・削除と、自らが作成した動作記述
プログラムのパソコン５上での検証（以下、オフライン
・デバッグという）とを行うことができる。カスタマイ
ズ後のＣＰＵコア３のＶＨＤＬレベルのソースは、論理
合成された後に、通信ドライバ１４、インタフェース装
置１５及びＡＳＨ１６を介してＦＰＧＡ２にダウンロー
ドされる。また、オフライン・デバッグ完了後の動作記
述プログラムも、アセンブルされた後に、同様の経路で
ＦＰＧＡ２にダウンロードされる。

【００１７】次に、図２を参照して、上記ＣＤ−ＲＯＭ
４からパソコン５にインストールされたＣＰＵコア開発
支援ツール６（以下、開発支援ツールという）について
説明する。ＣＰＵコア開発支援ツール６は、ＣＰＵコア
３の動作を記述したアセンブリ言語によるソース・プロ
グラム用のアセンブラを生成するためのコンパイラ２１
（以下、アセンブラ生成用コンパイラという）、ＣＰＵ
コア３の動作を記述したアセンブリ言語によるソース・
プログラムをアセンブルするためのアセンブラ２２、Ｃ
ＰＵコア３の動作を記述したソース・プログラムをステ
ップ単位で逐次解釈実行するインタープリターであるシ
ミュレート部２３、及びユーザが指示した情報に基づい
てＣＰＵコア３のＶＨＤＬレベルのソースの更新を行う
ＶＨＤＬ更新部２４（請求項における更新手段）より構
成される。また、アセンブラ生成用コンパイラ２１は、
ＣＰＵコア３の動作記述プログラムで使用可能なアセン
ブリ言語の文法則の定義及びその文法則の構文解析を行
うＭＣ（Master C) 部２５と、ＭＣ部２５による文法則
の構文解析に基づいてこの文法則に応じたＣ言語による
アセンブラのソース・プログラムを生成するアセンブラ
生成部２６とよりなる。このアセンブラ生成部２６によ
り生成されたアセンブラのソース・プログラムをコンパ
イルして作成したオブジェクト・プログラムが、上記の
アセンブラ２２となる。

【００１８】次に、図３を参照して、上記開発支援ツー
ル６を用いたＣＰＵコア３のカスタマイズ処理について
説明する。ＣＰＵコア３のカスタマイズを行う際には、
一般に、ＣＰＵコア３内のレジスタやＣＰＵコア３の動
作記述プログラムで使用可能な命令の動作を変更する必
要がある。開発支援ツール６はＣＰＵコア３のカスタマ
イズ用の画面３１を有しており、ユーザは、このカスタ
マイズ用画面３１中のレジスタ定義画面３２（請求項に
おける指示手段）と命令定義画面３３（請求項における
定義手段）とを用いて、ＣＰＵコア３内のレジスタのカ
スタマイズとＣＰＵコア３の動作記述プログラムで使用
可能なアセンブリ言語の命令のカスタマイズとを行うこ
とができる。ユーザは、レジスタのカスタマイズを行う
場合には、レジスタ定義画面３２からレジスタの追加・
変更・削除の情報（以下、レジスタ定義情報という）を
入力し、また、アセンブリ言語の命令のカスタマイズを
行う場合には、命令定義画面３３からアセンブリ言語の
命令の追加・変更・削除の情報（以下、命令定義情報と
いう）を入力する。ユーザが、これらの定義情報の入力
を終了し、図１の入力部１２に含まれるマウスを用いて
設定ボタン３４をクリックすると、図２に示したＶＨＤ
Ｌ更新部２４がこれらの定義情報に基づいてＣＰＵコア
３のＶＨＤＬレベルのソースの更新を行い、また、アセ
ンブラ生成用コンパイラ２１がこれらの定義情報に基づ
いてアセンブラ２２のソース・プログラムを生成する。
また、シミュレート部２３がこれらの定義情報に基づい
て動作可能な状態となる。

【００１９】次に、上記図３に加えて図４を参照して、
ＣＰＵコア３のカスタマイズ処理について具体例を示し
て説明する。図４に示されるように、ＣＰＵコア３のデ
ータパス４０に新規なレジスタであるＺ−ＲＥＧ４１を
追加し、同時にこのＺ−ＲＥＧ４１へのデータのロード
を行うＬＤＺ（ロード Ｚレジスタ）命令を追加する場
合について考えると、Ｚ−ＲＥＧ４１とＬＤＺ命令の追
加に伴って、マルチプレクサであるＳＡ−ＭＵＸ４２の
内容も変更しなければならない。この場合に、ユーザ
が、図３中のレジスタ定義画面３２からＺ−ＲＥＧ４１
の追加の情報を入力し、命令定義画面３３からＬＤＺ命
令の追加の情報を入力するだけで、ＶＨＤＬ更新部２４
が、これらの情報に基づいてＣＰＵコア３のＶＨＤＬレ
ベルのソース中にＺ−ＲＥＧ４１を追加すると共に、Ｓ
Ａ−ＭＵＸ４２の内容の変更も行う。また、アセンブラ
生成用コンパイラ２１が、レジスタ定義画面３２から入
力されたＺ−ＲＥＧ４１の追加の情報と命令定義画面３
３から入力されたＬＤＺ命令の追加の情報とに基づい
て、Ｚ−ＲＥＧ４１とＬＤＺ命令の追加に対応した新規
な文法則を取り込んだアセンブラの生成を行う。これに
伴い、シミュレート部２３において、Ｚ−ＲＥＧ４１と
ＬＤＺ命令が使用できるようになる。命令定義画面３３
からＬＤＺ命令の追加情報を入力する際には、その動作
定義をＭＣ（Master C) 言語（図１１乃至図１４参照）
という簡易言語を用いて行う。このＭＣ言語では、レジ
スタ定義画面３２に表示されているレジスタのみが使用
可能である。

【００２０】次に、図５を参照して、図２のシミュレー
ト部２３を用いたＣＰＵコア３の動作記述プログラムの
オフライン・デバッグ処理について説明する。シミュレ
ート部２３は、デバッグ用の画面５１を有しており、ユ
ーザは、このデバッグ用画面５１のプルダウン・メニュ
ー５２からデバッガ設定画面５３、アセンブル指示画面
５４、図示されていないエディタ画面等を呼び出して、
ブレーク・ポイントの設定等のデバッガに対する指示、
ＣＰＵコア３の動作記述プログラムの修正、修正した動
作記述プログラムのアセンブル等の処理を行うことがで
きる。また、ユーザは、シミュレート部２３の有するイ
ンタープリターを用いて、動作記述プログラムをステッ
プ単位で逐次解釈実行させることで、動作記述プログラ
ムのデバッグを行うことができる。シミュレート部２３
の有するデバッガとしての機能は、ブレーク・ポイント
の設定、トレース、メモリダンプ、メモリ書き換え等の
通常のデバッガの機能と基本的に同様である。但し、通
常のデバッガの機能と異なる点は、ＦＰＧＡ２内の他の
ＩＰ５７（図７参照）からの入力をシミュレートするこ
とができる点である。従って、ユーザは、このシミュレ
ート部２３を用いてＣＰＵコア３にＩＰ５７からのデー
タが発生した場合の検証を行うことができる。また、ユ
ーザがアセンブル指示画面５４から動作記述プログラム
のアセンブルを指示すると、アセンブラ２２は、動作記
述プログラム中のラベル５６を、処理部（以下、プログ
ラム・セグメントという）のラベルとデータ部（以下、
データ・セグメントという）のラベルとに分類して、各
セグメント毎にラベルの集合からなるシンボル・テーブ
ル６７（図９参照）を作成する。シミュレート部２３
は、これらのシンボル・テーブル６７を参照すること
で、インタープリターによる動作記述プログラムの解釈
実行時に、プログラム・セグメントのラベルとデータ・
セグメントのラベルとを容易に判別することができる。
なお、上述したように、シミュレート部２３は、図３中
のレジスタ定義画面３２と命令定義画面３３とから入力
された情報に基づいて動作する。

【００２１】次に、図６及び図７を参照して、ＣＰＵコ
ア開発支援システム１によるＣＰＵコア３の開発処理全
体の流れについて説明する。本開発支援システム１は、
従来のＡＳＩＣ等におけるＣＰＵコアの開発支援システ
ムとは異なり、ＦＰＡＧ２上の種々のＩＰ（Intellectu
al Property ）５７の仕様に応じたＣＰＵコア３のカス
タマイズと、カスタマイズした内容に応じたＣＰＵコア
３の検証を目的としたものである。一般にターゲットと
なるＩＰ５７の仕様に応じてＣＰＵコア３に要求される
機能は異なる。従って、ＦＰＡＧ２上のＩＰ５７の仕様
に応じてＣＰＵコア３のアーキテクチャ及び動作記述プ
ログラムを変更することが望ましい。また、ＣＰＵコア
３のアーキテクチャ及び動作記述プログラムを変更した
場合には、動作記述プログラム用のアセンブリ言語の仕
様とこのアセンブリ言語に対するアセンブラを変更する
必要がある。本開発支援システム１は、このようなＩＰ
５７の仕様に応じたＣＰＵコア３のカスタマイズと検証
を可能とするものである。具体的には、まず、ユーザ
は、ターゲットとなるＩＰ５７に応じて、ＣＰＵコア３
内のレジスタと命令の追加・変更・削除の仕様を決定し
（＃１）、この仕様に応じて、図３に示されるカスタマ
イズ画面３１からＣＰＵコア３のレジスタとアセンブリ
言語の命令とのカスタマイズを行い、また、図５に示さ
れるデバッグ用画面５１からカスタマイズ後のレジスタ
とアセンブリ言語の命令の仕様に応じた動作記述プログ
ラムのオフライン・デバッグを行う（＃２）。次に、タ
ーゲットとなるＩＰ５７のＶＨＤＬレベルのソースの作
成を行って（＃３）、このＩＰ５７のソースと、ＶＨＤ
Ｌ更新部２４が更新したＣＰＵコア３のＶＨＤＬレベル
のソースとの論理合成を行う（＃４）。そして、ユーザ
は、図７に示されるように、ＡＳＡＰ１５を介してＦＰ
ＧＡ２とパソコン５とを接続して、＃２の処理でオフラ
イン・デバッグした動作記述プログラムのオブジェクト
・プログラムと＃４の処理で論理合成した結果とをＦＰ
ＧＡ２にダウンロードする（＃５）。次に、ユーザは、
パソコン５とＦＰＧＡ２とを接続したままの状態で、パ
ソコン５からＦＰＧＡ２上のＣＰＵコア３に対するデー
タの送受信を行うことにより、ＦＰＧＡ２上のＣＰＵコ
ア３に対する実機テスト（オンライン・デバッグ）を行
う（＃６）。

【００２２】上記図６の＃２のＣＰＵコア３のカスタマ
イズ及びオフライン・デバッグ処理の詳細について図８
を参照して説明する。ユーザが、図３に示されるカスタ
マイズ画面３１を表示すると、ＣＰＵコア開発支援ツー
ル６は、カスタマイズ画面３１中のレジスタ定義画面３
２に、現在のＣＰＵコア３のＶＨＤＬソース（初期状態
ではＣＤ−ＲＯＭ４から読み込んだＶＨＤＬソース）を
格納したファイル（以下、ＶＨＤＬ元ソースファイルと
いう）６１の内容に応じたレジスタ定義情報を表示す
る。また、命令定義画面３３には、現在の動作記述プロ
グラム用のアセンブリ言語の基本文法則（初期状態では
ＣＤ−ＲＯＭ４から読み込んだ基本となるアセンブリ言
語の文法則のソース）を格納したファイル（以下、基本
文法則ファイルという）６２に応じた命令定義情報を表
示する。ユーザがレジスタ定義画面３２と命令定義画面
３３とを用いてレジスタ及びアセンブリ言語の命令の定
義を完了すると（＃１１）、ＣＰＵコア開発支援ツール
６は、これらの定義情報を格納した命令動作・レジスタ
定義ファイル６４を作成すると共に、これらの定義情報
を反映した新規のＣＰＵコア３のＶＨＤＬソースのファ
イル（以下、ＶＨＤＬ新ソースファイルという）６３を
作成する。ＣＰＵコア開発支援ツール６中のアセンブラ
生成用コンパイラ２１は、命令動作・レジスタ定義ファ
イル６４と基本文法則ファイル６２とに基づいて、基本
となるアセンブリ言語の文法則に、新たなレジスタとア
センブリ言語の命令との定義内容に応じた新規の文法則
を取り込んだ拡張された文法則を生成し、基本文法則フ
ァイル６２の内容をこの拡張された文法則に変更すると
共に、この拡張された文法則に対応したアセンブラのソ
ース・プログラムを生成して（＃１２）、アセンブラ・
ソースファイル６８に格納する。ユーザは、このアセン
ブラ・ソースをコンパイルすることにより、新規の文法
則を取り込んだ所望のアセンブラのオブジェクト・プロ
グラムを得ることができる（＃１３）。このアセンブラ
のオブジェクト・プログラムは、アセンブラ・オブジェ
クトファイル６９として図１のハードディスク１０に格
納される。

【００２３】ユーザが、ＣＰＵコア３の動作記述プログ
ラムのソースを入力して（＃１４）、この動作記述プロ
グラムのソースをアセンブラ・オブジェクトファイル６
９に格納されたアセンブラ２２でアセンブルすると（＃
１５）、アセンブラ２２は、動作記述プログラムのオブ
ジェクトファイル６６を作成すると共に、動作記述プロ
グラムのソース中の種々のラベル５６（図５参照）に基
づいて、オフライン・デバッグ用のシンボル・テーブル
６７を出力する。次に、ユーザは、デバッガ用画面５１
を用いてオフライン・デバッグを開始し（＃１６）、シ
ミュレート部２３のインタープリター機能を用いて、動
作記述プログラムのソースファイル６５中の各命令を１
ステップ毎に実行して（＃１７）、動作記述プログラム
の検証を行う。そして、動作記述プログラムの検証結果
に問題があり（＃１８でＮＯ）、ＣＰＵコア３自体のカ
スタマイズが必要な場合には（＃１９でＹＥＳ）、上記
＃１１乃至＃１７の処理を繰り返す。ＣＰＵコア３自体
のカスタマイズが不要で、動作記述プログラムの修正に
より問題の解消を図ることが可能な場合には（＃１９で
ＮＯ）、カスタマイズ画面３１からエディタ画面を呼び
出して、このエディタ画面から動作記述プログラムの修
正を行った後に（＃２０）、上記＃１５乃至＃１７の処
理を繰り返す。

【００２４】次に、上述したＣＰＵコア３のカスタマイ
ズ処理におけるデータの流れについて図９を参照して説
明する。図において前述と同部材には同番号を付してい
る。ユーザが、図３に示されるレジスタ定義画面３２と
命令定義画面３３とを用いてレジスタとアセンブリ言語
の命令とのカスタマイズを行い、命令動作・レジスタ定
義ファイル６４を作成すると、アセンブラ生成用コンパ
イラ２１は、命令動作・レジスタ定義ファイル６４と基
本文法則ファイル６２とに基づいて、新規の文法則を取
り込んだ拡張された文法則を生成し、基本文法則ファイ
ル６２の内容を拡張された文法則に書き換えると共に、
この文法則に対応したアセンブラのソース・プログラム
を生成し、アセンブラ・ソースファイル６８として出力
する。コンパイラ７０は、このアセンブラ・ソースファ
イル６８に基づいて、アセンブラのオブジェクト・プロ
グラム（以下、単にアセンブラという）２２を出力す
る。このアセンブラ２２は、ユーザが作成した動作記述
プログラムのソースファイル６５に基づいて、この動作
記述プログラムのオブジェクト・プログラムを格納した
ファイル６６を作成すると共に、動作記述プログラムの
ソース中のラベル５６を、プログラム・セグメントのラ
ベル５６とデータ・セグメントのラベル５６とに分け
て、各セグメント毎のラベル５６の集合からなるシンボ
ル・テーブル６７を作成する。シミュレート部２３は、
このシンボル・テーブル６７と、命令動作・レジスタ定
義ファイル６４と、動作記述プログラムのソースファイ
ル６５とに基づいて動作する。シミュレート部２３を用
いたオフライン・デバッグ終了後に、ユーザが、動作記
述プログラム（オブジェクト）ファイル６６の内容をＦ
ＰＧＡ２にダウンロードするように指示すると、パソコ
ン側のＣＰＵ７は、この論理合成結果を、通信ドライバ
１４、ＡＳＡＰ１５及びＦＰＧＡ２内のＡＳＨ１６を介
して、ＦＰＧＡ２にダウンロードする。また、ＶＨＤＬ
更新部２４は、命令動作・レジスタ定義ファイル６４に
基づいて、ＣＰＵコア３の本体部分の回路に相当するＶ
ＨＤＬ元ソースファイル６１の内容を更新して、ＶＨＤ
Ｌ新ソースファイル６３を作成する。ユーザが、このＶ
ＨＤＬ新ソースファイル６３の内容をＦＰＧＡメーカの
提供する論理合成ツールを用いて論理合成して、その論
理合成結果をＦＰＧＡ２にダウンロードするように指示
すると、パソコン側のＣＰＵ７は、この論理合成結果
を、通信ドライバ１４、ＡＳＡＰ１５及びＦＰＧＡ２内
のＡＳＨ１６を介して、ＦＰＧＡ２にダウンロードす
る。このようにして、ユーザが、通信ドライバ１４等を
用いてＦＰＧＡ２に新しいＣＰＵコア３の本体部分の回
路とＣＰＵコア３の動作記述プログラムをダウンロード
することにより、ＦＰＧＡ２上にＣＰＵコア３を構築し
て、ＣＰＵコア３のオンライン・デバッグを開始するこ
とが可能になる。

【００２５】次に、アセンブラ生成用コンパイラ２１に
よる文法則の拡張処理について図１０を参照して説明す
る。アセンブラ生成用コンパイラ２１は、ユーザが図３
中のカスタマイズ画面３１から新たなアセンブリ言語の
文法則の追加を行うと、基本文法則ファイル６２から読
み込んだＭＣ言語によるアセンブリ言語の基本文法則Ｉ
を遺伝・継承した上で、新たな文法則を取り込んだ拡張
された文法則（以下、拡張文法則という）ＩＩを生成す
る。さらに、ユーザがカスタマイズ画面３１から新たな
アセンブリ言語の文法則の追加を行うと、アセンブラ生
成用コンパイラ２１は、先行して与えられた文法則Ｉ、
ＩＩを遺伝・継承した上で、新たな文法則を取り込んだ
再拡張された文法則（以下、再拡張文法則という）ＩＩ
Ｉを生成する。このようにして、アセンブラ生成用コン
パイラ２１は、ユーザが新たな文法則を追加すると、先
行して与えた文法則を遺伝・継承した上で新たな文法則
を取り込んで文法則を増殖させ、増殖した文法則に対応
したアセンブラ２２のソース・プログラムを生成する。
ユーザは、このソース・プログラムをコンパイルするこ
とにより、増殖した文法則に対応したアセンブラ２２を
得ることができる。

【００２６】上記基本文法則ファイル６２に格納された
文法則は、ＢＮＦ（Buckus NormalForm）形式に似た記
述方式の簡易言語であるＭＣ言語により作成されてい
る。アセンブラ生成用コンパイラ２１は、基本文法則フ
ァイル６２から読み込んだＭＣ言語で記述されたアセン
ブリ言語の基本文法則のソース・プログラムと、ユーザ
がカスタマイズ画面３１から入力した新規の文法則とに
基づいて、ＭＣ言語による拡張された文法則のソース・
プログラムを生成し、基本文法則ファイル６２の内容を
この拡張された文法則のソース・プログラムに更新する
と共に、このＭＣ言語で記述されたソース・プログラム
を、Ｃ言語で記述されたアセンブラ２２のソース・プロ
グラムに変換するプログラムである。アセンブラ生成用
コンパイラ２１は、更新後の基本文法則ファイル６２を
読み込んで、１行単位にトークンとして文字列を取り出
し、ＭＣ言語の規則に従って、Ｃ言語によるアセンブラ
２２の関数作成等を行う。

【００２７】次に、図１１を参照して、ＭＣ言語による
文法則のソース・プログラムの記述方法について説明す
る。ユーザは、ＭＣ言語によってソース・プログラムを
記述する際には、ソース・プログラムを定義部８１と規
則部８２とに分離して記述し、文末に”Ｅｎｄ”を記述
する必要がある。定義部８１の記述方法及び文法は、Ｃ
言語と全く同様である。ユーザは、Ｃ言語により定義部
８１に規則部８２で使用する変数、プロトタイプ宣言等
の定義や、規則部８２で使用するユーザ作成関数等の記
述を行う。この定義部８１の記述内容は、アセンブラ生
成用コンパイラ２１によりアセンブラ２２のソース・プ
ログラム中にそのままの形で出力される。また、ユーザ
は、規則部８２については、ＭＣ言語により記述しなけ
ればならない。この規則部８２に記述されたＭＣ言語に
よる関数は、アセンブラ生成用コンパイラ２１によりＣ
言語の関数に変換されて、アセンブラ２２のソース・プ
ログラム中に出力される。ユーザは、規則部８２の先頭
にはｓｙｎｔａｘ文でＭＣ言語により作成するトップ関
数の定義を行い、最後にはＥｎｄ文を記述しなければな
らない。図１４に示されるソース・プログラムの場合に
は、８３乃至８７の部分が規則部８２に該当する。

【００２８】図１２を参照して、ＭＣ言語の基本文脈に
ついて説明する。ＭＣ言語の基本文脈においては、左辺
が関数名となり、右辺がその関数の処理となる。ユーザ
は、図に示されるように、関数１を左辺に記述すること
により、関数１の内容を定義することができる。図中の
基本文脈の上段の内容は、関数１を実行することにより
関数２が実行され、関数２の戻り値が０なら、《文》の
内容が実行されることを意味している。また、基本文脈
の下段の内容は、関数２による処理の代わりにダブル・
コーテーションで囲まれた文字列（”文字”）と入力ト
ークンとの比較処理を行って、これらが同じ場合にも、
《文》の内容を実行することを意味している。これは、
ダブル・コーテーション（”）で囲まれた内容が文字列
比較関数として処理されるためである。また、《文》の
内容は、Ｃ言語で記述され、アセンブラ生成用コンパイ
ラ２１によりアセンブラ２２のソース・プログラム中に
そのままの形で出力される。ユーザは、基本文脈の上段
における関数２の記述を省くことにより、《文》の内容
を無条件にアセンブラ２２のソース・プログラム中に出
力することもできる。また、図に示されるように、関数
１の終わりは、”；”で示される。ユーザは、関数２を
用いた関数１の定義に続いて、関数３を用いた関数２の
定義を記述し、さらに関数４を用いた関数３の定義を記
述するというように、各関数の処理を次々と階層的に記
述していくことにより、所望のアセンブリ言語の文法則
を表現することができる。なお、各関数のリターン値
は、０＝正常終了、１＝エラーと決まっており、ユーザ
が定義した関数もこの規則を遵守して作成しなければな
らない。また、ユーザは、”｜”記号で処理を区切り、
複数の関数を並列的に記述する方法により、処理の選択
に該当する記述を行うこともできる。例えば、図１３に
示されるように、”｜”記号をｆｕｎｃ２関数の前に記
述することで、”ｆｕｎｃ１ 《ｆ＝１；》”の処理
と、”ｆｕｎｃ２ 《ｆ＝２；》”の処理との選択処理
を記述することができる。

【００２９】上記図１１中の規則部８２で使用可能な主
な括弧記号とその意味は、以下の通りである。 ｛｝：｛｝の間の処理を繰り返す。 ［］：［］内の処理からのリターンを無視する。 《》：《》内の処理をそのまま透過的にアセンブラ
２２のソース・プログラムに出力する。 ””：””内の文字列とトークンとを比較する。

【００３０】アセンブラ生成用コンパイラ２１は、上記
図１１中の規則部８２で使用可能な種々の標準関数を有
している。ユーザは、規則部８２において、これらの標
準関数を使用して、アセンブリ言語の文法則を定義する
ことができる。これらの標準関数の一部とその機能につ
いて以下に示す。 McChkRsv(char*) ：入力バッファと指定された文字
列の比較を行う。入力ポインタは更新されない。 McChkNm(void) ：１０進数文字列をトークンに入力
して、入力された文字列が数字か否かをチェックする。
トークン間のスペースは自動的に読み飛ばされ、入力ポ
インタは更新される。 McStop(char*) ：エラー発生時に、エラー・メッセ
ージを表示して終了する。入力ポインタは更新される。

【００３１】次に、図１４を参照して、ＭＣ言語により
作成された簡単な文法則の例を示す。１行目の”《”と
６行目の”》”は、それぞれ定義部８１と規則部８２の
開始位置を示しており、ソース・プログラム中の２行目
〜５行目が定義部８１に該当し、７行目〜２１行目が規
則部８２に該当する。また、規則部８２は、ｓｙｎｔａ
ｘ文８３、トップ関数定義文８４、ｃａｌ関数定義文８
５、ｇｅｔｖａｌ関数定義文８６及びＥｎｄ文８７より
構成される。このソース・プログラムの文法則は、加減
算のみを許し、入力された数字及び”＋”，”−”の記
号に基づいて、加減算を行い、エラーが発生しなけれ
ば、その計算結果を表示するというものである。

【００３２】次に、上記図１４に示されるソース・プロ
グラム中の規則部８２の各ステップの処理について説明
する。 ７行目：ｓｙｎｔａｘ文によりトップ関数としてｓｐａ
を指定。 ８行目：トップ関数ｓｐａの定義処理。具体的には、ｓ
ｐａ関数を実行すると、ｃａｌ関数を呼び出して、その
戻り値が０ならば、ｃａｌ＿ｖａｌ変数の内容を表示す
る。 ９行目：ｓｐａ関数の終了。 １０〜１７行目：ｃａｌ関数の定義処理。具体的には、
ｃａｌ関数を実行すると、ｃａｌ＿ｓｔｋポインタにｃ
ａｌ＿ｓｔｋ＿ｓｐｃ配列のトップアドレスをセットし
て（１０行目）、ｇｅｔｖａｌ関数（ｃａｌ＿ｖａｌ変
数に数字を読み込む関数）を呼び出す（１１行目）。そ
して、次の文字が”＋”なら、＊ｃａｌ＿ｓｔｋ領域に
ｃａｌ＿ｖａｌ変数の値をセーブして（１３行目）、再
度ｇｅｔｖａｌ関数を呼び出し、その戻り値が０なら
ば、＊ｃａｌ＿ｓｔｋ領域の値にｃａｌ＿ｖａｌ変数の
値を加算する（１４行目）。これに対して、次の文字
が”−”なら、＊ｃａｌ＿ｓｔｋ領域にｃａｌ＿ｖａｌ
変数の値をセーブして（１５行目）、再度ｇｅｔｖａｌ
関数を呼び出し、その戻り値が０ならば、＊ｃａｌ＿ｓ
ｔｋ領域の値からｃａｌ＿ｖａｌ変数の値を減算する
（１６行目）。そして、入力が終了するまで、１３行目
乃至１６行目の処理を繰り返す。 １８行目：ｃａｌ関数の終了。 １９行目：ｇｅｔｖａｌ関数の定義処理。具体的には、
ｇｅｔｖａｌ関数を実行すると、McChkNm 関数を呼び出
して、入力された文字が数字か否かをチェックし、数字
ならば、ｃａｌ＿ｖａｌ変数に数値を読み込む。 ２０行目：ｇｅｔｖａｌ関数の終了。 ２１行目：規則部８２の終了。

【００３３】アセンブラ生成用コンパイラ２１は、上記
図１４に示されるＭＣ言語によるソース・プログラムに
基づいて、図１５乃至図１７に示されるＣ言語によるア
センブラ２２のソース・プログラムを生成する。図１４
中の定義部８１は図１５中のワーク部９１に相当し、図
１４中の各定義文８３乃至８６は、それぞれ図１５乃至
図１７中の各関数９３乃至９６に相当する。このように
して、アセンブラ生成用コンパイラ２１は、ユーザがＭ
Ｃ言語により与えた文法則に応じたアセンブラ２２のソ
ース・プログラムを生成する。

【００３４】上述したように、本実施形態によるＣＰＵ
コア開発支援システム１によれば、アセンブラ生成用コ
ンパイラ２１が、ＣＰＵコア３で使用可能なアセンブリ
言語の基本文法則を記述したＭＣ言語によるソース・プ
ログラムと、命令定義画面３３から入力したアセンブリ
言語の命令の追加・変更・削除の情報とに基づいて、ア
センブリ言語の基本文法則に、命令の追加・変更・削除
の情報に対応した新規の文法則を取り込んだアセンブラ
２２のソース・プログラムを生成するようにしたので、
ＦＰＧＡ２内の他のＩＰ５７の仕様に応じてＣＰＵコア
３で使用するアセンブリ言語の命令の追加・変更・削除
を行うことができる。また、ＶＨＤＬ更新部２４が、ユ
ーザにより指示されたＣＰＵコア３内のレジスタの追加
・変更・削除の情報に基づいて、ＣＰＵコア３のＶＨＤ
Ｌソースを更新するようにしたので、ＦＰＧＡ２内の他
のＩＰ５７の仕様に応じてＣＰＵコア３内のレジスタの
追加・変更・削除を容易に行うことができる。これによ
り、他のＩＰ５７の仕様に応じたＣＰＵコア３を構築す
ることが容易になる。また、ＣＰＵコア３内に不要なレ
ジスタが存在した場合に、ＣＰＵコア３のハードウェア
記述言語レベルのソース上からこのレジスタを簡単に削
除することができるので、ＦＰＧＡ２上に簡易なＣＰＵ
コア３を構築することが可能となる。

【００３５】本発明は、上記実施形態に限られるもので
はなく、様々な変形が可能である。例えば、上記実施形
態では、カスタマイズ用画面３１から追加の文法則を与
える場合を中心に説明したが、ＭＣ言語により直接に追
加の文法則を定義して、この追加の文法則と基本文法則
定義ファイル６２に格納された文法則に基づいて、新規
の文法則を取り込んだアセンブラ２２のソース・プログ
ラムを生成するようにしてもよい。

【００３６】

【発明の効果】以上のように請求項１の発明によれば、
アセンブラ生成用コンパイラが、ＣＰＵコアで使用可能
なアセンブリ言語の基本文法則を記述したソース・プロ
グラムと、アセンブリ言語の命令の追加・変更・削除の
情報とに基づいて、アセンブリ言語の基本文法則に、命
令の追加・変更・削除の情報に対応した新規の文法則を
取り込んだアセンブラのソース・プログラムを生成する
ようにしたので、論理集積回路上にＣＰＵコア以外のＩ
Ｐが存在する場合に、他のＩＰの仕様に応じてＣＰＵコ
アで使用するアセンブリ言語の命令の追加・変更・削除
を自由に行うことができる。これにより、他のＩＰの仕
様に応じたＣＰＵコアを構築することが容易になる。

【００３７】また、ＣＰＵコアの動作を記述したアセン
ブリ言語によるソース・プログラムを検証するためのシ
ミュレータをさらに備え、このシミュレータを、定義さ
れたアセンブリ言語の命令の追加・変更・削除の情報に
応じて動作させることにより、シミュレータが、アセン
ブラ生成用コンパイラにより生成されたアセンブラと同
様な新規の文法則を用いてアセンブリ言語によるソース
・プログラムの解釈・実行を行うようにすることができ
る。

【００３８】また、アセンブラが、アセンブリ言語によ
るソース・プログラム中で定義されたラベルに基づい
て、ソース・プログラム中の処理部のラベルの集合から
なるファイルと、ソース・プログラム中のデータ部のラ
ベルの集合からなるファイルとを別個に作成し、シミュ
レータは、アセンブリ言語によるソース・プログラムを
シミュレートする際に、２つのファイルに格納された情
報に基づいて、ソース・プログラム中の処理部のラベル
とデータ部のラベルとを認識することにより、開発対象
となるＣＰＵコアがデータ・メモリとプログラム・メモ
リとを別個に持つハーバード・アーキテクチャを採用し
たＣＰＵコアである場合に、シミュレータが、ソース・
プログラム中のラベルを処理部のラベルとデータ部のラ
ベルとに分けて容易に認識することができるようにな
る。これにより、シミュレータによるソース・プログラ
ムの解釈・実行の高速化を図ることができる。

【００３９】また、請求項４の発明によれば、ユーザに
より指示されたＣＰＵコア内のレジスタの追加・変更・
削除の情報に基づいて、ＣＰＵコアのハードウェア記述
言語レベルのソースを更新するようにしたので、論理集
積回路上にＣＰＵコア以外のＩＰが存在する場合に、他
のＩＰの仕様に応じてＣＰＵコア内のレジスタの追加・
変更・削除を簡単に行うことができる。これにより、他
のＩＰの仕様に応じたＣＰＵコアを構築することが容易
となる。また、ＣＰＵコア内に不要なレジスタが存在し
た場合に、ＣＰＵコアのハードウェア記述言語レベルの
ソース上からこのレジスタを簡単に削除することができ
るので、論理集積回路上に簡易なＣＰＵコアを構築する
ことが容易となる。

【００４０】また、ＣＰＵコアの動作を記述したアセン
ブリ言語によるソース・プログラムを検証するためのシ
ミュレータをさらに備え、このシミュレータを、指示さ
れたレジスタの追加・変更・削除の情報に応じて動作さ
せることにより、シミュレータが、更新後のＣＰＵコア
のハードウェア記述言語レベルのソースに記述されたレ
ジスタに対する命令を含むアセンブリ言語によるソース
・プログラムの解釈・実行を行うようにすることができ
る。

【００４１】また、請求項６の発明によれば、ＣＰＵコ
アで使用するアセンブリ言語の命令の追加・変更・削除
の情報を定義するステップと、ＣＰＵコアで使用可能な
アセンブリ言語の基本文法則を記述したソース・プログ
ラムと、定義されたアセンブリ言語の命令の追加・変更
・削除の情報とに基づいて、アセンブリ言語の基本文法
則に、命令の追加・変更・削除の情報に対応した新規の
文法則を取り込んだアセンブラのソース・プログラムを
生成するステップとを備えたものとしたことにより、上
記請求項１に記載の発明と同等の効果を得ることができ
る。

【００４２】また、請求項７の発明によれば、ＣＰＵコ
ア内のレジスタの追加・変更・削除を指示するステップ
と、指示されたＣＰＵコア内のレジスタの追加・変更・
削除の情報に基づいて、ＣＰＵコアのハードウェア記述
言語レベルのソースを更新するステップとを備えたもの
としたことにより、上記請求項４に記載の発明と同等の
効果を得ることができる。

【００４３】また、請求項８の発明によれば、コンピュ
ータにプログラムを読み取らせることにより、上記に記
載の発明と同等の効果を得ることができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるＣＰＵコアの開発
支援システム周辺の構成を示す図である。

【図２】 上記ＣＰＵコアの開発支援システムにおける
ＣＰＵコア開発支援ツールの機能ブロック図である。

【図３】 上記ＣＰＵコア開発支援ツールの有するＣＰ
Ｕコアのカスタマイズ用画面を示す図である。

【図４】 上記ＣＰＵコア開発支援ツールを用いたＣＰ
Ｕコア内のレジスタの追加処理の説明図である。

【図５】 上記ＣＰＵコア開発支援ツールの有するデバ
ッグ用の画面を示す図である。

【図６】 上記ＣＰＵコア開発支援システムによるＣＰ
Ｕコアの開発処理全体を示すフローチャートである。

【図７】 動作記述プログラム及び論理合成結果のＦＰ
ＧＡへのダウンロードとＣＰＵコアの実機テストとを行
うための構成図である。

【図８】 上記ＣＰＵコア開発支援システムによるＣＰ
Ｕコアのカスタマイズ処理及びオフライン・デバッグ処
理の詳細を示すフローチャートである。

【図９】 上記ＣＰＵコア開発支援システムによるＣＰ
Ｕコアのカスタマイズ処理の際のデータの流れを示す図
である。

【図１０】 アセンブラ生成用コンパイラによる文法則
の拡張処理を示す図である。

【図１１】 ＭＣ言語によるソース・プログラムの記述
方法の説明図である。

【図１２】 ＭＣ言語の基本文脈を示す図である。

【図１３】 ＭＣ言語で記述した処理の選択を示すソー
ス・プログラムに対応したアセンブラのソース・プログ
ラムを示す図である。

【図１４】 ＭＣ言語により作成された簡単な文法則の
例を示す図である。

【図１５】 上記図１４に示されるＭＣ言語によるソー
ス・プログラムに基づいて生成したアセンブラのソース
・プログラムの先頭部分を示す図である。

【図１６】 上記図１４に示されるＭＣ言語によるソー
ス・プログラムに基づいて生成したアセンブラのソース
・プログラム中のｃａｌ関数を示す図である。

【図１７】 上記図１４に示されるＭＣ言語によるソー
ス・プログラムに基づいて生成したアセンブラのソース
・プログラム中のｇｅｔｖａｌ関数を示す図である。

【符号の説明】

１ ＣＰＵコア開発支援システム ２ ＦＰＧＡ ４ ＣＤ−ＲＯＭ（請求項におけるＣＰＵコア開発
支援用プログラムを記録した記録媒体） １２ 入力部（請求項における「定義手段」及び「指
示手段」） ２１ アセンブラ生成用コンパイラ ２３ シミュレート部（請求項における「シミュレー
タ」） ２４ ＶＨＤＬ更新部（請求項における「更新手
段」） ３２ レジスタ定義画面（請求項における「指示手
段」） ３３ 命令定義画面（請求項における「定義手段」） ５６ ラベル ６２ 基本文法則ファイル（請求項における「アセン
ブリ言語の基本文法則を記述したソース・プログラム」
を格納したファイル） ６４ 命令動作・レジスタ定義ファイル（請求項にお
ける「アセンブリ言語の命令の追加・変更・削除の情
報」を格納したファイル） ６５ 動作記述プログラムのソースファイル（請求項
における「ＣＰＵコアの動作を記述したアセンブリ言語
によるソース・プログラム」を格納したファイル） ６７ シンボル・テーブル（請求項における「処理部
のラベルの集合からなるファイル」及び「データ部のラ
ベルの集合からなるファイル」） ６９ アセンブラ・オブジェクトファイル（請求項に
おける「アセンブラ」を格納したファイル）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 良平 大阪市淀川区田川２丁目１番11号 株式会 社ダイヘン内 (72)発明者 中尾 俊充 大阪市北区東天満１丁目４番16号 株式会 社ローラン内 Ｆターム(参考） 5B046 AA08 BA02 JA05

Claims (8)

【特許請求の範囲】
1. 【請求項１】 フィールド・プログラマブル・ゲート・
   アレイ等の論理集積回路上におけるＣＰＵコアの開発を
   支援するためのＣＰＵコアの開発支援システムにおい
   て、 前記ＣＰＵコアで使用可能なアセンブリ言語の基本文法
   則を記述したソース・プログラムと、 前記アセンブリ言語の命令の追加・変更・削除の情報を
   定義するための定義手段と、 前記ソース・プログラムと、前記定義手段を用いて定義
   されたアセンブリ言語の命令の追加・変更・削除の情報
   とに基づいて、前記アセンブリ言語の基本文法則に、前
   記命令の追加・変更・削除の情報に対応した新規の文法
   則を取り込んだアセンブラのソース・プログラムを生成
   するアセンブラ生成用コンパイラとを備えたことを特徴
   とするＣＰＵコアの開発支援システム。
2. 【請求項２】 前記ＣＰＵコアの動作を記述したアセン
   ブリ言語によるソース・プログラムを検証するためのシ
   ミュレータをさらに備え、 前記シミュレータが、前記定義手段を用いて定義された
   アセンブリ言語の命令の追加・変更・削除の情報に応じ
   て動作するようにしたことを特徴とする請求項１に記載
   のＣＰＵコアの開発支援システム。
3. 【請求項３】 前記生成されたアセンブラのソース・プ
   ログラムをコンパイルすることにより作成されたアセン
   ブラは、前記アセンブリ言語によるソース・プログラム
   をオブジェクト・プログラムにアセンブルする際に、前
   記アセンブリ言語によるソース・プログラム中で定義さ
   れたラベルに基づいて、前記ソース・プログラム中の処
   理部のラベルの集合からなるファイルと、前記ソース・
   プログラム中のデータ部のラベルの集合からなるファイ
   ルとを別個に作成し、 前記シミュレータは、前記アセンブリ言語により作成さ
   れたソース・プログラムをシミュレートする際に、前記
   ２つのファイルに格納された情報に基づいて、該ソース
   ・プログラム中の前記処理部のラベルと前記データ部の
   ラベルとを認識するようにしたことを特徴とする請求項
   ２に記載のＣＰＵコアの開発支援システム。
4. 【請求項４】 フィールド・プログラマブル・ゲート・
   アレイ等の論理集積回路上におけるＣＰＵコアの開発を
   支援するためのＣＰＵコアの開発支援システムにおい
   て、 前記ＣＰＵコア内のレジスタの追加・変更・削除を指示
   するための指示手段と、 前記指示手段を用いて指示された前記ＣＰＵコア内のレ
   ジスタの追加・変更・削除の情報に基づいて、前記ＣＰ
   Ｕコアのハードウェア記述言語レベルのソースを更新す
   る更新手段とを備えたことを特徴とするＣＰＵコアの開
   発支援システム。
5. 【請求項５】 前記ＣＰＵコアの動作を記述したアセン
   ブリ言語によるソース・プログラムを検証するためのシ
   ミュレータをさらに備え、 前記シミュレータは、前記指示手段を用いて指示された
   レジスタの追加・変更・削除の情報に応じて動作するよ
   うにしたことを特徴とする請求項４に記載のＣＰＵコア
   の開発支援システム。
6. 【請求項６】 プログラムされたコンピュータによっ
   て、フィールド・プログラマブル・ゲート・アレイ等の
   論理集積回路上におけるＣＰＵコアの開発を支援する方
   法であって、 前記ＣＰＵコアで使用可能なアセンブリ言語の命令の追
   加・変更・削除の情報を定義するステップと、 前記ＣＰＵコアで使用可能なアセンブリ言語の基本文法
   則を記述したソース・プログラムと、前記定義されたア
   センブリ言語の命令の追加・変更・削除の情報とに基づ
   いて、前記アセンブリ言語の基本文法則に、前記命令の
   追加・変更・削除の情報に対応した新規の文法則を取り
   込んだアセンブラのソース・プログラムを生成するステ
   ップとからなることを特徴とするＣＰＵコアの開発支援
   方法。
7. 【請求項７】 プログラムされたコンピュータによっ
   て、フィールド・プログラマブル・ゲート・アレイ等の
   論理集積回路上におけるＣＰＵコアの開発を支援する方
   法であって、 前記ＣＰＵコア内のレジスタの追加・変更・削除を指示
   するステップと、 前記指示されたＣＰＵコア内のレジスタの追加・変更・
   削除の情報に基づいて、前記ＣＰＵコアのハードウェア
   記述言語レベルのソースを更新するステップとからなる
   ことを特徴とするＣＰＵコアの開発支援方法。
8. 【請求項８】 コンピュータによってフィールド・プロ
   グラマブル・ゲート・アレイ等の論理集積回路上におけ
   るＣＰＵコアの開発を支援するためのプログラムを記録
   した記録媒体であって、 該プログラムは、請求項１乃至請求項５のいずれかに記
   載のＣＰＵコア開発支援システムのプログラムであるこ
   とを特徴とするＣＰＵコア開発支援用プログラムを記録
   した記録媒体。