JP3163959B2 - Ｌｓｉ設計データのファイル変換方法及び装置 - Google Patents
Ｌｓｉ設計データのファイル変換方法及び装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、特定のフォーマット
で記述された、ＬＳＩ設計データファイルを、これとは
異なるフォーマットのＬＳＩ設計データファイルに変換
するＬＳＩ設計データのファイル変換方法及び装置に関
する。
で記述された、ＬＳＩ設計データファイルを、これとは
異なるフォーマットのＬＳＩ設計データファイルに変換
するＬＳＩ設計データのファイル変換方法及び装置に関
する。
【０００２】
【従来の技術】ＬＳＩ設計は、論理設計，回路設計，レ
イアウト設計，マスク設計などの工程から構成される。
製作するＬＳＩの設計データは、通常、ＣＡＤシステム
によって作成され、上述した各工程において論理シミュ
レーションツール，回路図入力ツール，タイミングシミ
ュレーションツール，自動配置配線ツールなどのソフト
ウェア（ＬＳＩ設計ツール）によって処理されている。
しかし、これらのＬＳＩ設計ツールは、一般には市販ソ
フトウェアであり、その対象データのフォーマットはメ
ーカ間で異なることが多い。このため、例えば回路図入
力（フォーマットＡ）→論理シミュレーション（フォー
マットＢ）というように、前処理で使用するＬＳＩ設計
ツールのデータフォーマットと次処理で使用するＬＳＩ
設計ツールのデータフォーマットとが異なる場合が生
じ、設計作業を進めて行く上でフォーマット変換が必要
になる。
イアウト設計，マスク設計などの工程から構成される。
製作するＬＳＩの設計データは、通常、ＣＡＤシステム
によって作成され、上述した各工程において論理シミュ
レーションツール，回路図入力ツール，タイミングシミ
ュレーションツール，自動配置配線ツールなどのソフト
ウェア（ＬＳＩ設計ツール）によって処理されている。
しかし、これらのＬＳＩ設計ツールは、一般には市販ソ
フトウェアであり、その対象データのフォーマットはメ
ーカ間で異なることが多い。このため、例えば回路図入
力（フォーマットＡ）→論理シミュレーション（フォー
マットＢ）というように、前処理で使用するＬＳＩ設計
ツールのデータフォーマットと次処理で使用するＬＳＩ
設計ツールのデータフォーマットとが異なる場合が生
じ、設計作業を進めて行く上でフォーマット変換が必要
になる。
【０００３】一般に、この種のＬＳＩ設計データの標準
フォーマットと呼ばれるものとしてはＥＤＩＦ，ＶＨＤ
Ｌ，Ｖｅｒｉｌｏｇ，Ｓｐｉｃｅ等がそれぞれ知られて
いる。従来、これらの間でフォーマット変換を行う場
合、図１２に示すように、各フォーマットのデータファ
イル１１，１２から、各変換プログラム８１ａ〜８１ｂ
を使用して、一旦、特定のフォーマットの中間ファイル
７１に変換する。そして、この特定のフォーマットの中
間ファイル７１を介して、更に他のフォーマットのデー
タファイル１３〜１５に各変換プログラム８１ｃ〜８１
ｅを使用して変換することにより、フォーマット変換を
行っていた。一旦、特定のフォーマットを介す理由は、
例えば６種類のフォーマットＡ〜Ｆの間のすべての変換
を考慮すると、6 Ｃ2 ＝３０個の変換プログラムが必要
となるが、特定のフォーマットを介すことにより、必要
な変換プログラムの数は６×２＝１２個に低減されるか
らである。
フォーマットと呼ばれるものとしてはＥＤＩＦ，ＶＨＤ
Ｌ，Ｖｅｒｉｌｏｇ，Ｓｐｉｃｅ等がそれぞれ知られて
いる。従来、これらの間でフォーマット変換を行う場
合、図１２に示すように、各フォーマットのデータファ
イル１１，１２から、各変換プログラム８１ａ〜８１ｂ
を使用して、一旦、特定のフォーマットの中間ファイル
７１に変換する。そして、この特定のフォーマットの中
間ファイル７１を介して、更に他のフォーマットのデー
タファイル１３〜１５に各変換プログラム８１ｃ〜８１
ｅを使用して変換することにより、フォーマット変換を
行っていた。一旦、特定のフォーマットを介す理由は、
例えば６種類のフォーマットＡ〜Ｆの間のすべての変換
を考慮すると、6 Ｃ2 ＝３０個の変換プログラムが必要
となるが、特定のフォーマットを介すことにより、必要
な変換プログラムの数は６×２＝１２個に低減されるか
らである。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＳＩ設計データのファイル変換方式では、複
雑な変換プログラムをフォーマットの種類に応じた数だ
け作成しなければならず、全体の変換プログラムは複雑
となり、その作成と保守に手間がかかるという問題があ
る。また、上述したフォーマット変換では、中間ファイ
ルを介して指定された記述フォーマットに変換するた
め、中間ファイルを作成する段階でディスクへの書き込
みと、中間ファイルを読み込む段階でディスクからの読
み出しとが発生し、処理時間がかかるという問題があ
る。
た従来のＬＳＩ設計データのファイル変換方式では、複
雑な変換プログラムをフォーマットの種類に応じた数だ
け作成しなければならず、全体の変換プログラムは複雑
となり、その作成と保守に手間がかかるという問題があ
る。また、上述したフォーマット変換では、中間ファイ
ルを介して指定された記述フォーマットに変換するた
め、中間ファイルを作成する段階でディスクへの書き込
みと、中間ファイルを読み込む段階でディスクからの読
み出しとが発生し、処理時間がかかるという問題があ
る。
【０００５】この発明は、このような問題点に鑑みなさ
れたもので、フォーマット変換プログラムを簡素化する
ことができ、かつ処理時間の短縮を図ることができるＬ
ＳＩ設計データのファイル変換方法及び装置を提供する
ことを目的とする。
れたもので、フォーマット変換プログラムを簡素化する
ことができ、かつ処理時間の短縮を図ることができるＬ
ＳＩ設計データのファイル変換方法及び装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＬＳＩ設
計データのファイル変換方法は、第１のフォーマットで
記述されたＬＳＩ設計データファイルを第２のフォーマ
ットで記述されたＬＳＩ設計データファイルに変換する
ＬＳＩ設計データのファイル変換方法において、前記第
１のフォーマットで記述されたＬＳＩ設計データファイ
ルをセル及びノードのリストで表現されたリスト型構造
の原始的データに変換してメモリに展開する第１のステ
ップと、前記メモリに展開されたリスト型構造の原始的
データを前記第２のフォーマットで記述されたＬＳＩ設
計データファイルに変換する第２のステップとを具備し
てなることを特徴とする。
計データのファイル変換方法は、第１のフォーマットで
記述されたＬＳＩ設計データファイルを第２のフォーマ
ットで記述されたＬＳＩ設計データファイルに変換する
ＬＳＩ設計データのファイル変換方法において、前記第
１のフォーマットで記述されたＬＳＩ設計データファイ
ルをセル及びノードのリストで表現されたリスト型構造
の原始的データに変換してメモリに展開する第１のステ
ップと、前記メモリに展開されたリスト型構造の原始的
データを前記第２のフォーマットで記述されたＬＳＩ設
計データファイルに変換する第２のステップとを具備し
てなることを特徴とする。
【０００７】また、この発明に係るＬＳＩ設計データの
ファイル変換装置は、記述フォーマットが異なる複数の
ＬＳＩ設計データファイルをセル及びノードのリストで
表現された共通のリスト型構造の原始的データにそれぞ
れ変換してメモリに展開する複数の入力処理手段と、こ
れら複数の入力処理手段によって前記メモリに展開され
た前記リスト型構造の原始的データを記述フォーマット
が異なる複数のＬＳＩ設計データファイルにそれぞれ変
換する複数の出力処理手段と、入力フォーマット及び出
力フォーマットを指定するフォーマット指定手段と、こ
のフォーマット指定手段で指定された入力フォーマット
及び出力フォーマットに従って前記入力処理手段の１つ
及び前記出力処理手段の１つをそれぞれ起動する手段と
を具備してなることを特徴とする。
ファイル変換装置は、記述フォーマットが異なる複数の
ＬＳＩ設計データファイルをセル及びノードのリストで
表現された共通のリスト型構造の原始的データにそれぞ
れ変換してメモリに展開する複数の入力処理手段と、こ
れら複数の入力処理手段によって前記メモリに展開され
た前記リスト型構造の原始的データを記述フォーマット
が異なる複数のＬＳＩ設計データファイルにそれぞれ変
換する複数の出力処理手段と、入力フォーマット及び出
力フォーマットを指定するフォーマット指定手段と、こ
のフォーマット指定手段で指定された入力フォーマット
及び出力フォーマットに従って前記入力処理手段の１つ
及び前記出力処理手段の１つをそれぞれ起動する手段と
を具備してなることを特徴とする。
【０００８】
【作用】この発明のＬＳＩ設計データのファイル変換方
法によれば、セル及びノードのリストで表現されたリス
ト型構造の原始的データを介してフォーマット変換を行
うので、Ｖｅｒｉｌｏｇ等のセル中心の記述形式のファ
イルにも、またＥＤＩＦ等のノード中心の記述形式のフ
ァイルにも、同様に対応することができる。このため、
各フォーマットからリスト型構造のデータへの変換及び
リスト型構造のデータから各フォーマットへの変換が極
めて容易になり、変換プログラムの簡素化を図ることが
できる。また、この発明によれば、中間ファイルを介さ
ずに、メモリに展開されるリスト型構造のＬＳＩ設計デ
ータを介してファイルが変換されるので、中間ファイル
を使用する際に発生するディスクへの書き込み及び読み
出しは必要とせず、変換処理時間も短縮することができ
る。
法によれば、セル及びノードのリストで表現されたリス
ト型構造の原始的データを介してフォーマット変換を行
うので、Ｖｅｒｉｌｏｇ等のセル中心の記述形式のファ
イルにも、またＥＤＩＦ等のノード中心の記述形式のフ
ァイルにも、同様に対応することができる。このため、
各フォーマットからリスト型構造のデータへの変換及び
リスト型構造のデータから各フォーマットへの変換が極
めて容易になり、変換プログラムの簡素化を図ることが
できる。また、この発明によれば、中間ファイルを介さ
ずに、メモリに展開されるリスト型構造のＬＳＩ設計デ
ータを介してファイルが変換されるので、中間ファイル
を使用する際に発生するディスクへの書き込み及び読み
出しは必要とせず、変換処理時間も短縮することができ
る。
【０００９】また、この発明のＬＳＩ設計データのファ
イル変換装置によれば、特定フォーマットのファイルか
ら共通のリスト型構造の原始的データへの変換処理を実
行する入力処理手段を、各入力フォーマットに対応させ
て備えると共に、共通のリスト型構造の原始的データか
ら特定フォーマットのファイルへの変換処理を実行する
出力処理手段を、各フォーマットに対応させて備え、指
定された入力フォーマット及び出力フォーマットに対応
する入力処理手段及び出力処理手段をそれぞれ起動する
ことにより、複数の入力フォーマット及び出力フォーマ
ットに対応させることができる。しかも、新たなフォー
マットの追加は、入力処理手段及び出力処理手段の追加
のみで足りるため、システムの拡張が容易になる。
イル変換装置によれば、特定フォーマットのファイルか
ら共通のリスト型構造の原始的データへの変換処理を実
行する入力処理手段を、各入力フォーマットに対応させ
て備えると共に、共通のリスト型構造の原始的データか
ら特定フォーマットのファイルへの変換処理を実行する
出力処理手段を、各フォーマットに対応させて備え、指
定された入力フォーマット及び出力フォーマットに対応
する入力処理手段及び出力処理手段をそれぞれ起動する
ことにより、複数の入力フォーマット及び出力フォーマ
ットに対応させることができる。しかも、新たなフォー
マットの追加は、入力処理手段及び出力処理手段の追加
のみで足りるため、システムの拡張が容易になる。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図１は、この発明の一実施例に係るＬ
ＳＩ設計データのファイル変換装置を実現するシステム
の構成を示すブロック図である。このシステムは、例え
ば図示しないネットワークに接続されたワークステーシ
ョンである。ＣＰＵ１は、インストールされたＬＳＩ設
計ツール及び変換プログラムを実行し、ディスプレイ２
及びキーボード３を介してＬＳＩ設計データに対して論
理設計、回路設計、レイアウト設計及びマスク設計等の
各処理を施す対話型設計システムを実現する。ＬＳＩ設
計データは、フォーマット変換の過程でシステムバス４
を介して、ＲＡＭなどのメモリ５にリスト型構造のデー
タとして展開され、ファイル形式の状態では、磁気ディ
スク，光磁気ディスクなどのディスク６に保存される。
ついて説明する。図１は、この発明の一実施例に係るＬ
ＳＩ設計データのファイル変換装置を実現するシステム
の構成を示すブロック図である。このシステムは、例え
ば図示しないネットワークに接続されたワークステーシ
ョンである。ＣＰＵ１は、インストールされたＬＳＩ設
計ツール及び変換プログラムを実行し、ディスプレイ２
及びキーボード３を介してＬＳＩ設計データに対して論
理設計、回路設計、レイアウト設計及びマスク設計等の
各処理を施す対話型設計システムを実現する。ＬＳＩ設
計データは、フォーマット変換の過程でシステムバス４
を介して、ＲＡＭなどのメモリ５にリスト型構造のデー
タとして展開され、ファイル形式の状態では、磁気ディ
スク，光磁気ディスクなどのディスク６に保存される。
【００１１】図２は、同システムにより実現されるＬＳ
Ｉ設計データのファイル変換装置の構成を示す機能ブロ
ック図である。いま、ＬＳＩ設計において、前処理で使
用するＬＳＩ設計ツールＡ，Ｂのフォーマット（入力フ
ォーマット）がフォーマットＡ，Ｂであり、次処理で使
用するＬＳＩ設計ツールＣ〜Ｅのフォーマット（出力フ
ォーマット）がフォーマットＣ〜Ｅである場合について
考える。
Ｉ設計データのファイル変換装置の構成を示す機能ブロ
ック図である。いま、ＬＳＩ設計において、前処理で使
用するＬＳＩ設計ツールＡ，Ｂのフォーマット（入力フ
ォーマット）がフォーマットＡ，Ｂであり、次処理で使
用するＬＳＩ設計ツールＣ〜Ｅのフォーマット（出力フ
ォーマット）がフォーマットＣ〜Ｅである場合について
考える。
【００１２】ＬＳＩ設計ツールＡ，Ｂで作成されたＬＳ
Ｉ設計データは、各ＬＳＩ設計ツールのフォーマット
Ａ，Ｂのままディスク６にファイル１１，１２としてそ
れぞれ書き込まれる。入力変換部２１は、図示しないフ
ォーマット指定部で指定された入力フォーマットＡ，Ｂ
に応じて、入力処理部２１ａ，２１ｂを起動させてファ
イル１１，１２のデータを読み込み、これを共通のリス
ト型構造のデータ２３に変換すると共に、メモリ５に展
開する。出力変換部２２は、フォーマット指定部で指定
された出力フォーマットＣ〜Ｅに応じて、出力処理部２
２ｃ〜２２ｅを起動させて共通のリスト型構造のデータ
２３を読み込み、これを指定された記述フォーマットＣ
〜Ｅに変換すると共に、ディスク６にファイル１３〜１
５として書き込む。ファイル１３〜１５は、ＬＳＩ設計
ツールＣ〜Ｅを使用する際に読み出される。
Ｉ設計データは、各ＬＳＩ設計ツールのフォーマット
Ａ，Ｂのままディスク６にファイル１１，１２としてそ
れぞれ書き込まれる。入力変換部２１は、図示しないフ
ォーマット指定部で指定された入力フォーマットＡ，Ｂ
に応じて、入力処理部２１ａ，２１ｂを起動させてファ
イル１１，１２のデータを読み込み、これを共通のリス
ト型構造のデータ２３に変換すると共に、メモリ５に展
開する。出力変換部２２は、フォーマット指定部で指定
された出力フォーマットＣ〜Ｅに応じて、出力処理部２
２ｃ〜２２ｅを起動させて共通のリスト型構造のデータ
２３を読み込み、これを指定された記述フォーマットＣ
〜Ｅに変換すると共に、ディスク６にファイル１３〜１
５として書き込む。ファイル１３〜１５は、ＬＳＩ設計
ツールＣ〜Ｅを使用する際に読み出される。
【００１３】なお、フォーマットの指定は、例えばＣＡ
Ｄシステムを操作するユーザがキーボード３を介してフ
ォーマットの種類を指定したり、あるいはＬＳＩ設計ツ
ールのフォーマットの種類を自動的に識別する機能をＣ
ＡＤシステムに設け、この認識結果に基づいて該当する
フォーマットを指定したりすれば良い。
Ｄシステムを操作するユーザがキーボード３を介してフ
ォーマットの種類を指定したり、あるいはＬＳＩ設計ツ
ールのフォーマットの種類を自動的に識別する機能をＣ
ＡＤシステムに設け、この認識結果に基づいて該当する
フォーマットを指定したりすれば良い。
【００１４】次に、このように構成されたＣＡＤシステ
ムにおけるＬＳＩ設計データの変換動作について説明す
る。図３は、同実施例におけるＬＳＩ設計データの変換
動作を示すフローチャートである。先ず、入力フォーマ
ットの種類を指定すると共に（Ｓ１）、出力フォーマッ
トの種類を指定し（Ｓ２）、フォーマット変換を開始さ
せる（Ｓ３）。続いて、指定された入力フォーマットに
応じて（Ｓ４）、即ち記述フォーマットＡであれば、入
力処理部２１ａでファイル１１をリスト型データ２３に
変換し（Ｓ５）、記述フォーマットＢであれば、入力処
理部２１ｂでファイル１２をリスト型データ２３に変換
する（Ｓ６）。続いて、指定された出力フォーマットに
応じて（Ｓ７）、即ち記述フォーマットＣであれば、出
力処理部２２ｃでリスト型データ２３をファイル１３に
変換し（Ｓ８）、記述フォーマットＤであれば、出力処
理部２２ｄでリスト型データ２３をファイル１４に変換
し（Ｓ９）、記述フォーマットＥであれば、出力処理部
２２ｅでリスト型データ２３をファイル１５に変換する
（Ｓ１０）。
ムにおけるＬＳＩ設計データの変換動作について説明す
る。図３は、同実施例におけるＬＳＩ設計データの変換
動作を示すフローチャートである。先ず、入力フォーマ
ットの種類を指定すると共に（Ｓ１）、出力フォーマッ
トの種類を指定し（Ｓ２）、フォーマット変換を開始さ
せる（Ｓ３）。続いて、指定された入力フォーマットに
応じて（Ｓ４）、即ち記述フォーマットＡであれば、入
力処理部２１ａでファイル１１をリスト型データ２３に
変換し（Ｓ５）、記述フォーマットＢであれば、入力処
理部２１ｂでファイル１２をリスト型データ２３に変換
する（Ｓ６）。続いて、指定された出力フォーマットに
応じて（Ｓ７）、即ち記述フォーマットＣであれば、出
力処理部２２ｃでリスト型データ２３をファイル１３に
変換し（Ｓ８）、記述フォーマットＤであれば、出力処
理部２２ｄでリスト型データ２３をファイル１４に変換
し（Ｓ９）、記述フォーマットＥであれば、出力処理部
２２ｅでリスト型データ２３をファイル１５に変換する
（Ｓ１０）。
【００１５】図４は、同リスト型データの構成を説明す
るための図である。このリスト型データは、ノードリス
ト３１とセルリスト３２とから構成されている。ノード
リスト３１は、図４（ａ）に示すように、各ノードを表
すブロック４１とこのノードに接続される端子を表すブ
ロック４２とから構成されている。ブロック４１は、ノ
ード名４３、そのノードが入力端子か出力端子かあるい
は内部ノードかを表すノード機能名４４、次ノードへの
ポインタ４５及び接続端子へのポインタ４６から構成さ
れている。また、ブロック４２は、接続端子名４７、次
接続端子へのポインタ４８及び接続セルへのポインタ４
９から構成されている。ブロック４１とブロック４２と
は、接続端子へのポインタ４６を介して接続されてい
る。
るための図である。このリスト型データは、ノードリス
ト３１とセルリスト３２とから構成されている。ノード
リスト３１は、図４（ａ）に示すように、各ノードを表
すブロック４１とこのノードに接続される端子を表すブ
ロック４２とから構成されている。ブロック４１は、ノ
ード名４３、そのノードが入力端子か出力端子かあるい
は内部ノードかを表すノード機能名４４、次ノードへの
ポインタ４５及び接続端子へのポインタ４６から構成さ
れている。また、ブロック４２は、接続端子名４７、次
接続端子へのポインタ４８及び接続セルへのポインタ４
９から構成されている。ブロック４１とブロック４２と
は、接続端子へのポインタ４６を介して接続されてい
る。
【００１６】一方、セルリスト３２は、図４（ｂ）に示
すように、各セルを表すブロック５１とこのセルが持つ
端子を表すブロック５２とから構成されている。ブロッ
ク５１は、セル名５３、このセルの種類を表すセル種名
５４、次セルへのポインタ５５及び端子へのポインタ５
６から構成されている。また、ブロック５２は、端子名
５７、次端子へのポインタ５８及び接続ノードへのポイ
ンタ５９から構成されている。ブロック５１とブロック
５２とは、端子へのポインタ５６を介して接続されてい
る。同様にして、図４（ｃ）に示すように、モジュール
名６１が与えられたブロック６２を用い、これにノード
リストへのポインタ６３及びセルリストへのポインタ６
４を設けることにより、モジュールを表すことも可能で
ある。
すように、各セルを表すブロック５１とこのセルが持つ
端子を表すブロック５２とから構成されている。ブロッ
ク５１は、セル名５３、このセルの種類を表すセル種名
５４、次セルへのポインタ５５及び端子へのポインタ５
６から構成されている。また、ブロック５２は、端子名
５７、次端子へのポインタ５８及び接続ノードへのポイ
ンタ５９から構成されている。ブロック５１とブロック
５２とは、端子へのポインタ５６を介して接続されてい
る。同様にして、図４（ｃ）に示すように、モジュール
名６１が与えられたブロック６２を用い、これにノード
リストへのポインタ６３及びセルリストへのポインタ６
４を設けることにより、モジュールを表すことも可能で
ある。
【００１７】次に、特定の入力フォーマットのファイル
から特定の出力フォーマットのファイルへの変換処理の
詳細について説明する。図５は、図６のロジック図をＶ
ｅｒｉｌｏｇフォーマットで記述した例を示す図であ
る。１行目は、モジュールＺＺＺＺが４つの端子ノード
ＡＢ，ＣＤＥ，ＦＧ，ＭＮＯを持つことを表している。
次に、これらの端子ノードに関する記述が続き、端子ノ
ードＡＢ，ＣＤＥ，ＦＧが入力ノードであること（２行
目）、端子ノードＭＮＯが出力ノードであること（３行
目）が表されている。更に、セルに関する記述が続き、
２入力ＯＲ回路ＰＱがノードＡＢに接続されるＩＮ１端
子と、ノードＣＤＥに接続されるＩＮ２端子と、ノード
ＨＩＪに接続されるＯＵＴ端子とを持つこと（４行
目）、ＮＯＴ回路ＲＳＴがノードＦＧに接続されるＩＮ
端子と、ノードＫＬに接続されるＯＵＴ端子とを持つこ
と（５行目）、２入力ＡＮＤ回路ＵＶがノードＨＩＪに
接続されるＩＮ１端子と、ノードＫＬに接続されるＩＮ
２端子と、ノードＭＮＯに接続されるＯＵＴ端子とを持
つこと（６行目）が表されている。
から特定の出力フォーマットのファイルへの変換処理の
詳細について説明する。図５は、図６のロジック図をＶ
ｅｒｉｌｏｇフォーマットで記述した例を示す図であ
る。１行目は、モジュールＺＺＺＺが４つの端子ノード
ＡＢ，ＣＤＥ，ＦＧ，ＭＮＯを持つことを表している。
次に、これらの端子ノードに関する記述が続き、端子ノ
ードＡＢ，ＣＤＥ，ＦＧが入力ノードであること（２行
目）、端子ノードＭＮＯが出力ノードであること（３行
目）が表されている。更に、セルに関する記述が続き、
２入力ＯＲ回路ＰＱがノードＡＢに接続されるＩＮ１端
子と、ノードＣＤＥに接続されるＩＮ２端子と、ノード
ＨＩＪに接続されるＯＵＴ端子とを持つこと（４行
目）、ＮＯＴ回路ＲＳＴがノードＦＧに接続されるＩＮ
端子と、ノードＫＬに接続されるＯＵＴ端子とを持つこ
と（５行目）、２入力ＡＮＤ回路ＵＶがノードＨＩＪに
接続されるＩＮ１端子と、ノードＫＬに接続されるＩＮ
２端子と、ノードＭＮＯに接続されるＯＵＴ端子とを持
つこと（６行目）が表されている。
【００１８】このような入力フォーマットのファイルを
リスト型構造のデータに変換処理する場合には、次のよ
うな処理を実行すれば良い。
リスト型構造のデータに変換処理する場合には、次のよ
うな処理を実行すれば良い。
【００１９】先ず、１行目を読み出し、図７に示すよう
に、４つの端子ノードＡＢ，ＣＤＥ，ＦＧ，ＭＮＯに対
応したブロックをノードリスト３１としてメモリ５に展
開する。次に、２，３行目をそれぞれ読み出すと、端子
ノードＡＢ，ＣＤＥ，ＦＧは入力端子（Ｉ）であり、端
子ノードＭＮＯは出力端子（Ｏ）であることが分かるの
で、図８に示すように、ノードリスト３１の各ブロック
のノード機能名にＩとＯを設定する。
に、４つの端子ノードＡＢ，ＣＤＥ，ＦＧ，ＭＮＯに対
応したブロックをノードリスト３１としてメモリ５に展
開する。次に、２，３行目をそれぞれ読み出すと、端子
ノードＡＢ，ＣＤＥ，ＦＧは入力端子（Ｉ）であり、端
子ノードＭＮＯは出力端子（Ｏ）であることが分かるの
で、図８に示すように、ノードリスト３１の各ブロック
のノード機能名にＩとＯを設定する。
【００２０】続いて、４行目を読み出し、図９に示すよ
うに、セルＰＱに対応したブロックをセルリスト３２に
追加すると共に、このセルＰＱがＩＮ１，ＩＮ２，ＯＵ
Ｔ端子をもつので、これらの端子を表すブロックをセル
ＰＱのブロックの下層にそれぞれ展開する。このとき、
セルＰＱのＩＮ１端子はノードＡＢに接続されるので、
ブロックＰＱの下層のブロックＩＮ１にブロックＡＢを
特定するアドレスを設定すると共に、ブロックＡＢの下
層に、これに接続される端子ＩＮ１を表すブロックを展
開し、それにブロックＰＱを特定するアドレスを設定す
る。同様にして、セルＰＱのＩＮ２端子はノードＣＤＥ
に接続されるので、ブロックＰＱの下層のブロックＩＮ
２にブロックＣＤＥを特定するアドレスを設定すると共
に、ブロックＣＤＥの下層に、これに接続される端子Ｉ
Ｎ２を表すブロックを展開し、それにブロックＰＱを特
定するアドレスを設定する。一方、セルＰＱのＯＵＴ端
子はノードＨＩＪに接続されるが、該当するノードＨＩ
Ｊが存在しないため、新たに内部ノードＨＩＪに対応し
たブロックをノードリスト３１に追加し、ブロックＰＱ
の下層のブロックＯＵＴにブロックＨＩＪを特定するア
ドレスを設定すると共に、ブロックＨＩＪの下層に、こ
れに接続される端子ＯＵＴを表すブロックを展開し、そ
れにブロックＰＱを特定するアドレスを設定する。
うに、セルＰＱに対応したブロックをセルリスト３２に
追加すると共に、このセルＰＱがＩＮ１，ＩＮ２，ＯＵ
Ｔ端子をもつので、これらの端子を表すブロックをセル
ＰＱのブロックの下層にそれぞれ展開する。このとき、
セルＰＱのＩＮ１端子はノードＡＢに接続されるので、
ブロックＰＱの下層のブロックＩＮ１にブロックＡＢを
特定するアドレスを設定すると共に、ブロックＡＢの下
層に、これに接続される端子ＩＮ１を表すブロックを展
開し、それにブロックＰＱを特定するアドレスを設定す
る。同様にして、セルＰＱのＩＮ２端子はノードＣＤＥ
に接続されるので、ブロックＰＱの下層のブロックＩＮ
２にブロックＣＤＥを特定するアドレスを設定すると共
に、ブロックＣＤＥの下層に、これに接続される端子Ｉ
Ｎ２を表すブロックを展開し、それにブロックＰＱを特
定するアドレスを設定する。一方、セルＰＱのＯＵＴ端
子はノードＨＩＪに接続されるが、該当するノードＨＩ
Ｊが存在しないため、新たに内部ノードＨＩＪに対応し
たブロックをノードリスト３１に追加し、ブロックＰＱ
の下層のブロックＯＵＴにブロックＨＩＪを特定するア
ドレスを設定すると共に、ブロックＨＩＪの下層に、こ
れに接続される端子ＯＵＴを表すブロックを展開し、そ
れにブロックＰＱを特定するアドレスを設定する。
【００２１】続いて、５行目を読み出し、図１０に示す
ように、セルＲＳＴに対応したブロックをセルリスト３
２に追加すると共に、このセルＲＳＴがＩＮ，ＯＵＴ端
子をもつので、これらの端子を表すブロックをセルＲＳ
Ｔのブロックの下層にそれぞれ展開する。このとき、セ
ルＲＳＴのＩＮ端子はノードＦＧに接続されるので、ブ
ロックＲＳＴの下層のブロックＩＮにブロックＦＧを特
定するアドレスを設定すると共に、ブロックＦＧの下層
に、これに接続される端子ＩＮを表すブロックを展開
し、それにブロックＲＳＴを特定するアドレスを設定す
る。一方、セルＲＳＴのＯＵＴ端子はノードＫＬに接続
されるが、該当するノードＫＬが存在しないため、新た
に内部ノードＫＬに対応したブロックをノードリスト３
１に追加し、ブロックＲＳＴの下層のブロックＯＵＴに
ブロックＫＬを特定するアドレスを設定すると共に、ブ
ロックＫＬの下層に、これに接続される端子ＯＵＴを表
すブロックを展開し、それにブロックＲＳＴを特定する
アドレスを設定する。
ように、セルＲＳＴに対応したブロックをセルリスト３
２に追加すると共に、このセルＲＳＴがＩＮ，ＯＵＴ端
子をもつので、これらの端子を表すブロックをセルＲＳ
Ｔのブロックの下層にそれぞれ展開する。このとき、セ
ルＲＳＴのＩＮ端子はノードＦＧに接続されるので、ブ
ロックＲＳＴの下層のブロックＩＮにブロックＦＧを特
定するアドレスを設定すると共に、ブロックＦＧの下層
に、これに接続される端子ＩＮを表すブロックを展開
し、それにブロックＲＳＴを特定するアドレスを設定す
る。一方、セルＲＳＴのＯＵＴ端子はノードＫＬに接続
されるが、該当するノードＫＬが存在しないため、新た
に内部ノードＫＬに対応したブロックをノードリスト３
１に追加し、ブロックＲＳＴの下層のブロックＯＵＴに
ブロックＫＬを特定するアドレスを設定すると共に、ブ
ロックＫＬの下層に、これに接続される端子ＯＵＴを表
すブロックを展開し、それにブロックＲＳＴを特定する
アドレスを設定する。
【００２２】続いて、６行目を読み出し、図１１に示す
ように、セルＵＶに対応したブロックをセルリスト３２
に追加すると共に、このセルＵＶがＩＮ１，ＩＮ２，Ｏ
ＵＴ端子をもつので、これらの端子を表すブロックをセ
ルＵＶのブロックの下層にそれぞれ展開する。このと
き、セルＵＶのＩＮ１端子はノードＨＩＪに接続される
ので、ブロックＵＶの下層のブロックＩＮ１にブロック
ＨＩＪを特定するアドレスを設定すると共に、ブロック
ＨＩＪの下層に、これに接続される端子ＩＮ１を表すブ
ロックを展開し、それにブロックＵＶを特定するアドレ
スを設定する。同様にして、セルＵＶのＩＮ２端子はノ
ードＫＬに接続されるので、ブロックＵＶの下層のブロ
ックＩＮ２にブロックＫＬを特定するアドレスを設定す
ると共に、ブロックＫＬの下層に、これに接続される端
子ＩＮ２を表すブロックを展開し、それにブロックＵＶ
を特定するアドレスを設定する。一方、セルＵＶのＯＵ
Ｔ端子はノードＭＮＯに接続されるので、ブロックＵＶ
の下層のブロックＯＵＴにブロックＭＮＯを特定するア
ドレスを設定すると共に、ブロックＭＮＯの下層に、こ
れに接続される端子ＯＵＴを表すブロックを展開し、そ
れにブロックＵＶを特定するアドレスを設定する。以上
の操作により、図５に示したＶｅｒｉｌｏｇフォーマッ
トのファイルを図１１に示すようなリスト型構造の原始
的データに変換することができる。
ように、セルＵＶに対応したブロックをセルリスト３２
に追加すると共に、このセルＵＶがＩＮ１，ＩＮ２，Ｏ
ＵＴ端子をもつので、これらの端子を表すブロックをセ
ルＵＶのブロックの下層にそれぞれ展開する。このと
き、セルＵＶのＩＮ１端子はノードＨＩＪに接続される
ので、ブロックＵＶの下層のブロックＩＮ１にブロック
ＨＩＪを特定するアドレスを設定すると共に、ブロック
ＨＩＪの下層に、これに接続される端子ＩＮ１を表すブ
ロックを展開し、それにブロックＵＶを特定するアドレ
スを設定する。同様にして、セルＵＶのＩＮ２端子はノ
ードＫＬに接続されるので、ブロックＵＶの下層のブロ
ックＩＮ２にブロックＫＬを特定するアドレスを設定す
ると共に、ブロックＫＬの下層に、これに接続される端
子ＩＮ２を表すブロックを展開し、それにブロックＵＶ
を特定するアドレスを設定する。一方、セルＵＶのＯＵ
Ｔ端子はノードＭＮＯに接続されるので、ブロックＵＶ
の下層のブロックＯＵＴにブロックＭＮＯを特定するア
ドレスを設定すると共に、ブロックＭＮＯの下層に、こ
れに接続される端子ＯＵＴを表すブロックを展開し、そ
れにブロックＵＶを特定するアドレスを設定する。以上
の操作により、図５に示したＶｅｒｉｌｏｇフォーマッ
トのファイルを図１１に示すようなリスト型構造の原始
的データに変換することができる。
【００２３】次に、図１１に示すリスト型構造のデータ
をＶｅｒｉｌｏｇフォーマットのファイルに変換処理す
る場合について説明する。
をＶｅｒｉｌｏｇフォーマットのファイルに変換処理す
る場合について説明する。
【００２４】先ず、ノードリスト３１を参照し、ノード
機能名がＩとＯのものが端子ノードであるから、４つの
端子ノードＡＢ，ＣＤＥ，ＦＧ及びＭＮＯをもつモジュ
ールＺＺＺＺが存在することを記述する（１行目）。続
いて、ノード機能名がＩの端子ノードＡＢ，ＣＤＥ，Ｆ
Ｇが入力ノードであること（２行目）、ノード機能名が
Ｏの端子ノードＭＮＯが出力ノードであること（３行
目）を記述する。次に、セルリスト３２を参照し、ノー
ドＡＢに接続されるＩＮ１端子と、ノードＣＤＥに接続
されるＩＮ２端子と、ノードＨＩＪに接続されるＯＵＴ
端子とをもつ２入力ＯＲ回路ＰＱが存在すること（４行
目）、ノードＦＧに接続されるＩＮ端子と、ノードＫＬ
に接続されるＯＵＴ端子とをもつＮＯＴ回路ＲＳＴが存
在すること（５行目）、及びノードＨＩＪに接続される
ＩＮ１端子と、ノードＫＬに接続されるＩＮ２端子と、
ノードＭＮＯに接続されるＯＵＴ端子とをもつ２入力Ａ
ＮＤ回路ＵＶが存在すること（６行目）を記述する。
機能名がＩとＯのものが端子ノードであるから、４つの
端子ノードＡＢ，ＣＤＥ，ＦＧ及びＭＮＯをもつモジュ
ールＺＺＺＺが存在することを記述する（１行目）。続
いて、ノード機能名がＩの端子ノードＡＢ，ＣＤＥ，Ｆ
Ｇが入力ノードであること（２行目）、ノード機能名が
Ｏの端子ノードＭＮＯが出力ノードであること（３行
目）を記述する。次に、セルリスト３２を参照し、ノー
ドＡＢに接続されるＩＮ１端子と、ノードＣＤＥに接続
されるＩＮ２端子と、ノードＨＩＪに接続されるＯＵＴ
端子とをもつ２入力ＯＲ回路ＰＱが存在すること（４行
目）、ノードＦＧに接続されるＩＮ端子と、ノードＫＬ
に接続されるＯＵＴ端子とをもつＮＯＴ回路ＲＳＴが存
在すること（５行目）、及びノードＨＩＪに接続される
ＩＮ１端子と、ノードＫＬに接続されるＩＮ２端子と、
ノードＭＮＯに接続されるＯＵＴ端子とをもつ２入力Ａ
ＮＤ回路ＵＶが存在すること（６行目）を記述する。
【００２５】この実施例によれば、ノードリスト３１及
びセルリスト３２で表現されたリスト型構造の原始的デ
ータを介してフォーマット変換を行うことにより、セル
中心の記述形式のファイルにも、またノード中心の記述
形式のファイルにも、同様に対応させることができる。
このため、各フォーマットＡ，Ｂからリスト型構造のデ
ータへの変換及びリスト型構造のデータから各フォーマ
ットＣ〜Ｅへの変換が極めて容易になり、変換プログラ
ムの簡素化を図ることができる。また、特定フォーマッ
トのファイル１１，１２が、中間ファイルを介さずに、
メモリ５に展開されるリスト型構造のＬＳＩ設計データ
を介してファイル変換されるので、変換処理時間も短縮
することができる。
びセルリスト３２で表現されたリスト型構造の原始的デ
ータを介してフォーマット変換を行うことにより、セル
中心の記述形式のファイルにも、またノード中心の記述
形式のファイルにも、同様に対応させることができる。
このため、各フォーマットＡ，Ｂからリスト型構造のデ
ータへの変換及びリスト型構造のデータから各フォーマ
ットＣ〜Ｅへの変換が極めて容易になり、変換プログラ
ムの簡素化を図ることができる。また、特定フォーマッ
トのファイル１１，１２が、中間ファイルを介さずに、
メモリ５に展開されるリスト型構造のＬＳＩ設計データ
を介してファイル変換されるので、変換処理時間も短縮
することができる。
【００２６】また、特定フォーマットのファイル１１，
１２から共通のリスト型構造の原始的データへの変換処
理を実行する入力処理部２１ａ，２１ｂを、各入力フォ
ーマットＡ，Ｂに対応させて備えると共に、共通のリス
ト型構造の原始的データから特定フォーマットのファイ
ル１３〜１５への変換処理を実行する出力処理部２２ｃ
〜２２ｅを、各フォーマットＣ〜Ｅに対応させて備え、
指定された入力フォーマット及び出力フォーマットに対
応する入力処理部２１ａ，２１ｂ及び出力処理部２２ｃ
〜２２ｅをそれぞれ起動することにより、複数の入力フ
ォーマットＡ，Ｂ及び出力フォーマットＣ〜Ｅに対応さ
せることができる。しかも、新たなフォーマットの追加
は、入力処理部及び出力処理部の追加のみで足りるた
め、システムの拡張が容易になる。
１２から共通のリスト型構造の原始的データへの変換処
理を実行する入力処理部２１ａ，２１ｂを、各入力フォ
ーマットＡ，Ｂに対応させて備えると共に、共通のリス
ト型構造の原始的データから特定フォーマットのファイ
ル１３〜１５への変換処理を実行する出力処理部２２ｃ
〜２２ｅを、各フォーマットＣ〜Ｅに対応させて備え、
指定された入力フォーマット及び出力フォーマットに対
応する入力処理部２１ａ，２１ｂ及び出力処理部２２ｃ
〜２２ｅをそれぞれ起動することにより、複数の入力フ
ォーマットＡ，Ｂ及び出力フォーマットＣ〜Ｅに対応さ
せることができる。しかも、新たなフォーマットの追加
は、入力処理部及び出力処理部の追加のみで足りるた
め、システムの拡張が容易になる。
【００２７】なお、メモリ上に展開されるデータの構造
には、全てのセルやモジュールに対して同一の端子数分
の領域を確保する配列型構造も考えられるが、その端子
数は全てのセルやモジュールの中で最大の端子数に合わ
せざるを得ないため、インバータ，ＡＮＤ，ＯＲ等の単
純なセルでは記憶領域に無駄が生じ、メモリ使用効率が
悪いという問題がある。この種の問題は、設計されるＬ
ＳＩの規模が大きくなる程、顕著になる。この点、この
発明で使用するリスト型構造の場合には、各セルや各モ
ジュールを必要な端子数分だけポインタでつなげていけ
ば良いので、記憶領域に無駄が生じることがなく、大規
模なＬＳＩ設計データを効率よくメモリに記憶するのに
適しているという利点もある。
には、全てのセルやモジュールに対して同一の端子数分
の領域を確保する配列型構造も考えられるが、その端子
数は全てのセルやモジュールの中で最大の端子数に合わ
せざるを得ないため、インバータ，ＡＮＤ，ＯＲ等の単
純なセルでは記憶領域に無駄が生じ、メモリ使用効率が
悪いという問題がある。この種の問題は、設計されるＬ
ＳＩの規模が大きくなる程、顕著になる。この点、この
発明で使用するリスト型構造の場合には、各セルや各モ
ジュールを必要な端子数分だけポインタでつなげていけ
ば良いので、記憶領域に無駄が生じることがなく、大規
模なＬＳＩ設計データを効率よくメモリに記憶するのに
適しているという利点もある。
【００２８】
【発明の効果】以上述べたように、この発明のＬＳＩデ
ータのファイル変換方法によれば、セル及びノードのリ
ストで表現されたリスト型構造の原始的データを介して
フォーマット変換を行うので、各フォーマットからリス
ト型構造のデータへの変換及びリスト型構造のデータか
ら各フォーマットへの変換が極めて容易になり、変換プ
ログラムの簡素化を図ることができ、また、中間ファイ
ルを介さずに、メモリに展開されるリスト型構造のＬＳ
Ｉ設計データを介してファイル変換されるので、変換処
理時間も短縮することができる。
ータのファイル変換方法によれば、セル及びノードのリ
ストで表現されたリスト型構造の原始的データを介して
フォーマット変換を行うので、各フォーマットからリス
ト型構造のデータへの変換及びリスト型構造のデータか
ら各フォーマットへの変換が極めて容易になり、変換プ
ログラムの簡素化を図ることができ、また、中間ファイ
ルを介さずに、メモリに展開されるリスト型構造のＬＳ
Ｉ設計データを介してファイル変換されるので、変換処
理時間も短縮することができる。
【００２９】また、この発明のＬＳＩデータのファイル
変換装置によれば、特定フォーマットのファイルから共
通のリスト型構造の原始的データへの変換処理を実行す
る入力処理手段を、各入力フォーマットに対応させて備
えると共に、共通のリスト型構造の原始的データから特
定フォーマットのファイルへの変換処理を実行する出力
処理手段を、各フォーマットに対応させて備え、指定さ
れた入力フォーマット及び出力フォーマットに対応する
入力処理手段及び出力処理手段をそれぞれ起動すること
により、複数の入力フォーマット及び出力フォーマット
に対応させることができる。
変換装置によれば、特定フォーマットのファイルから共
通のリスト型構造の原始的データへの変換処理を実行す
る入力処理手段を、各入力フォーマットに対応させて備
えると共に、共通のリスト型構造の原始的データから特
定フォーマットのファイルへの変換処理を実行する出力
処理手段を、各フォーマットに対応させて備え、指定さ
れた入力フォーマット及び出力フォーマットに対応する
入力処理手段及び出力処理手段をそれぞれ起動すること
により、複数の入力フォーマット及び出力フォーマット
に対応させることができる。
【図１】 この発明の一実施例に係るＣＡＤシステムの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 同システムにより実現されるＬＳＩ設計デー
タのファイル変換装置の構成を示す機能ブロック図であ
る。
タのファイル変換装置の構成を示す機能ブロック図であ
る。
【図３】 同実施例におけるＬＳＩ設計データの変換動
作を示すフローチャートである。
作を示すフローチャートである。
【図４】 同リスト型データにおけるブロックを説明す
るための図である。
るための図である。
【図５】 標準フォーマットで記述されたＬＳＩ設計デ
ータを示す図である。
ータを示す図である。
【図６】 ＬＳＩ設計データの一例を示すロジック図で
ある。
ある。
【図７】 ノードリストへの展開を説明するための図で
ある。
ある。
【図８】 ノードリストへの展開を説明するための図で
ある。
ある。
【図９】 セルリストへの展開を説明するための図であ
る。
る。
【図１０】 セルリストへの展開を説明するための図で
ある。
ある。
【図１１】 ＬＳＩ設計データをリスト型構造で展開し
た一例を示す図である。
た一例を示す図である。
【図１２】 従来のＬＳＩ設計データのファイル変換装
置の構成を示す機能ブロック図である。
置の構成を示す機能ブロック図である。
１…ＣＰＵ、２…ディスプレイ、３…キーボード、４…
システムバス、５…メモリ、６…ディスク、１１〜１
５，７１…ファイル、２１…入力変換部、２１ａ，２１
ｂ…入力処理部、２２…出力変換部、２２ｃ〜２２ｅ…
出力処理部，２３…リスト型データ、３１…ノードリス
ト、３２…セルリスト、４１，４２，５１，５２，６２
…ブロック、４３…ノード名、４４…ノード機能名、４
５…次ノードへのポインタ、４６…接続端子へのポイン
タ、４７…接続端子名、４８…次接続端子へのポイン
タ、４９…接続セルへのポインタ、５３…セル名、５４
…セル種名、５５…次セルへのポインタ、５６…端子へ
のポインタ、５７…端子名、５８…次端子へのポイン
タ、５９…接続ノードへのポインタ、６１…モジュール
名、６３…ノードリストへのポインタ、６４…セルリス
トへのポインタ、８１ａ〜８１ｅ…変換プログラム。
システムバス、５…メモリ、６…ディスク、１１〜１
５，７１…ファイル、２１…入力変換部、２１ａ，２１
ｂ…入力処理部、２２…出力変換部、２２ｃ〜２２ｅ…
出力処理部，２３…リスト型データ、３１…ノードリス
ト、３２…セルリスト、４１，４２，５１，５２，６２
…ブロック、４３…ノード名、４４…ノード機能名、４
５…次ノードへのポインタ、４６…接続端子へのポイン
タ、４７…接続端子名、４８…次接続端子へのポイン
タ、４９…接続セルへのポインタ、５３…セル名、５４
…セル種名、５５…次セルへのポインタ、５６…端子へ
のポインタ、５７…端子名、５８…次端子へのポイン
タ、５９…接続ノードへのポインタ、６１…モジュール
名、６３…ノードリストへのポインタ、６４…セルリス
トへのポインタ、８１ａ〜８１ｅ…変換プログラム。
Claims (2)
- 【請求項１】 第１のフォーマットで記述されたＬＳＩ
設計データファイルを第２のフォーマットで記述された
ＬＳＩ設計データファイルに変換するＬＳＩ設計データ
のファイル変換方法において、 前記第１のフォーマットで記述されたＬＳＩ設計データ
ファイルをセル及びノードのリストで表現されたリスト
型構造の原始的データに変換してメモリに展開する第１
のステップと、 前記メモリに展開されたリスト型構造の原始的データを
前記第２のフォーマットで記述されたＬＳＩ設計データ
ファイルに変換する第２のステップとを具備してなるこ
とを特徴とするＬＳＩ設計データのファイル変換方法。 - 【請求項２】 記述フォーマットが異なる複数のＬＳＩ
設計データファイルをセル及びノードのリストで表現さ
れた共通のリスト型構造の原始的データにそれぞれ変換
してメモリに展開する複数の入力処理手段と、 これら複数の入力処理手段によって前記メモリに展開さ
れた前記リスト型構造の原始的データを記述フォーマッ
トが異なる複数のＬＳＩ設計データファイルにそれぞれ
変換する複数の出力処理手段と、 入力フォーマット及び出力フォーマットを指定するフォ
ーマット指定手段と、 このフォーマット指定手段で指定された入力フォーマッ
ト及び出力フォーマットに従って前記入力処理手段の１
つ及び前記出力処理手段の１つをそれぞれ起動する手段
とを具備してなることを特徴とするＬＳＩ設計データの
ファイル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22478295A JP3163959B2 (ja) | 1995-08-09 | 1995-08-09 | Ｌｓｉ設計データのファイル変換方法及び装置 |
| US08/698,167 US5848263A (en) | 1995-08-09 | 1996-08-08 | File conversion method and apparatus for LSI design data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22478295A JP3163959B2 (ja) | 1995-08-09 | 1995-08-09 | Ｌｓｉ設計データのファイル変換方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0950460A JPH0950460A (ja) | 1997-02-18 |
| JP3163959B2 true JP3163959B2 (ja) | 2001-05-08 |
Family
ID=16819129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22478295A Expired - Fee Related JP3163959B2 (ja) | 1995-08-09 | 1995-08-09 | Ｌｓｉ設計データのファイル変換方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5848263A (ja) |
| JP (1) | JP3163959B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321369B1 (en) * | 1996-10-28 | 2001-11-20 | Altera Corporation | Interface for compiling project variations in electronic design environments |
| US6581189B1 (en) * | 1998-01-14 | 2003-06-17 | Advanced Micro Devices, Inc. | Computer implemented method and program for automating flip-chip bump layout in integrated circuit package design |
| GB2348970B (en) * | 1998-12-29 | 2003-10-22 | Sgs Thomson Microelectronics | Maintenance of a system model |
| JP2001331362A (ja) * | 2000-03-17 | 2001-11-30 | Sony Corp | ファイル変換方法、データ変換装置及びファイル表示システム |
| US6519757B1 (en) | 2000-04-11 | 2003-02-11 | International Business Machines Corporation | Hardware design language generation for input/output logic level |
| US6598207B1 (en) * | 2000-06-29 | 2003-07-22 | Intel Corporation | Software for converting power delivery interconnect modeling connectivity maps to simulation ready input |
| US6854109B2 (en) | 2001-06-07 | 2005-02-08 | International Business Machines Corporation | Tool for converting .MAP file formats |
| US6792579B2 (en) * | 2001-10-05 | 2004-09-14 | Lsi Logic Corporation | Spice to verilog netlist translator and design methods using spice to verilog and verilog to spice translation |
| US7197723B2 (en) * | 2004-09-29 | 2007-03-27 | Agere Systems, Inc. | Semiconductor device manufacturing |
| US7346864B2 (en) * | 2005-03-31 | 2008-03-18 | Intel Corporation | Logic design development tool and method |
| JP5033135B2 (ja) * | 2005-11-21 | 2012-09-26 | ソフトジン・テクノロジーズ・プライヴェイト・リミテッド | レイアウト後ｅｄａアプリケーションを開発するための方法およびシステム |
| JP2008084205A (ja) * | 2006-09-28 | 2008-04-10 | Fujitsu Ltd | Ｃａｄデータ処理プログラム |
| CN111857718B (zh) * | 2020-07-29 | 2024-04-09 | 网易（杭州）网络有限公司 | 列表的编辑方法、装置、设备及存储介质 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111413A (en) * | 1989-03-24 | 1992-05-05 | Vantage Analysis Systems, Inc. | Computer-aided engineering |
| US5367468A (en) * | 1990-02-21 | 1994-11-22 | Kabushiki Kaisha Toshiba | Design aid method and design aid apparatus for integrated circuits |
| US5517421A (en) * | 1992-03-31 | 1996-05-14 | Dai Nippon Printing Co., Ltd. | System for managing LSI design part data |
-
1995
- 1995-08-09 JP JP22478295A patent/JP3163959B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-08 US US08/698,167 patent/US5848263A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0950460A (ja) | 1997-02-18 |
| US5848263A (en) | 1998-12-08 |
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Legal Events
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