KR100506774B1

KR100506774B1 - 혼성 신호 테스팅을 위한 이벤트 테스터 아키텍쳐

Info

Publication number: KR100506774B1
Application number: KR10-2000-0066750A
Authority: KR
Inventors: 스가모리시게루
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 1999-11-12
Filing date: 2000-11-10
Publication date: 2005-08-10
Also published as: TW569025B; US6536006B1; KR20010051609A; JP2001174526A; JP4330266B2; DE10055456A1

Abstract

본 발명은 반도체 디바이스들을 테스트하기 위한 반도체 테스트 시스템, 특히 아날로그 신호들과 디지털 신호들을 포함한 혼성 신호 집적 회로를 고속 및 고효율로 테스트하기 위한 서로 다른 타입의 다수의 테스터 모듈들을 포함하는 반도체 테스트 시스템에 관한 것이다. 본 발명의 반도체 테스트 시스템은, 성능들이 서로 다른 2개 이상의 테스터 모듈들, 서로 다른 성능들을 갖는 상기 2개 이상의 테스터 모듈들을 수용하는 테스트 헤드, 상기 테스트 헤드 상에 제공되어 상기 테스터 모듈들과 테스트 대상 디바이스를 전기적으로 접속하는 수단, 상기 테스트 대상 디바이스가 아날로그 및 디지털 기능들 포함하는 혼성 신호 IC일 때 상기 테스트 대상 디바이스에 대응하는 옵션 회로, 및 테스터 버스를 통해 상기 테스터 모듈들과 통신함으로써 상기 테스트 시스템의 전반적인 동작을 제어하는 호스트 컴퓨터를 포함한다. 각 이벤트 테스터 모듈은 이벤트 베이스 테스터로 구성된 테스터 보드를 포함한다.

Description

혼성 신호 테스팅을 위한 이벤트 테스터 아키텍쳐{EVENT TESTER ARCHITECTURE FOR MIXED SIGNAL TESTING}

발명이 속하는 기술분야

본 발명은 대규모 집적(LSI) 회로와 같은 반도체 집적 회로들을 테스트하기 위한 반도체 테스트 시스템에 관한 것으로, 특히 혼성 신호 직접 회로를 고속 및 고효율로 테스팅할 수 있는 이벤트 테스터 아키텍쳐(event tester architecture)를 포함하는 반도체 테스터 시스템에 관한 것이다. 본 발명의 반도체 테스트 시스템에 있어서, 테스트 시스템은, 테스터 모듈들 각각이 서로 독립적으로 동작하는 동일한 또는 서로 다른 능력들을 갖는 다수의 테스터 모듈들을 자유롭게 결합함으로써 형성되고, 이에 의해 테스트 대상 디바이스의 아닐로그 신호 블록과 디지털 신호 블록들을 동시에 테스트할 수 있다.

발명의 배경

도 1은 (이하, "IC 디바이스", "테스트 대상 LSI" 또는 "테스트 대상 디바이스"으로 참조되어지는) 반도체 집적 회로를 테스트하기 위한 종래의 기술에서, 반도체 테스트 시스템의 예를 도시한 개략적인 블록도이다.

도 1의 예에서, 테스트 프로세서(11)는 테스터 버스를 통해 테스트 시스템의 동작을 제어하기 위해 반도체 테스트 시스템 내에 제공된 전용 프로세서이다. 테스트 프로세서(11)로부터의 패턴 데이터에 기초하여, 패턴 발생기(12)는 타이밍 데이터와 파형 데이터를 각각 타이밍 발생기(13)와 파형 포맷터(14)에 제공한다. 테스트 패턴은 패턴 발생기(12)로부터의 파형 데이터와 타이밍 발생기(13)로부터의 타이밍 데이터를 사용하여 파형 포맷터(14)에 의해 생성되고, 이 테스트 패턴은 드라이버(15)를 통해 테스트 대상 디바이스[DUT(Device Under Test); 19]로 인가된다.

테스트 패턴으로부터 얻어지는 DUT(19)로부터의 응답 신호는 소정의 임계 전압 레벨을 기준으로 한 아날로그 비교기(16)에 의해 논리 신호로 변환된다. 논리 신호는 논리 비교기(17)에 의해 패턴 발생기(12)로부터의 기대치 데이터와 비교된다. 이 논리 비교의 결과는 DUT(19)의 어드레스에 대응하는 고장 메모리(18)에 기억된다. 드라이버(15), 아날로그 비교기(16), 및 테스트 대상 디바이스의 핀들을 변경하기 위한 (도시되지 않은) 스위치들이 핀 전자 회로(20)에 제공된다.

상술한 회로 구성은 반도체 테스트 시스템의 각각의 테스트 핀에 제공된다. 따라서, 대규모 반도체 테스트 시스템은 256 테스트 핀 내지 1048 테스트 핀과 같은 상당수의 테스트 핀들을 구비하고 있고, 각각 도 1에 도시된 동일한 수의 회로 구성들이 통합되어 있기 때문에, 실제의 반도체 시스템은 초대규모 시스템이 된다. 도 2는 이러한 반도체 테스트 시스템의 외형의 예를 도시한다. 반도체 테스트 시스템은 기본적으로 메인 프레임(22), 테스트 헤드(24) 및 워크 스테이션(26)으로 형성된다.

워크 스테이션(26)은 예를 들어, 테스트 시스템과 사용자 간의 인터페이스로서 기능하는 그래픽 사용자 인터페이스(GUI)가 제공된 컴퓨터이다. 이 워크 스테이션(26)을 통해 테스트 시스템의 동작들, 테스트 프로그램들의 생성 및 테스트 프로그램의 실행이 행해진다. 메인 프레임(22)은 도 1에 도시된 테스트 프로세서(11), 패턴 발생기(12), 타이밍 발생기(13), 파형 포맷터(14) 및 비교기(17)를 각각 구비한 상당수의 테스트 채널들을 포함한다.

테스트 헤드(24)는 도 1에 도시된 핀 전자 회로들(20)을 각각 구비한 다수의 인쇄 회로 기판들을 포함한다. 테스트 헤드(24)는 예를 들면, 핀 전자 회로들을 형성하는 인쇄 회로 기판들이 방사상으로 배열된 실린더 형태를 갖는다. 테스트 헤드(24)의 상부면 상에는, 테스트 대상 디바이스(19)가 퍼포먼스 보드(performance board)(28)의 거의 중앙부에 있는 테스트 소켓 내에 삽입된다.

핀 전자 회로들과 퍼포먼스 보드(28) 사이에는, 전기적 신호들의 통신을 위한 접촉 매카니즘인 핀 (테스트) 픽스쳐(fixture)(27)가 제공된다. 핀 픽스쳐(27)는 핀 전자 회로들과 퍼포먼스 보드를 전기적으로 접속하기 위한 포고 핀들(pogo pins)과 같은 다수의 접촉부들을 포함한다. 테스트 대상 디바이스(19)는 핀 전자 회로들로부터 테스트 패턴 신호를 수신하여 응답 출력 신호를 생성한다.

종래의 반도체 테스트 시스템에서는, 테스트 대상 디바이스에 제공될 테스트 패턴을 생성하기 위하여, 사이클 베이스 포맷(cycle-based format)으로 불리우는 것으로 설명되는 테스트 데이터가 사용된다. 이 사이클 베이스 포맷에서, 테스트 패턴 내의 각 변수는 반도체 테스트 시스템의 각 테스트 사이클 (테스터 레이트(tester rate))과 관련되어 정의된다. 특히, 테스트 데이터에서 테스트 사이클 (테스터 레이트) 디스크립션들(descriptions), 파형 (여러 종류의 파형들, 에지부 타이밍) 디스크립션들 및 벡터 디스크립션들은 특정 테스트 사이클 내의 테스트 패턴들을 지정한다.

테스트 대상 디바이스의 설계 단계에서는, 컴퓨터 보조 설계(CAD) 환경 하에서, 결과로서 얻어진 설계 데이터를 테스트 벤치(test bench)를 통해 로직 시뮬레이션 프로세스를 수행함으로써 평가한다. 그러나, 테스트 벤치를 통해 얻어진 설계 평가 데이터는 이벤트 베이스 포맷으로 표현된다. 이 이벤트 베이스 포맷에서, "0"에서 "1"로 또는 "1"에서 "0"으로와 같은, 특정 테스트 패턴 내의 각 변화 포인트 (이벤트)는 시간 경과와 관련하여 표현된다. 시간 경과는 예를 들면, 사전 결정된 기준 포인트로부터의 절대 시간 길이 또는 2개의 인접한 이벤트들 간의 상대적 시간 길이로 표현된다.

본 발명의 발명자들은, 미국 특허 공보 제09/340,371호에서, 사이클 베이스 포맷의 테스트 데이터를 이용하는 테스트 패턴 포맷화와 이벤트 베이스 포맷의 테스트 데이터를 이용하는 테스트 패턴 포맷화를 비교하여 설명하고 있다. 본 발명의 발명자들은 또한 반도체 테스트 시스템과 같은 이벤트 베이스 테스트 시스템을 새로운 개념의 테스트 시스템으로서 제시하고 있다. 이벤트 베이스 테스트 시스템의 구조 및 동작의 상세한 설명은 본 발명과 동일한 양수인에게 속한 미국 특허 공보 제09/406,300호에 제공된다.

상술한 바와 같이, 반도체 테스트 시스템에서는, 테스트 핀들의 개수 이상의 개수를 갖는 상당수의 인쇄 회로 기판 등이 제공되어 그 전체가 매우 대규모의 시스템이 된다. 종래의 반도체 테스트 시스템에서는, 인쇄 회로 기판 등이 서로 동일하다.

예를 들면, 500 ㎒의 테스트 레이트와 80 피코초(picosecond)의 타이밍 정확도와 같은, 고속 및 높은 분해능을 갖는 테스트 시스템에서는, 모든 테스트 핀들에 대하여 인쇄 회로 기판들 각각이 테스트 레이트 및 타이밍 정확도를 충족시키기 위해서 동일한 성능을 가져야 한다. 따라서, 종래의 반도체 테스트 시스템은 필연적으로 매우 고가의 시스템이 된다. 더욱이, 각 테스트 핀 내에 동일한 회로 구성이 사용되기 때문에, 이 테스트 시스템은 제한된 타입의 테스트만을 행할 수 있다.

테스트 대상 디바이스의 예로서 아날로그 기능과 디지털 기능을 모두 갖는 반도체 디바이스의 타입을 포함한다. 그 전형적인 예가, 아날로그-디지털(AD) 컨버터, 디지털-아날로그(DA) 컨버터 및 디지털 신호 처리 회로를 포함하는, 오디오 IC 또는 통신 디바이스 IC이다. 종래의 반도체 테스트 시스템에서는, 한번에 단 하나의 타입의 기능성 테스트만이 행해져야 한다. 따라서, 상술한 혼성 신호 집적 회로를 테스트하기 위해서는, 각 기능 블록을, 먼저 AD 컨버터를 테스트한 후 DA 컨버터를 테스트한 다음, 디지털 신호 처리 회로를 테스트하는 것과 같이 일련의 형태로 개별적으로 테스트하여야 했다.

단지 로직 회로들로만 구성된 디바이스를 테스트하는 경우에도, 거의 언제나 테스트 대상 디바이스의 핀들 모두가 반도체 테스트 시스템의 최상의 성능을 요구하지 않는 것은 아니다. 예를 들면, 수백개의 핀들을 구비한 테스트 대상의 전형적인 로직 LSI 디바이스에서는, 실제로 수개의 핀들만이 최고 속도로 동작하여 최고 속도의 테스트 신호를 필요로 하고, 다른 수백개의 핀들은 사실상 보다 낮은 속도로 동작하여 저속의 테스트 신호들을 필요로 한다. 이것이 또한 높은 관심을 끌고 있는 최근의 반도체 디바이스, 칩 상의 시스템(System-on-Chip; SoC)이다. 따라서, 고속 테스트 신호들은 SoC의 소수의 핀들에만 인가되고 다른 핀들에도 저속 테스트 신호들이 충분히 인가되어야 한다.

종래의 반도체 테스트 시스템은 다른 타입의 테스트들을 동시에 병행해서 행할 수 없기 때문에, 혼성 신호 디바이스 테스트를 완료하기 위해서는 장시간이 요구된다. 더욱이, 테스트 대상 디바이스의 소수의 핀들에 대해서만 요구되는 고성능이 모든 테스트 핀들에 갖추어져야 하기 때문에, 테스트 시스템의 고비용을 야기한다.

종래의 반도체 테스트 시스템이 상술한 바와 같이 모든 테스트 핀들에 동일한 회로 구성을 설치하고 그 결과 다른 회로 구성을 포함하는 경우 동시에 2개 이상의 다른 종류의 테스트를 수행할 수 없는 이유중의 하나는, 테스트 시스템이 사이클 베이스 테스트 데이터를 이용하여 테스트 패턴을 발생하도록 구성되어 있기 때문이다. 사이클 베이스 개념을 이용하여 테스트 패턴을 생성하는 경우, 소프트웨어와 하드웨어가 복잡해지는 경향이 있기 때문에, 테스트 시스템을 더욱 복잡하게 만드는, 테스트 시스템 내의 소프트웨어와 관계되는 서로 다른 회로 구성들을 포함하는 것이 사실상 불가능하게 된다.

상기 이유를 보다 명확히 설명하기 위해서, 도 3에 도시된 파형과 관련하여 사이클 베이스 포맷의 테스트 데이터를 이용한 테스트 패턴 포맷화 및 이벤트 베이스 포맷의 테스트 데이터를 이용한 테스트 패턴 포맷화 간의 간단한 비교가 행해진다. 보다 상세한 비교는 본 발명과 동일한 양수인에게 속한 상술한 미국 특허 공보에 개시되어 있다.

도 3의 예는, 집적 회로의 설계 단계에서 행해진 로직 시뮬레이션으로부터 얻어진 데이터에 기초하여 테스트 패턴이 생성되어 덤프 파일(37)에 저장되는 경우를 도시한다. 덤프 파일의 출력은, 설계된 LSI (대규모 집적 회로) 디바이스의 입력과 출력에 있어서의 변화를 나타내고 예를 들어 파형(31)을 나타내기 위한 도 3의 오른쪽 하부에 도시된 디스크립션(38)을 갖는 이벤트 베이스 포맷의 데이터이다.

본 예에서는, 파형(31)으로 도시된 바와 같은 테스트 패턴들이 이러한 디스크립션들을 이용함으로써 형성된다고 가정한다. 파형(31)은 핀들 (테스터 핀들 또는 테스트 채널들)(Sa 및 Sb)에 의해 각각 발생되는 테스트 패턴들을 나타낸다. 이 파형들로 표시되는 이벤트 데이터는 세트(set) 에지부(San, Sbn)와 이들의 타이밍 (예를 들면, 기준 포인트로부터의 타임 길이들), 및 리세트(reset) 에지부(Ran, Rbn)와 이들의 타이밍으로 형성된다.

사이클 베이스 개념에 기초한 종래의 반도체 테스트 시스템에서 사용될 테스트 패턴을 생성하기 위하여, 테스트 데이터는 테스트 사이클들(테스트 레이트), 파형(여러 타입의 파형들, 및 이들의 에지부 타이밍) 및 벡터로 나누어야 한다. 이러한 디스크립션들의 예가 도 3의 중앙 및 왼쪽에 도시된다. 도 3의 왼쪽 부분에 파형(33)으로 도시된 바와 같이, 사이클 베이스 테스트 패턴에서는, 테스트 패턴이 각각의 테스트 사이클(TS1, TS2 및 TS3)로 나뉘어져 각 테스트 사이클에 대한 파형 및 타이밍 (지연 시간)을 규정한다.

이러한 파형들, 타이밍들 및 테스트 사이클들에 대한 데이터 디스크립션들의 예가 타이밍 데이터(테스트 계획)(36)에 도시된다. 파형의 논리 "1", "0" 또는 "Z"의 예는 벡터 데이터(패턴 데이터)(35)에 도시된다. 예를 들면, 타이밍 데이터(36)에 있어서, 테스트 사이클은 "레이트(rate)"로 표시되어 테스트 사이클들 간의 시간 간격을 정의하고, 파형은 RZ(제로로 복귀), NRZ(제로로 복귀하지 않음), 및 XOR(배타적 OR)로 표시된다. 또한, 각 파형의 타이밍은 대응하는 테스트 사이클의 사전 결정된 에지부로부터의 지연 시간까지 규정된다.

상술한 바와 같이, 종래의 반도체 테스트 시스템은 사이클 베이스 처리로 테스트 패턴을 생성하기 때문에, 패턴 발생기, 타이밍 발생기 및 파형 포맷터의 하드웨어 구조들이 복잡해지는 경향이 있고, 따라서 이러한 하드웨어에 사용되는 소프트웨어도 또한 복잡해지게 된다. 더욱이, (상기 예에서 Sa 및 Sb와 같은) 모든 테스트 핀들이 공통의 테스트 사이클에 의해 정의되어 있기 때문에, 테스트 핀들 중에서 서로 다른 사이클을 갖는 테스트 패턴들을 동시에 발생하는 것이 불가능하다.

따라서, 종래의 반도체 테스트 시스템에서는, 모든 테스트 핀들에 동일한 회로 구성들이 사용되어, 이에 서로 다른 회로 구성의 인쇄 회로 기판들을 통합하는 것이 가능하지 않았다. 그 때문에, 아날로그 블록 테스트와 디지털 블록 테스트와 같은 서로 다른 테스트를 동시에 병행해서 수행하는 것이 불가능하였다. 더욱이, 예를 들어, 고속 타입의 테스트 시스템은 또한 (고 전압 및 큰 진폭 발생 회로 및 드라이버 금지 회로 등과 같은) 저속 하드웨어 구성도 포함해야만 하므로, 이러한 테스트 시스템에서는 고속 성능이 충분히 개선될 수 없었다.

반면, 이벤트 베이스 방식을 사용하여 테스트 패턴을 생성하기 위해서는, 이벤트 메모리에 기억된 세트/리세트 데이터와 이와 관련된 타이밍 데이터를 판독하기만 하면 되기 때문에, 간단한 하드웨어 및 소프트웨어 구조를 요구한다. 또한, 각 테스트 핀들이 테스트 사이클이 아닌 그 안에 어떤 이벤트가 있는지의 여부에 따라 독립적으로 동작할 수 있으므로, 서로 다른 기능들 및 주파수 범위들을 갖는 테스트 패턴들이 동시에 발생될 수 있다.

상술한 바와 같이, 본 발명의 발명자들은 이벤트 베이스 반도체 테스트 시스템을 제안하였다. 이 이벤트 베이스 테스트 시스템에서는, 관련 하드웨어와 소프트웨어가 구조 및 내용에 있어서 매우 간단하기 때문에, 서로 다른 하드웨어와 소프트웨어를 포함한 총체적 테스트 시스템을 공식화할 수 있다. 더욱이, 각 테스트 핀이 다른 핀들과 독립적으로 동작할 수 있기 때문에, 기능 및 주파수 범위가 서로 상이한 2개 이상의 테스트들이 동시에 병행해서 수행될 수 있다.

따라서, 본 발명의 한 목적은, 테스트 핀들에 대응하는 서로 다른 능력(capability)의 테스터 모듈들을 포함하여 아날로그 기능과 디지털 기능을 동시에 병행해서 테스트함으로써 테스트 대상 혼성 신호 디바이스를 테스트가능하게 하는 반도체 테스트 시스템을 제공하는데 있다.

본 발명의 다른 목적은, 서로 다른 핀 개수와 능력을 갖는 테스터 모듈들이 자유롭게 테스터 메인 프레임 (또는 테스트 헤드)에 설치될 수 있고 테스터 모듈과 테스터 메인 프레임 간의 접속을 이한 규격이 표준화된 반도체 테스트 시스템을 제공하는데 있다.

본 발명의 다른 목적은, 서로 다른 능력을 갖는 다수의 테스터 모듈들을 자유롭게 수용할 수 있고, 이에 의해 다수의 서로 다른 종류의 테스트 대상 디바이스들이나 기능 블록들을 동시에 병행해서 테스트가능하게 하는 반도체 테스트 시스템을 제공하는데 있다.

본 발명의 다른 목적은, 서로 다른 능력을 갖는 다수의 테스터 모듈들을 자유롭게 수용할 수 있고, 이에 의해 충분한 테스트 성능을 갖는 테스트 시스템을 저가로 구현할 수 있고 또한 미래에 그 능력을 보다 개선할 수 있는 반도체 테스트 시스템을 제공하는데 있다.

본 발명의 반도체 테스트 시스템은, 성능이 서로 다른 2개 이상의 테스터 모듈들, 서로 다른 성능을 갖는 상기 2개 이상의 테스터 모듈들을 수용하기 위한 테스트 헤드, 상기 테스트 헤드 상에 제공되어 상기 테스터 모듈들과 테스트 대상 디바이스를 전기적으로 접속하는 수단, 상기 테스트 대상 디바이스가 아날로그 및 디지털 기능을 갖는 혼성 신호 IC일 때 상기 테스트 대상 디바이스에 대응하는 옵션 회로(optional circuit), 및 테스터 버스를 통해 상기 테스터 모듈들과 통신함으로써 테스트 시스템의 전체 동작을 제어하기 위한 호스트 컴퓨터를 포함한다. 테스터 모듈의 한 성능 타입은 고속 및 높은 타이밍 분해능이며, 다른 성능 타입은 저속 및 낮은 타이밍 분해능이다.

본 발명의 반도체 테스트 시스템에 있어서, 테스터 모듈들 각각은 다수의 이벤트 테스터 보드들을 포함한다. 호스트 컴퓨터의 제어 하에서, 각 테스터 보드는 테스트 대상 디바이스의 대응하는 핀에 테스트 패턴을 공급하여 상기 테스트 대상 디바이스로부터의 결과 출력 신호를 평가한다.

본 발명의 반도체 테스트 시스템은 모듈러 구조를 갖기 때문에, 소망의 테스트 시스템은 테스트될 디바이스들의 종류와 테스트 목적에 따라 자유롭게 형성될 수 있다. 따라서, 테스트 대상 디바이스가 (아날로그 회로와 디지털 회로를 모두 내장한) 혼성 신호 집적 회로일 때, 아날로그 회로와 디지털 회로는 동시에 병행해서 테스트될 수 있다. 테스트 대상 디바이스가 고속의 로직 IC일 때, 그 내부의 로직 회로들의 적은 부분만이 실제로 고속으로 동작하게 된다. 따라서, 이러한 고속 로직 IC를 테스트하기 위해서는, 소수의 테스터 핀들이 고속 능력을 가져야 한다. 본 발명의 반도체 테스트 시스템에 있어서, 테스트 헤드와 테스트 모듈들을 접속(인터페이스)하기 위한 규격(specification)은 표준화된다. 따라서, 표준 인테페이스를 갖는 임의의 테스터 모듈들은 테스트 헤드 내에 임의의 위치에 설치될 수 있다.

상술한 바와 같이, 본 발명의 반도체 테스트 시스템에서, 테스터 모듈 (테스터 보드)은 테스트를 실행하는데 필요한 모든 정보들이 이벤트 베이스 포맷으로 작성되는 이벤트 베이스 아키텍쳐에 의해 구성된다. 따라서, 각 테스트 사이클의 시작 타이밍을 나타내는 레이트 신호 또는 종래의 기술에서 사용되는 레이트 신호와 동기화하여 동작하는 패턴 발생기가 더 이상 필요하지 않다. 레이트 신호 또는 패턴 발생기를 포함할 필요가 없기 때문에, 이벤트 베이스 테스트 시스템 내의 각 테스트 핀은 다른 테스트 핀들과 독립적으로 동작할 수 있다. 따라서, 아날로그 회로 테스트와 디지털 회로 테스트와 같은, 서로 다른 타입의 테스트가 동시에 수행될 수 있다.

또한, 이벤트 베이스 아키텍쳐로 인하여, 이벤트 베이스 테스트 시스템의 하드웨어가 극도로 감소되고, 테스트 모듈들을 제어하기 위한 소프트웨어는 극도로 간단해 질 수 있다. 따라서, 이벤트 베이스 테스트 시스템의 전체 물리적 크기가 감소되므로, 비용 감소, 소요 공간 감소 및 이로 인한 비용 절감을 얻을 수 있다.

본 발명의 반도체 테스트 시스템에서는, 또한 전자 설계 자동화 (EDA; Electronic Design Automation) 환경에서의 디바이스의 설계 단계에서 로직 시뮬레이션 데이터가 평가 단계에서 디바이스를 테스트하기 위한 테스트 패턴을 생성하는데 직접 사용될 수 있다. 따라서, 디바이스의 설계와 디바이스의 평가 사이의 전환 시간(turnaround time)이 상당히 감소될 수 있고, 이에 의해 테스트 비용이 보다 감소되고 테스트 효율을 높일 수 있다.

본 발명의 실시예는 도 4-10을 참조하여 설명된다. 도 4는 아날로그/디지털 혼성 신호 집적 회로 (혼성 신호 IC)를 테스트하기 위한 본 발명의 반도체 테스트 시스템의 기본 구조를 도시한 블록도이다. 본 발명의 반도체 테스트 시스템에서는, 테스트 헤드 (테스터 메인 프레임)는 하나 이상의 모듈러 테스터들 (이하, "테스터 모듈"이라 함)이 선택적으로 내장되도록 구성된다. 설치되는 테스터 모듈들은 소망하는 테스터 핀들의 개수에 따른 다수의 동일한 테스터 모듈들 또는 고속 모듈 HSM와 저속 모듈 LSM과 같은 서로 다른 테스터 모듈들의 조합일 수 있다.

이하 도 6 및 도 7을 참조하여 설명되는 바와 같이, 각 테스터 모듈은 다수의 이벤트 테스터 보드들(43), 예를 들면 8개의 테스터 보드들을 제공한다. 또한, 각 이벤트 테스터 보드는 32 테스터 핀들을 위한 32 이벤트 테스터와 같은, 다수의 테스터 핀들에 대응하는 다수의 이벤트 테스터들(66)을 포함한다. 따라서, 도 4의 예에서, 이벤트 테스터 보드(43₁)는 디바이스 테스트의 아날로그 부분을 처리하는 반면 이벤트 테스터 보드(43)의 다른 부분은 디바이스 테스트의 디지털 부분을 처리한다.

도 4의 테스트 시스템에 있어서, 다수의 이벤트 테스터 보드들(43)은, 시스템 버스(64)를 통해, 테스트 시스템의 호스트 컴퓨터인 테스터 컨트롤러(41)에 의해 제어된다. 상술한 바와 같이, 예를 들면, 8개의 이벤트 테스터 보드들(43)이 하나의 테스터 모듈에 설치될 수 있다. 비록 도 4에는 도시되지 않았지만, 통상, 본 발명의 테스트 시스템은 도 6에 도시된 것과 같은 테스터 모듈이 2개 이상 포함된다.

도 4의 테스트 시스템에 있어서, 이벤트 테스터 보드(43)는 테스트 패턴 (테스터 신호)을 테스트 대상 디바이스(19)로 인가하고, 테스트 패턴으로부터 얻어지는 테스트 대상 디바이스로부터의 응답 신호를 검사한다. 테스트 대상 디바이스의 아날로그 기능을 검사하기 위해, 옵션 회로(48)가 테스트 시스템에 제공될 수 있다. 이러한 옵션 회로(48)는 예를 들어, DA 컨버터, AD 컨버터 및 필터를 포함한다.

각 이벤트 테스터 보드(43)는 예를 들어 32 채널을 위한 이벤트 테스터들(66₁-66₃₂), 인터페이스(53), 프로세서(67) 및 메모리(68)를 포함한다. 각 이벤트 테스터(66)는 테스터 핀에 대응하며 동일한 테스터 보드 내에 동일한 내부 구조를 갖는다. 본 예에서, 이벤트 테스터(66)는 이벤트 메모리(60), 이벤트 실행 유닛(47), 드라이버/비교기(61) 및 테스트 결과 메모리(57)를 포함한다.

이벤트 메모리(60)는 테스트 패턴을 생성하기 위한 이벤트 데이터를 기억한다. 이벤트 실행 유닛(47)은 이벤트 메모리(60)로부터의 이벤트 데이터에 기초하여 테스트 패턴을 생성한다. 이 테스트 패턴은 드라이버/비교기(61)를 통해 테스트 대상 디바이스에 공급된다. 테스트 대상 디바이스의 입력 핀이 아날로그 입력인 경우, 상술한 옵션 회로(48)는 내장된 DA 컨버터에 의해 테스트 패턴을 아날로그 신호로 변환한다. 따라서, 아날로그 테스트 신호가 테스트 대상 디바이스로 인가된다. 테스트 대상 디바이스의 출력 신호는 드라이버/비교기(61)에 의해 기대 신호와 비교되고, 그 결과가 테스트 결과 메모리(57)에 저장된다. 테스트 대상 디바이스로부터의 출력 신호가 아날로그 신호인 경우, 필요하다면, 이러한 아날로그 신호를 옵션 회로(48)의 AD 컨버터에 의해 디지털 신호로 변환한다.

도 5는 이벤트 테스터 보드(43)에 있어서의 이벤트 테스터(66)의 구성 예를 보다 상세하게 도시한 블록도이다. 이벤트 베이스 테스트 시스템에 관한 보다 상세한 설명은 본 발명과 동일한 양수인에게 속한 미국 특허 공보 제09/259,401호뿐만 아니라 상술한 미국 특허 공보 제09/406,300호에 개시되어 있다. 도 5에서, 도 4에 도시된 것과 동일한 블록들은 동일한 참조 부호로 표시되었다.

인터페이스(53)와 프로세서(67)는 시스템 버스(64)를 통해 테스터 프로세서 (호스트 컴퓨터)(41)에 접속된다. 인터페이스(53)는, 예를 들어, 테스트 대상 디바이스의 입력/출력 핀들에 이벤트 테스터들을 할당하기 위해, 테스터 컨트롤러(41)로부터의 데이터를 이벤트 테스터 보드 내의 (도시되지 않은) 레지스터로 전달하는데 사용된다. 예를 들면, 호스트 컴퓨터가 시스템 버스에 그룹 할당 어드레스를 전송할 때, 인터페이스(53)는 이 그룹 할당 어드레스를 해석하여 호스트 컴퓨터로부터의 데이터가 지정된 이벤트 테스터 보드 내의 레지스터에 저장되게 한다.

프로세서(67)는 예를 들어 각 이벤트 테스터 보드에 제공되어, 이벤트들 (테스트 패턴들)의 발생을 포함하는 이벤트 테스터 보드에서의 동작들, 테스트 대상 디바이스로부터의 출력 신호들의 평가 및 불량 데이터의 습득을 제어한다. 프로세서(67)는 각각의 테스터 보드에 또는 수개의 테스터 보드마다 제공될 수 있다. 또한, 프로세서(67)는 항상 이벤트 테스터 보드에 제공될 필요는 없지만, 동일한 제어 기능들이 테스터 컨트롤러(41)에 의해 직접 이벤트 테스터 보드로 제공되게 할 수 있다.

어드레스 컨트롤러(58)는 예를 들어, 가장 간단한 경우, 프로그램 카운터이다. 어드레스 컨트롤러(58)는 불량 데이터 메모리(57)와 이벤트 메모리(60)로 인가되는 어드레스들을 제어한다. 이벤트 타이밍 데이터는 테스트 프로그램으로서 호스트 컴퓨터로부터 이벤트 메모리(60)로 전송되어 기억된다.

이벤트 메모리(60)는 각 이벤트들의 타이밍("1"에서 "0"으로의 변화 포인트 및 "0"에서 "1"로의 변화 포인트)을 규정하는 상술한 바와 같은 이벤트 타이밍 데이터를 기억한다. 예를 들면, 이벤트 타이밍 데이터는 2타입의 데이터로서 기억되는데, 하나는 기준 클록 사이클의 정수배로 표현되고 다른 하나는 기준 클록 사이클의 분수로 표시된다. 바람직하게는, 이벤트 타이밍 데이터는 이벤트 메모리(60)에 기억되기 전에 압축된다.

도 5에 도시된 예에서, 도 4의 이벤트 실행 유닛(47)은 압축 해제 유닛(62), 타이밍 계수/스케일링 로직(63), 및 이벤트 발생기(64)로 구성된다. 압축 해제 유닛(62)은 이벤트 메모리(60)로부터의 압축 타이밍 데이터를 압축 해제 (재생)한다. 타이밍 계수/스케일링 로직(63)은 이벤트 타이밍 데이터를 가산 또는 변경함으로써 각 이벤트의 시간 길이 데이터를 생성한다. 이 시간 길이 데이터는 소정의 기준 포인트로부터 시간 길이 (지연 시간)까지의 각 이벤트의 타이밍을 나타낸다.

이벤트 발생기(64)는 시간 길이 데이터에 기초하여 테스트 패턴을 생성하고 이 테스트 패턴을 드라이버/비교기(61)를 통해 테스트 대상 디바이스(19)에 제공한다. 따라서, 테스트 대상 디바이스(19)의 특정 핀은 그로부터의 응답 출력을 평가함으로써 테스트된다. 도 4에 도시된 바와 같이, 드라이버/비교기(61)는, 주로 특정 디바이스 핀들에 인가되도록 테스트 패턴을 구동하는 드라이버 및 테스트 패턴으로부터 얻어진 디바이스 핀의 출력 신호의 전압 레벨을 결정하여 그 출력 신호를 기대 로직 데이터와 비교하는 비교기로 구성된다.

상기와 같이 요약한 이벤트 테스터에서, 테스트 대상 디바이스에 인가되는 입력 신호 및 테스트 대상 디바이스의 출력 신호와 비교되는 기대 신호들은 이벤트 베이스 포맷의 데이터에 의해 생성된다. 이벤트 베이스 포맷에서, 입력 신호와 기대 신호에 대한 변경 포인트들의 정보는 활동 정보 (세트 및/리세트) 및 시간 정보 (지정된 포인트로부터의 시간 길이)로 형성된다.

상술한 바와 같이, 종래의 반도체 테스트 시스템에서는, 이벤트 베이스 아키텍쳐에서 요구되는 메모리 용량보다 작은 메모리 용량을 요구하는, 사이클 베이스 방식이 사용된다. 사이클 베이스 테스트 시스템에서는, 입력 신호와 기대 신호의 시간 정보가 사이클 정보 (레이트 신호) 및 지연 시간 정보로 형성된다. 입력 신호와 기대 신호의 활동 정보는 파형 모드 데이터와 패턴 데이터로 형성된다. 이러한 구성에서, 지연 시간 정보는 제한된 수의 데이터에 의해서만 규정된다. 또한, 유연성을 갖는 패턴 데이터를 발생하기 위해, 테스트 프로그램은 그 안에 많은 루프들 및/또는 서브루틴들을 포함한다. 그러므로, 종래의 테스트 시스템은 복잡한 구성과 동작 과정을 요구한다.

이벤트 베이스 테스트 시스템에서는, 이러한 종래의 사이클 베이스 테스트 시스템의 복잡한 구성과 동작 과정들이 불필요하므로, 동일한 테스트 시스템에서 용이하게 테스트 핀들의 개수를 증가시키고 또한 서로 다른 성능들의 테스트 핀들을 통합할 수 있다. 이벤트 베이스 테스트 시스템이 대용량 메모리를 요구할지라도, 오늘날에는 메모리 밀도의 증가 및 메모리 가격의 하락이 빠르게 그리고 지속적으로 진행되고 있기 때문에, 이러한 메모리 용량의 증가는 큰 문제가 되지 않는다.

상술한 바와 같이, 이벤트 베이스 테스트 시스템에서는, 각 테스트 핀 또는 테스트 핀들의 각 그룹이 다른 핀 또는 다른 그룹과 독립적으로 테스트 동작을 수행할 수 있다. 따라서, 다수의 서로 다른 종류의 테스트가 수행되어야 하는 경우, 아날로그 신호와 디지털 신호를 포함하는 테스트 대상 혼성 신호 디바이스를 테스트하는 것과 같이, 서로 다른 종류의 테스트를 동시에 병행해서 행할 수 있다. 더욱이, 이러한 서로 다른 종류의 테스트의 시작 및 종료 타이밍이 독립적으로 설정될 수 있다.

도 6은 본 발명의 다수의 테스터 모듈들을 통합함으로써 서로 다른 성능별로 그룹화된 테스트 핀들을 갖는 반도체 테스트 시스템을 구현하기 위한 개략적인 도면이다.

테스트 헤드(124)는 예를 들면, 테스트 픽스쳐(127)의 핀들의 개수, 테스트될 디바이스의 타입, 및 테스트될 디바이스의 핀들의 개수에 따라 다수의 테스터 모듈들을 제공한다. 후술되는 바와 같이, 테스트 픽스쳐와 테스트 모듈 사이의 인터페이스 (접속) 규격은 임의의 테스터 모듈들이 테스트 헤드의 임의의 위치에서 설치될 수 있도록 표준화된다.

테스트 픽스쳐(127)는 테스트 모듈들과 퍼포먼스 보드(128)를 전기적으로 그리고 기계적으로 접속하기 위해 포고-핀들과 같은 상당수의 탄성 커넥터를 포함한다. 테스트 대상 디바이스(19)는 퍼포먼스 보드(128) 상의 테스트 소켓 내에 삽입되고, 이에 의해서 반도체 테스트 시스템과의 전기적 통신을 설정한다. 아날로그 테스팅에 사용되는 도 4에 도시된 옵션 회로(48)는 테스트될 디바이스의 규격에 따라 퍼포먼스 보드(128)에 형성될 수 있다.

각각의 테스터 모듈은 소정 개수의 핀 그룹들을 갖는다. 예를 들면, 하나의 고속 모듈 HSM은 128 테스트 핀들 (테스트 채널들)에 대응하는 인쇄 회로 기판들을 설치하는 반면, 하나의 저속 모듈 LSM은 256 테스트 핀들에 대응하는 인쇄 회로 기판들을 설치한다. 상기 테스트 핀들의 개수는 예시된 목적을 위해서 개시된 것으로, 다른 다양한 테스트 핀들의 개수가 또한 가능하다. 도 7의 예에서, 테스터 모듈은 8개의 이벤트 테스터 보드들(43)이 설치된 기본 유닛으로 256 채널들로 구성된다. 각 이벤트 테스터 보드는, 예를 들면, 32 이벤트 테스터들 (테스트 채널들)을 포함한다.

상술한 바와 같이, 테스터 모듈의 각 보드는, 각각이 테스트 패턴들을 발생하여 퍼포먼스 보드(128)를 통해 테스트 대상 디바이스의 대응 핀으로 인가하는 이벤트 테스터들을 포함한다. 이 테스트 패턴에 응답하는 테스트 대상 디바이스(19)의 출력 신호들은 퍼포먼스 보드들(128)를 통해 테스터 모듈 내의 이벤트 테스터 보드로 전송되고, 이에 의해 기대 신호들과 비교되어 테스트 대상 디바이스의 합격/불량 여부를 결정한다.

각 테스터 모듈은 인터페이스(커넥터)(126)를 구비하고 있다. 이 커넥터(126)는 테스트 픽스쳐(127)의 표준 규격에 부합하게 배열된다. 예를 들면, 테스트 픽스쳐(127)의 표준 규격에서는, 커넥터 핀의 구조, 핀들의 임피던스, 핀들간 간격 (핀 피치), 및 핀들의 상대 위치가 의도된 테스트 헤드에 대해 지정되어 있다. 모든 테스터 모듈들에 대한 표준 규격에 부합하는 인터페이스 (커넥터) (126)를 이용함으로써 다양한 테스터 모듈들을 조합한 테스트 시스템이 자유롭게 구현될 수 있다.

본 발명의 구성으로 인해, 테스트 대상 디바이스와 매칭하는 최적 비용/성능을 갖는 테스트 시스템이 구현될 수 있다. 또한, 하나 이상의 테스트 모듈들을 교체함으로써 테스트 시스템의 성능 개선을 실현할 수 있기 때문에, 테스트 시스템의 전체 수명이 증가될 수 있다. 더욱이, 본 발명의 테스트 시스템은 서로 성능이 다른 다수의 테스트 모듈들을 수용할 수 있으므로, 소망하는 테스트 시스템 성능을 대응하는 테스트 모듈에 의해 직접 실현할 수 있다. 그러므로, 테스트 시스템의 성능이 용이하게 직접적으로 개선될 수 있다.

도 8은 본 발명의 반도체 테스트 시스템에 의해 아날로그 및 디지털 기능들을 갖는 혼성 신호 디바이스(19)에 대하여 서로 다른 타입의 테스트를 병행해서 행하기 위한 기본적인 개념을 도시한 블록도이다. 본 예에서, 혼성 신호 디바이스(19)는 AD 컨버터 회로, 로직 회로 및 DA 컨버터 회로를 포함한다. 본 발명의 반도체 테스트 시스템은 상술한 바와 같이 특정 개수의 테스트 핀들의 그룹 각각에 대하여 다른 그룹들과는 독립적으로 테스트를 수행할 수 있다. 그러므로, 테스트 핀들 그룹들을 혼성 신호 디바이스 내의 이들 회로에 할당함으로써, 이들 회로들은 동시에 병행해서 테스트될 수 있다.

도 9의 (a)는 종래의 반도체 테스트 시스템에 의해 혼성 신호 디바이스를 테스트하기 위한 테스트 프로세스를 도시한 개략적인 도면이고, 도 9의 (b)는 본 발명의 반도체 테스트 시스템에 의해 혼성 신호 디바이스를 테스트하기 위한 테스트 프로세스를 도시한 개략적인 도면이다. 종래의 반도체 테스트 시스템에 의해 도 8에 도시된 바와 같은 아날로그 및 디지털 회로들을 갖는 혼성 신호 IC를 테스트하는 경우, 하나의 테스트를 완료한 후에 다음 테스트로 이동하는 바와 같이 직렬 방식으로 테스트를 진행해야 한다. 그러므로, 테스트를 완료하는데 필요한 전체 시간은 도 9의 (a)에 도시된 바와 같이 모든 테스트 시간들의 합이다.

반면, 본 발명의 반도체 테스트 시스템에 의해서 도 8에 도시된 혼성 신호 IC를 테스트할 때, AD 컨버터 회로, 로직 회로 및 DA 컨버터 회로가 도 9의 (b)에 도시된 바와 같이 동시에 병행해서 테스트될 수 있다. 따라서, 본 발명은 전체 테스트 시간을 상당히 감소시킬 수 있다. 소정의 공식에 의해 AD 컨버터 회로나 DA 컨버터 회로의 테스트 결과를 공통으로 평가할 수 있기 때문에, 각 AD 및 DA 회로 테스트 이후의 계산 시간은 도 9의 (a) 및 (b)와 같이 제공된다.

본 발명의 반도체 테스트 시스템의 외형의 예는 도 10의 개략도에 도시된다. 도 10에서, 호스트 컴퓨터(메인 시스템 컴퓨터)(41)는 예를 들어, 그래픽 사용자 인터페이스(GUI)를 포함하는 워크 스테이션이다. 이 호스트 컴퓨터는 테스트 시스템의 전체 동작을 제어하기 위한 제어기로뿐만 아니라 사용자 인터페이스로서 기능한다. 호스트 컴퓨터(41)와 테스트 시스템의 내부 하드웨어는 시스템 버스(64)를 통해 접속된다 (도 4 및 도 5).

본 발명의 이벤트 베이스 테스트 시스템은 사이클 베이스 개념에 의해 구성된 종래의 반도체 테스트 시스템에서 사용되던 패턴 발생기와 타이밍 발생기를 필요로하지 않는다. 따라서, 테스트 헤드 (또는 테스트 메인 프레임)(124) 내에 모든 모듈러 이벤트 테스터들을 설치함으로써 전체 테스트 시스템의 물리적 크기를 상당히 감소시킬 수 있다.

상술한 바와 같이, 본 발명의 이벤트 베이스 반도체 테스트 시스템에서는, 각 테스트 핀이 다른 테스트 핀들과 독립적으로 동작할 수 있다. 따라서, 테스트 핀들의 그룹들을 서로 다른 테스트 대상 디바이스나 블록에 할당함으로써, 2개 이상의 서로 다른 디바이스들이나 블록들이 동시에 테스트될 수 있다. 그러므로, 본 발명의 반도체 테스트 시스템에 따르면, 혼성 신호 디바이스의 아날로그 회로와 디지털 회로가 동시에 병행해서 테스트될 수 있다.

상술한 바와 같이, 본 발명의 반도체 테스트 시스템에서는, 테스터 모듈 (테스터 보드)이, 테스트를 실행하는데 필요한 모든 정보들이 이벤트 베이스 포맷으로 제공되어 있는 이벤트 베이스 아키텍쳐로 구성되어 있다. 그러므로, 종래 기술에서 사용되던 각 테스트 사이클의 시작 타이밍을 나타내는 레이트 신호나 상기 레이트 신호와 동기화하여 동작하는 패턴 발생기가 더 이상 필요하지 않다. 레이트 신호나 패턴 발생기가 필요하지 않기 때문에, 이벤트 베이스 테스트 시스템에서의 각 테스트 핀은 다른 테스트 핀들과 독립적으로 동작할 수 있다. 그러므로, 아날로그 회로 테스트와 디지털 회로 테스트와 같은 서로 다른 타입의 테스트가 동시에 수행될 수 있다.

본 발명의 반도체 테스트 시스템은 모듈러 구조이기 때문에, 테스트될 디바이스의 종류와 테스트 목적에 따라 자유롭게 소망하는 테스트 시스템이 형성될 수 있다. 더욱이, 이벤트 베이스 테스트 시스템의 하드웨어가 상당히 축소되며 이 테스트 시스템의 소프트웨어가 상당히 간략화될 수 있다. 따라서, 서로 다른 능력과 성능의 테스터 모듈들은 동일한 테스트 시스템에 함께 설치될 수 있다. 더욱이, 도 6에 도시된 바와 같이, 이벤트 베이스 테스트 시스템의 전체 물리적 크기가 상당히 감소되므로, 비용 감소, 소요 공간 감소 및 이로 인한 비용 절감을 얻을 수 있다.

본 발명의 반도체 테스트 시스템에서는 또한, 전자식 설계 자동화 (EDA) 환경에 있어서 디바이스의 설계 단계에서의 로직 시뮬레이션 데이터가, 평가 단계에서 디바이스를 테스터하기 위한 테스트 패턴을 생성하는데 직접 이용될 수 있다. 따라서, 디바이스 설계와 디바이스 평가 간의 전환 시간이 실질적으로 감소될 수 있으므로, 더욱이 테스트 비용이 감소되고 테스트 효율이 증가하게 된다.

본 명세서에서는 바람직한 실시예만을 상세히 도시 및 설명하였지만, 상기 기술 내용에 비추어 본 발명의 기술 사상과 의도된 기술 범위로부터 벗어나지 않는 첨부된 클레임 범위 내에서 본 발명의 다양한 변경 및 변화가 가능하다는 것은 자명하다.

도 1은 종래 기술에 있어서 반도체 테스트 시스템 (LSI 테스터)의 기본 구성을 도시한 블록도.

도 2는 종래 기술에 있어서, 반도체 테스트 시스템의 외형의 예를 도시한 개략도.

도 3은 종래의 반도체 테스트 시스템에서 사이클 베이스 테스트 패턴을 생성하기 위한 디스크립션들(descriptions)의 예와 본 발명의 반도체 테스트 시스템에서 이벤트 베이스 테스트 패턴을 생성하기 위한 디스크립션들의 예를 비교하기 위한 도면.

도 4는 본 발명의 반도체 테스트 시스템에 의해 혼성 신호 IC (혼성 신호 집적 회로)를 테스트하기 위한 테스트 시스템 구성의 예를 도시한 블록도.

도 5는 본 발명에 따라 테스터 모듈에 통합된 이벤트 테스터 보드에 제공되는 이벤트 테스터에 있어서의 회로 구성의 예를 도시한 블록도.

도 6은 본 발명의 다수의 테스터 모듈들을 통합함으로써 서로 다른 성능별로 그룹화된 테스트 핀들을 갖는 반도체 테스트 시스템을 구현하기 위한 개략적인 도면.

도 7은 본 발명의 반도체 테스트 시스템에서 사용되는 다수의 이벤트 테스터 보드들로 구성되는 테스터 모듈의 예를 도시한 블록도.

도 8은 아날로그 기능과 디지털 기능을 혼합한 혼성 신호 IC의 내부 구조, 및 본 발명의 반도체 테스트 시스템에 의해 테스트 대상 혼성 신호 디바이스에서 서로 다른 기능들을 병행해서 테스트하는 개념을 도시한 개략적인 도면.

도 9의 (a)는 종래의 반도체 테스트 시스템에 의해 혼성 신호 디바이스를 테스트하는 테스트 프로세스를 도시한 개략적인 도면이고, 도 9의 (b)는 본 발명의 반도체 테스트 시스템에 의해 혼성 신호 디바이스를 테스트하는 테스트 프로세스를 도시한 개략적인 도면.

도 10은 본 발명의 반도체 테스트 시스템의 외형의 예를 도시한 개략적인 도면.

<도면의 주요 부분에 대한 부호의 설명>

41 : 테스터 컨트롤러

43 : 이벤트 테스터 보드들

48 : 옵션 회로

53 : 인터페이스

64 : 시스템 버스

66 (66₁-66₃₂) : 이벤트 테스터들

67 : 프로세서

68 : 메모리

Claims

혼성 신호 집적 회로(mixed signal integrated circuit)를 테스트하기 위한 반도체 테스트 시스템에 있어서,

성능들이 서로 다른 2개 이상의 테스터 모듈들- 상기 테스터 모듈 각각은 이벤트 포맷으로 기술된 테스트 데이터에 기초하여 테스트 패턴을 생성하는 적어도 하나의 이벤트 테스터를 포함함 -;

서로 다른 성능들을 갖는 상기 2개 이상의 테스터 모듈들을 수용하는 테스트 헤드;

상기 테스트 헤드 상에 제공되어, 상기 테스터 모듈들과 테스트 대상 디바이스를 전기적으로 접속하는 수단; 및

상기 테스트 대상 디바이스가 아날로그 기능 블록과 디지털 기능 블록을 포함하는 혼성 신호 집적 회로일 때 상기 테스트 대상 디바이스에 대응하는 옵션 회로; 및

테스터 버스를 통해 상기 테스터 모듈들과 통신함으로써 상기 테스트 시스템의 전반적인 동작을 제어하는 호스트 컴퓨터를 포함하고,

상기 혼성 신호 집적 회로의 상기 아날로그 기능 블록과 상기 디지털 기능 블록은 동시에 병행해서 테스트되고, 상기 이벤트 데이터는 하나의 고정된 기준 포인트 또는 직전 이벤트에 관한 타이밍에 상기 이벤트 테스터에 의해 생성되는 상기 테스트 패턴에서의 임의의 변화들로서 이벤트들을 정의하는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 상기 테스트 모듈의 상기 성능들의 한 타입은 고속 및 높은 타이밍 분해능(timing resolution)이며, 성능의 다른 한 타입은 저속 및 낮은 타이밍 분해능인 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 상기 테스터 모듈들 및 상기 테스터 모듈들과 상기 테스트 대상 디바이스를 전기적으로 접속하는 상기 수단을 접속하기 위한 인터페이스 사양(specification)이 표준화되는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 상기 테스터 모듈들과 상기 테스트 대상 디바이스를 전기적으로 접속하는 상기 수단은, 상기 테스트 대상 디바이스를 그 위에 설치하기 위한 메카니즘 및 상기 설치 메카니즘에 접속되는 신호 패턴들을 포함하는 퍼포먼스 보드, 및 상기 퍼포먼스 보드와 상기 테스터 모듈들간의 전기적 접속을 위한 접속 메카니즘을 포함하는 테스트 픽스쳐(test fixture)를 포함하고, 이에 의해 상기 테스트 대상 디바이스와 상기 테스터 모듈들간 전기적 통신을 수립하는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 상기 테스터 모듈 각각에 대한 다수의 테스터 핀들은 가변적인 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 다수의 테스터 핀들이 상기 테스터 모듈에 가변적으로 할당되고, 이러한 테스트 핀들의 할당 및 그 변경은 상기 호스트 컴퓨터로부터의 어드레스 데이터에 의해 조정되는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 상기 테스터 모듈들 각각은 복수의 이벤트 테스터 보드들을 포함하고, 상기 이벤트 테스터 보드들 각각은 소정 갯수의 테스트 핀들에 할당되는 복수의 이벤트 테스터들을 포함하는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제7항에 있어서, 상기 테스터 모듈들 각각은 상기 이벤트 테스터 보드들중 하나에 대응하는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 상기 테스터 모듈들 각각은 내부 컨트롤러- 상기 내부 컨트롤러는, 상기 호스트 컴퓨터로부터의 명령들에 응답하여, 상기 테스터 모듈로부터 테스트 패턴을 발생시키는 것과, 상기 테스트 패턴을 상기 테스트 대상 디바이스에 공급하는 것과, 상기 테스트 대상 디바이스의 출력 신호를 평가하는 것을 제어함 -를 포함하는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제7항에 있어서, 상기 테스터 모듈들 각각은 다수의 이벤트 테스터 보드들을 포함하고, 상기 이벤트 테스터 보드들 각각은 내부 컨트롤러- 상기 내부 컨트롤러는, 상기 호스트 컴퓨터로부터의 명령들에 응답하여, 테스트 패턴을 발생하는 것과, 상기 테스트 패턴을 상기 테스트 대상 디바이스에 공급하는 것과, 상기 테스트 대상 디바이스의 출력 신호를 평가하는 것을 제어함 -를 포함하는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.
제1항에 있어서, 상기 테스터 모듈들 각각은 복수의 이벤트 테스터 보드들을 포함하고, 상기 이벤트 테스터 보드들 각각은 다수의 이벤트 테스터를 포함하고, 상기 이벤트 테스터들 각각은 하나의 테스트 핀에 할당되고,

상기 이벤트 테스터 각각은:

상기 호스트 컴퓨터로부터의 명령들에 응답하여, 상기 이벤트 테스터의 동작을 제어하는 컨트롤러;

각각의 이벤트에 대한 타이밍 데이터를 기억하는 이벤트 메모리;

상기 컨트롤러의 제어 하에, 상기 이벤트 메모리에 어드레스 데이터를 제공하는 어드레스 시퀀서;

상기 이벤트 메모리로부터의 상기 타이밍 데이터에 기초하여 테스트 패턴을 생성하는 수단; 및

상기 테스트 패턴을 상기 테스트 대상 디바이스의 대응 핀으로 전달하여 상기 테스트 대상 디바이스로부터 출력 신호를 수신하는 드라이버/비교기

를 포함하는 것을 특징으로 하는 혼성 신호 집적 회로 테스팅용 반도체 테스트 시스템.