KR19980013621A - 혼합신호 vlsi 테스터용 아날로그 채널 - Google Patents

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KR19980013621A
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로센달 다니엘
코나스 칸난
하이트 로버트
노톤 에릭
로버트 피어스 스튜어트
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마틴 하이든
슐럼버거 테크놀로지즈, 아이엔씨.
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Abstract

데이타의 전송을 최소화시키고, 아날로그 채널 내에서의 병렬 데이타 사후처리를 제공하며, 유연성 있는 동기를 허용하는 혼합신호 테스터 구조 및 방법이 제공되어 있다. 다중 아날로그 채널 각각은 소스 디지탈 신호 처리기(DSP), 디지탈 소스 순서기, 디지탈 소스 계기, 아날로그 소스 계기, 아날로그 측정 계기, 디지탈 측정 계기, 디지탈 핀 멀티플렉서, 디지탈 측정 순서기, DSP어드레스가능한 다중 뱅크 포착 메모리, 포착 디지탈 신호프로세서, 및 소스 DSP 및 포착 DSP 사이의 통신을 위한 DSP간 피드백 경로를 지닌다. 각각의 아날로그 채널은 상기 DSP간 피드백 경로를 사용하여 아날로그 및/또는 디지탈 계기를 통한 피드백 루프로 배치될 수 있다. DUT 응답은 상기 채널에서 처리되고, 그 결과는 차후의 테스트 사이클을 위한 파라메타를 한정하는데 사용되며, 이들 파라메타에 해당하는 신호는 발생되어 DUT에 인가된다. 다음 테스트 사이클을 한정하기 위한 아날로그 채널내의 테스트 사이클 결과의 이러한 루프백은 테스트 공정속도를 상승시긴다. 상기 소스 DSP는 실시간에 신호를 합성시키고 이들을 아날로그 또는 디지탈 소스 계기를 통해 DUT에 인가시킬 수 있으며, 실시간에 소스 순서기 메모리 어드레스(파형또는 파형 세그먼트를 나타내는 메모리 내에 저장된 파형 데이타에 대한 포인터 )를 합성시키고 이들 신호를 아날로그또는 디지탈 소스 계기를 통해 DUT에 인가시킬 수 있다.
DUT응답은 포착 DSP에 의해 직접 어드레스가능한 채널내의 포착 메모리에 기록되어, 처리 및 테스트 공정속도의 부가적인 증가이전에 데이타의 전송을 회피시킨다.
상기 포착 DSP에 의해 제어된 다중 뱅크 포착 메모리는 DUT응답을 나타내는 데이타가 또 다른 뱅크에서의 이전에 기록된 데이타를 처리하는 동안 한 뱅크내로 기록되는 것을 허용한다. 이러한 데이타 포착 및 데이타 처리의 인터리빙 (interleaving)은 동시적인 포착 및 처리를 허용하여 테스트 공정속도를 부가적으로 증가시킨다.

Description

혼합신호 VLSI 테스터용 아날로그 채널
도1은 본 발명에 따른 혼합신호(mixedsignal) 테스터의 몇가지 기능적인 능력을 예시한 도면.
도2는 본 발명에 따른 혼합 신호 테스트 시스템의 구조적인 개략도.
도3은 본 발명에 따른 혼합 신호 테스트 시스템의 신호 채널에 대한 고수준의 블록 다이어그램.
도4는 도3의 테스트 시스템의 신호 경로에 대한 보다 상세한 블록 다이어그램.
도5는 도4의 DSP기계의 고수준의 구조도.
도6 및 도7은 블록 동작 모드에서의 도4의 아날로그 채널을 보여주는 도면.
도8은 본 발명에 따른 혼합신호 테스트 시스템의 총체적인 구조를 보여주는 블록 다이어그램.
도9는 본 발명에 따른 테스트 시스템의 고수준 동작을 제어하는 테스터 프로세서에서 실행하는 스케쥴러 프로그램의 플로우 챠트.
도10은 본 발명에 따른 테스트 시스템을 구성하기 위한 사용자 인터페이스의 기능적인 디스플레이.
도11은 본 발명에 따른 테스트 시스템을 구성하기 위한 또다른 사용자인터페이스의 디스플레이.
도12는 본 발명에 따른 테스트 시스템의 동작상의 DSP기능에 대한메뉴 계통도.
도13은 본 발명에 따른 고정밀 파형 측정을 위해 아날로그 채널을 셋업( set up ) 시키도록 파라메타 입력을 프롬프팅 ( prompting )하는 블록을 지니는 사용자 인터페이스에 대한 디스플레이.
도14는 본 발명에 따른 고정밀 파형 발생을 위해 아날로그 채널을셋업시키도록 파라메타 입력을 프롬프팅하는 블록을 지니는 사용자 인터페이스에 대한 디스플레이.
도15내지 도20은 본 발명에 따른 테스터를 제어하는데 유용한 소프트웨어공구의 특징을 예시하는 그래픽 디스플레이.
도21은 본 발명에 따른 혼합신호 테스터의 가동시간 동작에 대한 상태다이어그램.
도22는 본 발명에 따른 혼합 테스트의 동작 순서를 보여주는 도면.
도23은 본 발명에 따른 혼합 신호 테스터의 아날로그 요소를 구성하는 1oad 부분 상태 다이어그램.
도24는 본 발명에 따른 혼합 신호 테스터의 하드웨어 요소를 초기화시키기 위한 install 부분상태 다이어그램·
도25는 본 발명에 따른 혼합 신호테스트의 아날로그 요소를 초기화시키기위한 init 부분상태 다이어그램.
제26은 본 발명에 따른 혼합 신호 테스터에서 테스트를 실행함에 있어서아날로그 요소의 제 1 execute 부분상태 다이어그램.
제27은 본 발명에 따른 혼합 신호 테스터에서 테스트를 실행함에 있어서아날로그 요소의 제2 execute부분상태 다이어그램.
도28은 본 발명에 따른 혼합 신호 테스터에서 테스트를 실행함에 있어서아날로그 요소의 제 3 execute 부분상태 다이어그램.
도29는 본 발명에 따른 혼합 신호 테스터에서 데스트를 실행함에 있어서아날로그 요소의 제4execute 부분상태 다이어그램.
도30은 본 발명에 따른 코덱(codec) 송신/수신 신호대 잡음비 테스트의 주요 신호동작을 보여주는 도면.
도31은 본 발명에 따른 모뎀(modem) 비트-오차 율테스트의 주요신호 동작을 보여주는 도면.
도32는 본 발명에 따른 AD서보-루프 코드-구간-천이 정밀 테스트의 주요 신호 동작을 보여주는 도면.
본 발명은 혼합신호 VLSI디바이스의 테스트용 장치 및 방법에 관한 것이다.
디지탈 집적회로(integratedcircuit;IC) 디바이스는 한 패턴의 2진 여진 신호를 미리 결정된 패턴 및 타이밍 관계로 상기 디바이스의 핀에 인가함으로써 테스트되는 것이 전형적이다. 디지탈 테스트 시스템은 상기 디바이스의 결과적인 디지탈 출력 신호를 주시하고 그를 미리 한정된 진리표에 비교한다. 합격 또는 불합격 판정은 상기 디바이스의 출력 핀에 걸린 비트(1및0)가 각각의 시간 간격 동안 진리표의 비트와 정합하는 지에 따라 초래된다. 그러한 디바이스용 테스트 시스템은 테스트될 디바이스의 형태의 요건에 적하하도록 유연성이 있으며 프로그램가능하다. 고속의 프로그램가능한 디지탈 테스트 시스템의 일례는 미합중국, 캘리포니아, 산 조세에 소재하는 SchlumbergerTechnologies로 부터 상업적으로 입수가능한 ITS 9000FX 시스템이다.
테스트될 기타 디바이스는 순수한 디지탈 방식이 아니다. ''혼합 신호(mixed-signal) 디바이스로서 알려져 있는 이러한 디바이스는 디지탈 및 아날로그신호 특성모두를 지닐 수 있다. 혼합 신호 디바이스는 종종 대개는 디지탈 방식이지만, 순수한 디지탈 디바이스가 테스트될 경우에는 테스트될 수 없다. 혼합신호 디바이스는 디지탈 신호 입력 또는 출력이외에도 하나 이상의 아날로그 신호 입력 (예컨대, 아날로그-디지탈 변화기 (ADC) )또는 하나이상의 아날로그 신호 출력 ( 예컨대, 디지탈-아날로그 변환기 (DAC)를 필요로 하는 핀을 지닐 수 있다. 혼합신호 디바이스는 아날로그 신호의 디지탈 표시를 공급하는 (예컨대, 코더-데코더 디바이스 (코덱;codec) )핀을 지닐 수 있다. 아날로그 신호의 디지탈 표시는 디지탈 형태로 엔코딩되는 정보가 아날로그 값을 표시한다는 점에서 디지탈 신호와 상이하다.
이는, 상기 디바이스가 그대로 동작하는 지를 결정하도록 평가되어야 하는,1 및 O으로 엔코딩되는 정보이기 때문에 엔코딩된 신호의 출력 비트를 시간 윈도우에 내재하는 미리 한정된 진리표에 비교하는데 충분하지 않다. 상기 엔코딩된 신호는 한 핀상의 직렬 데이타나 다중 핀상의 병렬 데이타의 형태일 수 있으며 다양한 방식중 어느 하나를 사용하여 엔코딩될 수 있다. 상기 디바이스의 직류 ( directcument;DC)를 테스트하는 것이외에도, 상기 테스터는 어떤 오차 대역 내에서 주로 동일한 아날로그 값을 표시하는 다수의 상이한 비트 컴비네이션을 허용가능한 것과 같이 인식하여야 한다. DUT의 출력을 분석하기 위하여, 디지탈 신호 처리는 아날로그 및 디지탈 출력 신호로 부터 정량적 성능 파라메타를 추출하는데 사용된다.
혼합신호 디바이스의 테스트는 시간 소비 형태이다. 개별 데스트 사이클은 상기 디바이스에 한 세트의 입력 여진을 인가하고 상기 디바이스의 응답을 측정하는 것으로 이루어질 수 있다· 예를들면, 아날로그 전압은 ADC 에 인가되고 결과적인 디지탈 출력이 검출된다. 상기 테스트 사이클은 여러 상태하에서 상기 디바이스의 성능을 평가하도록 여러 상이한 세트의 여진에 대하여 반복된다. 예를들면,아날로그 전압은 기대된 동작 범위에 걸쳐 ADC에 인가된다. 측정한 신호대 잡음비가 낮은 경우, 다중 테스트 사이클은 각세트의 입력여진 및 평균을 낸 결과에 대하여 이행될 필요가 있을 수 있다. 또한, 디바이스 성능의 반복성은 여전히 많은 테스트 사이클을 필요로 하면서 테스트될 필요가 있을 수 있다.
DUT에 인가하기 위한 여진은 이전 테스트 사이클로 인가되는 여진에 대한 응답에 종종 의존한다. 그러므로, 사후 처리는 총체적인 테스트 시간이 전체 범위에 유지되는 경우에 신속하게 이행되어야 한다.
공지되어 있는 종래의 혼합 신호 테스트 시스템에서는 단일의 호스트 컴퓨터가 총체적인 테스트 공정을 제어하며 또한 다중 아날로그 채널에 대해 디지탈 신호처리를 이행 한다. 다중 소스로 부터의 데이타는 주 테스트 프로그램과 동기적으로 처리된다. 몇몇 테스트 시스템에서 호스트 컴퓨터는 어레이 프로세서 또는 디지탈 신호 프로세서에 의해 증가된다. 비록 신속한 푸리에 변환(FFT) 처리가 각각의 아날로그 채널에서 이행되지만, 계산 자원이 상기 채널에 의해 공유되는 테스트 시스템은 고유의 단점을 지닌다. 우선적으로, 대량의 정보는 신호를 DUT에 공급하거나 신호를 DUT로 부터 수신하는 각각의 아날로그 채널을 통과하여야 한다. 이러한 대량의 데이타는 사후 처리가 개시가능하기 전에 버스를 거쳐상기 공유 프로세서에 전송되어야 한다. 이러한 데이타 전송 지연은 채널의 갯수로 및 DUT상에서 이행될 테스트 사이클의 갯수로 곱해지는 경우에 중요한 문제가 된다. 둘째로는, 공통 버스를 거쳐 상기 공유 프로세서에 데이타를 전송하는 것은 한 채널씩 순차적으로 이행되어야 한다. 그후, 데이타는 상기 공유 프로세서및/또는 어레이 프로세서에서 한 채널씩 순차적으로 사후처리된다. 마찬가지로, 순차적인 전송 및 처리는 처리량 지연을 부과한다. 테스트 속도는 상기 테스트 시스템의 구조에 의해 제한받는다.
그 이외에도, 선행 기술의 시스템은 단일 프로그램 스레드(thread)'' 주 프로그램을 지닌다. 즉, 주 프로그램은 포착 기능을 이행한 다음에 상기 공유 프로세서를 통한 데이타의 사후 처리를 이행한다. 공유 어레이 프로세서 또는 DSP에 제공되는 공정은 주 프로그램과 병행하여 실행하지 못한다. 그러므로,DSP기계는 시스템이 DSP기계의 진정한 비동기식 제어를 허용하지 못하기 때문에선행 기술의 시스템에서 최적의 방식으로 이용되지 않는다.
아날로그 및 디지탈 신호 모두를 처리하는 혼합 신호 디바이스는 여태것 보다 큰 기능, 성능및 속도를 지닌다. 이러한 디바이스는 DC특성을 포함하는 디지탈 및 아날로그 회로의 조합된 테스트를 할 경우 한 시스템으로서 그 작동 순서에 따라 테스트 되어야 한다. 한 시스템으로서 혼합 신호 디바이스를 테스트하기 위하여, 상기 디바이스에 입력되고 상기 디바이스로 부터 출력되는 아날로그 및 디지탈 신호의 발생 및 측정은 유연한 동기를 필요로 한다. 입수가능한 테스터는 혼합 신호 테스트의 동기식 및 비동기식 제어 기능을 제공하기에 적합하지 않다.
보다 신속하고 보다 유연성이 있는 혼합 신호 디바이스용 테스트 시스템이 필요하다.
본 발명의 바람직한 실시예에 의하면, 데이타의 전송을 최소화시키고, 아날로그채널내에서 병렬 데이타 사후처리를 제공하며, 유연한 동기를 허용하는 테스트 시스템구조 및 방법이 제공되어 있다.
복수개의 아날로그 채널이 제공되어 있는데, 각각의 아날로그 채널은 소스 디지탈 신호 프로세서, 데이타 소스 순서기, 디지탈 소스 계기, 아날로그 소스 계기, 아날로그 측정 계기, 디지탈 측정 계기, 디지탈 핀 멀티플렉서, 디지탈 측정 순서기, DSP 어드레스가능한 다중 뱅크 포착 메모리, 포착 디지달 신호 프로세서, 및 소스 DSP및 포착 DSP사이의 통신용 DSP간 피드백 겅로를 지닌다. 각각의 아날로그 채널은 상기 DSP간 피드백 경로를 사용하여, 아날로그 또는 디지탈 계기, 또는 그의 컴비네이션을 통한 완전한 피드백 루프로 배치될 수 있다.
DUT의 응답은 상기 채널에서 처리되고, 처리 결과는 차후의 테스트 사이클용 파라메타를 한정하는 데 사용되며, 이러한 파라메타에 해당하는 신호는 발생되어 DUT에 인가된다. 다음 테스트 사이클을 한정하도록 아날로그 채널내에서 이러한 방식으로 테스트 사이클의 결과를 루프백 시킬 수 있는 능력은 테스트 공정의 속도를 상승시킨다. 상기 소스 DSP는 실시간에 신호를 합성시켜 이를 상기 아날로그 또는 디지탈 소스 계기를 통해 DUT에 인가시킬 수 있다. 상기 DSP는 실시간에 소스 순서기 메모리 어드레스(파형 또는 파형 세그먼트를 표시하는, 메모리에 저장되는 파형 - 데이타의 포인터 )를 합성시켜 이러한 신호를 상기 아날로그 또는 디지탈 소스 계기 통해 DUT에 인가시킬 수 있다.
DUT의 응답은 임시 저장 버퍼를 통하기보다는 오히려 포착 DSP에 의해 직접 어드레스가능한 채널내의 포착 메모리에 기록된다. 처리전에 데이타의 전송을 피하는 것은 테스트 공정 속도를 부가적으로 상승시킨다. 포착 DSP의 제어하에서의 다중 뱅크 포착 메모리는 DUT 응답을 표시하는 데이타가 한 뱅크내로 기록되는 것을 허용하면서 다른한 뱅크내의 이전 기록 데이타가 처리되는 것을 허용한다. 이러한 방식으로 데이타 포착및 데이타 처리를 인터리빙(interleaving)하는 것은 데이타 포착 및 데이타 처리가 동시에 속행되는 것을 허용하여, 테스트 공정 속도를 부가적으로 상승시킨다.
각각의 아날로그 채널에 대한 소스 및 포착 DSP의 경우, 다수의 공정 스레드 각각이 자원 활용를 최적화시키도록 기타 스레드에 관계없이 한 공정을 실행하는 스레딩(threading) 기술이 사용된다. 데스트 공정의 주 스레드는 DSP와의 빈도있는 통신에 대한 필요성에 의해 구속받지 않으며 아날로그 채널의 DSP상에서 실행될 여러 공정을 포착한후에 여러 다른 태스크 ( 계산, 버퍼 관리, 아날로그 채널 하드웨어를 포함하지 않는 디지탈 테스트등)를 이행할 수 있다. 테스트 시스템의 각 아날로그 채널이 자급식 (self-containe)이기 때문에 (즉, 아날로그 채널이 처리 자원을 공유하지 않기 때문에 ), 다중 혼합 신호 측정은 테스트 시간중에 어떠한 열화없이도 병행하여 이행될 수 있다. 채널은 병행 테스트에 대한 신속한 테스트 시간을 용이하게 하도록 단독으로나 집합체로 프로그램 될수 있다. 아날로그 클록은 DSP 기술을 용이하게 하도록 시스템 마스터 클록(결과적으로는 디지탈서브시스템 )과 위상동기되는 고정밀, 고해상, 저-지터(1ow-jitter )의 클록 신호를 발생시킨다.
공정은 독립적이지만, 필요한 경우 데이타를 공유할 수 있다. 한 공정 관리기는 실행되고 있는 상이한 스레드의 트랙을 유지한다. 공정의 동기는 결정을 내리거나 종속성이 생기는 미리 결정된 시점에서 효과적으로 달성된다. 이러한 해결 방안은 데이타 포착 및 사후처리에 대한 DSP의 최적의 사용을 보장한다.
포착된 데이타가 포착 메모리로 부터 포착 DSP로 이동하는데 필요한 대기 시간이 전혀 없다. 포착 DSP가 포착 메모리를 직접 액세스할 수 있기 때문에, 포착된 데이타는 처리가 개시가능하기전에 포착 메모리로 부터 개별 DSP(또는 어레이 프로세서 ) 메모리로 전송될 필요가 없다.
본 발명의 이들 및 기타 특징은 첨부한 도면을 참조하여 하기에 보다 상세하게 개시되어 있다.
도1은 본 발명에 따른 혼합 신호 테스터의 몇가지 기능적인 능력을 예시한 것이다. 혼합 신호 DUT(100)는 특정화된 포맷의 아날로그 여진 신호가 예컨대 사인파 (110)로 공급되는 아날로그 입력 (105)을 지닐 수 있다. 아날로그 여진 신호는 데이타 순서기 (115)에 의해 공급되고 DAC (120)에 의해 아날로그 형태로 변환되는 디지탈 데이타로서 표시된다. 그후, 아날로그 신호는 필터 (125)를 거쳐 입력 (105)에 공급된다. 혼합신호 DUT (100)는 특정화된 포맷의 디지탈 데이타로서 엔코딩되는 아날로그 정보가 공급되는 디지탈 입력 (130)을 지닐수 있다. 디지탈 데이타는 데이타 순서기 (135)에 의해, 포맷 신호를 디지탈 입력 (130)에 공급하는 포매터 (140)에 공급된다.
혼합 신호 DUT는 테스트 시스템에 의해 분석될 아날로그 신호 (150)를 공급하는 아날로그 출력 (145)을 지닐 수 있다. 상기 신호는 필터 (155)를 통해 ADC(160)에 전달된다. 결과적인 디지탈화된 신호는 DSP(170)에 액세스 가능한 포착 메모리 (165)에 저장된다. 혼합 신호 DUT는 아날로그 정보를 표시하는 디지탈 신호를 공급하는 디지탈 출력 (175)을 지닐 수 있다. 디지탈 신호는 이 디지탈 신호를 데코딩하며 결과적인 데코딩된 정보를 포착 메모리 (185)에 저장하는 포매터(180)에 전달된다. 포착 메모리 (185)내의 데이타는 DSP(190)에 액세스 가능하다.
DSP (170) 및 DSP (190)는 DUT로 부터 수신되는 신호의 시간 및 주파수를 기초로한 분석을 이행하도록 프로그램될 수 있다.
도2는 본 발명에 따른 혼합 신호 테스트 시스템의 구조적인 개략도이다.
워크 스테이션 (200)은 테스터의 고수준 프로그래밍 및 제어 기능을 사용자 인터페이스에 제공하고, 다시 DSP 프로세서 (220)와 통신하는 테스터 컴퓨터 (201)와 통신한다.
한쌍의 DSP 프로세서는 하기에 보다 상세하게 기술되겠지만 각각의 아날로그 채널에 제공되어 있다. DSP 프로세서 (220)는 아날로그 순서기 (230)를 구동시키고, 아날로 그 순서기 (230)는 아날로그 클록 소스 (240)로 부터 필요에 따라 클록 신호를 수신한다. 아날로그 클록 소스 (240)는 디지탈 마스터 클록 (250)에 기준이 된다. 디지탈 핀 슬라이스 ( slice ) (260)는 디지탈 마스터 클록 (250)으로 부터 타이밍 기준을 수신한다. 다지탈 핀 슬라이스 (260)는 디지탈 핀 전자 장치 (270)와 통신한다.
아날로그 순서기 (230)는 아날로그 핀 전자 장치 (280)와 통신한다. 디지탈 핀 전자 장치(270) 및 아날로그 핀 전자장치 (280)는 데스트하의 디바이스(deviceunder test;DUT;290)의 핀에 여진 신호를 공급하고 DUT의 핀으로 부터 응답신호를 수신한다. 아날로그 및 디지탈 신호는 아날로그 순서기 (230), 아날로그-채널 클록 -신호 발생기 (240), 디지탈 마스터 클록-신호 발생기 (250) 및 디지탈 핀 슬라이스(260)의 동기를 통해 동등하게 된다.
도3은 본 발명의 한 바람직한 실시예에 따른 혼합 신호 테스트 시스템의 디지탈 채널 (300) 및 아날로그 채널 (305)의 고수준 블록 다이어그램읕 도시한 것이다.
디지탈 채널 (300) 및 아날로그 채널 (305)의 갯수는 설계선택 사항인데, 한 바람직한 실시예는 448개의 디지탈 채널 및 4개의 아날로그 채널을 지닌다. 제어가능한 마스터 클록 (250)은 예를들면, 306⑸MHz 내지 312⑸MHz 의 클록 신호를 각각의 디지탈 채널의 디지탈 핀 슬라이스 ( 디지탈 핀 제어기 )에 및 각각의 아날로그 채널의 아날로그 클록 발생기에, 예컨대, 디지탈 채널(1)의 디지탈 핀 제어기 (310)에, 디지탈 채널 (448)의 디지탈 핀 제어기 (315)에 및 아날로그-채널 클록-신호 발생기 (240)에 공급한다.
디지탈 핀 제어기는, DUT가 장착되어 있는 로드보드(1oadboard;320)및 핀 전자장치 ( pin electronics;PE ) 카드와 통신하는데, 예컨대 디지탈 핀 제어기 (310,315)는 PE카드 (325,330)를 거쳐 DUT (290)와 통신한다. 디지탈 채널은 종래의 방식으로 동작하는데, 각각의 디지탈 채널은 기대된 응답 패턴과의 비교를 위해 DUT의 한 핀상에 걸린 미리 결정된 패턴 및/또는 검출 디지탈 신호에 따라 DUT의 한 핀을 구동시키도록 종래의 방식으로 프로그램될 수 있다.
각각의 아날로그 채널은 혼합 신호 디지탈 서브 시스템 (335), 프로그램가능한 디지탈 신호 프로세서 (DSP) 모듈 (340), 및 아날로그 핀 전자장치 (PE;345)를 지닌다. 혼합신호 디지탈 서브시스템 (335)은 클록 신호 발생기 (240), 아날로그-소스 순서기 모듈 (350) 및 아날로그-측정 순서기 모듈 (355)을 포함한다. 아날로그 PE(345)는 파형 소스 (WES;380), 입력 (I/P) 및 출력 (O/P)필터 (385), 및 파형 측정기(390)를 포함한다.
DUT에 인가될 아날로그 신호 패턴의 디지탈 표시는 클록 (240)으로 부터의 클록 신호와 동기하여 프로그램가능한 DSP모듈 (340)의 제어하에서 아날로그-소스 순서기 모듈에 의해 발생된다. 이러한 디지탈 표시는 파형 소스 (380)에 공급되고, 파형 소스(380)는 그러한 디지탈 표시를 아날로그 여진 신호로 변환시킨다. 아날로그 여진 신호는 필요에 따라 필터 (385)를 통해 전달될 수 있으며, 로드보드 (320)를 거쳐 DUT (290)에 공급된다.
DUT (290)로 부터의 아날로그 응답신호는 디지탈화를 위해 로드보드 (320)를 거쳐 파형 측정기 (390)에 전달된다. 아날로그 응답신호는 필요에 따라 필터 (385)를 통해 전달될 수 있다. 아날로그 응답 신호의 디지탈 표시는 DSP 모듈 (340)에 의한 사후처리 및 분석을 위해 그리고 저장읕 위해 아날로그-측정순서기 모듈(355)에 전달된다.
도4는 도3의 테스트 시스템의 신호 경로에 대한 보다 상세한 블록 다이어그램을 도시한 것으로, 유사한 참조 부흐는 유사한 구성 요소를 나타낸다. 도시된 실시예에서, 각각의 아날로그 채널은 아날로그 핀 전자장치 (PE) 카드 (파형 소스(380), 필터 모듈 (385) 및 파형 측정기 (390)),2개의 아날로그 순서기 카드 (아날로그 소스 순서기 (350) 아날로그 측정 순서기 (355)), 및 하나의 DSP 모듈 (340)을 포함한다. 각각의 채널은 특정의 아날로그 신호 대역폭 및 해상도(resolution)용으로 최적화될 수 있다. 아날로그 PE는 디지탈 PE카드를 지닌 저 잡음용 테스트 헤드 (400)에 배치되는 것이 바람직스럽다.
각각의 채널에는 아날로그 소스 순서기 모듈 (350), 아날로그 순서기 모듈(355)및 DSP프로세서 모듈이 제공되어 있다. 이들 모듈은 시스템 주 프레임 또는 아날로그 케이지(analogcage;402)에 배치되는 것이 바람직스럽다. 아날로그 소스 순서기 모듈 (350)은 선입선출 메모리 (470), 순서기 (472), 동기 회로 (474), 순서기 메모리 (476) 및 멀티플렉서 ( mux;478)를 포함한다. 아날로그 측정 순서기 모듈 (355)은 멀티플렉서 (480), 데이타 패커 (data packer;482), 데이타 포매터 (484), 및 동기 회로 (486)를 포함한다. 아날로그 소스 순서기 모듈 (350) 및 아날로그 측정 순서기 모듈 (355)은, 예를들면 125MHz-250MHz 범위의 클록 신호를 발생시킬 수 있는 각 채널 아날로그 클록 신호 발생기 (240)로 부터의 선택된 주파수의 클록 신호에 의해 동기된다. 선택가능한 클록은 아날로그 채널이 바람직한 주파수또는 데이타 전송률로 DUT를 전후하여 신호를 발생 및 측정하는 것을 허용한다. 예를들면, 특정화된 ITU-TSS(이전에는CCITT) 국제 표준 주파수로 모뎀 디바이스와 통신 함으로써 모뎀 디바이스를 테스트하는 것이 바람직할 수 있다.
아날로그 소스 순서기 모듈 (350)은 파형 소스 (380), 선택적으로는 필터 (385)를 거쳐 DUT에 공급되는 복잡한 파형의 실행시간 발생을 제공한다. 아날로그 소스 순서기 모듈 (350)은 또한 서브루틴 메모리 및 교번 데이타 멀티플렉서 (405)를 통해 디지탈 핀 슬라이스 (410)에 아날로그 신호의 디지탈 표시를 공급할 수 있다. 디지탈 표시는 디지탈 핀 전자장치 (415)를 통해 DUT(29)의 입력핀을 구동시키는데 사용된다. 한 실시예에서, 56개의 디지탈 PE유니트(415)는 상기 시스템내에 제공되며 사용자 한정 테스트 프로그램은 아날로그 채널에 의한 용도로 필요에 따라 상기 디지탈 PE유니트를 선택할 수 있다.
디지탈 PE 카드(420)로 부터의 데이타는 디지탈 핀 슬라이스(425), H-페일(H-fail) 멀티플렉서 (430) 및 아날로그 멀티플렉서 (435)를 통해 아날로그 측정 순서기 (355)에 전달된다. 아날로그 측정 순서기 모듈 (355)은 디지탈 PE카드 (420) 또는 파형 측정카드 (390)로 부터 데이타를 DSP 모듈 (340)로 전송한다. 아날로그 측정 순서기 모듈 (355)은 데이타를 포매팅하고 이를 DSP 모듈 (340)에 전송한다.
각각의 DSP 모듈 (340)은 DSP기계 (DSP engine;440) 및 슈퍼 메자닌 (super mezzanine;445)을 포함한다. AMS (355)로 부터 착신되는 데이타는 ECL-TTL변환기 (450)를 통해 그리고 나서 스위치 (455)를 통해 메모리 (460 또는 465)중 한 메모리에 전달된다. DSP 기계 (440)로 부터 슈퍼 메자닌 (445)으로 공급되는 데이타는 래치 (466) 및 TTL-ECL 변환기 (468)를 통해 아날로그 소스 순서기 (350)로 젼달된다.
DSP기계 (440)는 미합중국, 메릴랜드, 실버 스프링에 소재하는 Ixthos,Inc에 의해 시판되고 있는 모델 IXD7232 신호 처리 보드와 같은 상업적으로 입수가능한 프로세서 보드일 수 있다. 한쌍의 디지탈 신호 프로세서 (500,505) 각각은 각각의 데이타 버스 (510,515)를 거쳐, 슈퍼 메자닌 (445), 각각의 데이타 메모리 (520,525), DSP 간 선입선출 ( first-in-first-out;FIFO ) 메모리 (530) 및 글로발 ( global ) 메모리 메자닌 (535)과 통신한다. 디지탈 신호 프로세서 (500,505)는 각각의 프로그램 버스(540,545)를 거쳐 각각의 프로그램 메모리 (550∴555)와 통신한다. 또한, 프로그램 버스 (540,545)는 보드 제어기/VME 인터페이스 (560)를 통해 VME 버스 (565)에및 직렬 포트 (570,575)로 통신 기능을 제공한다.
데이타 메모리 뱅크 (520,525) 및 글로발 메모리 (535)는 해당 DSP프로세서 어드레스 스페이스로 매핑(mapping)됨으로써 DSP프로세서가 이들 요소를 통상적인 메모리와 같이 액세스하는 것을 허용한다. 어드레스 발생기 (도시되지 않음)는 DSP프로세서에 의해 액세스 되지만 아날로그 측정 순서기 (355)에 의해 액세스되지 않는다.
DSP-A(500)는 슈퍼 메자닌 메모리(460또는 465)의 어드레스 스페이스의 한위치에 어드레스 발생기(A)를 설정한다. DSP-A(500)가 한 메모리 뱅크(예컨대, 메모리 (460))로 부터 판독하는 동안, AMS (355)는 다른 메모리 뱅크 (예컨대, 메모리(465))에 데이타를 저장할 수 있다. DSP-A(500)는 그후 뱅크를 절환시키고, AMS (355)가 제 1 뱅크 (예컨대, 메모리 (460))내로 데이타를 기록하는 동안, DSP-A(500)는 제 2 뱅크 (예컨대, 메모리 (465))로 부터 데이타를 판독할 수 있다. 모든 포착을 위해 메모리 뱅크에 충분한 스페이스가 존재하는 경우, DSP-A (500)는, 고속AMS (445)가 이전 포착을 중복기록할 염려없이 다중포착이 한 뱅크내로 강제될 수 있도록 어드레스 발생기 (A)를 설정할 수 있다. 일단 한 포착이 한 메모리 뱅크에서 얻어진 경우, DSP는 데이타를 슈퍼 메자닌으로 기록하지 못하게 AMS를 폐쇄시킬 수 있다.
AMS (355)에 대한 입/출력 (I/O) 방법은 블록 및 실시간과 같은 2가지 상이한 모드로 제어될 수 있다. 블록 모드에서, 단지 DSP-A(500)만이 AMS(355)로 부터 데이타를 처리하는데 사용된다. 이러한 모드에서, 슈퍼 메자닌(445)의 모든 뱅크는 DSP-A(500)에 의해 제어된다. 입력 데이타 계수에 해당하는DSP-A(500)내의 레지스터 (도시되지 않음)의 사이즈는 슈퍼 메자닌 (445)의 총체적인 메모리 사이즈와 동일하다. 슈퍼 메자닌 (445)은 전송되는 데이타 사이즈에 해당하는 계수기 (도시되지 않음)를 지닌다. DSP-A (500)는 착신 데이타가 개시하는 슈퍼 메자닌 (445)에서 베이스 어드레스를 인식한다. 또한, DSP-A (500)는 현재의 데이타가 저장되고 있는 어드레스 위치에 대한 포인터를 갱신한다. DSP-A는 슈퍼 메자닌 (445)에서의 데이타 어드레스 발생을 이네이블 및 디세이블시킴으로써, 데이타를 AMS로 부터 차단시킨다. DSP-A(500)는 또한 슈퍼 메자닌을 리세트시킬 수 있다.
슈퍼 메자닌 (445)은 입력 데이타 블록의 종료 부분에서 DSP-A(500)로 인터럽트를 전송시킬 수 있는 능력을 지닌다. 슈퍼 메자닌 (445)은 특정 갯수의 입력 데이타 블록 이후에 DSP-A(500)로 인터럽트를 발생시킬 수 있는 능력을 지닌다.슈퍼 메자닌 (445)은, 어떠한 데이타 손실없이 한 블록이 충전되는 경우 메모리 뱅크(460,465) 사이로 절환될 수 있다. 슈퍼 메자닌은 특정 블록 사이즈를 수신한후에 다음 블록으로 절환하도록 셋업될 수 있다.
블록모드. 현재 테스트에 대한 포착 사이즈를 기초로 하여, DSP-A(500)는 테스트 프로그램에서 특정화된 데이타에 따라 슈퍼 메자닌 (445)내의 전송 계수기를 설정한다. 슈퍼 메자닌 (445)이 전송 계수기에서 특정화된 사이즈에 해당하는 AldS(355)로 부터 데이타 블록(또한 한 레코드(record)로서 공지됨)을 수신하는 경우, 슈퍼메자닌 (445)은 DSP-A (500)에 인터럽트를 발생시킨다. DSP-A (500)는 인터럽트가 AMS (355)로 부터의 특정 갯수의 입력 블록 이후에만 발생되도록 슈퍼 메자닌(455)을 구성할 수 있다. DSP-A (500)가 슈퍼 메자닌 (445)으로 부터 인터럽트를수신한 경우, DSP-A(500)는 메모리 뱅크내의 데이타를 처리하기 시작한다. DSP-A(500)는 AMS (355)가 데이타를 기록하는 뱅크를 액세스할 수 없다. 그 이의에는, DSP-A(500)는 AMS (355)가 데이타를 기록하는 동안 AMS(355)로 부터의 다음 입력에 대한 필요한 레지스터를 셋업시킬 수 있다. 이러한 모드에서, DSP-A(500)는 AMS (355)에 의해 액세스되는 것만을 제의한 모든 뱅크를 액세스한다.
도6및 도7온 블록 동작 모드에서의 슈퍼 메자닌(SM;445)을 도시한 것이다. 도6에서, AMS(335)는 DSP-A(500)가 메모리 뱅크(465)로 부터 데이타를 판독하는 동안 메모리 뱅크 (460)에 기록중에 있다. SM (445)내의 레지스터 (600)는 입력 블록 사이즈, 예컨대 1024바이트를 표시하는 ''xferlen값, 및 AMS(335)로부터 뱅크 (460)로 전송되는 데이타의 계수를 표시하는 xfercount''값을 유지한다.
도 6 에서, DSP-A (500)는 AMS (335)로 부터 데이타를 받아들이도록 레지스터를 셋업시킨다. AMS가 뱅크 (460)로 데이타를 입력시키는 동안, DSP-A (500)는 뱅크(460)내의 데이타를 액세스할 수 없지만, DSP-A(500)는 다음 입력을 위해 레지스터를 셋업시킨다. 특정화된 전송 길이의 종료 부분에서, SM (445)은 인터럽트를 DSP-A(500)로 전송한다. 그후, DSP-A (500)어는 도 7 에 도시된 바와 같이 뱅크(460)로 부터 뱅크(465)로 AMS(335)의 액세스를 변경시킨다· 필요한 레지스터가 DSP-A(500)에 의해 이미 셋업되었기 때문에, 어떠한 데이타 손실도 없다. 이러한 시점에서, DSP-A (500)는 AMS (335)가 뱅크 (465)를 충전시키는 동안 뱅크 (460)내의 데이타를 처리한다.
실시간(realtime) 모드. 실시간 동작 모드에서, 데이타는 AMS(335) 로 부터 DSP-A(500)로 계속 전송된다.
본원에 기재되어 있는 바와 같은 본 발명에 따른 바람직한 혼합 신호 테스트 시스템은 SchlumbergerITS9000FX 디지탈 테스트 시스템의 디지탈 서브 시스템을 기초로 사용한다. 그러한 디지탈 테스트 시스템은 예를들면, 미합중국, 캘리포니아,산 조세에 소재하는 Schlumberger Technologies Inc.에 의해 출간된, Schlumberger ITS9000FX Hardware Reference Manual, Publication Number 57010045, Revision 4, ECO 17313,August1993에 기재되어 있고, 그 내용이 이러한 참고로 본원에 기재된 것이다.상기 ITS9000FX 시스템은 테스트의 셋업및 프로그래밍을 단순화시키는 ASAP''(Advanced Symbolic ATE Programming 의 약어 )로서 알려져 있는 소프트웨어 환경을 포함한다. 혼합신호 테스트 요건을 충족시키기 위하여, 저잡음 전원 및 접지 분포가 제공되고, 아날로그 서브시스템 및 계기 세트가 추가되며, ASAP소프트웨어 환경이 혼합 신호 테스트 하드웨어 제어용 공구를 제공하도록 확장된다.
도8은 상기 ITS9000FX 시스템을 기초로 한 본 발명에 따른 혼합신호 테스트 시스템 실시예의 총체적인 구조를 도시하는 블록 다이어그램이다. DSP모듈(440)은 CPU케이지에 하우징되며 VME버스(565)를 거쳐 중앙 처리 유니트(예컨대, 스팍스 프로세서를 기초로 한 포스 ( Force ) CPU;805), 및 메모리(810)와 통신한다.
또한, CPU (805)는 테스트 시스템의 사용자 프로그래밍 및 제어를 위해 스크린 (820) 및 입/출력 디바이스 (도시되지 않음)를 지니는 워크스테이션 (815)과 통신한다. 또한, CPU (805)는 시스템 상태 제어기 ( system status controller;SSC;825 )와 통신한다. VME-테스터 인터페이스 ( VTI;828 )는 VME 버스 (565)에 부착되는 요소 및 다른 카드 케이지에, 예컨대 제어 (C) 케이지 (835)내의 HSI (830), 고속 핀 (H)케이지(845)내의 HSI (840) ( 및 나머지 6개의 H- 케이지내의 그러한 HSI ), 및 아날로그(AN) 케이지 (855)내의 HSI(850)를 거쳐 위치되어 있는 고속 인터페이스 (HSI) 모듈사이의 고속 버스를 통한 통신을 허용한다. 모든 고속 핀 슬라이스 카드에 대한 C- 케이지 인터페이스는 글로발 타이밍 및 어드레스 발생 기능을 제공한다. HSI에 부가하여, 각각의 H-케이지에는 하나의 버퍼카드및 16개이하의 슬라이스카드가 제공된다. 각각의 핀 슬라이스는 4개의 테스트헤드 채널을 제어한다. 각각의 H케이지에 대한 2개의 서브루틴 메모리및 교번 데이타 멀티플렉서(SMADM) 모듈은 32개의 채널 각각을 제어하는데 적합할 수 있다.
또한, VTI(828)는 예컨대, 테스트이전에 CPU(805)로 부터 아날로그 채널의 여러 요소로 셋업 정보를 통신하기 위해 그리고 테스트 후에 정보를 검색하기 위해테스트 헤드내의 테스트헤드 인터페이스 (THI) 및 VME버스 (565)에 부착되는 요소사이의 테스트 헤드 버스를 통한 통신을 허용한다. 시간 측정 유니트 (250)는 선택된 주파수의 디지탈 클록 신호를 테스트 주기 발생기 (TPG)회로 (860)로 공급한다.
주 순서 제어 몌모리(MSCM;865),명령어 데코더(870), 디버그 제어기(875)및 클록 버퍼 (880)는 또한 제어 (C) 케이지 (835)에 포함되어 있다. 클록 버퍼 (885,890)는 또한 H- 케이지 (845) 및 AN- 케이지 (855)에 각각 제공된다. 제어가능한 서브루틴 메모리 및 교번 데이타 멀티플렉서 (405)는 아날로그 소스 순서기 (350)로 부터나 다른 선택기기 (SCAN 및 자동 프로그램 발생기 (APG) 패턴 소스)로 부터의 디지탈 패턴을 선택 및 저장할 수 있다. 직류 (DC) 서브시스템 (895)은 DUT의 DC 특성 측정용으로 제공된다.
도9는 그러한 테스트 시스템의 고수준 동작을 제어하기위한 테스터 프로세서( 예컨대, CPU (805))에서 실행하는 스케쥴러 프로그램의 플로우챠트이다. 블록(900)에서 동작이 개시된다, 블록 (910)에서, 프로그램은 테스터가 혼합신호테스트 용으로 갖춰져 있는 지를 검사한다. 부정적인 경우, 스케쥴러는 디지탈 테스트가 이행되게 하고 단계 (915)로 진행하여 디지탈 테스트를 위한 ITS 9000FX 디지탈 테스터의 ASAP소프트웨어 환경을 사용한다. 긍정적인 경우, 스케쥴러는 단계(920)에서 어느 테스트가 실행대기 중인지를 결정한다. 부정적인 경우, 스케쥴러는 단계(925)에서 동작을 정지시킨다. 긍정적인 경우, 스케쥴러는 단계 (930)에서 혼합신호 테스트가 이행되는 지를 결경한다. 부정적인 경우, 스케쥴러는 단계 (935)로 진행하여 ASAP소프트웨어 환경을 사용해서 디지탈 테스트를 실행한다. 긍정적인 경우, 스케쥴러는 단계 (940)에서 이행될 테스트가 로드보드공구 ( Loadboardtool)라고 언급되는 소프트웨어 공구에 의해 제어되는 지를 검사 한다. 이행될 테스트가 로드보드공구에 의해 제어되는 경우, 스케쥴러는 단계 (945)에서 모든 혼합 신호 테스트가 완료되기를 기다려서 단계 (950)에서 DSP 가 현재 테스트동안 포착 데이타를 유지할 수 있는 지를 검사한다. 부정적인 경우, 스케쥴러는 단계 (955)에서 DSP가 메모리 뱅크를 해제시킬 때까지 유휴(idle) 상태를 유지한다. 긍정적인 경우, 스케쥴러는 단계 (960)에서 현재의 포착 데이타를 유지하라고 DSP 에 명령한다.
스케쥴러는 그후 단계 (965)에서 현재 테스트가 로드보드공구 소프트웨어에 의해 제어되는지를 테스트한다. 부정적인 경우, 공정이 단계(920)(''A로 표시됨)로 진행한다. 긍정적인 경우, 스케쥴러는 단계 (970)에서 현재의 혼합 신호테스트가 완료되기를 기다려서 단계(920)(A로 표시됨)로 진행한다. 어떠한 부가적인 테스트도 실행되지 않는 경우, 스케쥴러는 단계 (925)에서 동작을 정지시킨다.
로드보드공구는 테스터의 기능적 및 물리적 아날로그 능력에 대한 사용자 액세스를 미리 제공하는 소프트웨어 인터페이스이다. 이는 혼합 신호 테스트의 실행, 테스트 상태의 감시, 및 상기 테스트에 연루된 계기의 제어를 제공한다. 도10 은 사용자가 디스플레이 (20)상에서 볼 수 있는 것과 같은 기능적인 디스플레이인 것으로, DUT (1000) 및 그의 핀의 표시가 도시되어 있다. 또한, 마우스와 같은 포인팅(Pointing)/선택 디바이스를 지닌 디스플레이의 조작에 의해 사용자가 기능적으로 DUT의 핀에 접속되는 계기의 표시가 도시되어 있다. 예를들면, 파형 소스(WFl) 및 파형측정 (WNl1)은 DUT 핀 (1,2)에 접속되며, 디지탈 패턴 소스 (DP)는 DUT 핀 (3)에 접속되고, 또다른 디지탈 패턴 소스 (DP2)는 DUT핀 (4)에 접속되며, 이하 마찬가지 방식으로 접속된다. 디스플레이는 로드보드 릴레이의 현재 상태를 보여주는데, 이는 사용자가 셋업하는 릴레이 제어(C비트)상태및 다른 데스트 파라메타에 의해 결정된다. 일단 셋업이 완료되는 경우, 로드보드공구 소프트웨어는 테스트를 구현하도록 필요에 따라 다른 ASAP공구 ( 패턴, 타이밍, 레벨, DC값 등을 설정하는 공구 )를 불러낸다.
로드보드공구를 통해, 사용자는 계산, 신호 소스 및 측정, C비트제어, 아날로그클록제어, 파형 발생 및 측정, 기준, 생산성, 선언 요약, 시스템 상태, 및 순서화에 대한 특정화된 소프트웨어 공구를 불러낼 수 있다. 특정 하드웨어를 제어하는 공구각각은 하드웨어의 블록 다이어그램을 표시하며 블록 다이어그램의 어떤 부분이 사용자에 의해 변경될수 있는 지를 나타낸다.
DSP 공구 (DSPToo1) 는 사용자가 적합한 전송 기능을 이행하도록 DSP를 프로그램하게 할 수 있다. 예를들면 도 11에 도시된 바와 같이 DSP를 프로그래밍하기 위한 표준 라이브러리 기능및 사용자 코딩 기능과 함께 그래픽 인터페이스가 제공되어 있다. 이러한 공구는 폐쇄루프 테스트를 설명할 수 있는 능력과 프로그램 디버그시, 기능상의 절점(breakpoint)로 설정할 수 있으며 어레이 데이타를 표시할 수 있는 능력을 사용자에게 제공한다. 도 11 은 DSP 공구의 샘플스크린 디스플레이를 도면번호 (1100)로 도시한 것이다. 파일 기능의 메뉴는 도면 번호(1105)에 도시되어 있으며, 편집 ( edit ) 기능의 메뉴는 도면 번호 (1110)에 도시되어 있고, 동작 기능의 메뉴는 도면번호 (1115)에 도시되어 있으며, 계산 기능의 메뉴는 도면 번호 (1120)에 도시되어 있고, 사용자 구성가능 공구 바는 도면번호 (1125)에 도시되어 있다. 디버그 기능의 메뉴는 도면번호 (1130)에 도시되어 있다. 메뉴항목 각각은 바람직한 시스템 능력을 불러내기 위하여 마우스또는 키보드의 도움으로 사용자에 의해 선택될 수 있다.
도 12는 사용자 한정 기능 뿐만 아니라, 벡터, 스칼라 및 DSP 로서 목록화된 광범위한 표준 라이브러리 기능을 포함하는 동작 기능의 메뉴 계층을 도시한 것이다.
DSP 기능은 한닝 ( Hanning )윈도우를 계산하고, 복잡한 신속 프리에 변환 ( Fast FourierTYansfom;FFT)을 이행하며 시간 영역 자동 상관을 계산하는 것과 같은잘 알려진 동작에 대한 알고리즘을 포함한다.
샘플 사용자 한정 동작 순서는 도11에 표시되어 있는 데, 이 경우 A/D변환기로 부터의 신호는 저역 필터 (LPF)를 통해 전달되고, 저장된 파일로 부터의 신호는 한닝 윈도우 동작에 영향을 받게 된다. 이들 2가지 동작의 결과는 각각 신속 푸리에 변환 (FFT)에 영향을 받고, 컨벌브 ( convolve;CONV )된 다음에 바람직한 결과를 산출해 내도록 역신속 푸리에 변환 ( inverse fast FouIier transform;IfFT )에 영향을 받는다. 도 11 에서와 같은 다이어그램을 구성하므로써, 사용자는 시스템 동작의 세부적인 인식없이도 바람직한 동작 순서를 셋업시킬 수 있다. ASAP소프트웨어 환경은 테스트 공정의 사용자 형성 그래픽 표시로 부터 세부적인 테스트 프로그램을 발생시킨다.
측정공구(MeasureToo1)는 사용자가 측정 계기를 프로그램하게 할 수 있다. 측정 공구는 HAWM (고 정밀 파형 측정;high-accuracy wavefornm ), HFWM( 고주파 파형 측정(high-frequencywaveformmeasure), 또는 디지탈 핀과 같은 여러 모드중 하나의 선택을 허용한다. 각각의 모드에서, 적합한 회로 다이어그램 및 측정 순서기 다이어그램이 표시되어 있다. 그러한 표시는 사용자가 파라메타를 설정하는 것을 프롬프팅시키는 블록을 포함한다. 도 13 에는 측정공구 HAWMnd 다이어그램의 한예가 도시되어 있다. HAWM모드에서의 측정공구의 주요 기능은오디오 필터를 설정하고, 적합한 고정밀 측정 선택을 설정하며, 멀티미터를 사용하여 파형 측정 계기의 전압 출력을 측정하는 선택기능을 제공하는 것이다. HFWTvI 모드에서의 측정 공구의 주요기능은 고주파 측정 선택을 설정하고, 비디오 필터를 설정하며,멀티미터를 사용하여 파형 측경계기의 전압 출력을 측정하는 선택기능을 제공하는 것이다. 디지탈 핀 모드에서의 측정공구의 주요기능은 H케이지 비트맵 멀티플레서 및 아날로그 측정 멀티플렉서를 제어함으로써 측정 순서기에서의 디지탈 핀을 매핑하는 것이다. 또한, 아날로그 측정 순서기 하드웨어는 측정공구로 제어된다.
아날로그 측정 순서기 인터페이스의 주요 기능은 사용자에게 DSP에 직접 전달되거나 또는 아날로그 측정 순서기를 통해 DSP로 전달되는 데이타 경로 선택을 허용하며, 인터페이스에 파형 평가 블록, 클록 소스, 클록 주파수, 개시 및 정지 트리거, 데이타 포맷 및 데이타 포착 모드와 같은 파라메타를 제공하는 것이다.
소스공구 ( SourceToo1 ) 는 아날로그 파형/샘플 데이타를 DUT 에 발생시키는기술을 사용자에게 제공한다. 로드 보드 공구에서의 하드웨어의 설정에 의존하여, 적합한 계기 회로 다이어그램은 이러한 공구에 표시된다. 상기 파형 공구는 파형 형성을 위해 이러한 공구로 부터 불러들일 수 있다. 소스공구는 HAWS ( 고정밀 파형 소스;high-accuracy waveform source ), HFWS ( 고주파 파형 소스;high-frequency waveform source), 또는 디지탈핀과 같은 3가지 모드중 하나로 작동한다.
각각의 모드에서, 적합한 회로 다이어그램 및 소스 순서기 다이어그램이 표시된다.
도14는 소스공구 HAWS다이어그램 표시의 한예를 도시한 것이다. HFWS모드에서의 소스공구의 주요 기능은 적합한 고주파 소스 선택 및 비디오 필터를 설정하는 것이다. 디지탈 핀 모드에서의 소스공구의 주요 기능은 소스 순서기에서의 디지탈 핀을 매핑하는 것이다. 또한, 아날로그 소스 순서기 하드웨어는 소스공구로 제어된다. 아날로그 소스 순서기 인터페이스의 주요 기능은 DSP로 부터 DUT로 데이타를 발생시키는 경우 아날로그 소스 순서기 하드웨어를 바이패스시키는 선택을 허용하고, 인터페이스에 파형 발생 블록, 클록 소스, 클록 주파수 및 개시 및 정지 트리거와 같은 파라메타를 제공하는 것이다.
또한, 다른 사용자 액세스가능 소프트웨어 공구가 제공되는 것이 바람직스럽다.
예를들면, 기준 공구는 사용자에게 기준 소스의 제어를 허용하며, 회로 다이어그램의 기능 표시를 나타낸다. 파형 공구는 발생될 파형의 그래픽 표시를 형성하는 방법을 제공한다. C 비트공구는 C''비트 릴레이를 제어하여, 모든 로드 보드 사용자 릴레이 하드웨어의 블록 다이어그램읕 표시하고 어떤 부분이 사용자에 의해 변경될 수 있는지를 나타낸다. 아날로그 클록 공구는 테스터의 아날로그 클록킹 및 지터 소스 하드웨어의 사용자 조작을 조력하여, 아날로그 클로킹 및 지터 소스 하드웨어의 다이어그램을 표시하고, 마스터 클록을 제어하며, 상기 다이어그램 중 어느 부분이 사용자에 의해 변경될 수 있는지를 나타낸다. 순서공구는 사용자가 혼합 신호 테스트동안 이행되는 테스터 동작의 순서를 명시하는 것을 허용한다.
기술된 그래픽 소프트웨어 공구는, 비록 사용자에 의한 테스트 프로그램의 직접적인 발생과 같은 기타 잘 알려긴 수단에 의해 셋업이 잘 이행될 수 있지만, 사용자에 의한 시스템 셋업을 단순화시키는데 사용되는 것이 바람직스럽다. 일단 셋업이 사용자에 의해 한정되지만, CPU(805)는 VTI(828), C-케이지, H-케이지 및 AN-케이지의 HSI유니트, 및 THl(858)를 거쳐 시스템의 하드웨어 모듈에 셋업 및 제어 및 순서화 정보를 전달한다. 이러한 방식으로 유연하게 구성될 수 있는 소스 및 측정 계기를 갖는 다중 아날로그 채널의 능력은 시스템이 광범위한 혼합 신호 테스트를 효과적으로 이행하는 것을 허용하는데, 이러한 예는 도30내지 도32를 참고로 기재되어 있다.
도15는 테스트 셋업 및 동작을 제어하는데 유용한 제어공구 소프트웨어 공구의 그래픽 표시를 도시한 것이다. 그러한 표시는 예를들면 워크스테이션 (200) 의 디스플레이 스크린의 윈도우 ( window ) 에서 나타나 있으며 명명기능 즉, build,1oad, instal1, init, begin, reset, 흐름공구 ( Flowtoo1 ), 소스공구 ( SourceToo1 ), 타이밍을 활성화시키도록 제어 디바이스(예컨대,마우스또는 기타 포인트 및 클릭 디바이스)의 사용에 의해 선택될 수 있는 버튼(button)''및 테스트 프로그램 명의 사용자 입력에 대한 블록을 포함한다. 도16은 워크스테이션(200)에 접속되어 있으며 워크스테이션 (200)을 통해 제어가능한 테스트 시스템 ( Tl,T2/M,T3)을 나타내는 아이콘 (icon ) 이 도시되어 있는 제어공구 표시의 부분-윈도우를 도시한 것이다. 테스터 (Tl,T3) 는 이러한 예에서 디지탈 테스터 ( 예컨대, 표준 ITS 9000 FX 테스트 시스템 )인 반면에, 테스터(T2/M)는 본원에 기술된 바와같은 혼합 신호 테스터이다.
T2/M아이콘의 사용자 선택은 도17에서와 같은 또 다른 표시가 나타나게 하는데, 이 경우 T2/M으로 레이블된 블록은 혼합 신호 테스터의 각각의 테스트 헤드를 나타내는 인디케이터(indicator)에 부착된 것으로 도시되어 있다. 도시된 예에서, 테스트-헤드#1(THl)에 대한 인디케이터는 테스트 헤드가 사용을 위해 이용될 수 있다는 것을 나타내며, 테스트-헤드#2에 대한 인디케이터는 테스트 헤드가 현재 이용될 수 없다는 것을 보여준다. ''THl''로 레이블된 인디케이터를 선택함으로,사용자는 테스트-헤드#1 과 연관된 동작을 준비하라고 시스템에 명령을 내린다.
사용자가 테스트 프로그램명을 입력하고 로드 ( Load ) 아이콘 ( 도 15를 참조바람 )을 선택하는 경우, 도 18 에 도시된 바와같은 데스트 프로그램 I/O 윈도우는 테스트 프로그램 동작, 예컨대, 테스트 프로그램 로딩 로딩된 테스트 프로그램 '' 등의 상태를 나타내도록 표시된다.
도 15 의 흐름 공구 아이콘을 선택함으로써, 사용자는 도 19 에 도시된 바와 같은흐름공구표시 윈도우를 활성화시킬 수 있다. 흐름공구 표시는 ITS9000 FX테스트 시스템의 ASAP공구를 사용하여 테스트의 공정을한정하는데 사용자를 조력한다. 도 19 의 간단한 예에서, 데스트는 '' begin '' 이라고 표시된 블록에서 개시되고 33MHz클록 속도로 DUT의 기능적 디지탈 테스트를 이행하는 33MHz FTest''세그먼트로 진행한다. 상기 33MHz테스트가 합격되는 경우, 테스트 공정은 혼합신호 MTest 세그면트로 계속된다. 그러하지 않은 경우, 테스트 공정은 20 MHz FTest 세그먼트둥으로 계속된다. 단일 테스트 세그먼트, 예컨대 MTest 세그먼트가 실행되는 경우, 사용자는 단지 그러한 세그먼트만을 실행하도록 선택되는 버튼을 지니는 도20에서와 같은 서브-윈도우 표시를 얻기 위하여 도19로 부터의 해당 아이콘읕 선택할 수 있다. 단일 세그먼트 또는 선택된 세그먼트 그룹의 실행은 테스트가 전개되고 있을때 테스트를 디버그시키는데 유용할 수 있다.
ASAP실행시간 실행 환경은 테스트 프로그램 공정 및 테스터 CUP상의 지원 공정으로 구성된다. 테스트 데이타 제어 ( Test Data Control;TDC ) 소프트웨어는 데이타 전송 인터페이스를 제공하며 실행시간 공정의 이벤트 통지를 지원하는데, 이는 UNIX TCRIP 소킷을 토대로 한 통신 프로토콜 상부에서 구현된다. 테스터 컴퓨터 (210) 상에서 실행하는 TDC 공정은 아날로그 서브시스템의 구성 ( 1oad ), 아날로그 하드웨어의 설치(instal1), 아날로그 하드웨어의 초기화(init), 아날로그 테스트의 실행 ( execute ), DSP 결과의 관리, 및 아날로그 데이타 블록의 동작과 같은 아날로그 실행시간 서비스 요구를 처리하는 선언문을 포함한다.
도21은 본 발명에 따른 여러 공정에서의 혼합신호 테스터의 실행 시간 동작에 대한 상태 다이어그램읕 도시한 것이다. 상기 실행시간 실행공정이 이벤트 구동 상태 모델을 기초로 하기 때문에, 상태 다이어그램 기술은 실행시간 공정을 설명한다. 한 공정은 이벤트, 상태, 활성도, 결과의 집합체이다. 실행시간 공정 제어는 ASAP 환경내에서 아날로그 서브 시스템을 조작하기 위한 기능을 제공한다. 공정 부분들은 특정공정의 보다 세부적인 사항, 상태 변화를 야기시키는 이벤트, 및 상태 변경으로 부터 초래되는 활성도를 보여주도록 도23내지 도29의 부분 상태 다이어그램으로 도시되어 있다. 타원형의 실선은 초기 상태 및 선택 조건을 나타낸다. 점선은 동시 작용 상태를 분할한다.
사용자는 상기에 기술된 바와같은 그래픽 사용자 인터페이스 ( graphical user interfce;GUI)기술 또는 키보드를 통한 커맨드의 직접적인 입력과 같은 조작자 인터페이스 콘솔 ( operator interface console;OIC ) 기술로, 워크스테이션 (200)을 통해 명령어를 제공한다. GUI또는 OIC사용자가 실행시간 서비스를 요구할때 한 이벤트가 발생할 수 있거나 실행시간 실행 사이클동안실행 공정이 한 이벤트(그러한 데이타 로깅이 필요하거나 어느 시스템의 치명적인 에러가 발생했거나 또는 테이트 결과가 부가적인 처리를 위해 갖추어 있는 등과 같은)를 검출할때 한 이벤트가 발생할 수 있다. 테스트 프로그램 상태와 연관된 활성도는 실행시간 동작이다. 실행시간 공정의 활성도를 기초로하여 발생되는 결과는 특정 요구(한 이벤트)에 대한 응답이다.
로드 공정(Load Flow). 실행시간 공정은 사용자가 (1)제어공구 표시의 로드버튼을 선택하거나(2)LOAD 커맨드를 타이핑함으로써 로드 서비스를 요구하는 경우 도면 번호 (2105)에서 TDC 능력으로 부터 TDC_SETUP_CONFlG 의 메시지 형태를 갖는 TDC 동작 메시지를 수신하다. 실행시간 공정이 이러한 동작 메시지를 수신한 후에, 이는 도면 번흐(2110)에서 로드상태를 초기화시킨다. 도23은 로드상태의 활성도에 대한 부분-상태 다이어그램을 도시한 것이다. 시스템 구성 셋업은 그후, 예컨대 도면 번호 (2305)에서 테스트 헤드 (들) 및 DSP 에 대한 구성 파일에 디폴트 셋업 정보를 입력시킴으로써 이행된다.
설치 공정 ( Install Flow ). 실행시간 공정은 사용자가 (1) 제어공구의 설치 버튼을 선택하고, 또는 흐름 공구로 부터 미리한정된 INSTALL 세그먼트를 실행하거나,(3)lNSTALL 커맨드를 타이핑함으로써 설치 서비스를 요구하는 경우 TDC 능력으로 부터 TDC_INSTALL 의 메시지 형태를 갖는 TDC 동작 메시지를 수신하다.
실행 시간 공정이 이러한 동작 메시지를 수신한후, 이는 도면 번호 (2115)에서 설치 상태를 초기화시킨다. 도24는 설치상태의 아날로그 활성도를 설명하기 위한 부분 상태 다이어그램을 도시한 것이다. 이들은 도면 번호 (2405)에서 하드웨어 변수 ( 예컨대, 로드 보드 교정 값 ) 의 리세트 및 로딩, 도면 번호 (2410)에서 발생기 ( 소스 ) 하드웨어의 초기화 ( 예컨대, 패턴 몌모리로 패턴의 로딩 ), 도면 번호(2415)에서 포착 ( 측정 ) 하드웨어의 초기화, 도면 번호 (2420)에서 DSP 의 초기화, 도면 번호 (2425)에서 DSP FH 프로그램의 다운로딩, 및 도면 번호 (2430)에서 아날로그 시스템 교정의 실행을 포함한다.
초기화 공정(Init Flow). 실행시간 공정은 시용자가(1)제어 공구 표시의 초기화 버튼을 선택하고, 또는 (2) 흐름 공구로 부터 미리한정된 INIT 세그먼트를 실행하거나 (3) INIT 커맨드를 타이핑함으로써 초기화 서비스를 요구하는 경우 TDC 능력으로 부터 TDC_NIT의 메시지 형태를 갖는 TDC 동작 메시지를 수신한다. 실행시간 공정이 이러한 동작 메시지를 수신한후, 이는 도면 번호(2120)에서 초기화상태를 개시한다. 도25는 초기화상태상에서의 아날로그 활성도의 부분상태 다이어그램을 도시한 것으로, 아날로그 채널 하드웨어의 각각의 요소가 공지된 상태로 배치되며 DSP 유니트가 리세트된다.
실행 고정(Execute Flow). 실행시간 공정은 사용자가 예컨대 도20에 도시된 바와같이 테스트 공구의 실행 ( execute ) 버튼을 선택하고, 또는 (2) 예컨대 도 19에 도시된 바와같이 흐름 공구로 부터 한 세그먼트를 실행하거나,(3)EXECUTE 커맨드를 타이핑함으로써 실행 테스트 서비스를 요구하는 경우 TDC 능력으로 부터 TDC_EXECUTE의 메시지 형태를 갖는 TDC 동작 메시지를 수신한다. 실행 공정이 이러한 동작 메시지를 수신한 후, 이는 도면 번호(2125)에서 실행''상태를 개시한다. 도 21 의 도면 번호 (2125) 에는 execute_segment '' (2130), start_of_test (215), HW_reset_testerr (2140) ( 하드웨어 신속 초기화 ), 테스트 공정의 모든 테스트가 실행될때까지 반복되는 execute-test (2145), 및 테스트 동작을 정지하는 end_of_test (2150)를 포함하는 부분 상태 다이어그램이다. 다른 공정은 또한 도면 번호 (2155) 로 나타낸 바와같이 필요에 따라 제공될 수 있다.
도26-도29는 실행상태의 부분 상태 다이어그램을 도시한 것이다. 도26은 execute-test 상태 (2145) 의 연속 ( continue ) '' 모드에 대한 보다 세부적인 사항을 도시한 것으로, 테스터는 도면 번호 (2605)에서 리세트되며, 테스트는 도면 번호(2610)에서 셋업되고, 혼합 신호 테스트는 도면 번호 (2615)에서 실행되며 ( do_analog-test ), 디지탈 핀 전자 장치는 도면 번호 (2620)에서 리세트되고 ( RTL_setup-restore-pins ), 상태 (2605-2620) 의 순서는 테스트 공정의 모든 테스트가 실행될 때 까지 계속된다. 상태 (2610) 에서의 테스트 셋업은 도면 번호 (2625)에서 디지탈 핀 전자 장치 ( RTL_setup_open_pins '' )를 셋업시키고 도면 번호 (2630)에서 아날로그 채널 ( ana_setup_analog )을 셋업시키도록 부분 상태를 포함한다. 도27 은 도면 번호 (2705)에서 테스트 계기의 기능적 셋업 ( level, timing, pattern,setup ), 도면 번호 (2710)에서 DSP 셋업, 도면 번호 (2715)에서 순서기 파형 셋업 ( 1oad_analog_sequencer ), 도면 번호 (2720)에서 파형 소스 셋업 ( '' sre_setup-ws '' ),및 도면 번호 (2725)에서 파형 측정 셋업 ( meas-setup-wn '' )을 포함하는 아날로그-채널 셋업 상태 (2630) 의 부분 상태 다이어그램을 도시한 것이다.
도 28 은 도면 번호 (2805)에서 개시 테스트 상태를 포합하고 도면 번호 (2810)에서 측정 순서기를 개시하며 도면 번호 (2815)에서 소스 순서기를 개시하고 도면 번호(2820)에서 기능적 테스트 ( ftest )를 개시하는 그의 부분 상태를 포함하는 아날로그 테스트 상태 (2615) 의 부분 상태 다이어그램을 도시한 것이다. 정지 조건이 생기는 경우, 테스트는 상태 (2825)에서 정지하며 테스트 결과는 상태 (2830)에서 DSP 에서의 처리를 위해 전송된다. 도29는 아날로그 데스트 정지의 부분 상태 다이어그램을 도시한 것이다. DSP는 상태(2905)에서 폴링되어 타임아웃(timeout)클록이 상태 (2910)에서 검사되면서 DSP 가 그의 동작을 완료하였는지를 결정한다. DSP가 그의 동작읕 완료하였거나 타임아웃 클록이 실행된 경우, 소스-순서기는 도면 번호(2915)에서 정지되고, 측정 순서기는 도면 번호 (2920)에서 정지되며, ftest '' 는 도면 번호(2925)에서 마무리되고, DSP는 도면 번호(2930)에서 정지된다.
도22는 완전한 실행시간 테스트 실행사이클을, 관련된 고수준 기능과 함께 완료시키기 위한 실행시간 상태의 순서화를 도시한 것이다. 테스트 프로그램이 로드되고 설치된 다음에, 테스터가 초기화 된다. 도22에서의 이중 수직 바사이의 부분 ( Fast Init 로 부터 EOT Binning '' 까지 ) 은 실행 부분인데, 이는 다양한 방식으로 실행될 수 있다. 제조에 있어서, 실행 사이클은, 일단 각각의 디바이스가 테스트를 개시하라고 명령을 받을 경우 테스트되어 비닝 ( binning ) 되지만, 테스트 프로그램 공정에 의해 지시대로 실행된다. 프로그램밍 및 디버겅시, 사용자는 단지 실행 테스트 ( execute test ) '' 부분 또는 실행 세그먼트 ( execute segment)부분 또는 실행 및 연속 세그먼트(executecontinue segment)''부분을 이행할 수 있다.
fteststart 상태 (2820) 는 ftest 의 개시 신호를 보내는 '' EINST '' ( 이네이블 계기;Enable INStnnent)트리거에 응답하여 발생한다는 점에 유념하기 바란다.
이러한 트리거는 도4에 도시된 바와같이 아날로그 소스 순서기(350)에 및 아날로그 측정 순서기 (355) 에 공급된다. EINST 트리커는 디지탈 서브시스템 및 아날로그계기 서브시스템 사이의 동기 신호이고, 예를들면 도8에 도시된 바와같이 명령어 데코더(870)로 부터 공급되는 256개 이하의 유일한 트리거 이벤트를 지니는 8-비트 엔코드 신호일 수 있다. 예를들면, EINST 트리거는 DUT 에 인가되는 디지탈 패턴에 대한 특정의 포인트에서의 아날로그 신호의 포착을 개시하는데 사용될 수 있다.
이는 또한 DUT 에 인가되는 아날로그 파형 여진이 테스트와 테스트사이 및 DUT 와 DUT 사이의 디지탈 패턴에 대해 항상 동일 위상에 있도록 소스를 개시하는데 사용될 수 있다. ElNST 트리거는 소스 순서기에 저장되는 파형 정보가 디지탈 핀 슬라이스 전자장치에서 정보를 프레임화하는 것과 동등하게 될 수 었도록 소스 순서기를 제어하는데, 예컨대 데이타가 적합한 시기에 프레임 상태로 되도록 언제 한 데이타 단계씩 전진해야 할 지를 소스 순서기에 명령을 내리는데 사용될 수 있다. 마찬가지로, EINST 트리거는 저장된 프레임 정보에 따라 언제 한 프레임으로 부터 포착 데이타를 추출하는 지를 측정 순서기에 명령을 내리는데 사용될 수 있다.
도30은 코덱(codec)의 송/수신 측의 신호대 잡음비가 결정되는 혼합 신호 테스트의 한 형태의 주요 신호 동작을 도시한 것이다. 코덱은 단일 칩, 아마도 기타 회로가 포함되어 있는 단일 칩상의 디지탈-아날로그(D/A)변환기 및 아날로그-디지탈 ( A/D ) 변환기를 포함한다. 도 30 의 좌측열에서는 코덱의 송신 ( D/A 변환기)측을 테스트함에 있어서의 동작이 도시되어 있다. 도30의 우측 열에서는 코덱의 수신 ( A/D 변환기 ) 측을 테스트함에 있어서의 동작이 도시되어 있다. 테스트 신호, 이 경우에는 사인 파의 디지탈 표시는 테스터 CUP (805)에서 형성되고 시스템 셋업동안 아날로그 소스 순서기 (350)의 메모리내로 로딩된다. 테스터가 사용자에 의해 명령받은 대로 셋업되었고 모든 필요한 셋업 정보가 VTI(828), THI(858) 및 HSI유니트(830,840,850등)에 연결된 고속 버스를 통해 통신되있다고 추정된다.
테스트가 개시되는 경우, 아날로그 소스 순서기 (350)는 아날로그 채녈의 경로(C1)를 거쳐 서브루틴 메모리 및 교번 데이타 멀티 플렉서 (405)로 디지탈 표시를 전달한다. 도30에서는 경로(C)로서 상기 경로가 나타나 있지만, 실제로 4개의 아날로그 채널 각각에 대하여 그러한 경로가 하나씩 존재한다는 점에 유념하기 바라며, 설명의 편의를 위해, 아날로그 채널 (1)의 경로 (C)가 경로 (C1)로 언급되며, 아날로그 채널 (2)의 경로 (C)가 경로 (C2)로 언급되고, 아날로그 채널 (1)의 경로 (E)가 E1으로언급되고, 이하 도면에 도시된 바와 같다는 점에 유념하기 바란다. 이하의 설명을 단순화시키기 위하여, 데이타가 예를들면 경로 (Dl)를 거쳐 전송되는 경우, 데이타가 아날로그 채널 (1)의 아날로그 소스 순서기 (350)에 의해 공급되며 아날로그 채널(1)의 파형 소스 전자 장치 (380)에 의해 수신된다는 점을 이해하기 바란다. 아날로그 채널 (1)의 DSP-A 는 DSP-A1으로 언급되며 아날로그 채널 (2)의 DSP-A는 DSP-A2로 언급된다.
시스템 셋업시, 디지탈 핀 슬라이스 전자장치 (410)에는 신호 레벨 및 타이밍을 포함하고 어뗘한 방식으로 데이타가 프레임화되어 DUT용으로 포매팅되는 지에 관한 사용자 한정 정보가 제공된다. 테스트시, 경로 (C1)상의 데이타는 서브루틴 메모리 및 교번 데이타 멀티플렉서 (405)의 제어하에서 프레임내로 삽입되며 DUT에 적합한 것으로 디지탈 핀 슬라이스 전자장치 (410)에서 포매팅된다. 결과적인 디지탈 신호는 디지탈 핀 전자장치 (415) 및 경로 (El)를 거쳐 DUT에 공급된다.
DUT의 출력은 경로(Hl)를 거쳐 파형측정 핀 전자 장치(WFM;390)에 공급되는 아날로그 사인파 신호인데, WFM (390)에서 이는 디지탈화된다. 결과적인 데이타는 경로 (Nl)를 통해 아날로그 측정 순서기 (355)에 전송되는데, 상기 아날로그 측정 순서기에서 이는 IEEE 부동점 포맷으로 변환된다. 상기 IEEE 부동점 데이타는 경로 (Kl), 슈퍼 메자닌 (445) 및 경로 (L1)를 통히I DSP-Al(500)에 전송된다.
DSP-Al(500)은 포착 데이타 상에서 신속 푸리에 변환을 이행한 다음에, 신호대잡음비 (SNR)를 계산한다. SNR을 계산한 다음에, DSP-A1은 데스트 결과, 이러한예에서는 93.5dB의 단일 부동점 SNR값을 나타내는 데이타를 유지한다. 또한,DSP-Al(500)은 의사(spurious) 신호 없는 동적 범위, 총체적인 조파(hannonic)왜곡 등과 같이 셋업시 사용자에 의해 그와 같이 명령받은 경우 관심있는 기타 관계성을 계산할 수 있다. SNR은 기본 주파수 (M)를 이루는 전력 대 전형적으로는 DC를 배제한 1에서 N까지의 다른 모든 스펙트럼 성분의 전력의 비이다. 총체적인 조파 왜곡은 기본 주파수 (M)를 이루는 전력 대 기본 주파수의 조파를 이루는 전력의 비, 예컨대 fo에서의 전력대 2fo,3fo및 4fo에서의 전력의 합의 비이다.
의사신호 없는 동적 범위는 기본 신호를 이루는 전력대 다음으로 가장 큰 스펙트럼 성분을 이루는 전력의 비이다.
코덱의 D/A 변화기가 아날로그 채널 (1)에서 테스트되는 동안, 코덱의 A/O 변환기는 아날로그 채널 (2)에서 동시에 테스트된다. 사인파를 나타내는 디지탈 데이타는 아날로그 소스 순서기(350)에 의해 경로(D2)를 거쳐 파형 소스(380)에 공급된다. 파형 소스는 해당하는 아날로그 사인파를 경로 (F2)상의 DUT의 A/D 변환기에 인가시킨다. A/D변환기의 출력은 경로 (⒤) 및 디지탈 핀 전자 장치 (420)를 통해 디지탈 핀 슬라이스 전자장치 (425)에 공급되는 디지탈 데이타이다. 디지탈핀 슬라이스 전자 장치 (425) 에서, 디지탈 데이타는, 시스템 셋업시 사용자에 의해 한정된 한계 및 타이밍 정보를 사용하여, 논리 한계값에 비교되고 적합한 시간에 샘플링된다. 경로(I2)상의 결과적인 디지탈 데이타는, 교차 신호 경로없이 로드보드가 가장 근접한 테스터핀에 각각의 DUT핀을 접속시키도록 설계되는 것이 바람직스럽기 때문에 비트 방향으로 스크램블되는 것이 전형적이다· 경로(I2)상의 비트방향 스크램블된 데이타는 H-페일 멀티플렉서 (430) 및 아날로그 멀티플렉서 (435)에 의해 스크램블되지 않으며, 상기 멀티플렉서는 시스템 셋업시 적합하게 구성되어겨 있다.
경로 (J2)상의 스크램블되지 않은 데이타는 아날로그 측정 순서기 (355)에서 IEEE 부동점 포맷, DSP동작에 대한 바람직한 포맷으로 변환되어 경로 (K2), 슈퍼 메자닌 (445) 및 경로 (L2)를 거쳐 DSP-A2(500)로 공급된다. DSP-A2(500)는 상기 데이타상에서 신속 푸리에 변환을 이행하고 SNR및 기타 사용자 한정 파라메타를 계산한다.
SNR을 계산한 후, DSP-A2는 테스트 결과, 이러한 예에서는 97.3dB의 SNR값을 나타내는 단일 부동점 수를 유지한다.
DSP-A1및 DSP-A2각각의 동작이 종료되는 경우, DSP-A1및 DSP-A2각각은 그러한 사항을 CPU (805)에 통보한다. CPU (805)에 의해 질의를 받은 경우, DSP-A1및 DSP-A2는 SNR값을 CPU(805)에 전송하고, CPU(805)는 그후 시스템 셋업시 사용자에 의해 확립된 테스트 제한값에 대하여 SNR값을 테스트한다. CPU(805)는 코덱이 제한값내에 있어서 상기 테스트를 합격시킬지 또는 제한값에 이탈하여 상기 테스트를 불합격시킬 지를 결정한다. 테스터가 상기 기술한 실시예에서와 같이 4개의 아날로그 채널을 지니는 경우,2개의 그러한 코덱의 송신 및 수신측은 동시에 테스트될 수 있다. 마찬가지로,4개이하의 A/D및 D/A변환기의 어떠한 조합도 동시에 테스트될 수 있다.
도31은 때로는 모뎀 비트오차율 테스트라고 불리우는 모뎀 비트오차 테스트의 주요 신호 동작읕 도시한 것이다. DUT, 모뎀은 아날로그 신호로 구동되며 그의 출력이 오차용으로 검사된다. 적합한 셋업 정보는 테스트를 개시하기 전에 테스트 시스템 요소에 공급되었다고 추정된다. 셋업시, 파형 세그면트를 나타내는 데이타는 아날로그 소스 순서기 (350)의 메모리에 저장되어 파형을 나타내는 데이타가 DSP-B (505)로 부터의 프레임 포인터에 응답하여 아날로그 소스 순서기 (350)에 의해 발생되게 한다. 이러한 테스트시, 아날로그 소스 순서기 (350)가 DSP - 어드레스 모드로 동작되어, DSP-Bl(505)이 경로 (Bl)상의 프레임 포인터 (a, b, b, a 등)의 사용자 한정 순서를 초래시키는 경우, 아날로그 소스 순서기는 파형 세그먼트의 해당 순서를 나타내는 경로 (Dl)상에 데이타를 제공한다. 경로 (Dl)상의 데이타는 파힝 소스(380)에 의해, 경로 (Fl)상의 DUT에 파형 소스 (380)가 인가하는 아날로그 신호로 변환된다. 도시된 실시예에서, DUT는, 비록 동일한 DSP어드레스 기술이 위상 시프트키잉되고, 다중 레벨을 지니며, 직각 변조되거나 기타 등등의 신호를 발생시키는데 사용될 수 있지만, 주파수 시프트 키잉 (FSK) 신호로 구동된다. DUT는 인가된 아날로그 신호를 경로 (Gl) 및 디지탈 핀 전자장치 (420)를 통해 디지탈 핀 슬라이스 전자 장치 (425)에 공급되는 디지탈 워드로 변환시킨다. 이러한 테스트에서, 디지탈 워드의 기대값은 테스트 시스템 셋업시 핀 슬라이스 전자장치 (425)에 저장된다.
이들 기대값은 아날로그 신호를 DUT에 발생시키는데 사용되는 사용자 한정 패턴과 동일한 값이다· 디지탈 핀 슬라이스 전자 장치 (425)는 DUT로 부터의 디지탈 워드를, 표준 ITS9000FX 디지탈 테스터에서와 같은 실 시간에서의 기대값과 비교하고 오차가 검출되는 경우 하드웨어 고장 검출 플래그를 설정시킬 수 있다. 어떠한 방식으로 사용자가 테스터를 셋업시켰는지에 의존하여, 테스트는 상기 고장 검출플래그가 설정되는 경우 종료되거나 디버그를 위해 추가적인 데이타를 수집하도록 테스트를 계속할 수 있다. 상기 고장 검출 플래그 및/또는 디버그를 위해 사용될 데이타는 테스트의 종결시 HSI(840) 및 VTI(828)를 거쳐 CPU(805)에 전승될 수 있다. CPU(805)는 DUT가 비트오차 테스트를 합격시킬 지 또는 불합격시킬지를 상기 플래그 및/또는 데이타로 부터 결정한다.
본 발명의 혼합 신호 테스터는 또한 A/D변환기 서보-루프 코드-에지-천이 정밀 테스트를 이행하는데 적합할 수 있다. A/D변환기는 연속 범위에 걸친 무한 갯수의 가능한 아날로그 입력값을 지니지만, 단지 개별 갯수의 디지탈 출력값을 지닌다. A/D 변환기를 적절하게 특징화시키기 위하여, 출력이 한 코드로 부터 그 다음 코드로 천이하게 되는 입력전압 각각을 아는 것이 필요하다. 코드-에지-천이 전압을 결정하기 위한 한가지 방법은 DUT에 전압을 인가하고 그의 응답을 감시하는 것이다.
도32는 그러한 데스트를 이행하는 경우 아날로그 채널 에서의 주 신호 흐름을 도시한 것이다. 그러한 목적은 측정될 천이의 양(+)측상의 바람직한 디지탈 코드 (DATAz)를 DUT의 출력에 발생시키도록 DUT에 인가되어야 하는 아날로그 입력 전압(Z)을 탐색하는 것이다. 값(HighLimit,LowLimit)은 DUT에 인가될 아날로그 값에 대한 사용자 한정 한계값이다. 값(x(n))은 주어진 테스트 공정 반복(n)동안 DUT에 인가되는 아날로그 값이다. 값(Z+ε, Z-E)은 결정된 Zr값에서의 허용오차 대역의 사용자 한정 한계값이다. (즉,E는 Z측정의 허용값이)다. 변수 (W)는 DUT에 인가될 X(n)의 다음값이 이전의 반복으로 부터 증가 또는 감소되는 지의 여부, 즉 현재값 (X(n))이 DUT에 인가되는 것이 바람직한 천이 코드 (DATAz) 이상 또는 미만인 출력 코드를 발생시키는 지의 여부를 나타내는 극성 플래그 (+1또는 -1의 값을 지님)이다. 값 (Y(n))은 최종 K번 합격시 DUT에 인가되는 X(n) 값의 이동평균인데, 이 경우 K는 이동평균에 대한 사용자 한정 횟수의 반복이다. 테스트 시스템은 테스트를 개시하기 전에 사용자에 의해 명령받은 대로 초기화 되었다고 추정된다.
도32를 참조하면, 공정은 미지의 z값보다 다소 높거나 낮은 사용자 평가 값(zo)을 나타내는 값으로 설정된 변수 (x(o)), 및 초기화된 변수 (w, n)로 부터 개시된다. 예를들면, 변수 (x(o))가 사용자에 의해 z의 기대값보다 약간 낮은 값으로 설정되는 경우, 변수 (''W'')는 1로 세트되어 z가 개시값 (x(o)) 보다 큰 것으로 예상된다는 것을 나타낸다. 변수 (n)는 O으로 초기화되어 이러한 것이 테스트루프의 O 번 반복이라는 것을 나타낸다. DSP-Bl (505)은 경로 (Bl)상에서 값 (x(1))을 나타내는 데이타를 아날로그 소스 순서기 (350)에 공급한다. 이러한 테스트를 위해, 소스 순서기 (350)는 수집 ( flow - through )모드로 되어, 데이타가 신호 경로 (Dl)에 대한 변경없이 통과됨으로써 파형 소스 (380)에 공급되게 한다. 파형 소스 (380)는 상기 데이타를 개별 아날로그 전압(x(1))으로 변환하여 그 값을 경로(Fl)상의 DUT에 인가한다. 상기 DUT는 상기 인가된 아날로그 전압x(1)을 경로(Gl)상의 포매팅된 디지탈 코드로 변환시킨다. 그러한 디지탈 코드는 디지탈 핀 전자 장치 (420)를 통해 전달되고, 디지탈 핀 슬라이스 전자 장치 (425)에 의해 비 포매팅되며, 멀티플렉서 (430,420)를 통해 전달되고, 직렬 데이타 스트림으로서 아날로그 측정 순서기 (355)에 인가된다. 아날로그 측정 순서기 (355)는 데이타 패커 (482)에서 직렬 데이타를 병렬 데이타로 변환시키고, 포매터 (484)에서 상기 병렬 데이터 를 IEEE 부동점 포맷으로 변환시키며, 경로 (Kl)상에 DUT출력의 부동점 표시를 공급한다. 상기 부동점 표시 (DATAn)는 슈퍼 메자닌 (445)을 통해 경로 (Ll)를 거쳐 DSP-Al(500)에 전달되는데, 이 경우 이는 관심있는 코드천이 (DATAz)와 비교 된다. 이러한 반복(n)에 대한 코드 (DATAn)의 값이 코드천이 (DATAz)의 값보다 크거나 같을 경우, w는 다음 반복을 위해 -1로 설정된다. 코드 (DATAn) 의 값이 코드천이 (DARAZ)보다 적은 경우, w는 다음 반복을 위해 +1로 설정된다. DSP-Al(500)은 경로(M)를 통해 메모리 (535)로 W값을 전송하는데, 이 경우 이는 DSP-Bl(505)에 액세스 가능하다.
DSP-Bl(505)은 변수의 극성을 고려하여 각각의 반복에 대해''x''(n)값을 적분시키는데, 예컨대 x(n) = x(n-1) + Aw이며, 이 경우 A는 x(n)의 값이 테스트루프의 한 반복으로 부터 다음 반복까지 얼마만큼 증분되는 지를 제어하는 사용자 한정 변수이다. 변수(A)는 일정한 값일 수 있지만,z값이 브래킷(bracket)될 때까지 x(n)값이 초기에 다단계로 이동하는 것을 허용하며, 사용자에게 허용될수 있는 해상도로 Z값이 결정되게 하도록 상기 단계 사이즈를 점진적으로 감소시키는 적합한 알고리즘에의해 결정되는 것이 바람직스럽다. 그러한 변수 - 단계 - 사이즈 알고리즘은 주어진 해상도를 갖는 테스트 결과를 얻는데 필요한 반복의 횟수를 감소시킬 수 있다.
DSP-Bl(505)은 또한 최종 K번 통과시 DUT에 인가되는 아날로그 값(x(n))의이동 평균을 유지하는데, 예컨대
1k-1
y(n) = [ --- ] ∑ x (n - k)
kk=0
이며, 이 경우 k는 합산 지수 ( summation index ) 이다.
DSP-Bl은 그후 n값을 증분시키고, 이동 평균이 사용자 한정 해상도 미만까지 이동한 경우 데스트루프를 존재 시키는데, 즉 ly(n)-y(n-1)IE 일 경우 루프를존재시킨다. 이동 평균이 사용자 한정 해상도 범위에 있지 않은 경우, DSP-Bl은 경로 (Bl)를 거쳐 갱신된 x(n)값의 디지탈 표시를 아날로그 소스 순서기 (350)에 전송시킨다. 상기 루프를 존재시키는 경우, DSP-Bl은 y(n)값을 테스터 CPU(805)로통과시킨다.
공정 루프의 여러번 통과를 통해 신호 경로(Fl)에서 시간 경과에 따른 전압을 감시하는 경우, 값 (Z) 을 오버슈터 ( overshoot )할 때까지 증가시킨 다음, 언더슈트 (undershoot)할때까지 값(z)을 감소시키고, 이하 마찬가지로 값(z)을 증가 및 감소시키려는 경향이 있다. 즉, 신호 경로 (Fl)에 걸린 전압은 여러번 통과를 통해 점진적으로 감소하는 진폭을 갖는 다소 톱니파와 같이, 코드 천이 전압(z)에 대해 발진하는 것처럼 보인다. 이러한 전압 신호가 안정화된 이동 평균(y(n))으로 표시된 바와 같이 사용자 한정 해상 제한 범위로 대략 z를 안정화시킬 경우, y(n)값은 코드에지천이 전압으로 취급될 수 있다.

Claims (8)

  1. 혼합 신호 집적 회로 테스트하의 디바이스(device under test;DUT)를 테스트하는 장치에 있어서,
    a. 마스터 클록 (250);
    b. i. 상기 마스터 클록(250)으로 부터 타이밍 기준을 수신하고 디지탈 핀 전자 장치와 통신하는 디지탈 핀 슬라이스 (310,315),
    ii. DUT (290) 에 디지탈 신호를 인가하고 DUT (290) 로 부터 디지탈 신호를 수신하도록 상기 디지탈 핀 슬라이스와 통신하는 디지탈 핀 전자 장치 (325,330)를 각각 포함하는 복수개의 디지탈 채널;및
    c. i. DUT(290)에 인가될 아날로그 신호의 디지탈 표시를 발생시키도록 DSP 모듈 (340) 의 제어하에 있는 아날로그 소스 순서기 (350),
    ii· 상기 아날로그 소스 순서기 (350) 에 응답하여 상기 DUT (290) 에 아날로그 신호를 인가하고 DUT (290) 로 부터 아날로그 신호를 수신하는 아날로그 핀 전자 장치 (345),
    ⅲ. 상기 아날로그 핀 전자 장치 (345) 에 응답하여 상기 DUT (290)에의해 발생된 아날로그 신호의 디지탈 표시를 마련하는 아날로그 측정 순서기 (355);및
    ⅳ. 상기 아날로그 측정 순서기 (355) 에 저장된 아날로그 신호의 표시를 처리하고 상기 아날로그 소스 순서기 (350) 에 제어 정보를 공급하는 프로그램가능한 DSP 모듈 ( 340)을 각각 포함하는 복수개의 아날로그 채널을 포함하는 상기 장치.
  2. 제 1 항에 있어서, 상기 DSP 모듈 (340) 은 제 1 DSP (500), 제 2 DSP (505), 및 상기 제1DSP(500)및 상기 제2DSP(505)에 액세스가능한 적어도 하나의 메모리 (530,535)를 포함하는 상기 장치.
  3. 제2항에 있어서, 상기 제1DSP(500)는 상기 아날로그 측정 순서기(355)에 의해 마련된 아날로그 신호의 디지탈 표시를 수신하고, 결과를 산출하도록 아날로그 신호의 디지탈 표시를 처리하며, 그 결과를 상기 메모리에 저장하도록 프로그래되며, 상기 제2DSP(505)는 상기 메모리에 저장된 결과를 액세스하고 상기 결과에 따라 상기 아날로그 순서기를 제어하도록 프로그램되는 상기 장치.
  4. 제 2 항에 있어서, 상기 적어도 하나의 메모리는 글로발 ( global ) 메모리(535)를 포함하는 상기 장치.
  5. 제2항에 있어서, 상기 적어도 하나의 메모리는 DSP간 선입 선출(first-in-first-out ) 메모리 (530)를 포함하는 상기 장치.
  6. 제 2 항에 있어서, 상기 DSP 모듈 (340) 은 상기 제 1 DSP (500) 와 통신하는 데이타 메모리 (520) 및 프로그램 메모리 (550), 및 상기 제 2 DSP (505) 와 통신하는 데이타 메모리 (525) 및 프로그램 메모리 (555)를 부가적으로 포함하는 상기 장치.
  7. 제 1 항에 있어서, 상기 DSP 모듈 (340) 온 DSP 기계 (440), 제 1 메모리(460), 제 2 메모리 (465), 및 제 1 상태에 있는 경우 상기 제 2 메모리 (465) 내의 데이타가 상기 DSP 기계 (440) 에 액세스가능한 동안 상기 제 1 메모리 (460) 내의 저장을 위해 아날로그 측정 순서기 (355) 로 부터 포착 데이타를 선택적으로 통과시키는데 사용되는 다중 상태 스위치 (455), 및 제 2 상태에 있는 경우 상기 제 1 메모리 (460) 내의 데이타가 상기 DSP 기계 (440) 에 액세스가능한 동안 상기 제 2 메모리 (465) 내의 저장읕 위해 아날로그 측정 순서기 (355) 로 부터 포착 데이타를 선택적으로 통과시키는데 사용되는 스위치 (455)를 포함하는 상기 장치.
  8. 제 7 항에 있어서, 상기 DSP 기계 (440) 는 제 1 DSP (500), 제 2 DSP (505), 및 상기 제 1 DSP (500) 및 상기 제 2 DSP (505) 에 액세스가능한 적어도 하나의 메모리 (530,535)를 포함하는 상기 장치.
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