JP3859776B2 - 混合信号ｖｌｓｉテスタ用アナログチャンネル - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、混合信号ＶＬＳＩ装置をテストする装置及び方法に関するものである。
【０００２】
【従来の技術】
デジタル集積回路（ＩＣ）装置は、典型的に、所定パターン及びタイミング関係にある二進励起信号からなるパターンを該装置のピンへ印加することによってテストされる。デジタルテストシステムは、該装置の結果的に得られるデジタル出力信号を観察しそれらを予め定めた真理値表と比較する。各時間インターバル期間中に、該装置の出力ピンにおけるビット（１及び０）が真理値表のビットと一致するか否かに依存して合否決定が行なわれる。これらの装置に対するテストシステムは、テストすべき装置のタイプの条件に適合させるように、柔軟性があり且つプログラム可能なものである。高速でプログラム可能なデジタルテストシステムの一例は、カリフォルニア州サンノゼのシュルンベルジェテクノロジィーズ社から市販されているＩＴＳ９０００ＦＸシステムがある。
【０００３】
テストすべきその他の装置は純粋にデジタル的なものではない。これらの装置は「混合信号」装置として知られ、且つデジタル及びアナログの両方の信号特性を有する場合がある。混合信号装置は、しばしば、殆どデジタル的なものであるが、純粋にデジタル装置をテストする場合にテストすることは不可能である。混合信号装置は、デジタル信号入力又は出力に加えて、１個又はそれ以上のアナログ信号入力（例えば、アナログ・デジタル変換器（ＡＤＣ））又は１個又はそれ以上のアナログ信号出力（例えば、デジタル・アナログ変換器（ＤＡＣ））を必要とするピンを有する場合がある。混合信号装置は、アナログ信号のデジタル表示を受取るか又は供給するピンを有する場合がある（例えば、コーダー・デコーダー装置（ＣＯＤＥＣ））。アナログ信号のデジタル表示は、デジタル形態でコード化されている情報がアナログ値を表示する点においてデジタル信号と異なる。コード化された信号の出力ビットを時間窓内において予め定義した真理値表と比較するだけでは不充分である。何故ならば、その装置が期待された通りに動作するか否かを決定するために評価されねばならないのは１及び０でコード化されている情報だからである。そのコード化されている信号は１個のピン上の直列データ又は複数個のピン上の並列データの形態である場合があり且つ多数の方法のうちのいずれかを使用してコード化されている場合がある。該装置の直流（ＤＣ）特性をテストすることに加えて、該テスタはあるエラーバンド内において基本的に同一のアナログ値を表わす任意の数の異なるビット結合を許容可能なものとして認識せねばならない。ＤＵＴの出力を解析するために、アナログ及びデジタル出力信号から定量的性能パラメータを抽出するためにデジタル信号処理が使用される。
【０００４】
混合信号装置のテストは時間のかかるものである。個別的なテストサイクルは、１組の入力励起を装置へ印加し且つ該装置の応答を測定することから構成される場合がある。例えば、アナログ電圧をＡＤＣへ印加し且つその結果得られるデジタル出力を検知する。テストサイクルは種々の条件下での装置性能を評価するために、多数の組の異なる組の励起に対して繰り返して行なわれる。例えば、アナログ電圧をその予測される動作範囲にわたってＡＤＣへ印加する。測定の信号対雑音比が低い場合には、各組の入力励起に対して複数個のテストサイクルを実行し且つ結果を平均化せねばならない場合がある。装置性能の再現性についてもテストを行なうことが必要な場合があり、その場合には更に多数のテストサイクルが必要とされる。
【０００５】
ＤＵＴへ印加する励起は、しばしば、前のテストサイクルにおいて印加した励起に対するその応答に依存する場合がある。従って、全体的なテスト時間を妥当な範囲内に維持すべき場合には、後処理を迅速に行なわねばならない。
【０００６】
従来の混合信号テストシステムにおいては、単一のホストコンピュータが全体的なテストプロセスを制御し且つ複数個のアナログチャンネルに対してデジタル信号処理を行なうものである。複数個の供給源からのデータはメインのテストプログラムで同期的に処理される。あるテストシステムにおいては、ホストコンピュータはアレイプロセサ又はデジタル信号プロセサによって補充される。各アナログチャンネルにおいて高速フーリエ変換（ＦＦＴ）処理を行なったとしても、計算用の資源がチャンネルによって共用されているテストシステムは本来的な欠点を有している。第一に、大量の情報がＤＵＴへ信号を供給し又はＤＵＴから信号を受取る各アナログチャンネルを介して通過せねばならない。ＤＵＴからの信号はデジタル化され且つチャンネル内のメモリ内に捕獲される。この大量のデータは、後処理を開始する前に、バスを介して共用されているプロセサへ転送されねばならない。このデータ転送遅延は、チャンネル数及びＤＵＴに関して実行されるべきテストサイクルの数によって乗算された場合に顕著なものとなる。第二に、共通バスを介して共用されているプロセサへデータを転送することは、チャンネル毎に順番に行なわれねばならない。従って、デ−タは、チャンネル毎に順番に該共用されているプロセサ及び／又はアレイプロセサにおいて後処理される。逐次的なデータ転送及び処理はスループット遅延を発生する。テスト速度はテストシステムのアーキテクチュアによって制限される。
【０００７】
更に、従来のシステムは単一プログラム「スレッド」、即ちメインプログラムを有している。即ち、メインプログラムがデータの捕獲を行ない且つ共用されているプロセサによってデータの後処理を行なう。共用されているアレイプロセサ又はＤＳＰ分岐されたプロセスは、メインプログラムと並列的に稼動するものではない。従って、従来のシステムはＤＳＰエンジンの真に非同期的な制御を可能とするものではないので、従来のシステムにおいてはＤＳＰエンジンは最適な態様で使用されるものではない。
【０００８】
アナログ信号とデジタル信号の両方を取扱う混合信号装置はより大きな機能性、性能及び速度を有するものである。これらの装置は、ＤＣ特性を包含するデジタル及びアナログ回路の結合したテストによって、それらが順調に動作する状態において、システムとしてテストせねばならない。混合信号装置をシステムとしてテストするために、該装置へ入力され且つそれから出力されるアナログ及びデジタル信号の発生及び測定は柔軟性のある同期を必要とする。現在使用可能なテスタは、混合信号装置の同期的及び非同期的制御を与えるのに適切なものではない。混合信号装置のより高速且つより柔軟性のあるテストシステムが所望されている。
【０００９】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、データ転送を最小とし、アナログチャンネル内における並列データ後処理を可能とし且つ柔軟性のある同期を可能とした混合信号テスト装置及び方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の好適実施形態によれば、データ転送を最小とし、アナログチャンネル内において並列データ後処理を可能とし且つ柔軟な同期を可能としたテスト装置及び方法が提供される。
【００１１】
複数個のアナログチャンネルが設けられており、各アナログチャンネルは、供給源デジタル信号プロセサ、データ供給源シーケンサ、デジタル供給源計装、アナログ供給源計装、アナログ測定計装、デジタル測定計装、デジタルピンマルチプレクサ、デジタル測定シーケンサ、ＤＳＰアドレス可能マルチバンク捕獲メモリ、捕獲デジタル信号プロセサ、供給源ＤＳＰと捕獲ＤＳＰとの間の通信のためのＤＳＰ間フィードバック経路を有している。各アナログチャンネルは、そのアナログ又はデジタル計装か、又はその組合わせのいずれかによって、ＤＳＰ間フィードバック経路を使用して完全なフィードバックループの形態で配設させることが可能である。
【００１２】
ＤＵＴの応答は該チャンネルにおいて処理し、その処理結果は、後のテストサイクルのためのパラメータを画定するために使用し、且つこれらのパラメータに対応する信号が発生され且つＤＵＴへ印加される。次ぎのテストサイクルを画定するためにアナログチャンネル内においてこのような対応で１つのテストサイクルの結果をループバックさせることの可能性はテストプロセスを高速化させる。供給源ＤＳＰは実時間で信号を合成し且つアナログ又はデジタル供給源計装を介してＤＵＴへ印加させることが可能である。供給源ＤＳＰは実時間で供給源シーケンサメモリアドレス（波形又は波形セグメントを表わすメモリ内に格納されている波形データに対するポインタ）を合成し且つアナログ又はデジタル供給源計装を介してそれをＤＵＴへ印加することが可能である。
【００１３】
ＤＵＴの応答はチャンネル内の捕獲メモリへ書込まれ、該メモリは一時的な格納バッファを介するものではなく捕獲ＤＳＰによって直接的にアドレス可能である。処理を行なう前にデータを転送することを回避することは、テストプロセスを更に高速化させる。捕獲ＤＳＰの制御下にあるマルチバンク捕獲メモリは、別のバンクに前に書込まれたデータを処理しながら、ＤＵＴ応答を表わすデータを１つのバンク内へ書込むことを可能とする。このような態様でデータ捕獲とデータ処理とをインターリーブさせることにより、データ捕獲とデータ処理とを同時的に進行することを可能とし、テストプロセスを更に高速化させる。
【００１４】
各アナログチャンネルに対して供給源ＤＳＰと捕獲ＤＳＰとが設けられているので、「スレッディング」技術を使用し、その場合に、多数の処理スレッドの各々は、資源の利用を最適化するために、他のスレッドとは独立的に処理を実行する。テストプロセスのメインスレッドはＤＳＰとの頻繁な通信に対する必要性によって拘束されることはなく且つアナログチャンネルのＤＳＰで実行されるべき種々の処理を発生させた後にその他の種々の作業（計算、バッファ管理、アナログチャンネルハードウエアが関与することのないデジタルテスト等）を実行することが可能である。テストシステムの各アナログチャンネルは独立的（即ち、アナログチャンネルは処理用資源を共用することはない）であるので、テスト時間を劣化させることなしに複数個の混合信号測定を並列的に実行することが可能である。並列テストのための高速なテスト時間を容易化させるためにチャンネルは単独的又は組の状態でプログラムすることが可能である。アナログクロックは高精度で高分解能であり低ジッターのクロック信号を発生し、該クロック信号はＤＳＰ技術を容易とさせるためにシステムマスタクロック（従って、デジタルサブシステム）とフェーズロックされている。
【００１５】
処理は独立的であるが、必要な場合には、データを共用することが可能である。処理マネジャーが実行中の異なるスレッドを追従する。処理の同期は、意志決定又は依存性が発生する所定の時刻において効果的に達成される。このアプローチは、データ捕獲及び後処理に対しＤＳＰの最適な使用を確保している。捕獲メモリから捕獲ＤＳＰへ捕獲データを移動させるために必要な待ち時間は存在しない。捕獲ＤＳＰは捕獲メモリへ直接的にアクセスすることが可能であるので、処理を開始する前に、捕獲したデータは捕獲メモリから個別のＤＳＰ（又はアレイプロセサ）メモリへ転送することは必要ではない。
【００１６】
【発明の実施の形態】
図１は本発明に基づく混合信号テスタのある機能的能力を示している。混合信号ＤＵＴ１００は、例えば正弦波１１０等の特定した形態のアナログ励起信号を供給すべきアナログ入力端１０５を有している。アナログ励起信号は、データシーケンサ１１５によって供給され且つＤＡＣ１２０によってアナログ形態へ変換されるデジタルデータとして表わされている。次いで、このアナログ信号はフィルタ１２５を介して入力端１０５へ供給される。混合信号ＤＵＴ１００は、特定した形態のデジタルデータとしてコード化したアナログ情報が供給されるデジタル入力端１３０を有している。このデジタルデータは、フォーマット化した信号をデジタル入力端１３０へ供給するフォーマッタ１４０へデータシーケンサ１３５によって供給される。
【００１７】
混合信号ＤＵＴは、テストシステムによって解析されるべきアナログ信号１５０を供給するアナログ出力端１４５を有している。その信号は、フィルタ１５５を介してＡＤＣ１６０へ通過される。その結果得られるデジタル化された信号は捕獲メモリ１６５内に格納され、該メモリはＤＳＰ１７０へアクセスすることが可能である。混合信号ＤＵＴは、アナログ情報を表わすデジタル信号を供給するデジタル出力端１７５を有している。そのデジタル信号はフォーマッタ１８０へ通過され、該フォーマッタはそのデジタル信号をデコードし且つ結果的に得られるデコードされた情報を捕獲メモリ１８５内に格納する。捕獲メモリ１８５内のデータはＤＳＰ１９０に対してアクセス可能である。ＤＳＰ１７０及びＤＳＰ１９０は、該ＤＵＴから受取った信号の時間をベースとした解析及び周波数をベースとした解析を実行するためにプログラムすることが可能である。
【００１８】
図２は本発明に基づく混合信号テストシステムのアーキテクチュア全体図を示している。ワークステーション２００がトップレベルのプログラミング及びテスタの制御のためのユーザインターフェースを提供しており、且つＤＳＰプロセサ２２０と通信を行なうテスタコンピュータ２１０と通信を行なう。以下に更に詳細に説明するように、各アナログチャンネルに対して一対のＤＳＰプロセサが設けられている。ＤＳＰプロセサ２２０はアナログシーケンサ２３０を駆動し、該シーケンサは必要に応じてアナログクロック供給源２４０からクロック信号を受取る。アナログクロック供給源２４０は、デジタルマスタクロック２５０に対する基準を与えている。デジタルピン「スライス」２６０はデジタルマスタクロック２５０からタイミング基準を受取る。デジタルピンスライス２６０はデジタルピンエレトロニクス２７０と通信を行なう。アナログシーケンサ２３０はアナログピンエレクトロニクス２８０と通信を行なう。デジタルピンエレクトロニクス２７０及びアナログピンエレクトロニクス２８０は被検査装置（ＤＵＴ）２９０のピンへ励起信号を供給し且つ該ピンから応答信号を受取る。アナログ信号及びデジタル信号はアナログシーケンサ２３０、アナログチャンネルクロック信号発生器２４０、デジタルマスタクロック信号発生器２５０及びデジタルピンスライス２６０の同期を介して連携されている。
【００１９】
図３は本発明の好適実施例に基づく混合信号テストシステムのデジタルチャンネル３００及びアナログチャンネル３０５のハイレベルのブロック図を示している。デジタルチャンネル３００及びアナログチャンネル３０５の数は設計上選択されるものであり、好適実施例では４４８個のデジタルチャンネルと４個のアナログチャンネルとを有している。制御可能なマスタクロック２５０が、例えば３０６．５ＭＨｚ乃至３１２．５ＭＨｚにおけるクロック信号を、各デジタルチャンネルのデジタルピンスライス（デジタルピン制御器）及び各アナログチャンネルのアナログクロック発生器、例えばデジタルチャンネル位置のデジタルピン制御器３１０、デジタルチャンネル４４８のデジタルピン制御器３１５、アナログチャンネルクロック信号発生器２４０へ供給する。
【００２０】
デジタルピン制御器はピンエレクトロニクス（ＰＥ）カード及びＤＵＴが装着されているロードボード３２０を介してＤＵＴと通信を行ない、例えば、デジタルピン制御器３１０及び３１５はＰＥカード３２５及び３３０を介してＤＵＴ２９０と通信を行なう。デジタルチャンネルは従来の態様で動作し、各デジタルチャンネルは、所定のパターンに従ってＤＵＴのピンを駆動し及び／又は予定された応答パターンと比較するためにＤＵＴのピン上のデジタル信号を検知するために従来の態様でプログラムすることが可能である。
【００２１】
各アナログチャンネルは、混合信号デジタルサブシステム３３５、プログラム可能なデジタル信号プロセサ（ＤＳＰ）モジュール３４０、アナログピンエレクトロニクス（ＰＥ）３４５を有している。混合信号デジタルサブシステム３３５は、クロック信号発生器２４０、アナログ供給源シーケンサモジュール３５０、アナログ測定シーケンサモジュール３５５を有している。アナログＰＥ３４５は、波形供給源（ＷＦＳ）３８０、入力（Ｉ／Ｐ）及び出力（Ｏ／Ｐ）フィルタ３８５、波形測定器３９０を有している。
【００２２】
ＤＵＴへ印加すべきアナログ信号パターンのデジタル表示は、クロック２４０からのクロック信号と同期するプログラム可能なＤＳＰモジュール３４０の制御下にあるアナログ供給源シーケンサモジュールによって発生される。これらのデジタル表示は波形供給源３８０へ供給され、該波形供給源はそれらをアナログ励起信号へ変換する。アナログ励起信号は必要に応じてフィルタ３８５を介して通過され、且つロードボード３２０を介してＤＵＴ２９０へ供給される。
【００２３】
ＤＵＴ２９０からのアナログ応答信号はロードボード３２０を介してデジタル化のために波形測定器３９０へ通過される。アナログ応答信号は必要に応じてフィルタ３８５を介して通過される。アナログ応答信号のデジタル表示は格納のため及び後処理及びＤＳＰモジュール３４０による解析のためにアナログ測定シーケンサモジュール３５５へ通過される。
【００２４】
図４は図３のテストシステムの信号経路のより詳細を示したブロック図であって、同一の構成要素には同一の参照番号を付してある。図示した実施例においては、各アナログチャンネルはアナログピンエレクトロニクス（ＰＥ）カード（波形供給源３８０、フィルタモジュール３８５、波形測定器３９０）、２個のアナログシーケンサカード（アナログ供給源シーケンサ３５０及びアナログ測定シーケンサ３５５）、１個のＤＳＰモジュール３４０を有している。各チャンネルは、特定のアナログ信号帯域幅及び分解能に対して最適化させることが可能である。アナログＰＥカードは、好適には、デジタルＰＥカードと共に低ノイズテストヘッド４００内に位置されている。
【００２５】
アナログ供給源シーケンサモジュール３５０、アナログ測定シーケンサモジュール３５５及びＤＳＰプロセサモジュールが各チャンネルに対して設けられている。これらのモジュールは、好適には、システムメインフレーム又はアナログケージ４０２内に位置されている。アナログ供給源シーケンサモジュール３５０は、先入先出メモリ４７０、シーケンサ４７２、シンクロナイザ４７４、シーケンサメモリ４７６及びマルチプレクサ（ＭＵＸ）４７８を有している。アナログ測定シーケンサモジュール３５５は、マルチプレクサ４８０、データパッカー４８２、データフォーマッター４８４、シンクロナイザ４８６を有している。アナログ供給源シーケンサモジュール３５０及びアナログ測定シーケンサモジュール３５５は、例えば１２５ＭＨｚ乃至２５０ＭＨｚの範囲内のクロック信号を発生することの可能なチャンネル毎アナログクロック信号発生器２４０からの選択した周波数のクロック信号によって同期される。この選択可能なクロックは、所望の周波数又はデータレートにおいてＤＵＴへの信号及びそれからの信号をアナログチャンネルが供給し且つ測定することを可能としている。例えば、特定したＩＴＵ−ＴＳＳ（以前はＣＣＩＴＴ）国際標準周波数においてモデム装置と通信することによりモデム装置をテストすることが所望される場合がある。
【００２６】
アナログ供給源シーケンサモジュール３５０は、波形供給源３８０を介して、及び、オプションとして、フィルタ３８５を介して、ＤＵＴへ供給される複雑な波形のランタイム発生を与える。アナログ供給源シーケンサモジュール３５０は、更に、サブルーチンメモリ及び別のデータマルチプレクサ４０５を介してアナログ信号のデジタル表示をデジタルピンスライス４１０へ供給することが可能である。このデジタル表示は、デジタルピンエレクトロニクス４１５を介してＤＵＴ２９の入力ピンを駆動するために使用される。一実施例においては、５６個のデジタルＰＥユニット４１５が本システム内に設けられており且つユーザが定義したテストプログラムがアナログチャンネルによって使用するために必要に応じてそれらを選択することが可能である。
【００２７】
デジタルＰＥカード４２０からのデータは、デジタルピンスライス４２５、「Ｈフェイル（Ｈ−ｆａｉｌ）」マルチプレクサ４３０及び「アナログ」マルチプレクサ４３５を介してアナログ測定シーケンサ３５５へ通過する。アナログ測定シーケンサモジュール３５５は、デジタルＰＥカード４２０又は波形測定カード３９０からのデータをＤＳＰモジュール３４０内へ転送する。アナログ測定シーケンサモジュール３５５は、該データをフォーマット化し且つそれをＤＳＰモジュール３４０へ転送する。
【００２８】
各ＤＳＰモジュール３４０はＤＳＰエンジン４４０及び「スーパーメザニン（ｓｕｐｅｒ ｍｅｚｚａｎｉｎｅ）」４４５を有している。ＡＭＳ３５５から入力するデータは、ＥＣＬ対ＴＴＬ変換器４５０を介し、次いでスイッチ４５５を介して、メモリ４６０又は４６５の一方へ通過される。ＤＳＰエンジン４４０からスーパーメザニン４４５へ供給されるデータはラッチ４６６及びＴＴＬ対ＥＣＬ変換器４６８を介してアナログ供給源シーケンサ３５０へ通過する。
【００２９】
ＤＳＰエンジン４４０は、例えば、メリーランド州シルバースプリングのイクストス（Ｉｘｔｈｏｓ）インコーポレイテッドから販売されているモデルＩＸＤ７２３２信号処理ボードのような市販されているプロセサボードとすることが可能である。図５はこのＩＸＤ７２３２ボードのハイレベルアーキテクチュアを示している。一対のデジタル信号プロセサ５００，５０５の各々が、夫々のデータバス５１０，５１５を介して、スーパーメザニン４４５、夫々のデータメモリ５２０，５２５、ＤＳＰ間先入先出（ＦＩＦＯ）メモリ５３０及びグローバルメモリメザニン５３５と通信を行なう。デジタル信号プロセサ５００，５０５の各々は、夫々のプログラムバス５４０，５４５を介して、夫々のプログラムメモリ５５０，５５５と通信を行なう。プログラムバス５４０，５４５は、更に、ボード制御器／ＶＭＥインターフェース５６０を介してＶＭＥバス５６５及びシリアルポート５７０，５７５への通信を与えている。
【００３０】
データメモリバンク５２０，５２５及びグローバルメモリ５３５は対応するＤＳＰプロセサアドレス空間内にマッピングされており、それによりＤＳＰプロセサが通常のメモリのようにこれらの要素へアクセスすることを可能としている。アドレス発生器（不図示）はアナログ測定シーケンサ３５５ではなくＤＳＰプロセサによってアクセスされる。
【００３１】
ＤＳＰ−Ａ５００はスーパーメザニンメモリ４６０又は４６５のアドレス空間内における位置に対してアドレス発生器Ａを設定する。ＤＳＰ−Ａ５００がメモリ（例えば、メモリ４６０）の１つのバンクから読取を行なっている間に、ＡＭＳ３５５は他方のメモリバンク（例えば、メモリ４６５）内にデータを格納することが可能である。次いで、ＤＳＰ−Ａ５００はバンクをスイッチし、且つ、ＡＭＳ３５５が最初のバンク（例えば、メモリ４６０）内にデータを書込んでいる間に、ＤＳＰ−Ａ５００は２番目のバンク（例えばメモリ４６５）からデータを読取ることが可能である。捕獲したもの全てに対して充分な空間がメモリバンク内に存在する場合には、ＤＳＰ−Ａ５００は高速のＡＭＳ４４５が前に捕獲したものに上書きすることの恐れなしで１個のバンク内に複数個の捕獲したものを強制的に入れるようにアドレス発生器Ａを設定することが可能である。１つのメモリバンク内において１個の捕獲したものが得られると、ＤＳＰはＡＭＳをロックアウトして、それがスーパーメザニン内にデータを書込むことを阻止する。
【００３２】
ＡＭＳ３５５に対する入力／出力（Ｉ／Ｏ）方法は、２つの異なるモード、即ちブロックモード及び実時間モードで制御することが可能である。ブロックモードにおいては、ＡＭＳ３５５からのデータを処理するためにＤＳＰ−Ａ５００のみが使用される。このモードにおいては、スーパーメザニン４４５の全てのバンクはＤＳＰ−Ａ５００によって制御される。入力データカウントに対応するＤＳＰ−Ａ５００内のレジスタ（不図示）の寸法は、スーパーメザニン４４５の全メモリ寸法と等しい。スーパーメザニン４４５は、転送されるデータ寸法に対応するカウンタ（不図示）を有している。ＤＳＰ−Ａ５００は入力するデータが開始するスーパーメザニン４４５内のベースデータを知得している。更に、ＤＳＰ−Ａ５００は現在のデータが格納されているアドレス位置に対するポインタをアップデートさせる。ＤＳＰ−Ａはスーパーメザニン４４５におけるデータアドレス発生をイネーブル及びディスエーブルさせることが可能であり、その際にそれをＡＭＳからカットオフする。ＤＳＰ−Ａ５００は、更に、スーパーメザニンをリセットすることが可能である。
【００３３】
スーパーメザニン４４５は入力データブロックの終りにＤＳＰ−Ａ５００へインタラプトを送給する能力を有している。スーパーメザニン４４５は、特定した数の入力データブロックの後にＤＳＰ−Ａ５００へインタラプトを発生するための能力を有している。スーパーメザニン４４５は、データを損失することなしに一方のバンクが満杯である場合にメモリバンク４６０，４６５の間でスイッチすることが可能である。スーパーメザニンは特定のブロック寸法を受取った後に次のバンクへスイッチするようにセットアップすることが可能である。
【００３４】
ブロックモード。現在のテストに対する捕獲したものの寸法に基づいて、ＤＳＰ−Ａ５００はテストプログラムにおいて特定されているデータに基づいてスーパーメザニン４４５内に転送カウンタを設定する。スーパーメザニン４４５が転送カウンタ内において特定されている寸法に対応してＭＡＳ３５５からデータブロック（レコードとしても知られている）を受取ると、スーパーメザニン４４５はＤＳＰ−Ａ５００に対してインタラプトを発生する。ＤＳＰ−Ａ５００は、ＭＡＳ３５５からある数の入力ブロックが送られた後においてのみインタラプトが発生されるようにスーパーメザニン４４５を構成させることが可能である。ＤＳＰ−Ａ５００がスーパーメザニン４４５からインタラプトを受取ると、それはメモリバンク内のデータの処理を開始する。ＤＳＰ−Ａ５００はＭＡＳ３５５がデータを書込んでいるバンクへアクセスすることはできない。更に、ＤＳＰ−Ａ５００は、ＡＭＳ３５５がデータを書込んでいる間に、ＡＭＳ３５５からの次の入力に対する必要なレジスタをセットアップすることが可能である。このモードにおいては、ＤＳＰ−Ａ５００は、ＭＡＳ３５５によってアクセスされている１つを除いて、全てのバンクへアクセスする。
【００３５】
図６及び７はブロック動作モードにおけるスーパーメザニン（ＭＳ）４４５を示している。図６において、ＤＳＰ−Ａ５００がメモリバンク４６５からデータを読取っている間にＡＭＳ３３５がメモリバンク４６０へ書込を行なっている。ＳＭ４４５内のレジスタ６００が入力ブロックの寸法、例えば１０２４バイトを表わす「Ｘｆｅｒｌｅｎ」の値を保持し、且つＡＭＳ３３５からバンク４６０へ転送されるデータのカウントを表わす「Ｘｆｅｒｃｏｕｎｔ」の値を保持している。図６において、ＤＳＰ−Ａ５００はＡＭＳ３３５からのデータを受付けるべくレジスタをセットアップしている。ＡＭＳがバンク４６０内へデータを入力している間に、ＤＳＰ−Ａ５００はバンク４６０内のデータへアクセスすることはできず、ＤＳＰ−Ａ５００は次の入力に対してレジスタをセットアップする。特定した転送長さの終りにおいて、ＳＭ４４５はＤＳＰ−Ａ５００へインタラプトを送る。次いで、ＤＳＰ−Ａ５００は図７に示したようにＡＭＳ３３５のアクセスをバンク４６０からバンク４６５へ変更する。必要なレジスタは既にＤＳＰ−Ａ５００によってセットアップされているので、何等データロスが発生することはない。この時点において、ＡＭＳ３３５がバンク４６５を充填している間に、ＤＳＰ−Ａ５００はバンク４６０内のデータを処理する。
【００３６】
実時間モード。実時間動作モードにおいては、データが継続してＡＭＳ３３５からＤＳＰ−Ａ５００へ転送される。
【００３７】
本明細書において説明する本発明に基づく好適な混合信号テストシステムは、シュルンベルジェＩＴＳ９０００ＦＸデジタルテストシステムのデジタルサブシステムに基づいており且つそれを利用している。そのデジタルテストシステムは、例えば、カリフォルニア州サンノゼのシュルンベルジェテクノロジィーズインコーポレイテッドによって発行されたシュルンベルジェＩＴＳ９０００ＦＸハードウエア参照マニュアル、発行番号５７０１００４５、第４版、ＥＣＯ１７３１３、１９９３年８月に記載されている。このＩＴＳ９０００ＦＸシステムはテストのセットアップ及びプログラミングを簡単化させる「ＡＳＡＰ」（アドバンストシンボリックＡＴＥプログラミング）として知られるソフトウエア環境を包含している。混合信号テスト条件に対処するために、低ノイズパワー及び接地分布が与えられ、アナログサブシステム及び計装セットが付加され、且つＡＳＡＰソフトウエア環境は、混合信号テストハードウエアの制御のためのツールを提供する。
【００３８】
図８はＩＴＳ９０００ＦＸシステムに基づいた本発明の混合信号テストシステム実施例の全体的なアーキテクチュアを示したブロック図である。ＤＳＰモジュール４４０はＣＰＵケージ内に収納されており且つＶＭＥバス５６５を介して中央処理装置（例えば、スパークプロセサに基づいた「フォース（ｆｏｒｃｅ）」ＣＰＵ）８０５及びメモリ８１０と通信を行なう。ＣＰＵ８０５は、更に、ユーザプログラミング及びテストシステムの制御のためにスクリーン８２０と入力／出力装置（不図示）とを具備するワークステーション８１５と通信を行なう。ＣＰＵ８０５は、更に、システムステータス制御器（ＳＳＣ）８２５と通信を行なう。ＶＭＥ対テスタインターフェース（ＶＴＩ）８２８は、ＶＭＥバス５６５へ取付けられている要素とその他のカードケージ内に位置されている高速インターフェース（ＨＳＩ）モジュールとの間において高速バスを介しての通信を可能としており、例えば、制御（Ｃ）ケージ８３５内のＨＳＩ８３０、高速ピン（Ｈ）ケージ８４５内のＨＳＩ８４０（及びその他の６個のＨケージにおけるそのようなＨＳＩユニットを介し）、且つアナログ（ＡＮ）ケージ８５５におけるＨＳＩ８５０を介して通信を行なうことを可能とする。Ｃケージは、グローバルタイミング及びアドレス発生を与える全ての高速ピンスライスカードとインターフェースする。ＨＳＩに加えて、各Ｈケージはクロックバッファカード及び最大で１６個のピンスライスカードと適合されている。各ピンスライスカードは４個のテストヘッドチャンネルを制御する。Ｈケージ当たり２つのサブルーチンメモリ及び別のデータマルチプレクサ（ＳＭＡＤＭ）モジュールは、各々が３２個のチャンネルを制御するように適合させることが可能である。
【００３９】
ＶＴＩ８２８は、更に、ＶＭＥバス５６５へ取付けられている要素とテストヘッド内のテストヘッドインターフェース（ＴＨＩ）モジュール８５８との間のテストヘッドバスを介して、例えば、テストの前にアナログチャンネルの種々の要素に対しＣＰＵ８０５からのセットアップ情報を通信し且つテストの後に情報を検索するために、通信を行なうことを可能としている。時間測定ユニット２５０は選択した周波数においてのデジタルクロック信号をテスト周期発生器（ＴＰＧ）回路８６０へ供給する。メインシーケンス制御メモリ（ＭＳＣＭ）８６５、命令デコーダ８７０、デバッグ制御器８７５及びクロックバッファ８８０も制御（Ｃ）ケージ８３５内に収容されている。クロックバッファ８８５及び８９０は、夫々、Ｈケージ８４５及びＡＮケージ８５５内に設けられている。制御可能なサブルーチンメモリ及び交互のデータマルチプレクサ４０５は、アナログ供給源シーケンサ３５０から又はその他のオプション（ＳＣＡＮ及び自動プログラム発生器（ＡＰＧ）パターン供給源）からのデジタルパターンを選択し且つ格納することが可能である。直流（ＤＣ）サブシステム８９５がＤＵＴのＤＣ特性の測定のために設けられている。
【００４０】
図９はこのようなテストシステムのハイレベル動作を制御するためのテストプロセサ（例えば、ＣＰＵ８０５）において稼動するスケージューラープログラムのフローチャートを示している。動作はブロック９００からスタートする。ブロック９１０において、このプログラムは、テスタが混合信号テスト動作の準備がなされているか否かをチェックする。その結果が否定である場合には、スケジューラーはデジタルテストを実行すべきものと仮定し且つステップ９１５へ進行し、デジタルテスト用にＩＴＳ９０００ＦＸデジタルテスタの「ＡＳＡＰ」ソフトウエア環境を使用する。一方、その結果が肯定である場合には、スケジューラーはステップ９２０において何等かのテストが実行を待機しているか否かを判別する。その結果が否定である場合には、スケジューラーはステップ９２５において動作を停止する。一方、その結果が肯定である場合には、スケジューラーはステップ９３０において混合信号テストが行なわれるべきか否かを判別する。その結果が否定である場合には、スケジューラーはステップ９３５へ進行し「ＡＳＡＰ」ソフトウエア環境を使用してデジタルテストを実行する。一方、その結果が肯定である場合には、スケジューラーはステップ９４０において実行されるべきテストが「ロードボードツール（Ｌｏａｄｂｏａｒｄｔｏｏｌ）」という名称のソフトウエアツールによって制御されるべきか否かを判別する。実行されるべきテストがロードボードツールによって制御されるべき場合には、スケジューラーはステップ９４５において全ての混合信号テストが完了するのを待機し、次いでステップ９５０においてＤＳＰが現在のテストに対して捕獲データを保持することが可能であるか否かを判別する。その結果が否定である場合には、スケジューラーは、ＤＳＰが１つのメモリバンクを解放するまで、ステップ９５５においてアイドリング状態を維持する。一方、その結果が肯定である場合には、スケジューラーはステップ９６０において現在の捕獲データを保持すべくＤＳＰに命令を与える。次いで、スケジューラーはステップ９６５において現在のテストがロードボードツールソフトウエアによって制御されるか否かを判別する。その結果が否定である場合には、処理の流れはステップ９２０へ進行する（「Ａ」のマーク）。一方、その結果が肯定である場合には、スケジューラーはステップ９７０において現在の混合信号テストが完了するのを待機し、次いでステップ９２０へ進行する（「Ａ」のマーク）。実行されるべき更なるテストが存在しない場合には、スケジューラーはステップ９２５において動作を停止する。
【００４１】
ロードボードツールはテスタの機能的及び物理的アナログ能力へ容易にユーザがアクセスすることを可能とするソフトウエアインターフェースである。それは、混合信号テストの実行、テストステータスのモニタ、及びテストに関与する装置の制御を与える。図１０は、ディスプレイ８２０上においてユーザが見るような機能的表示を示しており、その中にはＤＵＴ１０００及びそのピンの表示が示されている。更に、例えばマウス等のポインティング／選択装置でディスプレイを操作することによってＤＵＴのピンへユーザが機能的に接続させた装置の表示も示されている。例えば、波形供給源ＷＦ１及び波形測定ＷＭ１がＤＵＴピン１及び２に接続されており、デジタルパターン供給源ＤＰ１がＤＵＴピン３へ接続しており、別のデジタルパターン供給源ＤＰ２がＤＵＴピン４へ接続されている等である。このディスプレイは、ユーザがセットアップするリレー制御の状態（「Ｃ」ビット）及びその他のテストパラメータによって決定されるロードボードリレーの現在の状態を示している。セットアップが完了すると、ロードボードツールソフトウエアは必要に応じてその他のＡＳＡＰツールを動作させてテストを実行する（例えば、パターン、タイミング、レベル、ＤＣ値等を設定するツール）。
【００４２】
ロードボードツールを介して、ユーザは、更に、計算、信号供給及び測定、Ｃビット制御、アナログクロック制御、波形発生及び測定、基準、生産性、仕様要約、システムステータス、シーケンス動作に対する特別のソフトウエアツールを動作させることが可能である。特定のハードウエアを制御するこれらのツールの各々は、好適には、ハードウエアのブロック図を表示し且つそのブロック図のどの部分をユーザが変更することが可能であるかを表示する。
【００４３】
「ＤＳＰツール」はＤＳＰが適宜の転送機能を実行するようにユーザがプログラムすることを可能とする。図１１において示したように、ＤＳＰをプログラミングするためのスタンダードなライブラリ機能及びユーザがコード化した機能と共に、図形的インターフェースが提供される。このツールは、更に、ユーザに対して閉ループテストを記述するための能力を提供し、且つ、プログラムデバッグ期間中に、機能に関してブレークポイントを設定し且つアレイデータを表示する能力を提供している。図１１は、１１００においてＤＳＰツールのサンプルのスクリーン表示を示している。ファイル機能のメニューは１１０５に示してあり、編集機能のメニューは１１１０に示してあり、動作機能のメニューは１１１５に示してあり、計算機能のメニューは１１２０に示してあり、ユーザが構成することの可能なツールバーは１１２５に示してある。デバッグ機能のメニューは１１３０に示してある。これらのメニュー項目の各々は、所望のシステム能力を喚起させるためにマウス又はキーボードの助けを借りてユーザによって選択することが可能である。
【００４４】
図１２はユーザが定義した機能のみならず、ベクトル、スカラ及びＤＳＰとして分類される広範囲のスタンダードなライブラリ機能を含む動作機能のメニューヒエラルキーを示している。ＤＳＰ機能は、ハニング（Ｈａｎｎｉｎｇ）窓の計算、複雑な高速フーリエ変換（ＦＦＴ）の実行、及び時間ドメイン自己相関等の公知の動作に対するアルゴリズムを包含している。
【００４５】
サンプルのユーザが提起した動作シーケンスを図１に表示してあり、その場合に、Ａ／Ｄ変換器からの信号がローパスフィルタ（ＬＰＦ）を介して通過され、格納されたファイルからの信号はハニング窓動作に露呈される。これらの２つの動作の結果は各々高速フーリエ変換（ＦＦＴ）へ露呈され、回旋され（ＣＯＮＶ）、次いで逆高速フーリエ変換（ＩＦＦＴ）が行なわれて所望の結果を発生する。図１に示したような図形を構成することによって、ユーザはシステム動作の詳細な知識なしで所望の動作シーケンスをセットアップすることが可能である。ＡＳＡＰソフトウエア環境は、ユーザが形成したテストの流れの図形表示から詳細なテストプログラムを発生する。
【００４６】
「測定ツール」はユーザが測定インストルメンテーション（計装）をプログラムすることを可能としている。測定ツールは幾つかのモード、即ちＨＡＷＭ（高精度波形測定）、ＨＦＷＭ（高周波数波形測定）又はデジタルピン、のうちの１つを選択することを可能としている。各モードにおいて、適切な回路図及び測定シーケンサ図が表示される。このディスプレイはユーザがパラメータをセットすることを促すブロックを有している。測定ツールＨＡＷＭダイヤグラムの一例を図１３に示してある。ＨＡＷＭモードにおける測定ツールの主要な機能はオーディオフィルタを設定し、適宜の高精度測定オプションを設定し、且つマルチメータを使用して波形測定装置の電圧出力を測定するためのオプションを提供することである。ＨＦＷＭモードにおける測定ツールの主要な機能は、適宜の高周波数測定オプションを設定し、ビデオフィルタを設定し、且つマルチメータを使用する波形測定装置の電圧出力を測定するためのオプションを提供することである。デジタルピンモードにおける測定ツールの主要機能は、ＨＣＡＧＥビットマップマルチプレクサ及びアナログ測定マルチプレクサを制御することによって測定シーケンサにおけるデジタルピンをマッピングすることである。アナログ測定シーケンサハードウエアも測定ツールで制御される。アナログ測定シーケンサインターフェースの主要な機能は、直接的にＤＳＰへ送給するか又はアナログ測定シーケンサを介してＤＳＰへ送給するかのデータ経路付けをユーザが選択することを可能とし、且つ波形評価ブロック、クロック供給源、クロック周波数、スタートアンドストップトリガ、データフォーマット及びデータ捕獲モード等のパラメータをインターフェースに与えることである。
【００４７】
供給ツール（ＳｏｕｒｃｅＴｏｏｌ）はアナログ波形／サンプルデータをＤＵＴへ供給する技術をユーザへ与えている。ロードボードツールにおけるハードウエアの設定に依存して、このツールにおいて適宜の装置回路図が表示される。波形ツール（ＷａｖｅｆｏｒｍＴｏｏｌ）は波形を形成するためにこのツールから喚起させることが可能である。供給ツールは３つのモード、即ちＨＡＷＳ（高精度波形供給）、ＨＦＷＳ（高周波数波形供給）又はデジタルピンのうちのいずれか１つで動作する。各モードにおいて、適宜の回路図及び供給シーケンサダイヤグラムが表示される。図１４は供給ツールＨＡＷＳダイヤグラムディスプレイの一例を示している。ＨＦＷＳモードにおける供給ツールの主要な機能は、適宜の高周波数供給オプション及びビデオフィルタを設定することである。デジタルピンモードにおける供給ツールの主要な機能は、供給シーケンサにおいてデジタルピンをマッピングすることである。アナログ供給シーケンサハードウエアも供給ツールで制御される。アナログ供給シーケンサインターフェースの主要な機能は、ＤＳＰからＤＵＴへデータを供給する場合にアナログ供給シーケンサハードウエアをバイパスすることをユーザが選択することを可能とし、波形発生ブロック、クロック供給源、クロック周波数、スタートアンドストップトリガ等のパラメータをインターフェースに与えることである。
【００４８】
その他のユーザがアクセス可能なソフトウエアツールも好適に設けられている。例えば、基準ツールはユーザが基準供給源を制御することを可能とし、且つ回路図の機能的表示を表示する。波形ツールは発生されるべき波形の図形表示を形成する方法を与えている。Ｃビットツールは「Ｃ」ビットリレーを制御し、全てのロードボードユーザリレーハードウエアのブロック図を表示し且つどの部分がユーザによって変更することが可能であるかを表示する。アナログクロックツールはユーザがアナログクロック動作を操作し且つテスタのジッター供給ハードウエアを操作することを助け、アナログクロック動作及びジッター供給ハードウエアの図形を表示し、マスタクロックを制御し且つその図形のどの部分をユーザが変更することが可能であるかを表示する。シーケンスツール（ＳｅｑｕｅｎｃｅＴｏｏｌ）は混合信号テスト期間中に実行されるテスタの活動の順番をユーザが特定することを可能とする。
【００４９】
上述した図形ソフトウエアツールは、好適には、ユーザによるシステムセットアップを簡単化するために使用されるが、そのようなセットアップは、例えばユーザによるテストプログラムの直接的な発生等その他の公知の手段によって行なうことも可能である。ユーザによってセットアップが行なわれると、ＣＰＵ８０５はセットアップ及び制御及びシーケンス情報をＶＴＩ８２８、Ｃケージ、Ｈケージ及びＡＮケージにおけるＨＳＩユニット、及びＴＨＩ８５８を介してシステムのハードウエアモジュールへ通過させる。このようにして柔軟に構成することの可能な供給及び測定装置を有する複数個のアナログチャンネルが使用可能であることは、本システムが広範囲の混合信号テスト、例えば図３０乃至３２を参照して説明するようなテストを効率的に実行することを可能とする。
【００５０】
図１５は、テストセットアップ及び動作を制御する場合に有用な制御ツール（ＣｏｎｔｒｏｌＴｏｏｌ）ソフトウエアツールの図形表示を示している。この表示は、例えば、ワークステーション２００のディスプレイスクリーンの「ウインドウ」内に表われ、且つテストプログラム名称のユーザエントリ用のブロック、及び「Ｂｕｉｌｄ（構築）」、「Ｌｏａｄ（ロード）」、「Ｉｎｓｔａｌｌ（インストール）」、「Ｉｎｉｔ（初期化）」、「Ｂｅｇｉｎ（開始）」、「Ｒｅｓｅｔ（リセット）」、「ＦｌｏｗＴｏｏｌ（流れツール）」、「ＳｏｕｒｃｅＴｏｏｌ（供給源ツール）」、「Ｔｉｍｉｎｇ（タイミング）」等の名称の付いた機能を活性化させるために制御装置（例えば、「マウス」又はその他のポイント・アンド・クリック装置）によって選択することの可能な「ボタン」を有している。
【００５１】
図１６は制御ツールディスプレイのサブウインドウを示しており、その中には、ワークステーション２００へ接続されており且つそれを介して制御可能なテストシステムＴ１，Ｔ２／Ｍ及びＴ３を表わすアイコンが示されている。テストシステムＴ１及びＴ３は、この例においては、デジタルテスタ（例えば、スタンダードのＩＴＳ９０００ＦＸテストシステム）であり、一方テストシステムＴ２／Ｍは本明細書に説明するような混合信号テスタである。「Ｔ２／Ｍ」アイコンをユーザが選択すると、図１７に示したような表示が表われ、その場合に、「Ｔ２／Ｍ」の記号の付いたブロックが混合信号テスタの夫々のテストヘッドを表わすインジケータへ取付けられた状態で示される。図示した例においては、テストヘッド＃１「ＴＨ１」用のインジケータは、そのテストヘッドが使用可能であることを表わしており、一方テストヘッド＃２に対するインジケータは、そのテストヘッドが現在使用不可能であることを示している。「ＴＨ１」の記号の付いたインジケータを選択することによって、ユーザはシステムに対してテストヘッド＃１の動作の準備をするべく指示を与える。ユーザがテストプログラム名称をエンターし且つ「Ｌｏａｄ」アイコン（図１５参照）を選択すると、図１８に示したようなテストプログラムＩ／Ｏウインドウが表示されて、テストプログラム動作のステータス、例えば「テストプログラムローディング」、「テストプログラムロード済」等のステータスを表示する。
【００５２】
図１５の「ＦｌｏｗＴｏｏｌ」アイコンを選択することによって、ユーザは図１に示したような「ＦｌｏｗＴｏｏｌ」表示ウインドウを活性化させることが可能である。このＦｌｏｗＴｏｏｌ（流れツール）表示は、ＩＴＳ９０００ＦＸテストシステムの「ＡＳＡＰ」ツールを使用してテストの流れをユーザが定義することを助ける。図１９の簡単な例においては、テストは「Ｂｅｇｉｎ」の記号の付いたブロックで開始し且つ３３ＭＨｚクロック速度でＤＵＴの機能的デジタルテストを実行する「３３ＭＨｚＦＴｅｓｔ」セグメントへ進行する。この３３ＭＨｚテストをパス（合格）すると、テストの流れは混合信号「ＭＴｅｓｔ」セグメントへ移る。そうでない場合には、テストの流れは「２０ＭＨｚＦＴｅｓｔ」セグメント等へ進行する。単一テストセグメント、例えば「ＭＴｅｓｔ」セグメントを実行すべき場合には、ユーザは、そのセグメントのみを実行するための選択をすべきボタンを具備する図２０に示したようなサブウインドウディスプレイを得るために、図１９から対応するアイコンを選択することが可能である。単一セグメント又は選択した一群のセグメントの実行は、テストを開発中にテストのデバッグを行なう場合に有用な場合がある。
【００５３】
ＡＳＡＰランタイム実行環境は、テストプログラムプロセス及びテスタＣＰＵに関するサポートプロセスから構成されている。テストデータ制御（ＴＤＣ）ソフトウエアはデータ転送用インターフェースを与え且つＵＮＩＸＴＣＰ／ＩＣのソケットをベースとした通信プロトコル上で実現されたランタイムプロセスに対するイベント通知をサポートしている。テスタコンピュータ２１０上で稼動するＴＤＣプロセスは、例えば、アナログサブシステムの構成（「Ｌｏａｄ」）、アナログハードウエアのインストール（「Ｉｎｓｔａｌｌ」）、アナログハードウエアの初期化（「Ｉｎｉｔ」）、アナログテスト実行（「Ｅｘｅｃｕｔｅ」）、ＤＳＰ結果の管理、及びアナログデータブロック処理等のアナログランタイムサービス要求を取扱うためのステーメントを有している。
【００５４】
図２１は本発明に基づく種々の流れにおける混合信号テスタのランタイム動作に対する状態線図を示している。ランタイム実行プロセスはイベント駆動型状態モデルに基づいているので、状態線図技術はランタイムの流れを記述する。流れはイベント、状態、活動及び結果の寄せ集めである。ランタイムプロセス制御は、ＡＳＡＰ環境内におけるアナログサブシステムを操作するための機能を提供している。この流れの一部を図２３−２９のサブ状態線図に示してあり、特定の流れのより詳細、状態変化を発生させるイベント、及び状態変化から得られる活動を示している。実線の楕円は初期状態及びオプション条件を表わしている。点線の区切りは同時的に発生する状態を示している。
【００５５】
ユーザは、上述したようなグラフィカルユーザインターフェース（ＧＵＩ）か又はキーボードによるコマンドの直接的エントリ等のオペレータインターフェースコンソール（ＯＩＣ）技術によって、ワークステーション２００を介して命令を与える。ＧＵＩ又はＯＩＣユーザがランタイムサービスを要求するか又は実行プロセスがランタイム実行サイクル期間中にイベント（例えば、データログが必要とされるか、又は何等かのシステムの致命的なエラーが発生したか又はテスト結果を更に処理する準備がなされている等）を検知すると、イベントが発生する場合がある。イベントによって確立されている状態はランタイムプロセス活動を制御する。テストプログラム状態と関連している活動はランタイム動作である。ランタイムプロセスの活動に基づいて発生される結果は特定の要求（イベント）に対する回答である。
【００５６】
ロード流れ。ユーザが、（１）制御ツールディスプレイの「Ｌｏａｄ」ボタンを選択するか、又は（２）ＬＯＡＤコマンドをタイプ入力することによって、ロード機能を要求すると、ランタイムプロセスは、２１０５においてＴＤＣ設備からＴＤＣ＿ＳＥＴＵＰ＿ＣＯＮＦＩＧのメッセージタイプを有するＴＤＣ動作メッセージを受取る。ランタイムプロセスがこの動作メッセージを受付けた後に、それは１２１０において「Ｌｏａｄ」状態を初期化させる。図２３は「Ｌｏａｄ」状態の活動のサブ状態線図を示している。次いで、例えば、２３０５においてテストヘッド及びＤＳＰに対しコンフィギュレーション（形態乃至は構成）ファイル内にデフォルトのセットアップ情報をエンターすることによって、システムコンフィギュレーション（形態又は構成）セットアップを実行する。
【００５７】
インストール流れ。ユーザが（１）制御ツールの「Ｉｎｓｔａｌｌ」ボタンを選択するか、（２）流れツールから予め定義したＩＮＳＴＡＬＬ（インストール）セグメントを実行するか、又は（３）ＩＮＳＴＡＬＬコマンドをタイプ入力することによって、ユーザがインストール機能を要求する場合には、ランタイムプロセスは、ＴＤＣ設備からＴＤＣ＿ＩＮＳＴＡＬＬのメッセージタイプを有するＴＤＣ動作メッセージを受取る。ランタイムプロセスがこの動作メッセージを受付けた後に、それは２１１５において「Ｉｎｓｔａｌｌ」状態を初期化させる。図２４は、「Ｉｎｓｔａｌｌ（インストール）」状態のアナログ活動を記述するためのサブ状態線図を示している。これらは、２４０５においてのハードウエア変数のリセット及びローディング（例えば、ロードボードキャリブレイション値）、２４１０における発生器（供給源）ハードウエアの初期化（例えば、パターンメモリ内へのパターンのローディング）、２４１５においての捕獲（測定）ハードウエアの初期化、２４２０においてのＤＳＰの初期化、２４２５においてのＤＳＰへのプログラムのダウンロード、且つ２４３０においてのアナログシステムキャリブレイションの実行等を有している。
【００５８】
初期流れ。ユーザが、（１）制御ツール表示の「Ｉｎｉｔ」ボタンを選択するか、（２）流れツールから予め定義したＩＮＩＴセグメントを実行するか、又は（３）ＩＮＩＴコマンドをタイプ入力することによって初期化機能を要求すると、ランタイムプロセスは、ＴＤＣ設備からＴＤＣ＿ＩＮＩＴのメッセージタイプを有するＴＤＣ動作メッセージを受取る。ランタイムプロセスがこの動作メッセージを受付けた後に、それは２１２０において「Ｉｎｉｔ」状態を初期化させる。図２５は「Ｉｎｉｔ」状態に関するアナログ活動のサブ状態線図を示しており、その場合に、アナログチャンネルハードウエアの各要素は既知の状態とされ且つＤＳＰユニットがリセットされる。
【００５９】
実行流れ。ユーザが（１）例えば図２０に示したようにテストツールの「ＥＸＥＣＵＴＥ（実行）」ボタンを選択するか、（２）例えば図１９に示したように流れツールからセグメントを実行するか、又は（３）ＥＸＥＣＵＴＥ（実行）コマンドをタイプ入力するかによってテスト実行機能を要求すると、ランタイムプロセスはＴＤＣ設備からＴＤＣ＿ＥＸＥＣＵＴＥのメッセージタイプを有するＴＤＣ動作メッセージを受取る。ランタイムプロセスがこの動作メッセージを受付けた後に、それは２１２５において「ＥＸＥＣＵＴＥ（実行）」状態を初期化させる。図２１の２１２５において「ｅｘｅｃｕｔｅ＿ＳＥＧＭＥＮＴ（セグメント実行）」２１３０、「ｓｔａｒｔ＿ｏｆ＿ｔｅｓｔ（テスト開始）」２１３５、「ＨＷ＿ｒｅｓｅｔ＿ｔｅｓｔｅｒ（ＨＷテスタリセット）」２１４０（ハードウエア高速初期化）、「ｅｘｅｃｕｔｅ＿ｔｅｓｔ（テスト実行）」２１４５（これはテスト流れの全てのテストが実行されるまで繰り返し行なわれる）、「ｅｎｄ＿ｏｆ＿ｔｅｓｔ（テスト終了）」２１５０（これはテスト動作を停止させる）を包含するサブ状態線図を示している。２１５５において示したように、必要に応じてその他の流れも与えることが可能である。
【００６０】
図２６−２９は「Ｅｘｅｃｕｔｅ（実行）」状態のサブ状態線図を示している。図２６は「ｅｘｅｃｕｔｅ＿ｔｅｓｔ」状態２１４５の「ｃｏｎｔｉｎｕｅ（継続）」モードの更なる詳細を示しており、その場合に、テスタは２６０５においてリセットされ、テストは２６１０においてセットアップされ、混合信号テストは２６１５において実行され（「ｄｏ＿ａｎａｌｏｇ＿ｔｅｓｔ」）、デジタルピンエレクトロニクスは２６２０においてリセットされ（「ＲＴＬ＿ｓｅｔｕｐ＿ｒｅｓｔｏｒｅ＿ｐｉｎｓ」）、且つ状態２６０５−２６２０のシーケンスは、その流れの全てのテストが実行されるまで継続する。状態２６１０におけるテストセットアップは、２６２５においてのデジタルピンエレクトロニクスのセットアップ（「ＲＴＬ＿ｓｅｔｕｐ＿ｏｐｅｎ＿ｐｉｎｓ」）及び２６３０においてのアナログチャンネルのセットアップ（「ａｎｅ＿ｓｅｔｕｐ＿ａｎａｌｏｇ」）に対するサブ状態を包含している。図２７は２７０５においてのテスト装置の機能的テストアップ（「レベル、タイミング、パターン．．セットアップ」）、２７１０においてのＤＳＰセットアップ、２７１５においてのシーケンサ波形セットアップ（「ｌｏａｄ＿ａｎａｌｏｇ＿ｓｅｑｕｅｎｃｅｒ」）、２７２０においての波形供給源セットアップ（「ｓｒｃ＿ｓｅｔｕｐ＿ｗｓ」）、２７２５においての波形測定セットアップ（「ｍｅａｓ＿ｓｅｔｕｐ＿ｗｍ」）を包含するアナログチャンネルセットアップ状態２６３０のサブ状態線図を示している。
【００６１】
図２８は、２８０５におけるテストスタート状態及び、２８１０において測定シーケンサをスタートさせ、２８１５において供給源シーケンサをスタートさせ、且つ２８２０において機能的テスト（「ｆｔｅｓｔ」）をスタートさせるそのサブ状態を含むアナログテスト状態２６１５のサブ状態線図を示している。停止条件が発生すると、テストは状態２８２５において停止し且つテスト結果は状態２８３０においてＤＳＰにおいて処理するために転送される。図２９はアナログテスト停止のサブ状態線図を示している。ＤＳＰは状態２９０５においてポーリングされて、それがその動作を完了したか否かを判別し、一方タイムアウトクロックが状態２９１０においてチェックされる。ＤＳＰがその動作を完了しているか又はタイムアウトクロックが経過すると、供給源シーケンサは２９１５において停止され、測定シーケンサは２９２０において停止され、「ｆｔｅｓｔ」が２９２５において終了され、且つＤＳＰは２９３０において停止される。
【００６２】
図２２は関連するハイレベル機能と共にランタイムテスト実行サイクルを完全に完了するためのランタイム状態の順番を示している。テストプログラムがロードされ且つインストールされ、次いでテスタが初期化される。図２２における垂直二重線の間の部分（「ＦａｓｔＩｎｉｔ（高速初期化）」から「ＥＯＴＢｉｎｎｉｎｇ（ＥＯＴビン処理）」まで）は実行部分であり、それは多様な態様で実行することが可能である。生産においては、この実行サイクルはテストプログラムの流れによって指示されて実行され、例えば、テストされるべき各装置に対して一度実施され且つテストを開始させるコマンドによってビン処理される。プログラミング及びデバッグ期間中に、ユーザは「ｅｘｅｃｕｔｅ ｔｅｓｔ（テスト実行）」部分又は「ｅｘｅｃｕｔｅ ｓｅｇｍｅｎｔ（セグメント実行）」部分又は「ｅｘｅｃｕｔｅ ＆ ｃｏｎｔｉｎｕｅ ｓｅｇｍｅｎｔ（セグメント実行及び継続）」部分のみを実施する場合がある。
【００６３】
注意すべきことであるが、「ｆｔｅｓｔ＿ｓｔａｒｔ」状態２８２０は、「ｆｔｅｓｔ」のスタートを表わす「ｅｉｎｓｔ（Ｅｎａｂｌｅ ＩＮＳｔｒｕｍｅｎｔ、即ち装置イネーブル）」トリガに応答して発生する。このトリガは、図４に示したように、アナログ供給源シーケンサ３５０及びアナログ測定シーケンサ３５５へ供給される。このＥＩＮＳＴトリガは、デジタルサブシステムとアナログインストルメンテーション（計装）サブシステムとの間の同期信号であり、且つ、例えば、図８に示したように、命令デコーダ８７０から供給される最大で２５６個の個別的なトリガイベントを有する８ビットコード化信号とすることが可能である。このＥＩＮＳＴトリガは、例えば、ＤＵＴへ印加されているデジタルパターンと相対的に特定の点においてのアナログ信号の捕獲を開始するために使用することが可能である。それは、更に、ＤＵＴへ印加されるアナログ波形励起が常にテスト毎に及びＤＵＴ毎にデジタルパターンと相対的に同一の位相内にあるように該供給源を開始させるために使用することが可能である。ＥＩＮＳＴトリガは、供給源シーケンサ内に格納されている波形情報がデジタルピンスライスエレクトロニクスにおけるフレーム化情報と共働することが可能であるように、例えばデータが適切な時間にフレーム内に入るように１つのデータステップだけいつ前進するかを供給源シーケンサへ告げるように、供給源シーケンサを制御するために使用することが可能である。同様に、ＥＩＮＳＴトリガは、格納されているフレーム化情報にしたがってフレームから捕獲されているデータをいつ抽出するかを測定シーケンサへ命令を与えるために使用することが可能である。
【００６４】
図３０は１つのタイプの混合信号テストの主要な信号処理を示しており、その場合には、ＣＯＤＥＣの送信側と受信側との信号対雑音比が決定される。ＣＯＤＥＣは単一チップ上において、デジタル・アナログ（Ｄ／Ａ）変換器及びアナログ・デジタル（Ａ／Ｄ）変換器を有しており、多分その他の回路も設けられている。図３０の左側の欄は、ＣＯＤＥＣの送信側（Ｄ／Ａ変換器）をテストする場合の処理を示している。図３０の右側の欄はＣＯＤＥＣの受信側（Ａ／Ｄ変換器）をテストする場合の処理を示している。この場合には正弦波であるテスト信号のデジタル表示がテスタＣＰＵ８０５において形成され且つシステムセットアップ期間中にアナログ供給源シーケンサ３５０のメモリ内へロードされる。ユーザによって命令が与えられてテスタがセットアップされ且つ全ての必要なセットアップ情報が、ＶＴＩ８２８、ＴＨＩ８５８及びＨＳＩユニット８３０，８４０，８５０等に接続されている高速バスを介して通信されているものと仮定する。
【００６５】
テストが開始すると、アナログ供給源シーケンサ３５０はアナログチャンネルの経路Ｃ１を介してデジタル表示をサブルーチンメモリ及び交互データマルチプレクサ４０５へ通過させる。注意すべきことであるが、この経路は図３０において経路Ｃとして示されているが、実際には、このような１つの経路は４つのアナログチャンネルの各々に対して設けられている。説明の便宜上、アナログチャンネル１の経路Ｃは経路Ｃ１として言及し、アナログチャンネル２の経路Ｃは経路Ｃ２として言及し、アナログチャンネル１の経路ＥはＥ１として言及する。以下の説明を簡単化するために、例えば経路Ｄ１を介してデータが転送される場合には、それらはアナログチャンネル１のアナログ供給源シーケンサ３５０によって供給され且つアナログチャンネル１の波形供給源エレクトロニクス３８０によって受取られるものと理解する。アナログチャンネル１のＤＳＰ−ＡはＤＳＰ−Ａ１として言及し且つアナログチャンネル２のＤＳＰ−ＡはＤＳＰ−Ａ２として言及する。
【００６６】
システムセットアップ期間中に、デジタルピンスライスエレクトロニクス４１０は、信号レベル及びタイミング等を含んでＤＵＴに対してどのようにデータをフレーム化し且つフォーマット化するかに関するユーザが定義した情報が供給される。テスト期間中に、経路Ｃ１上のデータはサブルーチンメモリ及び交互データマルチプレクサ４０５の制御下でフレーム内へ挿入され且つＤＵＴに対して適切にデジタルピンスライスエレクトニクス４１０においてフォーマット化される。その結果得られるデジタル信号はデジタルピンエレクトロニクス４１５及び経路Ｅ１を介してＤＵＴへ供給される。
【００６７】
ＤＵＴの出力はアナログ正弦波信号であり、それは経路Ｈ１を介して波形測定ピンエレクトロニクスＷＦＭ３９０へ供給され、そこで該信号はデジタル化される。その結果得られるデータは経路Ｎ１を介してアナログ測定シーケンサ３５５へ送給され、そこでＩＥＥＥ浮動小数点フォーマットへ変換される。このＩＥＥＥ浮動小数点データは経路Ｋ１、スーパーメザニン４４５及び経路Ｌ１を介してＤＳＰ−Ａ１ ５００へ転送される。ＤＳＰ−Ａ１ ５００は捕獲したデータに関して高速フーリエ変換を実施し、次いで信号対雑音比（ＳＮＲ）の計算を行なう。ＳＮＲを計算した後に、ＤＳＰ−Ａ１はテスト結果、この場合には９３．５ｄＢの単一の浮動小数点ＳＮＲ値を表わすデータを保持する。ＤＳＰ−Ａ１ ５００は、又、例えば偶発的な自由なダイナミックレンジ、全高調波歪等のセットアップ期間中にユーザによって命令された場合に興味のあるその他の関係を計算することが可能である。ＳＮＲは、基本周波数Ｍにおけるパワーの、典型的にＤＣを排除した１乃至Ｎのその他の全てのスペクトル成分のパワーに対する比である。全高調波歪は、基本周波数Ｍにおけるパワーの、基本周波数の高調波におけるパワーに対する比であって、例えば、ｆ０におけるパワーの２ｆ０，３ｆ０及び４ｆ０におけるパワーの和に対する比である。偶発的自由ダイナミックレンジは、基本信号におけるパワーの次に大きなスペクトル成分におけるパワーに対する比である。
【００６８】
ＣＯＤＥＣのＤ／Ａ変換器がアナログチャンネル１においてテストされている間に、ＣＯＤＥＣのＡ／Ｄ変換器は同時的にアナログチャンネル２においてテストされる。正弦波を表わすデジタルデータがアナログ供給源シーケンサ３５０によって経路Ｄ２を介して波形供給源３８０へ供給される。波形供給源は、対応するアナログ正弦波を経路Ｆ２上においてＤＵＴのＡ／Ｄ変換器へ印加する。このＡ／Ｄ変換器の出力はデジタルデータであって、それは経路Ｇ２及びデジタルピンエレクトロニクス４２０を介してデジタルピンスライスエレクトロニクス４２５へ供給される。デジタルピンスライスエレクトロニクス４２５において、デジタルデータは論理スレッシュホールドと比較され且つシステムセットアップ期間中にユーザによって画定されたスレッシュホールド及びタイミング情報を使用して、適宜の時間においてサンプリングする。その結果経路Ｉ２上において得られるデジタルデータは、典型的に、ビット毎にスクランブルされる。何故ならば、ロードボードは、好適には、各ＤＵＴピンを信号経路を交差することなしに最も近いテスタピンへ接続すべく構成されているからである。経路Ｉ２上でビット毎にスクランブルされたデータはＨ−ｆａｉｌマルチプレクサ４３０及びアナログマルチプレクサ４３５によってスクランブル解除され、これらのマルチプレクサはシステムセットアップ期間中に適宜の形態に設定されている。経路Ｊ２上のスクランブル解除されたデータはアナログ測定シーケンサ３５５においてＩＥＥＥ浮動小数点フォーマットへ変換され（それはＤＳＰ処理のために好適なフォーマットである）、且つ経路Ｋ２、スーパーメザニン４４５及び経路Ｌ２を介してＤＳＰ−Ａ２ ５００へ供給される。ＤＳＰ−Ａ２ ５００はこのデータに関して高速フーリエ変換を実施し且つＳＮＲ及びその他のユーザが画定したパラメータを計算する。ＳＮＲを計算した後に、ＤＳＰ−Ａ２はテスト結果を保持し、この例においては、ＳＮＲ値９７．３ｄＢを表わす単一の浮動小数点数を保持する。その処理を終了すると、ＤＳＰ−Ａ１及びＤＳＰ−Ａ２の各々はそのことをＣＰＵ８０５へ告げる。ＣＰＵ８０５によって質問されると、ＤＳＰ−Ａ１及びＤＳＰ−Ａ２はＳＮＲ値をＣＰＵ８０５へ転送し、ＣＰＵ８０５はそのＳＮＲ値をシステムセットアップ期間中にユーザによって確立されたテスト限界に対してテストを行なう。ＣＰＵ８０５はＣＯＤＥＣが限界内のものであり且つそのテストをパスしたか又は限界外であり且つそのテストに不合格であったかを判別する。上述した実施例におけるように、テスタが４個のアナログチャンネルを有する場合には、２個のこのようなＣＯＤＥＣの送信側及び受信側を同時的にテストすることが可能である。同様に、最大で４個までの任意の組合わせのＡ／Ｄ変換器及びＤ／Ａ変換器を同時にテストすることが可能である。
【００６９】
図３１は時折モデムビットエラーレートテストと呼ばれるモデムビットエラーテストの主要な信号処理を示している。ＤＵＴ、この場合にはモデム（ｍｏｄｅｍ）をアナログ信号で駆動し且つその出力をエラーに対してチェックする。適切なセットアップ情報がテストを開始する前にテストシステム要素へ供給されているものと仮定する。セットアップ期間中に、波形セグメントを表わすデータがアナログ供給源シーケンサ３５０のメモリ内に格納され、従って波形を表わすデータがＤＳＰ−Ｂ５０５からのフレームポインタに応答してアナログ供給源シーケンサ３５０によって発生される。このテスト期間中に、アナログ供給源シーケンサ３５０はＤＳＰ−アドレスモードで動作し、従ってＤＳＰ−Ｂ１ ５０５が経路Ｂ１上にユーザが定義したシーケンスのフレームポインタ（ａ，ｂ，ｂ，ａ，等）を発生し、アナログ供給源シーケンサは波形セグメントの対応するシーケンスを表わすデータを経路Ｄ１上に供給する。経路Ｄ１上のデータは波形供給源３８０によってアナログ信号へ変換され、それは経路Ｆ１を介してＤＵＴへ印加される。図示した例においては、ＤＵＴは周波数シフトキー（ＦＳＫ）信号で駆動されるが、同一のＤＳＰアドレス技術を使用してフェーズシフトキー、マルチレベル、直交変調型又はその他の信号を発生させることが可能である。ＤＵＴは印加されたアナログ信号をデジタルワードへ変換し、該デジタルワードは経路Ｇ１及びデジタルピンエレクトロニクス４２０を介してデジタルピンスライスエレクトロニクス４２５へ供給される。このテストにおいては、デジタルワードの予測値はテストシステムセットアップ期間中にピンスライスエレクトロニクス４２５内に格納されている。これらの予測値はＤＵＴに対してのアナログ信号を発生させるために使用したユーザが画定したパターンと同一である。デジタルピンスライスエレクトロニクス４２５は、スタンダードのＩＴＳ９０００ＦＸデジタルテスタにおけるように、実時間でＤＵＴからのデジタルワードを予測値と比較し且つエラーが検知された場合にハードウエア欠陥検知フラグをセットすることが可能である。ユーザがどのようにテスタをセットアップしたかに依存して、欠陥検知フラグがセットされた場合にテストが終了されるか又はデバッグを行なうために付加的なデータを収集するためにテストを継続することが可能である。テストが完了すると、欠陥検知フラグ及び／又はデバッグのために使用すべきデータはＨＳＩ８４０及びＶＴＩ８２８を介してＣＰＵ８０５へ送給することが可能である。ＣＰＵ８０５は、該フラグ及び／又はデータから、ＤＵＴがビットエラーテストをパスしたか不合格であったかを判別する。
【００７０】
本発明の混合信号テスタは、更に、Ａ／Ｄ変換器サーボループコードエッジ遷移正確性テストを実施するのに適している。Ａ／Ｄ変換器は、連続した範囲にわたって無限の数の可能なアナログ入力値を有しているが、離散的数のデジタル出力値を有しているに過ぎない。Ａ／Ｄ変換器を適切に特性づけするために、１つのコードから次のコードへ出力を遷移させる入力電圧の各々を知ることが必要である。コードエッジ遷移電圧を決定する１つの方法は、ＤＵＴへ電圧を印加し且つその応答をモニタすることである。
【００７１】
図３２はこのようなテストを実施する場合のアナログチャンネルにおける主要な信号の流れを示している。その目的とするところは、測定すべき遷移の正の側において、所望のデジタルコードＤＡＴＡｚをＤＵＴの出力端において発生させるためにＤＵＴへ印加せねばならないアナログ入力電圧ｚを見つけだすことである。ＨｉｇｈＬｉｍｉｔ及びＬｏｗＬｉｍｉｔ値はＤＵＴへ印加されるべきアナログ値に対するユーザが定義した限界値である。ｘ（ｎ）の値はテストプロセスの与えられた繰返しｎ期間中にＤＵＴへ印加されるアナログ電圧である。ｚ＋ε及びｚ−εの値は決定した値のｚにおける許容可能なエラー帯域のユーザが画定した限界値である（即ち、εはｚの測定に対する許容可能な分解能である）。変数ｗは極性フラグ（＋１又は−１の値を持っている）であり、それはＤＵＴへ印加されるべきｘ（ｎ）の次の値は前の繰返しから増加されるべきであるか又は減少されるべきであるかを表わし、即ち、ＤＵＴへ現在の値ｘ（ｎ）を印加すると所望の遷移コードＤＡＴＡｚより高いか又は低い出力コードを発生させるか否かを表わす。ｙ（ｎ）の値は最後のＫパス期間中にＤＵＴへ印加されるｘ（ｎ）の値の移動平均であり、尚Ｋは移動平均に対するユーザが画定した繰返し数である。テストシステムはテストを開始する前にユーザによって命令されたように初期化されているものと仮定する。
【００７２】
図３２を参照すると、プロセスは既知の値のｚの幾分上側又は下側であるユーザの推定値ｚ０を表わす値へ設定された変数ｘ（０）及び初期化された変数ｗ及びｎでスタートする。例えば、変数ｘ（０）がユーザによってｚの予測値より幾分低い値に設定された場合には、変数ｗは１に設定されて、ｚがｘ（０）の初期値よりも大きいものであることが予測されることを表わす。変数ｎは０へ初期化されて、これがテストループの０番目の繰返しであることを表わす。ＤＳＰ−Ｂ１ ５０５は経路Ｂ１上のｘ（１）の値を表わすデータをアナログ供給源シーケンサ３５０へ供給する。このテストの場合には、供給源シーケンサ３５０はフロースルーモードにあり、従ってデータは修正されることなしに信号経路Ｄ１へ通過され、従って波形供給源３８０へ供給される。波形供給源３８０はそのデータをディスクリート即ち離散的なアナログ電圧ｘ（１）へ変換し且つその値を経路Ｆ１を介してＤＵＴ２９０へ印加する。ＤＵＴは印加されたアナログ電圧ｘ（１）を経路Ｇ１を介してフォーマット化したデジタルコードへ変換する。そのデジタルコードはデジタルピンエレクトロニクス４２０を介して通過され、デジタルピンスライスエレクトロニクス４２５によってフォーマットが解除され、マルチプレクサ４３０及び４３５を介して通過され、且つシリアルデータストリ−ムとしてアナログ測定シーケンサ３５５へ印加される。アナログ測定シーケンサ３５５は、データパッカー４８２においてシリアルデータをパラレルデータへ変換し、フォーマッタ４８４においてそのパラレルデータをＩＥＥＥ浮動小数点フォーマットへ変換し、且つＤＵＴ出力のその浮動小数点表示を経路Ｋ１上へ供給する。浮動小数点表示（ＤＡＴＡｎ）はスーパーメザニン４４５を介し且つ経路Ｌ１を介してＤＳＰ−Ａ１ ５００へ移行し、そこでそれは興味のあるコード遷移ＤＡＴＡｚと比較される。この繰返しｎに対するコードＤＡＴＡｎの値がコード遷移ＤＡＴＡｚの値以上であると、ｗは次の繰返しに対して−１へセットされる。コードＤＡＴＡｎの値がコード遷移ＤＡＴＡｚよりも低い場合には、ｗは次の繰返しに対して＋１へセットされる。ＤＳＰ−Ａ１ ５００は経路Ｍ１を介してｗの値をメモリ５３５へ送給し、そこで、それはＤＳＰ−Ｂ１ ５００へアクセスすることが可能である。
【００７３】
ＤＳＰ−Ｂ１ ５００は、変数ｗの極性を考慮に入れて、各繰返し毎にｘ（ｎ）の値を積分し、例えば、ｘ（ｎ）＝ｘ（ｎ−１）＋Ａ・ｗであり、尚Ａはテストループの１つの繰り返しから次のものへｘ（ｎ）の値をどの程度インクリメント即ち増分させるかを支配するユーザが画定した変数である。変数Ａは一定値とすることが可能であるが、好適には、初期的にはｚの値が所定の範囲となるまでｘ（ｎ）の値を大きなステップで移動させることを可能とし、且つｚの値がユーザにとって許容可能な分解能で決定されることを確保するために次第にステップ寸法を減少させる適宜のアルゴリズムによって決定される。このような可変ステップ寸法アルゴリズムは、与えられた分解能でテスト結果を得るために必要な繰返し回数を減少させることが可能である。ＤＳＰ−Ｂ１ ５０５は、最後のＫパス期間中にＤＵＴへ印加されるアナログ電圧ｘ（ｎ）の移動平均ｙ（ｎ）を維持し、例えば、それは次式のように表わすことが可能である。
【００７４】
【数式１】

【００７５】
尚、ｋは加算指数である。
【００７６】
次いで、ＤＳＰ−Ｂ１はｎの値をインクリメントし、且つ移動平均が移動した分がユーザが定義した分解能よりも小さいものである場合にはテストループから抜け出る。即ち、｜ｙ（ｎ）−ｙ（ｎ−１）｜＜εである場合にループから抜け出る。移動平均がユーザが画定した分解能の範囲内のものでない場合には、ＤＳＰ−Ｂ１は経路Ｂ１を介してｘ（ｎ）のアップデートした値のデジタル表示をアナログ供給源シーケンサ３５０へ送給する。この流れのループは、ＤＳＰ−Ｂ１がテストループから抜け出るまで繰返し行なわれる。テストループから抜け出ると、ＤＳＰ−Ｂ１はｙ（ｎ）の値をテスタＣＰＵ８０５へ送給する。
【００７７】
この流れループを介して多数のパスにわたり信号経路Ｆ１において時間に関しての電圧をモニタする場合には、ｚの値をオーバーシュートするまでそれは増加する傾向であり、又ｚの値をアンダーシュートするまで減少する傾向である。即ち、信号経路Ｆ１における電圧は多数のパスにわたりコード遷移電圧ｚに関して振動するように見え、それは次第に減少する振幅の鋸歯状波のように見える。安定化された移動平均ｙ（ｎ）によって示されるように、ユーザが画定した分解能限界内においてこの電圧信号がｚに関して安定化すると、ｙ（ｎ）の値をコードエッジ遷移電圧としてとることが可能である。
【００７８】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明に基づく混合信号テスタの幾つかの機能的能力を示した概略図。
【図２】 本発明に基づく混合信号テストシステムの全体的なアーキテクチュアを示した概略図。
【図３】 本発明の好適実施例に基づく混合信号テストシステムの信号チャンネルのハイレベルブロック線図を示した概略図。
【図４】 図３のテストシステムの信号経路の詳細なブロック図。
【図５】 図４のＤＳＰエンジンのハイレベルアーキテクチュアを示した概略図。
【図６】 ブロック動作モードにおける図４のアナログチャンネルの１つの状態を示した概略図。
【図７】 ブロック動作モードにある図４のアナログチャンネルの別の状態を示した概略図。
【図８】 本発明に基づく混合信号テストシステムの全体的なアーキテクチュアを示した概略ブロック図。
【図９】 本発明に基づくテストシステムのハイレベル動作を制御するためのテストプロセサにおいて走るスケジューラープログラムのフローチャートを示した概略図。
【図１０】 本発明に基づいてテストシステムを所定の形態とさせるためのユーザインターフェースの機能的表示を示した概略図。
【図１１】 本発明に基づいてテストシステムを所定の形態とさせるための別のユーザインターフェースの表示を示した概略図。
【図１２】 本発明に基づくテストシステムのＤＳＰ機能の階層的メニューを示した説明図。
【図１３】 本発明に基づいて高精度波形測定のためのアナログチャンネルをセットアップするためにパラメータ入力を促すブロックをもったユーザインターフェースの表示を示した概略図。
【図１４】 本発明に基づいて高精度波形供給動作を行なうためのアナログチャンネルをセットアップするためにパラメータ入力を促すブロックをもったユーザインターフェースの表示を示した概略図。
【図１５】 本発明に基づいてテスタを制御するのに有用なソフトウエアツールの特徴を示した１つのグラフィック表示を示した概略図。
【図１６】 本発明に基づいてテスタを制御するのに有用なソフトウエアツールの特徴を示した１つのグラフィック表示を示した概略図。
【図１７】 本発明に基づいてテスタを制御するのに有用なソフトウエアツールの特徴を示した１つのグラフィック表示を示した概略図。
【図１８】 本発明に基づいてテスタを制御するのに有用なソフトウエアツールの特徴を示した１つのグラフィック表示を示した概略図。
【図１９】 本発明に基づいてテスタを制御するのに有用なソフトウエアツールの特徴を示した１つのグラフィック表示を示した概略図。
【図２０】 本発明に基づいてテスタを制御するのに有用なソフトウエアツールの特徴を示した１つのグラフィック表示を示した概略図。
【図２１】 本発明に基づく混合信号テスタのランタイム動作に対する状態線図を示した概略図。
【図２２】 本発明に基づく混合信号テストの動作シーケンスを示した概略図。
【図２３】 本発明に基づく混合信号テスタのアナログ要素を所定の形態とするための「ロード」サブ状態線図を示した概略図。
【図２４】 本発明に基づく混合信号テスタのハードウエア要素を初期化させるための「インストール」サブ状態線図を示した概略図。
【図２５】 本発明に基づく混合信号テスタのアナログ要素を初期化させるための「ｉｎｉｔ（初期化）」サブ状態線図を示した概略図。
【図２６】 本発明に基づく混合信号テスタにおいてのテストの実行におけるアナログ要素の第一「ｅｘｅｃｕｔｅ（実行）」サブ状態線図を示した概略図。
【図２７】 本発明に基づく混合信号テスタにおいてのテストの実行におけるアナログ要素の第二「ｅｘｅｃｕｔｅ（実行）」サブ状態線図を示した概略図。
【図２８】 本発明に基づく混合信号テスタにおいてのテストの実行においてのアナログ要素の第三「ｅｘｅｃｕｔｅ（実行）」サブ状態線図を示した概略図。
【図２９】 本発明に基づく混合信号テスタにおいてのテストの実行においてのアナログ要素の第四「ｅｘｅｃｕｔｅ（実行）」サブ状態線図を示した概略図。
【図３０】 本発明に基づくＣＯＤＥＣ送信／受信信号対雑音比テストの主要な信号処理を示した概略図。
【図３１】 本発明に基づくモデムビットエラーレートテストの主要な信号処理を示した概略図。
【図３２】 本発明に基づくＡ／Ｄサーボループコードエッジ遷移正確性テストの主要な信号処理を示した概略図。
【符号の説明】
１００ 混合信号ＤＵＴ
１０５ アナログ入力端
１１０ 正弦波
１１５ データシーケンサ
１２０ ＤＡＣ
１２５ フィルタ
１３０ デジタル入力端
１３５ データシーケンサ
１４０ フォーマッタ
１４５ アナログ出力端
１５０ アナログ信号
１５５ フィルタ
１６０ ＡＤＣ
１６５ 捕獲メモリ
１７０ ＤＳＰ
１７５ デジタル出力端
１８０ フォーマッタ
１８５ 捕獲メモリ
１９０ ＤＳＰ

Claims (8)

1. 混合信号集積回路被検査装置（ＤＵＴ）テスト装置において、
   （ａ）マスタクロック（２５０）、
   （ｂ）各デジタルチャンネルが、
   （ｉ）前記マスタクロック（２５０）からタイミング基準を受取り且つデジタルピンエレクトロニクスと通信を行なうデジタルピンスライス（３１０，３１５）、
   （ii）ＤＵＴ（２９０）へデジタル信号を印加し且つそれからデジタル信号を受取るために前記デジタルピンスライスと通信を行なうデジタルピンエレクトロニクス（３２５，３３０）、
   を有する複数個のデジタルチャンネル、
   （ｃ）各アナログチャンネルが、
   （ｉ）前記ＤＵＴ（２９０）へ印加すべきアナログ信号のデジタル表示を発生するためのＤＳＰモジュール（３４０）制御下にあるアナログ供給源シーケンサ（３５０）、
   （ii）前記アナログ供給源シーケンサ（３５０）に応答して前記ＤＵＴ（２９０）へアナログ信号を印加し且つＤＵＴ（２９０）からアナログ信号を受取るアナログピンエレクトロニクス（３４５）、
   （iii ）前記アナログピンエレクトロニクス（３５０）に応答して前記ＤＵＴ（２９０）によって発生されるアナログ信号のデジタル表示を用意するアナログ測定シーケンサ（３５５）、
   （iv）前記アナログ測定シーケンサ（３５５）内に格納されているアナログ信号の表示を処理し且つ前記アナログ供給源シーケンサ（３５０）へ制御情報を供給するプログラム可能なＤＳＰモジュール（３４０）、
   を有している複数個のアナログチャンネル、
   を有することを特徴とする装置。
2. 請求項１において、前記ＤＳＰモジュール（３４０）が第一ＤＳＰ（５００）、第二ＤＳＰ（５０５）、前記第一ＤＳＰ（５００）及び前記第二ＤＳＰ（５０５）へアクセス可能な少なくとも１個のメモリ（５３０，５３５）を有することを特徴とする装置。
3. 請求項２において、前記第一ＤＳＰ（５００）が前記アナログ測定シーケンサ（３５５）によって用意されたアナログ信号のデジタル表示を受取り、前記アナログ信号のデジタル表示を処理して結果を発生し、且つその結果を前記メモリ内に格納すべくプログラムされており、且つ前記第二ＤＳＰ（５０５）が、前記メモリ内に格納されている前記結果へアクセスし且つ前記結果に依存して前記アナログ源シーケンサを制御すべくプログラムされていることを特徴とする装置。
4. 請求項２において、前記少なくとも１個のメモリがグローバルメモリ（５３５）を有することを特徴とする装置。
5. 請求項２において、前記少なくとも１個のメモリがＤＳＰ間先入先出メモリ（５３０）を有することを特徴とする装置。
6. 請求項２において、前記ＤＳＰモジュール（３４０）が、更に、前記第一ＤＳＰ（５００）と通信を行なうデータメモリ（５２０）及びプログラムメモリ（５５０）を有すると共に、前記第二ＤＳＰ（５０５）と通信を行なうデータメモリ（５２５）及びプログラムメモリ（５５５）を有することを特徴とする装置。
7. 請求項１において、前記ＤＳＰモジュール（３４０）がＤＳＰエンジン（４４０）、第一メモリ（４６０）、第二メモリ（４６５）、前記第二メモリ（４６５）内のデータが前記ＤＳＰエンジン（４４０）へアクセス可能である間に前記第一メモリ（４６０）内へ格納するためにアナログ測定シーケンサ（３５５）からの捕獲データを第一状態にある場合に選択的に通過すべく作用する多状態スイッチ（４５５）、前記第一メモリ（４６０）内のデータが前記ＤＳＰエンジン（４４０）へアクセス可能である間に前記第二メモリ（４６５）内に格納するためにアナログ測定シーケンサ（３５５）からの捕獲データを、第二状態にある場合に、選択的に通過させるべく作用するスイッチ（４５５）を有することを特徴とする装置。
8. 請求項７において、前記ＤＳＰエンジン（４４０）が、第一ＤＳＰ（５００）、第二ＤＳＰ（５０５）、前記第一ＤＳＰ（５００）及び前記第二ＤＳＰ（５０５）へアクセス可能な少なくとも１個のメモリ（５３０，５３５）を有することを特徴とする装置。

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