JPH09189750A - 混合信号ｖｌｓｉテスタ用アナログチャンネル - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 データ転送を最小とし、アナログチャンネル
内における並列データ後処理を可能とし、柔軟性のある
同期が可能なテスト装置を提供する。 【解決手段】 マスタクロック２５０、複数個のデジタ
ルチャンネル、複数個のアナログチャンネルとを有する
混合信号集積回路被検査装置（ＤＵＴ）テスト装置にお
いて、各デジタルチャンネルは、マスタクロック２５０
からタイミング基準を受取ってデジタルピンエレクトロ
ニクスと通信を行なうデジタルピンスライス３１０，３
１５と、ＤＵＴ２９０へデジタル信号を印加しそれから
デジタル信号を受取るためにデジタルピンスライスと通
信を行なうデジタルピンエレクトロニクス３２５，３３
０を有し、各アナログチャンネルは、ＤＳＰモジュール
３４０の制御下にるアナログ供給源シーケンサ３５０、
アナログピンエレクトロニクス３４５と、アナログ測定
シーケンサ３５５を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、混合信号ＶＬＳＩ
装置をテストする装置及び方法に関するものである。

【０００２】

【従来の技術】デジタル集積回路（ＩＣ）装置は、典型
的に、所定パターン及びタイミング関係にある二進励起
信号からなるパターンを該装置のピンへ印加することに
よってテストされる。デジタルテストシステムは、該装
置の結果的に得られるデジタル出力信号を観察しそれら
を予め定めた真理値表と比較する。各時間インターバル
期間中に、該装置の出力ピンにおけるビット（１及び
０）が真理値表のビットと一致するか否かに依存して合
否決定が行なわれる。これらの装置に対するテストシス
テムは、テストすべき装置のタイプの条件に適合させる
ように、柔軟性があり且つプログラム可能なものであ
る。高速でプログラム可能なデジタルテストシステムの
一例は、カリフォルニア州サンノゼのシュルンベルジェ
テクノロジィーズ社から市販されているＩＴＳ９０００
ＦＸシステムがある。

【０００３】テストすべきその他の装置は純粋にデジタ
ル的なものではない。これらの装置は「混合信号」装置
として知られ、且つデジタル及びアナログの両方の信号
特性を有する場合がある。混合信号装置は、しばしば、
殆どデジタル的なものであるが、純粋にデジタル装置を
テストする場合にテストすることは不可能である。混合
信号装置は、デジタル信号入力又は出力に加えて、１個
又はそれ以上のアナログ信号入力（例えば、アナログ・
デジタル変換器（ＡＤＣ））又は１個又はそれ以上のア
ナログ信号出力（例えば、デジタル・アナログ変換器
（ＤＡＣ））を必要とするピンを有する場合がある。混
合信号装置は、アナログ信号のデジタル表示を受取るか
又は供給するピンを有する場合がある（例えば、コーダ
ー・デコーダー装置（ＣＯＤＥＣ））。アナログ信号の
デジタル表示は、デジタル形態でコード化されている情
報がアナログ値を表示する点においてデジタル信号と異
なる。コード化された信号の出力ビットを時間窓内にお
いて予め定義した真理値表と比較するだけでは不充分で
ある。何故ならば、その装置が期待された通りに動作す
るか否かを決定するために評価されねばならないのは１
及び０でコード化されている情報だからである。そのコ
ード化されている信号は１個のピン上の直列データ又は
複数個のピン上の並列データの形態である場合があり且
つ多数の方法のうちのいずれかを使用してコード化され
ている場合がある。該装置の直流（ＤＣ）特性をテスト
することに加えて、該テスタはあるエラーバンド内にお
いて基本的に同一のアナログ値を表わす任意の数の異な
るビット結合を許容可能なものとして認識せねばならな
い。ＤＵＴの出力を解析するために、アナログ及びデジ
タル出力信号から定量的性能パラメータを抽出するため
にデジタル信号処理が使用される。

【０００４】混合信号装置のテストは時間のかかるもの
である。個別的なテストサイクルは、１組の入力励起を
装置へ印加し且つ該装置の応答を測定することから構成
される場合がある。例えば、アナログ電圧をＡＤＣへ印
加し且つその結果得られるデジタル出力を検知する。テ
ストサイクルは種々の条件下での装置性能を評価するた
めに、多数の組の異なる組の励起に対して繰り返して行
なわれる。例えば、アナログ電圧をその予測される動作
範囲にわたってＡＤＣへ印加する。測定の信号対雑音比
が低い場合には、各組の入力励起に対して複数個のテス
トサイクルを実行し且つ結果を平均化せねばならない場
合がある。装置性能の再現性についてもテストを行なう
ことが必要な場合があり、その場合には更に多数のテス
トサイクルが必要とされる。

【０００５】ＤＵＴへ印加する励起は、しばしば、前の
テストサイクルにおいて印加した励起に対するその応答
に依存する場合がある。従って、全体的なテスト時間を
妥当な範囲内に維持すべき場合には、後処理を迅速に行
なわねばならない。

【０００６】従来の混合信号テストシステムにおいて
は、単一のホストコンピュータが全体的なテストプロセ
スを制御し且つ複数個のアナログチャンネルに対してデ
ジタル信号処理を行なうものである。複数個の供給源か
らのデータはメインのテストプログラムで同期的に処理
される。あるテストシステムにおいては、ホストコンピ
ュータはアレイプロセサ又はデジタル信号プロセサによ
って補充される。各アナログチャンネルにおいて高速フ
ーリエ変換（ＦＦＴ）処理を行なったとしても、計算用
の資源がチャンネルによって共用されているテストシス
テムは本来的な欠点を有している。第一に、大量の情報
がＤＵＴへ信号を供給し又はＤＵＴから信号を受取る各
アナログチャンネルを介して通過せねばならない。ＤＵ
Ｔからの信号はデジタル化され且つチャンネル内のメモ
リ内に捕獲される。この大量のデータは、後処理を開始
する前に、バスを介して共用されているプロセサへ転送
されねばならない。このデータ転送遅延は、チャンネル
数及びＤＵＴに関して実行されるべきテストサイクルの
数によって乗算された場合に顕著なものとなる。第二
に、共通バスを介して共用されているプロセサへデータ
を転送することは、チャンネル毎に順番に行なわれねば
ならない。従って、デ−タは、チャンネル毎に順番に該
共用されているプロセサ及び／又はアレイプロセサにお
いて後処理される。逐次的なデータ転送及び処理はスル
ープット遅延を発生する。テスト速度はテストシステム
のアーキテクチュアによって制限される。

【０００７】更に、従来のシステムは単一プログラム
「スレッド」、即ちメインプログラムを有している。即
ち、メインプログラムがデータの捕獲を行ない且つ共用
されているプロセサによってデータの後処理を行なう。
共用されているアレイプロセサ又はＤＳＰ分岐されたプ
ロセスは、メインプログラムと並列的に稼動するもので
はない。従って、従来のシステムはＤＳＰエンジンの真
に非同期的な制御を可能とするものではないので、従来
のシステムにおいてはＤＳＰエンジンは最適な態様で使
用されるものではない。

【０００８】アナログ信号とデジタル信号の両方を取扱
う混合信号装置はより大きな機能性、性能及び速度を有
するものである。これらの装置は、ＤＣ特性を包含する
デジタル及びアナログ回路の結合したテストによって、
それらが順調に動作する状態において、システムとして
テストせねばならない。混合信号装置をシステムとして
テストするために、該装置へ入力され且つそれから出力
されるアナログ及びデジタル信号の発生及び測定は柔軟
性のある同期を必要とする。現在使用可能なテスタは、
混合信号装置の同期的及び非同期的制御を与えるのに適
切なものではない。混合信号装置のより高速且つより柔
軟性のあるテストシステムが所望されている。

【０００９】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、データ転送を最小とし、アナログチャンネ
ル内における並列データ後処理を可能とし且つ柔軟性の
ある同期を可能とした混合信号テスト装置及び方法を提
供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の好適実施形態に
よれば、データ転送を最小とし、アナログチャンネル内
において並列データ後処理を可能とし且つ柔軟な同期を
可能としたテスト装置及び方法が提供される。

【００１１】複数個のアナログチャンネルが設けられて
おり、各アナログチャンネルは、供給源デジタル信号プ
ロセサ、データ供給源シーケンサ、デジタル供給源計
装、アナログ供給源計装、アナログ測定計装、デジタル
測定計装、デジタルピンマルチプレクサ、デジタル測定
シーケンサ、ＤＳＰアドレス可能マルチバンク捕獲メモ
リ、捕獲デジタル信号プロセサ、供給源ＤＳＰと捕獲Ｄ
ＳＰとの間の通信のためのＤＳＰ間フィードバック経路
を有している。各アナログチャンネルは、そのアナログ
又はデジタル計装か、又はその組合わせのいずれかによ
って、ＤＳＰ間フィードバック経路を使用して完全なフ
ィードバックループの形態で配設させることが可能であ
る。

【００１２】ＤＵＴの応答は該チャンネルにおいて処理
し、その処理結果は、後のテストサイクルのためのパラ
メータを画定するために使用し、且つこれらのパラメー
タに対応する信号が発生され且つＤＵＴへ印加される。
次ぎのテストサイクルを画定するためにアナログチャン
ネル内においてこのような対応で１つのテストサイクル
の結果をループバックさせることの可能性はテストプロ
セスを高速化させる。供給源ＤＳＰは実時間で信号を合
成し且つアナログ又はデジタル供給源計装を介してＤＵ
Ｔへ印加させることが可能である。供給源ＤＳＰは実時
間で供給源シーケンサメモリアドレス（波形又は波形セ
グメントを表わすメモリ内に格納されている波形データ
に対するポインタ）を合成し且つアナログ又はデジタル
供給源計装を介してそれをＤＵＴへ印加することが可能
である。

【００１３】ＤＵＴの応答はチャンネル内の捕獲メモリ
へ書込まれ、該メモリは一時的な格納バッファを介する
ものではなく捕獲ＤＳＰによって直接的にアドレス可能
である。処理を行なう前にデータを転送することを回避
することは、テストプロセスを更に高速化させる。捕獲
ＤＳＰの制御下にあるマルチバンク捕獲メモリは、別の
バンクに前に書込まれたデータを処理しながら、ＤＵＴ
応答を表わすデータを１つのバンク内へ書込むことを可
能とする。このような態様でデータ捕獲とデータ処理と
をインターリーブさせることにより、データ捕獲とデー
タ処理とを同時的に進行することを可能とし、テストプ
ロセスを更に高速化させる。

【００１４】各アナログチャンネルに対して供給源ＤＳ
Ｐと捕獲ＤＳＰとが設けられているので、「スレッディ
ング」技術を使用し、その場合に、多数の処理スレッド
の各々は、資源の利用を最適化するために、他のスレッ
ドとは独立的に処理を実行する。テストプロセスのメイ
ンスレッドはＤＳＰとの頻繁な通信に対する必要性によ
って拘束されることはなく且つアナログチャンネルのＤ
ＳＰで実行されるべき種々の処理を発生させた後にその
他の種々の作業（計算、バッファ管理、アナログチャン
ネルハードウエアが関与することのないデジタルテスト
等）を実行することが可能である。テストシステムの各
アナログチャンネルは独立的（即ち、アナログチャンネ
ルは処理用資源を共用することはない）であるので、テ
スト時間を劣化させることなしに複数個の混合信号測定
を並列的に実行することが可能である。並列テストのた
めの高速なテスト時間を容易化させるためにチャンネル
は単独的又は組の状態でプログラムすることが可能であ
る。アナログクロックは高精度で高分解能であり低ジッ
ターのクロック信号を発生し、該クロック信号はＤＳＰ
技術を容易とさせるためにシステムマスタクロック（従
って、デジタルサブシステム）とフェーズロックされて
いる。

【００１５】処理は独立的であるが、必要な場合には、
データを共用することが可能である。処理マネジャーが
実行中の異なるスレッドを追従する。処理の同期は、意
志決定又は依存性が発生する所定の時刻において効果的
に達成される。このアプローチは、データ捕獲及び後処
理に対しＤＳＰの最適な使用を確保している。捕獲メモ
リから捕獲ＤＳＰへ捕獲データを移動させるために必要
な待ち時間は存在しない。捕獲ＤＳＰは捕獲メモリへ直
接的にアクセスすることが可能であるので、処理を開始
する前に、捕獲したデータは捕獲メモリから個別のＤＳ
Ｐ（又はアレイプロセサ）メモリへ転送することは必要
ではない。

【００１６】

【発明の実施の形態】図１は本発明に基づく混合信号テ
スタのある機能的能力を示している。混合信号ＤＵＴ１
００は、例えば正弦波１１０等の特定した形態のアナロ
グ励起信号を供給すべきアナログ入力端１０５を有して
いる。アナログ励起信号は、データシーケンサ１１５に
よって供給され且つＤＡＣ１２０によってアナログ形態
へ変換されるデジタルデータとして表わされている。次
いで、このアナログ信号はフィルタ１２５を介して入力
端１０５へ供給される。混合信号ＤＵＴ１００は、特定
した形態のデジタルデータとしてコード化したアナログ
情報が供給されるデジタル入力端１３０を有している。
このデジタルデータは、フォーマット化した信号をデジ
タル入力端１３０へ供給するフォーマッタ１４０へデー
タシーケンサ１３５によって供給される。

【００１７】混合信号ＤＵＴは、テストシステムによっ
て解析されるべきアナログ信号１５０を供給するアナロ
グ出力端１４５を有している。その信号は、フィルタ１
５５を介してＡＤＣ１６０へ通過される。その結果得ら
れるデジタル化された信号は捕獲メモリ１６５内に格納
され、該メモリはＤＳＰ１７０へアクセスすることが可
能である。混合信号ＤＵＴは、アナログ情報を表わすデ
ジタル信号を供給するデジタル出力端１７５を有してい
る。そのデジタル信号はフォーマッタ１８０へ通過さ
れ、該フォーマッタはそのデジタル信号をデコードし且
つ結果的に得られるデコードされた情報を捕獲メモリ１
８５内に格納する。捕獲メモリ１８５内のデータはＤＳ
Ｐ１９０に対してアクセス可能である。ＤＳＰ１７０及
びＤＳＰ１９０は、該ＤＵＴから受取った信号の時間を
ベースとした解析及び周波数をベースとした解析を実行
するためにプログラムすることが可能である。

【００１８】図２は本発明に基づく混合信号テストシス
テムのアーキテクチュア全体図を示している。ワークス
テーション２００がトップレベルのプログラミング及び
テスタの制御のためのユーザインターフェースを提供し
ており、且つＤＳＰプロセサ２２０と通信を行なうテス
タコンピュータ２１０と通信を行なう。以下に更に詳細
に説明するように、各アナログチャンネルに対して一対
のＤＳＰプロセサが設けられている。ＤＳＰプロセサ２
２０はアナログシーケンサ２３０を駆動し、該シーケン
サは必要に応じてアナログクロック供給源２４０からク
ロック信号を受取る。アナログクロック供給源２４０
は、デジタルマスタクロック２５０に対する基準を与え
ている。デジタルピン「スライス」２６０はデジタルマ
スタクロック２５０からタイミング基準を受取る。デジ
タルピンスライス２６０はデジタルピンエレトロニクス
２７０と通信を行なう。アナログシーケンサ２３０はア
ナログピンエレクトロニクス２８０と通信を行なう。デ
ジタルピンエレクトロニクス２７０及びアナログピンエ
レクトロニクス２８０は被検査装置（ＤＵＴ）２９０の
ピンへ励起信号を供給し且つ該ピンから応答信号を受取
る。アナログ信号及びデジタル信号はアナログシーケン
サ２３０、アナログチャンネルクロック信号発生器２４
０、デジタルマスタクロック信号発生器２５０及びデジ
タルピンスライス２６０の同期を介して連携されてい
る。

【００１９】図３は本発明の好適実施例に基づく混合信
号テストシステムのデジタルチャンネル３００及びアナ
ログチャンネル３０５のハイレベルのブロック図を示し
ている。デジタルチャンネル３００及びアナログチャン
ネル３０５の数は設計上選択されるものであり、好適実
施例では４４８個のデジタルチャンネルと４個のアナロ
グチャンネルとを有している。制御可能なマスタクロッ
ク２５０が、例えば３０６．５ＭＨｚ乃至３１２．５Ｍ
Ｈｚにおけるクロック信号を、各デジタルチャンネルの
デジタルピンスライス（デジタルピン制御器）及び各ア
ナログチャンネルのアナログクロック発生器、例えばデ
ジタルチャンネル位置のデジタルピン制御器３１０、デ
ジタルチャンネル４４８のデジタルピン制御器３１５、
アナログチャンネルクロック信号発生器２４０へ供給す
る。

【００２０】デジタルピン制御器はピンエレクトロニク
ス（ＰＥ）カード及びＤＵＴが装着されているロードボ
ード３２０を介してＤＵＴと通信を行ない、例えば、デ
ジタルピン制御器３１０及び３１５はＰＥカード３２５
及び３３０を介してＤＵＴ２９０と通信を行なう。デジ
タルチャンネルは従来の態様で動作し、各デジタルチャ
ンネルは、所定のパターンに従ってＤＵＴのピンを駆動
し及び／又は予定された応答パターンと比較するために
ＤＵＴのピン上のデジタル信号を検知するために従来の
態様でプログラムすることが可能である。

【００２１】各アナログチャンネルは、混合信号デジタ
ルサブシステム３３５、プログラム可能なデジタル信号
プロセサ（ＤＳＰ）モジュール３４０、アナログピンエ
レクトロニクス（ＰＥ）３４５を有している。混合信号
デジタルサブシステム３３５は、クロック信号発生器２
４０、アナログ供給源シーケンサモジュール３５０、ア
ナログ測定シーケンサモジュール３５５を有している。
アナログＰＥ３４５は、波形供給源（ＷＦＳ）３８０、
入力（Ｉ／Ｐ）及び出力（Ｏ／Ｐ）フィルタ３８５、波
形測定器３９０を有している。

【００２２】ＤＵＴへ印加すべきアナログ信号パターン
のデジタル表示は、クロック２４０からのクロック信号
と同期するプログラム可能なＤＳＰモジュール３４０の
制御下にあるアナログ供給源シーケンサモジュールによ
って発生される。これらのデジタル表示は波形供給源３
８０へ供給され、該波形供給源はそれらをアナログ励起
信号へ変換する。アナログ励起信号は必要に応じてフィ
ルタ３８５を介して通過され、且つロードボード３２０
を介してＤＵＴ２９０へ供給される。

【００２３】ＤＵＴ２９０からのアナログ応答信号はロ
ードボード３２０を介してデジタル化のために波形測定
器３９０へ通過される。アナログ応答信号は必要に応じ
てフィルタ３８５を介して通過される。アナログ応答信
号のデジタル表示は格納のため及び後処理及びＤＳＰモ
ジュール３４０による解析のためにアナログ測定シーケ
ンサモジュール３５５へ通過される。

【００２４】図４は図３のテストシステムの信号経路の
より詳細を示したブロック図であって、同一の構成要素
には同一の参照番号を付してある。図示した実施例にお
いては、各アナログチャンネルはアナログピンエレクト
ロニクス（ＰＥ）カード（波形供給源３８０、フィルタ
モジュール３８５、波形測定器３９０）、２個のアナロ
グシーケンサカード（アナログ供給源シーケンサ３５０
及びアナログ測定シーケンサ３５５）、１個のＤＳＰモ
ジュール３４０を有している。各チャンネルは、特定の
アナログ信号帯域幅及び分解能に対して最適化させるこ
とが可能である。アナログＰＥカードは、好適には、デ
ジタルＰＥカードと共に低ノイズテストヘッド４００内
に位置されている。

【００２５】アナログ供給源シーケンサモジュール３５
０、アナログ測定シーケンサモジュール３５５及びＤＳ
Ｐプロセサモジュールが各チャンネルに対して設けられ
ている。これらのモジュールは、好適には、システムメ
インフレーム又はアナログケージ４０２内に位置されて
いる。アナログ供給源シーケンサモジュール３５０は、
先入先出メモリ４７０、シーケンサ４７２、シンクロナ
イザ４７４、シーケンサメモリ４７６及びマルチプレク
サ（ＭＵＸ）４７８を有している。アナログ測定シーケ
ンサモジュール３５５は、マルチプレクサ４８０、デー
タパッカー４８２、データフォーマッター４８４、シン
クロナイザ４８６を有している。アナログ供給源シーケ
ンサモジュール３５０及びアナログ測定シーケンサモジ
ュール３５５は、例えば１２５ＭＨｚ乃至２５０ＭＨｚ
の範囲内のクロック信号を発生することの可能なチャン
ネル毎アナログクロック信号発生器２４０からの選択し
た周波数のクロック信号によって同期される。この選択
可能なクロックは、所望の周波数又はデータレートにお
いてＤＵＴへの信号及びそれからの信号をアナログチャ
ンネルが供給し且つ測定することを可能としている。例
えば、特定したＩＴＵ−ＴＳＳ（以前はＣＣＩＴＴ）国
際標準周波数においてモデム装置と通信することにより
モデム装置をテストすることが所望される場合がある。

【００２６】アナログ供給源シーケンサモジュール３５
０は、波形供給源３８０を介して、及び、オプションと
して、フィルタ３８５を介して、ＤＵＴへ供給される複
雑な波形のランタイム発生を与える。アナログ供給源シ
ーケンサモジュール３５０は、更に、サブルーチンメモ
リ及び別のデータマルチプレクサ４０５を介してアナロ
グ信号のデジタル表示をデジタルピンスライス４１０へ
供給することが可能である。このデジタル表示は、デジ
タルピンエレクトロニクス４１５を介してＤＵＴ２９の
入力ピンを駆動するために使用される。一実施例におい
ては、５６個のデジタルＰＥユニット４１５が本システ
ム内に設けられており且つユーザが定義したテストプロ
グラムがアナログチャンネルによって使用するために必
要に応じてそれらを選択することが可能である。

【００２７】デジタルＰＥカード４２０からのデータ
は、デジタルピンスライス４２５、「Ｈフェイル（Ｈ−
ｆａｉｌ）」マルチプレクサ４３０及び「アナログ」マ
ルチプレクサ４３５を介してアナログ測定シーケンサ３
５５へ通過する。アナログ測定シーケンサモジュール３
５５は、デジタルＰＥカード４２０又は波形測定カード
３９０からのデータをＤＳＰモジュール３４０内へ転送
する。アナログ測定シーケンサモジュール３５５は、該
データをフォーマット化し且つそれをＤＳＰモジュール
３４０へ転送する。

【００２８】各ＤＳＰモジュール３４０はＤＳＰエンジ
ン４４０及び「スーパーメザニン（ｓｕｐｅｒ ｍｅｚ
ｚａｎｉｎｅ）」４４５を有している。ＡＭＳ３５５か
ら入力するデータは、ＥＣＬ対ＴＴＬ変換器４５０を介
し、次いでスイッチ４５５を介して、メモリ４６０又は
４６５の一方へ通過される。ＤＳＰエンジン４４０から
スーパーメザニン４４５へ供給されるデータはラッチ４
６６及びＴＴＬ対ＥＣＬ変換器４６８を介してアナログ
供給源シーケンサ３５０へ通過する。

【００２９】ＤＳＰエンジン４４０は、例えば、メリー
ランド州シルバースプリングのイクストス（Ｉｘｔｈｏ
ｓ）インコーポレイテッドから販売されているモデルＩ
ＸＤ７２３２信号処理ボードのような市販されているプ
ロセサボードとすることが可能である。図５はこのＩＸ
Ｄ７２３２ボードのハイレベルアーキテクチュアを示し
ている。一対のデジタル信号プロセサ５００，５０５の
各々が、夫々のデータバス５１０，５１５を介して、ス
ーパーメザニン４４５、夫々のデータメモリ５２０，５
２５、ＤＳＰ間先入先出（ＦＩＦＯ）メモリ５３０及び
グローバルメモリメザニン５３５と通信を行なう。デジ
タル信号プロセサ５００，５０５の各々は、夫々のプロ
グラムバス５４０，５４５を介して、夫々のプログラム
メモリ５５０，５５５と通信を行なう。プログラムバス
５４０，５４５は、更に、ボード制御器／ＶＭＥインタ
ーフェース５６０を介してＶＭＥバス５６５及びシリア
ルポート５７０，５７５への通信を与えている。

【００３０】データメモリバンク５２０，５２５及びグ
ローバルメモリ５３５は対応するＤＳＰプロセサアドレ
ス空間内にマッピングされており、それによりＤＳＰプ
ロセサが通常のメモリのようにこれらの要素へアクセス
することを可能としている。アドレス発生器（不図示）
はアナログ測定シーケンサ３５５ではなくＤＳＰプロセ
サによってアクセスされる。

【００３１】ＤＳＰ−Ａ５００はスーパーメザニンメモ
リ４６０又は４６５のアドレス空間内における位置に対
してアドレス発生器Ａを設定する。ＤＳＰ−Ａ５００が
メモリ（例えば、メモリ４６０）の１つのバンクから読
取を行なっている間に、ＡＭＳ３５５は他方のメモリバ
ンク（例えば、メモリ４６５）内にデータを格納するこ
とが可能である。次いで、ＤＳＰ−Ａ５００はバンクを
スイッチし、且つ、ＡＭＳ３５５が最初のバンク（例え
ば、メモリ４６０）内にデータを書込んでいる間に、Ｄ
ＳＰ−Ａ５００は２番目のバンク（例えばメモリ４６
５）からデータを読取ることが可能である。捕獲したも
の全てに対して充分な空間がメモリバンク内に存在する
場合には、ＤＳＰ−Ａ５００は高速のＡＭＳ４４５が前
に捕獲したものに上書きすることの恐れなしで１個のバ
ンク内に複数個の捕獲したものを強制的に入れるように
アドレス発生器Ａを設定することが可能である。１つの
メモリバンク内において１個の捕獲したものが得られる
と、ＤＳＰはＡＭＳをロックアウトして、それがスーパ
ーメザニン内にデータを書込むことを阻止する。

【００３２】ＡＭＳ３５５に対する入力／出力（Ｉ／
Ｏ）方法は、２つの異なるモード、即ちブロックモード
及び実時間モードで制御することが可能である。ブロッ
クモードにおいては、ＡＭＳ３５５からのデータを処理
するためにＤＳＰ−Ａ５００のみが使用される。このモ
ードにおいては、スーパーメザニン４４５の全てのバン
クはＤＳＰ−Ａ５００によって制御される。入力データ
カウントに対応するＤＳＰ−Ａ５００内のレジスタ（不
図示）の寸法は、スーパーメザニン４４５の全メモリ寸
法と等しい。スーパーメザニン４４５は、転送されるデ
ータ寸法に対応するカウンタ（不図示）を有している。
ＤＳＰ−Ａ５００は入力するデータが開始するスーパー
メザニン４４５内のベースデータを知得している。更
に、ＤＳＰ−Ａ５００は現在のデータが格納されている
アドレス位置に対するポインタをアップデートさせる。
ＤＳＰ−Ａはスーパーメザニン４４５におけるデータア
ドレス発生をイネーブル及びディスエーブルさせること
が可能であり、その際にそれをＡＭＳからカットオフす
る。ＤＳＰ−Ａ５００は、更に、スーパーメザニンをリ
セットすることが可能である。

【００３３】スーパーメザニン４４５は入力データブロ
ックの終りにＤＳＰ−Ａ５００へインタラプトを送給す
る能力を有している。スーパーメザニン４４５は、特定
した数の入力データブロックの後にＤＳＰ−Ａ５００へ
インタラプトを発生するための能力を有している。スー
パーメザニン４４５は、データを損失することなしに一
方のバンクが満杯である場合にメモリバンク４６０，４
６５の間でスイッチすることが可能である。スーパーメ
ザニンは特定のブロック寸法を受取った後に次のバンク
へスイッチするようにセットアップすることが可能であ
る。

【００３４】ブロックモード。現在のテストに対する捕
獲したものの寸法に基づいて、ＤＳＰ−Ａ５００はテス
トプログラムにおいて特定されているデータに基づいて
スーパーメザニン４４５内に転送カウンタを設定する。
スーパーメザニン４４５が転送カウンタ内において特定
されている寸法に対応してＭＡＳ３５５からデータブロ
ック（レコードとしても知られている）を受取ると、ス
ーパーメザニン４４５はＤＳＰ−Ａ５００に対してイン
タラプトを発生する。ＤＳＰ−Ａ５００は、ＭＡＳ３５
５からある数の入力ブロックが送られた後においてのみ
インタラプトが発生されるようにスーパーメザニン４４
５を構成させることが可能である。ＤＳＰ−Ａ５００が
スーパーメザニン４４５からインタラプトを受取ると、
それはメモリバンク内のデータの処理を開始する。ＤＳ
Ｐ−Ａ５００はＭＡＳ３５５がデータを書込んでいるバ
ンクへアクセスすることはできない。更に、ＤＳＰ−Ａ
５００は、ＡＭＳ３５５がデータを書込んでいる間に、
ＡＭＳ３５５からの次の入力に対する必要なレジスタを
セットアップすることが可能である。このモードにおい
ては、ＤＳＰ−Ａ５００は、ＭＡＳ３５５によってアク
セスされている１つを除いて、全てのバンクへアクセス
する。

【００３５】図６及び７はブロック動作モードにおける
スーパーメザニン（ＭＳ）４４５を示している。図６に
おいて、ＤＳＰ−Ａ５００がメモリバンク４６５からデ
ータを読取っている間にＡＭＳ３３５がメモリバンク４
６０へ書込を行なっている。ＳＭ４４５内のレジスタ６
００が入力ブロックの寸法、例えば１０２４バイトを表
わす「Ｘｆｅｒｌｅｎ」の値を保持し、且つＡＭＳ３３
５からバンク４６０へ転送されるデータのカウントを表
わす「Ｘｆｅｒｃｏｕｎｔ」の値を保持している。図６
において、ＤＳＰ−Ａ５００はＡＭＳ３３５からのデー
タを受付けるべくレジスタをセットアップしている。Ａ
ＭＳがバンク４６０内へデータを入力している間に、Ｄ
ＳＰ−Ａ５００はバンク４６０内のデータへアクセスす
ることはできず、ＤＳＰ−Ａ５００は次の入力に対して
レジスタをセットアップする。特定した転送長さの終り
において、ＳＭ４４５はＤＳＰ−Ａ５００へインタラプ
トを送る。次いで、ＤＳＰ−Ａ５００は図７に示したよ
うにＡＭＳ３３５のアクセスをバンク４６０からバンク
４６５へ変更する。必要なレジスタは既にＤＳＰ−Ａ５
００によってセットアップされているので、何等データ
ロスが発生することはない。この時点において、ＡＭＳ
３３５がバンク４６５を充填している間に、ＤＳＰ−Ａ
５００はバンク４６０内のデータを処理する。

【００３６】実時間モード。実時間動作モードにおいて
は、データが継続してＡＭＳ３３５からＤＳＰ−Ａ５０
０へ転送される。

【００３７】本明細書において説明する本発明に基づく
好適な混合信号テストシステムは、シュルンベルジェＩ
ＴＳ９０００ＦＸデジタルテストシステムのデジタルサ
ブシステムに基づいており且つそれを利用している。そ
のデジタルテストシステムは、例えば、カリフォルニア
州サンノゼのシュルンベルジェテクノロジィーズインコ
ーポレイテッドによって発行されたシュルンベルジェＩ
ＴＳ９０００ＦＸハードウエア参照マニュアル、発行番
号５７０１００４５、第４版、ＥＣＯ１７３１３、１９
９３年８月に記載されている。このＩＴＳ９０００ＦＸ
システムはテストのセットアップ及びプログラミングを
簡単化させる「ＡＳＡＰ」（アドバンストシンボリック
ＡＴＥプログラミング）として知られるソフトウエア環
境を包含している。混合信号テスト条件に対処するため
に、低ノイズパワー及び接地分布が与えられ、アナログ
サブシステム及び計装セットが付加され、且つＡＳＡＰ
ソフトウエア環境は、混合信号テストハードウエアの制
御のためのツールを提供する。

【００３８】図８はＩＴＳ９０００ＦＸシステムに基づ
いた本発明の混合信号テストシステム実施例の全体的な
アーキテクチュアを示したブロック図である。ＤＳＰモ
ジュール４４０はＣＰＵケージ内に収納されており且つ
ＶＭＥバス５６５を介して中央処理装置（例えば、スパ
ークプロセサに基づいた「フォース（ｆｏｒｃｅ）」Ｃ
ＰＵ）８０５及びメモリ８１０と通信を行なう。ＣＰＵ
８０５は、更に、ユーザプログラミング及びテストシス
テムの制御のためにスクリーン８２０と入力／出力装置
（不図示）とを具備するワークステーション８１５と通
信を行なう。ＣＰＵ８０５は、更に、システムステータ
ス制御器（ＳＳＣ）８２５と通信を行なう。ＶＭＥ対テ
スタインターフェース（ＶＴＩ）８２８は、ＶＭＥバス
５６５へ取付けられている要素とその他のカードケージ
内に位置されている高速インターフェース（ＨＳＩ）モ
ジュールとの間において高速バスを介しての通信を可能
としており、例えば、制御（Ｃ）ケージ８３５内のＨＳ
Ｉ８３０、高速ピン（Ｈ）ケージ８４５内のＨＳＩ８４
０（及びその他の６個のＨケージにおけるそのようなＨ
ＳＩユニットを介し）、且つアナログ（ＡＮ）ケージ８
５５におけるＨＳＩ８５０を介して通信を行なうことを
可能とする。Ｃケージは、グローバルタイミング及びア
ドレス発生を与える全ての高速ピンスライスカードとイ
ンターフェースする。ＨＳＩに加えて、各Ｈケージはク
ロックバッファカード及び最大で１６個のピンスライス
カードと適合されている。各ピンスライスカードは４個
のテストヘッドチャンネルを制御する。Ｈケージ当たり
２つのサブルーチンメモリ及び別のデータマルチプレク
サ（ＳＭＡＤＭ）モジュールは、各々が３２個のチャン
ネルを制御するように適合させることが可能である。

【００３９】ＶＴＩ８２８は、更に、ＶＭＥバス５６５
へ取付けられている要素とテストヘッド内のテストヘッ
ドインターフェース（ＴＨＩ）モジュール８５８との間
のテストヘッドバスを介して、例えば、テストの前にア
ナログチャンネルの種々の要素に対しＣＰＵ８０５から
のセットアップ情報を通信し且つテストの後に情報を検
索するために、通信を行なうことを可能としている。時
間測定ユニット２５０は選択した周波数においてのデジ
タルクロック信号をテスト周期発生器（ＴＰＧ）回路８
６０へ供給する。メインシーケンス制御メモリ（ＭＳＣ
Ｍ）８６５、命令デコーダ８７０、デバッグ制御器８７
５及びクロックバッファ８８０も制御（Ｃ）ケージ８３
５内に収容されている。クロックバッファ８８５及び８
９０は、夫々、Ｈケージ８４５及びＡＮケージ８５５内
に設けられている。制御可能なサブルーチンメモリ及び
交互のデータマルチプレクサ４０５は、アナログ供給源
シーケンサ３５０から又はその他のオプション（ＳＣＡ
Ｎ及び自動プログラム発生器（ＡＰＧ）パターン供給
源）からのデジタルパターンを選択し且つ格納すること
が可能である。直流（ＤＣ）サブシステム８９５がＤＵ
ＴのＤＣ特性の測定のために設けられている。

【００４０】図９はこのようなテストシステムのハイレ
ベル動作を制御するためのテストプロセサ（例えば、Ｃ
ＰＵ８０５）において稼動するスケージューラープログ
ラムのフローチャートを示している。動作はブロック９
００からスタートする。ブロック９１０において、この
プログラムは、テスタが混合信号テスト動作の準備がな
されているか否かをチェックする。その結果が否定であ
る場合には、スケジューラーはデジタルテストを実行す
べきものと仮定し且つステップ９１５へ進行し、デジタ
ルテスト用にＩＴＳ９０００ＦＸデジタルテスタの「Ａ
ＳＡＰ」ソフトウエア環境を使用する。一方、その結果
が肯定である場合には、スケジューラーはステップ９２
０において何等かのテストが実行を待機しているか否か
を判別する。その結果が否定である場合には、スケジュ
ーラーはステップ９２５において動作を停止する。一
方、その結果が肯定である場合には、スケジューラーは
ステップ９３０において混合信号テストが行なわれるべ
きか否かを判別する。その結果が否定である場合には、
スケジューラーはステップ９３５へ進行し「ＡＳＡＰ」
ソフトウエア環境を使用してデジタルテストを実行す
る。一方、その結果が肯定である場合には、スケジュー
ラーはステップ９４０において実行されるべきテストが
「ロードボードツール（Ｌｏａｄｂｏａｒｄｔｏｏ
ｌ）」という名称のソフトウエアツールによって制御さ
れるべきか否かを判別する。実行されるべきテストがロ
ードボードツールによって制御されるべき場合には、ス
ケジューラーはステップ９４５において全ての混合信号
テストが完了するのを待機し、次いでステップ９５０に
おいてＤＳＰが現在のテストに対して捕獲データを保持
することが可能であるか否かを判別する。その結果が否
定である場合には、スケジューラーは、ＤＳＰが１つの
メモリバンクを解放するまで、ステップ９５５において
アイドリング状態を維持する。一方、その結果が肯定で
ある場合には、スケジューラーはステップ９６０におい
て現在の捕獲データを保持すべくＤＳＰに命令を与え
る。次いで、スケジューラーはステップ９６５において
現在のテストがロードボードツールソフトウエアによっ
て制御されるか否かを判別する。その結果が否定である
場合には、処理の流れはステップ９２０へ進行する
（「Ａ」のマーク）。一方、その結果が肯定である場合
には、スケジューラーはステップ９７０において現在の
混合信号テストが完了するのを待機し、次いでステップ
９２０へ進行する（「Ａ」のマーク）。実行されるべき
更なるテストが存在しない場合には、スケジューラーは
ステップ９２５において動作を停止する。

【００４１】ロードボードツールはテスタの機能的及び
物理的アナログ能力へ容易にユーザがアクセスすること
を可能とするソフトウエアインターフェースである。そ
れは、混合信号テストの実行、テストステータスのモニ
タ、及びテストに関与する装置の制御を与える。図１０
は、ディスプレイ８２０上においてユーザが見るような
機能的表示を示しており、その中にはＤＵＴ１０００及
びそのピンの表示が示されている。更に、例えばマウス
等のポインティング／選択装置でディスプレイを操作す
ることによってＤＵＴのピンへユーザが機能的に接続さ
せた装置の表示も示されている。例えば、波形供給源Ｗ
Ｆ１及び波形測定ＷＭ１がＤＵＴピン１及び２に接続さ
れており、デジタルパターン供給源ＤＰ１がＤＵＴピン
３へ接続しており、別のデジタルパターン供給源ＤＰ２
がＤＵＴピン４へ接続されている等である。このディス
プレイは、ユーザがセットアップするリレー制御の状態
（「Ｃ」ビット）及びその他のテストパラメータによっ
て決定されるロードボードリレーの現在の状態を示して
いる。セットアップが完了すると、ロードボードツール
ソフトウエアは必要に応じてその他のＡＳＡＰツールを
動作させてテストを実行する（例えば、パターン、タイ
ミング、レベル、ＤＣ値等を設定するツール）。

【００４２】ロードボードツールを介して、ユーザは、
更に、計算、信号供給及び測定、Ｃビット制御、アナロ
グクロック制御、波形発生及び測定、基準、生産性、仕
様要約、システムステータス、シーケンス動作に対する
特別のソフトウエアツールを動作させることが可能であ
る。特定のハードウエアを制御するこれらのツールの各
々は、好適には、ハードウエアのブロック図を表示し且
つそのブロック図のどの部分をユーザが変更することが
可能であるかを表示する。

【００４３】「ＤＳＰツール」はＤＳＰが適宜の転送機
能を実行するようにユーザがプログラムすることを可能
とする。図１１において示したように、ＤＳＰをプログ
ラミングするためのスタンダードなライブラリ機能及び
ユーザがコード化した機能と共に、図形的インターフェ
ースが提供される。このツールは、更に、ユーザに対し
て閉ループテストを記述するための能力を提供し、且
つ、プログラムデバッグ期間中に、機能に関してブレー
クポイントを設定し且つアレイデータを表示する能力を
提供している。図１１は、１１００においてＤＳＰツー
ルのサンプルのスクリーン表示を示している。ファイル
機能のメニューは１１０５に示してあり、編集機能のメ
ニューは１１１０に示してあり、動作機能のメニューは
１１１５に示してあり、計算機能のメニューは１１２０
に示してあり、ユーザが構成することの可能なツールバ
ーは１１２５に示してある。デバッグ機能のメニューは
１１３０に示してある。これらのメニュー項目の各々
は、所望のシステム能力を喚起させるためにマウス又は
キーボードの助けを借りてユーザによって選択すること
が可能である。

【００４４】図１２はユーザが定義した機能のみなら
ず、ベクトル、スカラ及びＤＳＰとして分類される広範
囲のスタンダードなライブラリ機能を含む動作機能のメ
ニューヒエラルキーを示している。ＤＳＰ機能は、ハニ
ング（Ｈａｎｎｉｎｇ）窓の計算、複雑な高速フーリエ
変換（ＦＦＴ）の実行、及び時間ドメイン自己相関等の
公知の動作に対するアルゴリズムを包含している。

【００４５】サンプルのユーザが提起した動作シーケン
スを図１に表示してあり、その場合に、Ａ／Ｄ変換器か
らの信号がローパスフィルタ（ＬＰＦ）を介して通過さ
れ、格納されたファイルからの信号はハニング窓動作に
露呈される。これらの２つの動作の結果は各々高速フー
リエ変換（ＦＦＴ）へ露呈され、回旋され（ＣＯＮ
Ｖ）、次いで逆高速フーリエ変換（ＩＦＦＴ）が行なわ
れて所望の結果を発生する。図１に示したような図形を
構成することによって、ユーザはシステム動作の詳細な
知識なしで所望の動作シーケンスをセットアップするこ
とが可能である。ＡＳＡＰソフトウエア環境は、ユーザ
が形成したテストの流れの図形表示から詳細なテストプ
ログラムを発生する。

【００４６】「測定ツール」はユーザが測定インストル
メンテーション（計装）をプログラムすることを可能と
している。測定ツールは幾つかのモード、即ちＨＡＷＭ
（高精度波形測定）、ＨＦＷＭ（高周波数波形測定）又
はデジタルピン、のうちの１つを選択することを可能と
している。各モードにおいて、適切な回路図及び測定シ
ーケンサ図が表示される。このディスプレイはユーザが
パラメータをセットすることを促すブロックを有してい
る。測定ツールＨＡＷＭダイヤグラムの一例を図１３に
示してある。ＨＡＷＭモードにおける測定ツールの主要
な機能はオーディオフィルタを設定し、適宜の高精度測
定オプションを設定し、且つマルチメータを使用して波
形測定装置の電圧出力を測定するためのオプションを提
供することである。ＨＦＷＭモードにおける測定ツール
の主要な機能は、適宜の高周波数測定オプションを設定
し、ビデオフィルタを設定し、且つマルチメータを使用
する波形測定装置の電圧出力を測定するためのオプショ
ンを提供することである。デジタルピンモードにおける
測定ツールの主要機能は、ＨＣＡＧＥビットマップマル
チプレクサ及びアナログ測定マルチプレクサを制御する
ことによって測定シーケンサにおけるデジタルピンをマ
ッピングすることである。アナログ測定シーケンサハー
ドウエアも測定ツールで制御される。アナログ測定シー
ケンサインターフェースの主要な機能は、直接的にＤＳ
Ｐへ送給するか又はアナログ測定シーケンサを介してＤ
ＳＰへ送給するかのデータ経路付けをユーザが選択する
ことを可能とし、且つ波形評価ブロック、クロック供給
源、クロック周波数、スタートアンドストップトリガ、
データフォーマット及びデータ捕獲モード等のパラメー
タをインターフェースに与えることである。

【００４７】供給ツール（ＳｏｕｒｃｅＴｏｏｌ）はア
ナログ波形／サンプルデータをＤＵＴへ供給する技術を
ユーザへ与えている。ロードボードツールにおけるハー
ドウエアの設定に依存して、このツールにおいて適宜の
装置回路図が表示される。波形ツール（Ｗａｖｅｆｏｒ
ｍＴｏｏｌ）は波形を形成するためにこのツールから喚
起させることが可能である。供給ツールは３つのモー
ド、即ちＨＡＷＳ（高精度波形供給）、ＨＦＷＳ（高周
波数波形供給）又はデジタルピンのうちのいずれか１つ
で動作する。各モードにおいて、適宜の回路図及び供給
シーケンサダイヤグラムが表示される。図１４は供給ツ
ールＨＡＷＳダイヤグラムディスプレイの一例を示して
いる。ＨＦＷＳモードにおける供給ツールの主要な機能
は、適宜の高周波数供給オプション及びビデオフィルタ
を設定することである。デジタルピンモードにおける供
給ツールの主要な機能は、供給シーケンサにおいてデジ
タルピンをマッピングすることである。アナログ供給シ
ーケンサハードウエアも供給ツールで制御される。アナ
ログ供給シーケンサインターフェースの主要な機能は、
ＤＳＰからＤＵＴへデータを供給する場合にアナログ供
給シーケンサハードウエアをバイパスすることをユーザ
が選択することを可能とし、波形発生ブロック、クロッ
ク供給源、クロック周波数、スタートアンドストップト
リガ等のパラメータをインターフェースに与えることで
ある。

【００４８】その他のユーザがアクセス可能なソフトウ
エアツールも好適に設けられている。例えば、基準ツー
ルはユーザが基準供給源を制御することを可能とし、且
つ回路図の機能的表示を表示する。波形ツールは発生さ
れるべき波形の図形表示を形成する方法を与えている。
Ｃビットツールは「Ｃ」ビットリレーを制御し、全ての
ロードボードユーザリレーハードウエアのブロック図を
表示し且つどの部分がユーザによって変更することが可
能であるかを表示する。アナログクロックツールはユー
ザがアナログクロック動作を操作し且つテスタのジッタ
ー供給ハードウエアを操作することを助け、アナログク
ロック動作及びジッター供給ハードウエアの図形を表示
し、マスタクロックを制御し且つその図形のどの部分を
ユーザが変更することが可能であるかを表示する。シー
ケンスツール（ＳｅｑｕｅｎｃｅＴｏｏｌ）は混合信号
テスト期間中に実行されるテスタの活動の順番をユーザ
が特定することを可能とする。

【００４９】上述した図形ソフトウエアツールは、好適
には、ユーザによるシステムセットアップを簡単化する
ために使用されるが、そのようなセットアップは、例え
ばユーザによるテストプログラムの直接的な発生等その
他の公知の手段によって行なうことも可能である。ユー
ザによってセットアップが行なわれると、ＣＰＵ８０５
はセットアップ及び制御及びシーケンス情報をＶＴＩ８
２８、Ｃケージ、Ｈケージ及びＡＮケージにおけるＨＳ
Ｉユニット、及びＴＨＩ８５８を介してシステムのハー
ドウエアモジュールへ通過させる。このようにして柔軟
に構成することの可能な供給及び測定装置を有する複数
個のアナログチャンネルが使用可能であることは、本シ
ステムが広範囲の混合信号テスト、例えば図３０乃至３
２を参照して説明するようなテストを効率的に実行する
ことを可能とする。

【００５０】図１５は、テストセットアップ及び動作を
制御する場合に有用な制御ツール（ＣｏｎｔｒｏｌＴｏ
ｏｌ）ソフトウエアツールの図形表示を示している。こ
の表示は、例えば、ワークステーション２００のディス
プレイスクリーンの「ウインドウ」内に表われ、且つテ
ストプログラム名称のユーザエントリ用のブロック、及
び「Ｂｕｉｌｄ（構築）」、「Ｌｏａｄ（ロード）」、
「Ｉｎｓｔａｌｌ（インストール）」、「Ｉｎｉｔ（初
期化）」、「Ｂｅｇｉｎ（開始）」、「Ｒｅｓｅｔ（リ
セット）」、「ＦｌｏｗＴｏｏｌ（流れツール）」、
「ＳｏｕｒｃｅＴｏｏｌ（供給源ツール）」、「Ｔｉｍ
ｉｎｇ（タイミング）」等の名称の付いた機能を活性化
させるために制御装置（例えば、「マウス」又はその他
のポイント・アンド・クリック装置）によって選択する
ことの可能な「ボタン」を有している。

【００５１】図１６は制御ツールディスプレイのサブウ
インドウを示しており、その中には、ワークステーショ
ン２００へ接続されており且つそれを介して制御可能な
テストシステムＴ１，Ｔ２／Ｍ及びＴ３を表わすアイコ
ンが示されている。テストシステムＴ１及びＴ３は、こ
の例においては、デジタルテスタ（例えば、スタンダー
ドのＩＴＳ９０００ＦＸテストシステム）であり、一方
テストシステムＴ２／Ｍは本明細書に説明するような混
合信号テスタである。「Ｔ２／Ｍ」アイコンをユーザが
選択すると、図１７に示したような表示が表われ、その
場合に、「Ｔ２／Ｍ」の記号の付いたブロックが混合信
号テスタの夫々のテストヘッドを表わすインジケータへ
取付けられた状態で示される。図示した例においては、
テストヘッド＃１「ＴＨ１」用のインジケータは、その
テストヘッドが使用可能であることを表わしており、一
方テストヘッド＃２に対するインジケータは、そのテス
トヘッドが現在使用不可能であることを示している。
「ＴＨ１」の記号の付いたインジケータを選択すること
によって、ユーザはシステムに対してテストヘッド＃１
の動作の準備をするべく指示を与える。ユーザがテスト
プログラム名称をエンターし且つ「Ｌｏａｄ」アイコン
（図１５参照）を選択すると、図１８に示したようなテ
ストプログラムＩ／Ｏウインドウが表示されて、テスト
プログラム動作のステータス、例えば「テストプログラ
ムローディング」、「テストプログラムロード済」等の
ステータスを表示する。

【００５２】図１５の「ＦｌｏｗＴｏｏｌ」アイコンを
選択することによって、ユーザは図１に示したような
「ＦｌｏｗＴｏｏｌ」表示ウインドウを活性化させるこ
とが可能である。このＦｌｏｗＴｏｏｌ（流れツール）
表示は、ＩＴＳ９０００ＦＸテストシステムの「ＡＳＡ
Ｐ」ツールを使用してテストの流れをユーザが定義する
ことを助ける。図１９の簡単な例においては、テストは
「Ｂｅｇｉｎ」の記号の付いたブロックで開始し且つ３
３ＭＨｚクロック速度でＤＵＴの機能的デジタルテスト
を実行する「３３ＭＨｚＦＴｅｓｔ」セグメントへ進行
する。この３３ＭＨｚテストをパス（合格）すると、テ
ストの流れは混合信号「ＭＴｅｓｔ」セグメントへ移
る。そうでない場合には、テストの流れは「２０ＭＨｚ
ＦＴｅｓｔ」セグメント等へ進行する。単一テストセグ
メント、例えば「ＭＴｅｓｔ」セグメントを実行すべき
場合には、ユーザは、そのセグメントのみを実行するた
めの選択をすべきボタンを具備する図２０に示したよう
なサブウインドウディスプレイを得るために、図１９か
ら対応するアイコンを選択することが可能である。単一
セグメント又は選択した一群のセグメントの実行は、テ
ストを開発中にテストのデバッグを行なう場合に有用な
場合がある。

【００５３】ＡＳＡＰランタイム実行環境は、テストプ
ログラムプロセス及びテスタＣＰＵに関するサポートプ
ロセスから構成されている。テストデータ制御（ＴＤ
Ｃ）ソフトウエアはデータ転送用インターフェースを与
え且つＵＮＩＸＴＣＰ／ＩＣのソケットをベースとした
通信プロトコル上で実現されたランタイムプロセスに対
するイベント通知をサポートしている。テスタコンピュ
ータ２１０上で稼動するＴＤＣプロセスは、例えば、ア
ナログサブシステムの構成（「Ｌｏａｄ」）、アナログ
ハードウエアのインストール（「Ｉｎｓｔａｌｌ」）、
アナログハードウエアの初期化（「Ｉｎｉｔ」）、アナ
ログテスト実行（「Ｅｘｅｃｕｔｅ」）、ＤＳＰ結果の
管理、及びアナログデータブロック処理等のアナログラ
ンタイムサービス要求を取扱うためのステーメントを有
している。

【００５４】図２１は本発明に基づく種々の流れにおけ
る混合信号テスタのランタイム動作に対する状態線図を
示している。ランタイム実行プロセスはイベント駆動型
状態モデルに基づいているので、状態線図技術はランタ
イムの流れを記述する。流れはイベント、状態、活動及
び結果の寄せ集めである。ランタイムプロセス制御は、
ＡＳＡＰ環境内におけるアナログサブシステムを操作す
るための機能を提供している。この流れの一部を図２３
−２９のサブ状態線図に示してあり、特定の流れのより
詳細、状態変化を発生させるイベント、及び状態変化か
ら得られる活動を示している。実線の楕円は初期状態及
びオプション条件を表わしている。点線の区切りは同時
的に発生する状態を示している。

【００５５】ユーザは、上述したようなグラフィカルユ
ーザインターフェース（ＧＵＩ）か又はキーボードによ
るコマンドの直接的エントリ等のオペレータインターフ
ェースコンソール（ＯＩＣ）技術によって、ワークステ
ーション２００を介して命令を与える。ＧＵＩ又はＯＩ
Ｃユーザがランタイムサービスを要求するか又は実行プ
ロセスがランタイム実行サイクル期間中にイベント（例
えば、データログが必要とされるか、又は何等かのシス
テムの致命的なエラーが発生したか又はテスト結果を更
に処理する準備がなされている等）を検知すると、イベ
ントが発生する場合がある。イベントによって確立され
ている状態はランタイムプロセス活動を制御する。テス
トプログラム状態と関連している活動はランタイム動作
である。ランタイムプロセスの活動に基づいて発生され
る結果は特定の要求（イベント）に対する回答である。

【００５６】ロード流れ。ユーザが、（１）制御ツール
ディスプレイの「Ｌｏａｄ」ボタンを選択するか、又は
（２）ＬＯＡＤコマンドをタイプ入力することによっ
て、ロード機能を要求すると、ランタイムプロセスは、
２１０５においてＴＤＣ設備からＴＤＣ＿ＳＥＴＵＰ＿
ＣＯＮＦＩＧのメッセージタイプを有するＴＤＣ動作メ
ッセージを受取る。ランタイムプロセスがこの動作メッ
セージを受付けた後に、それは１２１０において「Ｌｏ
ａｄ」状態を初期化させる。図２３は「Ｌｏａｄ」状態
の活動のサブ状態線図を示している。次いで、例えば、
２３０５においてテストヘッド及びＤＳＰに対しコンフ
ィギュレーション（形態乃至は構成）ファイル内にデフ
ォルトのセットアップ情報をエンターすることによっ
て、システムコンフィギュレーション（形態又は構成）
セットアップを実行する。

【００５７】インストール流れ。ユーザが（１）制御ツ
ールの「Ｉｎｓｔａｌｌ」ボタンを選択するか、（２）
流れツールから予め定義したＩＮＳＴＡＬＬ（インスト
ール）セグメントを実行するか、又は（３）ＩＮＳＴＡ
ＬＬコマンドをタイプ入力することによって、ユーザが
インストール機能を要求する場合には、ランタイムプロ
セスは、ＴＤＣ設備からＴＤＣ＿ＩＮＳＴＡＬＬのメッ
セージタイプを有するＴＤＣ動作メッセージを受取る。
ランタイムプロセスがこの動作メッセージを受付けた後
に、それは２１１５において「Ｉｎｓｔａｌｌ」状態を
初期化させる。図２４は、「Ｉｎｓｔａｌｌ（インスト
ール）」状態のアナログ活動を記述するためのサブ状態
線図を示している。これらは、２４０５においてのハー
ドウエア変数のリセット及びローディング（例えば、ロ
ードボードキャリブレイション値）、２４１０における
発生器（供給源）ハードウエアの初期化（例えば、パタ
ーンメモリ内へのパターンのローディング）、２４１５
においての捕獲（測定）ハードウエアの初期化、２４２
０においてのＤＳＰの初期化、２４２５においてのＤＳ
Ｐへのプログラムのダウンロード、且つ２４３０におい
てのアナログシステムキャリブレイションの実行等を有
している。

【００５８】初期流れ。ユーザが、（１）制御ツール表
示の「Ｉｎｉｔ」ボタンを選択するか、（２）流れツー
ルから予め定義したＩＮＩＴセグメントを実行するか、
又は（３）ＩＮＩＴコマンドをタイプ入力することによ
って初期化機能を要求すると、ランタイムプロセスは、
ＴＤＣ設備からＴＤＣ＿ＩＮＩＴのメッセージタイプを
有するＴＤＣ動作メッセージを受取る。ランタイムプロ
セスがこの動作メッセージを受付けた後に、それは２１
２０において「Ｉｎｉｔ」状態を初期化させる。図２５
は「Ｉｎｉｔ」状態に関するアナログ活動のサブ状態線
図を示しており、その場合に、アナログチャンネルハー
ドウエアの各要素は既知の状態とされ且つＤＳＰユニッ
トがリセットされる。

【００５９】実行流れ。ユーザが（１）例えば図２０に
示したようにテストツールの「ＥＸＥＣＵＴＥ（実
行）」ボタンを選択するか、（２）例えば図１９に示し
たように流れツールからセグメントを実行するか、又は
（３）ＥＸＥＣＵＴＥ（実行）コマンドをタイプ入力す
るかによってテスト実行機能を要求すると、ランタイム
プロセスはＴＤＣ設備からＴＤＣ＿ＥＸＥＣＵＴＥのメ
ッセージタイプを有するＴＤＣ動作メッセージを受取
る。ランタイムプロセスがこの動作メッセージを受付け
た後に、それは２１２５において「ＥＸＥＣＵＴＥ（実
行）」状態を初期化させる。図２１の２１２５において
「ｅｘｅｃｕｔｅ＿ＳＥＧＭＥＮＴ（セグメント実
行）」２１３０、「ｓｔａｒｔ＿ｏｆ＿ｔｅｓｔ（テス
ト開始）」２１３５、「ＨＷ＿ｒｅｓｅｔ＿ｔｅｓｔｅ
ｒ（ＨＷテスタリセット）」２１４０（ハードウエア高
速初期化）、「ｅｘｅｃｕｔｅ＿ｔｅｓｔ（テスト実
行）」２１４５（これはテスト流れの全てのテストが実
行されるまで繰り返し行なわれる）、「ｅｎｄ＿ｏｆ＿
ｔｅｓｔ（テスト終了）」２１５０（これはテスト動作
を停止させる）を包含するサブ状態線図を示している。
２１５５において示したように、必要に応じてその他の
流れも与えることが可能である。

【００６０】図２６−２９は「Ｅｘｅｃｕｔｅ（実
行）」状態のサブ状態線図を示している。図２６は「ｅ
ｘｅｃｕｔｅ＿ｔｅｓｔ」状態２１４５の「ｃｏｎｔｉ
ｎｕｅ（継続）」モードの更なる詳細を示しており、そ
の場合に、テスタは２６０５においてリセットされ、テ
ストは２６１０においてセットアップされ、混合信号テ
ストは２６１５において実行され（「ｄｏ＿ａｎａｌｏ
ｇ＿ｔｅｓｔ」）、デジタルピンエレクトロニクスは２
６２０においてリセットされ（「ＲＴＬ＿ｓｅｔｕｐ＿
ｒｅｓｔｏｒｅ＿ｐｉｎｓ」）、且つ状態２６０５−２
６２０のシーケンスは、その流れの全てのテストが実行
されるまで継続する。状態２６１０におけるテストセッ
トアップは、２６２５においてのデジタルピンエレクト
ロニクスのセットアップ（「ＲＴＬ＿ｓｅｔｕｐ＿ｏｐ
ｅｎ＿ｐｉｎｓ」）及び２６３０においてのアナログチ
ャンネルのセットアップ（「ａｎｅ＿ｓｅｔｕｐ＿ａｎ
ａｌｏｇ」）に対するサブ状態を包含している。図２７
は２７０５においてのテスト装置の機能的テストアップ
（「レベル、タイミング、パターン．．セットアッ
プ」）、２７１０においてのＤＳＰセットアップ、２７
１５においてのシーケンサ波形セットアップ（「ｌｏａ
ｄ＿ａｎａｌｏｇ＿ｓｅｑｕｅｎｃｅｒ」）、２７２０
においての波形供給源セットアップ（「ｓｒｃ＿ｓｅｔ
ｕｐ＿ｗｓ」）、２７２５においての波形測定セットア
ップ（「ｍｅａｓ＿ｓｅｔｕｐ＿ｗｍ」）を包含するア
ナログチャンネルセットアップ状態２６３０のサブ状態
線図を示している。

【００６１】図２８は、２８０５におけるテストスター
ト状態及び、２８１０において測定シーケンサをスター
トさせ、２８１５において供給源シーケンサをスタート
させ、且つ２８２０において機能的テスト（「ｆｔｅｓ
ｔ」）をスタートさせるそのサブ状態を含むアナログテ
スト状態２６１５のサブ状態線図を示している。停止条
件が発生すると、テストは状態２８２５において停止し
且つテスト結果は状態２８３０においてＤＳＰにおいて
処理するために転送される。図２９はアナログテスト停
止のサブ状態線図を示している。ＤＳＰは状態２９０５
においてポーリングされて、それがその動作を完了した
か否かを判別し、一方タイムアウトクロックが状態２９
１０においてチェックされる。ＤＳＰがその動作を完了
しているか又はタイムアウトクロックが経過すると、供
給源シーケンサは２９１５において停止され、測定シー
ケンサは２９２０において停止され、「ｆｔｅｓｔ」が
２９２５において終了され、且つＤＳＰは２９３０にお
いて停止される。

【００６２】図２２は関連するハイレベル機能と共にラ
ンタイムテスト実行サイクルを完全に完了するためのラ
ンタイム状態の順番を示している。テストプログラムが
ロードされ且つインストールされ、次いでテスタが初期
化される。図２２における垂直二重線の間の部分（「Ｆ
ａｓｔＩｎｉｔ（高速初期化）」から「ＥＯＴＢｉｎｎ
ｉｎｇ（ＥＯＴビン処理）」まで）は実行部分であり、
それは多様な態様で実行することが可能である。生産に
おいては、この実行サイクルはテストプログラムの流れ
によって指示されて実行され、例えば、テストされるべ
き各装置に対して一度実施され且つテストを開始させる
コマンドによってビン処理される。プログラミング及び
デバッグ期間中に、ユーザは「ｅｘｅｃｕｔｅ ｔｅｓ
ｔ（テスト実行）」部分又は「ｅｘｅｃｕｔｅ ｓｅｇ
ｍｅｎｔ（セグメント実行）」部分又は「ｅｘｅｃｕｔ
ｅ ＆ ｃｏｎｔｉｎｕｅ ｓｅｇｍｅｎｔ（セグメン
ト実行及び継続）」部分のみを実施する場合がある。

【００６３】注意すべきことであるが、「ｆｔｅｓｔ＿
ｓｔａｒｔ」状態２８２０は、「ｆｔｅｓｔ」のスター
トを表わす「ｅｉｎｓｔ（Ｅｎａｂｌｅ ＩＮＳｔｒｕ
ｍｅｎｔ、即ち装置イネーブル）」トリガに応答して発
生する。このトリガは、図４に示したように、アナログ
供給源シーケンサ３５０及びアナログ測定シーケンサ３
５５へ供給される。このＥＩＮＳＴトリガは、デジタル
サブシステムとアナログインストルメンテーション（計
装）サブシステムとの間の同期信号であり、且つ、例え
ば、図８に示したように、命令デコーダ８７０から供給
される最大で２５６個の個別的なトリガイベントを有す
る８ビットコード化信号とすることが可能である。この
ＥＩＮＳＴトリガは、例えば、ＤＵＴへ印加されている
デジタルパターンと相対的に特定の点においてのアナロ
グ信号の捕獲を開始するために使用することが可能であ
る。それは、更に、ＤＵＴへ印加されるアナログ波形励
起が常にテスト毎に及びＤＵＴ毎にデジタルパターンと
相対的に同一の位相内にあるように該供給源を開始させ
るために使用することが可能である。ＥＩＮＳＴトリガ
は、供給源シーケンサ内に格納されている波形情報がデ
ジタルピンスライスエレクトロニクスにおけるフレーム
化情報と共働することが可能であるように、例えばデー
タが適切な時間にフレーム内に入るように１つのデータ
ステップだけいつ前進するかを供給源シーケンサへ告げ
るように、供給源シーケンサを制御するために使用する
ことが可能である。同様に、ＥＩＮＳＴトリガは、格納
されているフレーム化情報にしたがってフレームから捕
獲されているデータをいつ抽出するかを測定シーケンサ
へ命令を与えるために使用することが可能である。

【００６４】図３０は１つのタイプの混合信号テストの
主要な信号処理を示しており、その場合には、ＣＯＤＥ
Ｃの送信側と受信側との信号対雑音比が決定される。Ｃ
ＯＤＥＣは単一チップ上において、デジタル・アナログ
（Ｄ／Ａ）変換器及びアナログ・デジタル（Ａ／Ｄ）変
換器を有しており、多分その他の回路も設けられてい
る。図３０の左側の欄は、ＣＯＤＥＣの送信側（Ｄ／Ａ
変換器）をテストする場合の処理を示している。図３０
の右側の欄はＣＯＤＥＣの受信側（Ａ／Ｄ変換器）をテ
ストする場合の処理を示している。この場合には正弦波
であるテスト信号のデジタル表示がテスタＣＰＵ８０５
において形成され且つシステムセットアップ期間中にア
ナログ供給源シーケンサ３５０のメモリ内へロードされ
る。ユーザによって命令が与えられてテスタがセットア
ップされ且つ全ての必要なセットアップ情報が、ＶＴＩ
８２８、ＴＨＩ８５８及びＨＳＩユニット８３０，８４
０，８５０等に接続されている高速バスを介して通信さ
れているものと仮定する。

【００６５】テストが開始すると、アナログ供給源シー
ケンサ３５０はアナログチャンネルの経路Ｃ１を介して
デジタル表示をサブルーチンメモリ及び交互データマル
チプレクサ４０５へ通過させる。注意すべきことである
が、この経路は図３０において経路Ｃとして示されてい
るが、実際には、このような１つの経路は４つのアナロ
グチャンネルの各々に対して設けられている。説明の便
宜上、アナログチャンネル１の経路Ｃは経路Ｃ１として
言及し、アナログチャンネル２の経路Ｃは経路Ｃ２とし
て言及し、アナログチャンネル１の経路ＥはＥ１として
言及する。以下の説明を簡単化するために、例えば経路
Ｄ１を介してデータが転送される場合には、それらはア
ナログチャンネル１のアナログ供給源シーケンサ３５０
によって供給され且つアナログチャンネル１の波形供給
源エレクトロニクス３８０によって受取られるものと理
解する。アナログチャンネル１のＤＳＰ−ＡはＤＳＰ−
Ａ１として言及し且つアナログチャンネル２のＤＳＰ−
ＡはＤＳＰ−Ａ２として言及する。

【００６６】システムセットアップ期間中に、デジタル
ピンスライスエレクトロニクス４１０は、信号レベル及
びタイミング等を含んでＤＵＴに対してどのようにデー
タをフレーム化し且つフォーマット化するかに関するユ
ーザが定義した情報が供給される。テスト期間中に、経
路Ｃ１上のデータはサブルーチンメモリ及び交互データ
マルチプレクサ４０５の制御下でフレーム内へ挿入され
且つＤＵＴに対して適切にデジタルピンスライスエレク
トニクス４１０においてフォーマット化される。その結
果得られるデジタル信号はデジタルピンエレクトロニク
ス４１５及び経路Ｅ１を介してＤＵＴへ供給される。

【００６７】ＤＵＴの出力はアナログ正弦波信号であ
り、それは経路Ｈ１を介して波形測定ピンエレクトロニ
クスＷＦＭ３９０へ供給され、そこで該信号はデジタル
化される。その結果得られるデータは経路Ｎ１を介して
アナログ測定シーケンサ３５５へ送給され、そこでＩＥ
ＥＥ浮動小数点フォーマットへ変換される。このＩＥＥ
Ｅ浮動小数点データは経路Ｋ１、スーパーメザニン４４
５及び経路Ｌ１を介してＤＳＰ−Ａ１ ５００へ転送さ
れる。ＤＳＰ−Ａ１ ５００は捕獲したデータに関して
高速フーリエ変換を実施し、次いで信号対雑音比（ＳＮ
Ｒ）の計算を行なう。ＳＮＲを計算した後に、ＤＳＰ−
Ａ１はテスト結果、この場合には９３．５ｄＢの単一の
浮動小数点ＳＮＲ値を表わすデータを保持する。ＤＳＰ
−Ａ１ ５００は、又、例えば偶発的な自由なダイナミ
ックレンジ、全高調波歪等のセットアップ期間中にユー
ザによって命令された場合に興味のあるその他の関係を
計算することが可能である。ＳＮＲは、基本周波数Ｍに
おけるパワーの、典型的にＤＣを排除した１乃至Ｎのそ
の他の全てのスペクトル成分のパワーに対する比であ
る。全高調波歪は、基本周波数Ｍにおけるパワーの、基
本周波数の高調波におけるパワーに対する比であって、
例えば、ｆ０におけるパワーの２ｆ０，３ｆ０及び４ｆ
０におけるパワーの和に対する比である。偶発的自由ダ
イナミックレンジは、基本信号におけるパワーの次に大
きなスペクトル成分におけるパワーに対する比である。

【００６８】ＣＯＤＥＣのＤ／Ａ変換器がアナログチャ
ンネル１においてテストされている間に、ＣＯＤＥＣの
Ａ／Ｄ変換器は同時的にアナログチャンネル２において
テストされる。正弦波を表わすデジタルデータがアナロ
グ供給源シーケンサ３５０によって経路Ｄ２を介して波
形供給源３８０へ供給される。波形供給源は、対応する
アナログ正弦波を経路Ｆ２上においてＤＵＴのＡ／Ｄ変
換器へ印加する。このＡ／Ｄ変換器の出力はデジタルデ
ータであって、それは経路Ｇ２及びデジタルピンエレク
トロニクス４２０を介してデジタルピンスライスエレク
トロニクス４２５へ供給される。デジタルピンスライス
エレクトロニクス４２５において、デジタルデータは論
理スレッシュホールドと比較され且つシステムセットア
ップ期間中にユーザによって画定されたスレッシュホー
ルド及びタイミング情報を使用して、適宜の時間におい
てサンプリングする。その結果経路Ｉ２上において得ら
れるデジタルデータは、典型的に、ビット毎にスクラン
ブルされる。何故ならば、ロードボードは、好適には、
各ＤＵＴピンを信号経路を交差することなしに最も近い
テスタピンへ接続すべく構成されているからである。経
路Ｉ２上でビット毎にスクランブルされたデータはＨ−
ｆａｉｌマルチプレクサ４３０及びアナログマルチプレ
クサ４３５によってスクランブル解除され、これらのマ
ルチプレクサはシステムセットアップ期間中に適宜の形
態に設定されている。経路Ｊ２上のスクランブル解除さ
れたデータはアナログ測定シーケンサ３５５においてＩ
ＥＥＥ浮動小数点フォーマットへ変換され（それはＤＳ
Ｐ処理のために好適なフォーマットである）、且つ経路
Ｋ２、スーパーメザニン４４５及び経路Ｌ２を介してＤ
ＳＰ−Ａ２ ５００へ供給される。ＤＳＰ−Ａ２ ５０
０はこのデータに関して高速フーリエ変換を実施し且つ
ＳＮＲ及びその他のユーザが画定したパラメータを計算
する。ＳＮＲを計算した後に、ＤＳＰ−Ａ２はテスト結
果を保持し、この例においては、ＳＮＲ値９７．３ｄＢ
を表わす単一の浮動小数点数を保持する。その処理を終
了すると、ＤＳＰ−Ａ１及びＤＳＰ−Ａ２の各々はその
ことをＣＰＵ８０５へ告げる。ＣＰＵ８０５によって質
問されると、ＤＳＰ−Ａ１及びＤＳＰ−Ａ２はＳＮＲ値
をＣＰＵ８０５へ転送し、ＣＰＵ８０５はそのＳＮＲ値
をシステムセットアップ期間中にユーザによって確立さ
れたテスト限界に対してテストを行なう。ＣＰＵ８０５
はＣＯＤＥＣが限界内のものであり且つそのテストをパ
スしたか又は限界外であり且つそのテストに不合格であ
ったかを判別する。上述した実施例におけるように、テ
スタが４個のアナログチャンネルを有する場合には、２
個のこのようなＣＯＤＥＣの送信側及び受信側を同時的
にテストすることが可能である。同様に、最大で４個ま
での任意の組合わせのＡ／Ｄ変換器及びＤ／Ａ変換器を
同時にテストすることが可能である。

【００６９】図３１は時折モデムビットエラーレートテ
ストと呼ばれるモデムビットエラーテストの主要な信号
処理を示している。ＤＵＴ、この場合にはモデム（ｍｏ
ｄｅｍ）をアナログ信号で駆動し且つその出力をエラー
に対してチェックする。適切なセットアップ情報がテス
トを開始する前にテストシステム要素へ供給されている
ものと仮定する。セットアップ期間中に、波形セグメン
トを表わすデータがアナログ供給源シーケンサ３５０の
メモリ内に格納され、従って波形を表わすデータがＤＳ
Ｐ−Ｂ５０５からのフレームポインタに応答してアナロ
グ供給源シーケンサ３５０によって発生される。このテ
スト期間中に、アナログ供給源シーケンサ３５０はＤＳ
Ｐ−アドレスモードで動作し、従ってＤＳＰ−Ｂ１ ５
０５が経路Ｂ１上にユーザが定義したシーケンスのフレ
ームポインタ（ａ，ｂ，ｂ，ａ，等）を発生し、アナロ
グ供給源シーケンサは波形セグメントの対応するシーケ
ンスを表わすデータを経路Ｄ１上に供給する。経路Ｄ１
上のデータは波形供給源３８０によってアナログ信号へ
変換され、それは経路Ｆ１を介してＤＵＴへ印加され
る。図示した例においては、ＤＵＴは周波数シフトキー
（ＦＳＫ）信号で駆動されるが、同一のＤＳＰアドレス
技術を使用してフェーズシフトキー、マルチレベル、直
交変調型又はその他の信号を発生させることが可能であ
る。ＤＵＴは印加されたアナログ信号をデジタルワード
へ変換し、該デジタルワードは経路Ｇ１及びデジタルピ
ンエレクトロニクス４２０を介してデジタルピンスライ
スエレクトロニクス４２５へ供給される。このテストに
おいては、デジタルワードの予測値はテストシステムセ
ットアップ期間中にピンスライスエレクトロニクス４２
５内に格納されている。これらの予測値はＤＵＴに対し
てのアナログ信号を発生させるために使用したユーザが
画定したパターンと同一である。デジタルピンスライス
エレクトロニクス４２５は、スタンダードのＩＴＳ９０
００ＦＸデジタルテスタにおけるように、実時間でＤＵ
Ｔからのデジタルワードを予測値と比較し且つエラーが
検知された場合にハードウエア欠陥検知フラグをセット
することが可能である。ユーザがどのようにテスタをセ
ットアップしたかに依存して、欠陥検知フラグがセット
された場合にテストが終了されるか又はデバッグを行な
うために付加的なデータを収集するためにテストを継続
することが可能である。テストが完了すると、欠陥検知
フラグ及び／又はデバッグのために使用すべきデータは
ＨＳＩ８４０及びＶＴＩ８２８を介してＣＰＵ８０５へ
送給することが可能である。ＣＰＵ８０５は、該フラグ
及び／又はデータから、ＤＵＴがビットエラーテストを
パスしたか不合格であったかを判別する。

【００７０】本発明の混合信号テスタは、更に、Ａ／Ｄ
変換器サーボループコードエッジ遷移正確性テストを実
施するのに適している。Ａ／Ｄ変換器は、連続した範囲
にわたって無限の数の可能なアナログ入力値を有してい
るが、離散的数のデジタル出力値を有しているに過ぎな
い。Ａ／Ｄ変換器を適切に特性づけするために、１つの
コードから次のコードへ出力を遷移させる入力電圧の各
々を知ることが必要である。コードエッジ遷移電圧を決
定する１つの方法は、ＤＵＴへ電圧を印加し且つその応
答をモニタすることである。

【００７１】図３２はこのようなテストを実施する場合
のアナログチャンネルにおける主要な信号の流れを示し
ている。その目的とするところは、測定すべき遷移の正
の側において、所望のデジタルコードＤＡＴＡｚをＤＵ
Ｔの出力端において発生させるためにＤＵＴへ印加せね
ばならないアナログ入力電圧ｚを見つけだすことであ
る。ＨｉｇｈＬｉｍｉｔ及びＬｏｗＬｉｍｉｔ値はＤＵ
Ｔへ印加されるべきアナログ値に対するユーザが定義し
た限界値である。ｘ（ｎ）の値はテストプロセスの与え
られた繰返しｎ期間中にＤＵＴへ印加されるアナログ電
圧である。ｚ＋ε及びｚ−εの値は決定した値のｚにお
ける許容可能なエラー帯域のユーザが画定した限界値で
ある（即ち、εはｚの測定に対する許容可能な分解能で
ある）。変数ｗは極性フラグ（＋１又は−１の値を持っ
ている）であり、それはＤＵＴへ印加されるべきｘ
（ｎ）の次の値は前の繰返しから増加されるべきである
か又は減少されるべきであるかを表わし、即ち、ＤＵＴ
へ現在の値ｘ（ｎ）を印加すると所望の遷移コードＤＡ
ＴＡｚより高いか又は低い出力コードを発生させるか否
かを表わす。ｙ（ｎ）の値は最後のＫパス期間中にＤＵ
Ｔへ印加されるｘ（ｎ）の値の移動平均であり、尚Ｋは
移動平均に対するユーザが画定した繰返し数である。テ
ストシステムはテストを開始する前にユーザによって命
令されたように初期化されているものと仮定する。

【００７２】図３２を参照すると、プロセスは既知の値
のｚの幾分上側又は下側であるユーザの推定値ｚ０を表
わす値へ設定された変数ｘ（０）及び初期化された変数
ｗ及びｎでスタートする。例えば、変数ｘ（０）がユー
ザによってｚの予測値より幾分低い値に設定された場合
には、変数ｗは１に設定されて、ｚがｘ（０）の初期値
よりも大きいものであることが予測されることを表わ
す。変数ｎは０へ初期化されて、これがテストループの
０番目の繰返しであることを表わす。ＤＳＰ−Ｂ１ ５
０５は経路Ｂ１上のｘ（１）の値を表わすデータをアナ
ログ供給源シーケンサ３５０へ供給する。このテストの
場合には、供給源シーケンサ３５０はフロースルーモー
ドにあり、従ってデータは修正されることなしに信号経
路Ｄ１へ通過され、従って波形供給源３８０へ供給され
る。波形供給源３８０はそのデータをディスクリート即
ち離散的なアナログ電圧ｘ（１）へ変換し且つその値を
経路Ｆ１を介してＤＵＴ２９０へ印加する。ＤＵＴは印
加されたアナログ電圧ｘ（１）を経路Ｇ１を介してフォ
ーマット化したデジタルコードへ変換する。そのデジタ
ルコードはデジタルピンエレクトロニクス４２０を介し
て通過され、デジタルピンスライスエレクトロニクス４
２５によってフォーマットが解除され、マルチプレクサ
４３０及び４３５を介して通過され、且つシリアルデー
タストリ−ムとしてアナログ測定シーケンサ３５５へ印
加される。アナログ測定シーケンサ３５５は、データパ
ッカー４８２においてシリアルデータをパラレルデータ
へ変換し、フォーマッタ４８４においてそのパラレルデ
ータをＩＥＥＥ浮動小数点フォーマットへ変換し、且つ
ＤＵＴ出力のその浮動小数点表示を経路Ｋ１上へ供給す
る。浮動小数点表示（ＤＡＴＡｎ）はスーパーメザニン
４４５を介し且つ経路Ｌ１を介してＤＳＰ−Ａ１ ５０
０へ移行し、そこでそれは興味のあるコード遷移ＤＡＴ
Ａｚと比較される。この繰返しｎに対するコードＤＡＴ
Ａｎの値がコード遷移ＤＡＴＡｚの値以上であると、ｗ
は次の繰返しに対して−１へセットされる。コードＤＡ
ＴＡｎの値がコード遷移ＤＡＴＡｚよりも低い場合に
は、ｗは次の繰返しに対して＋１へセットされる。ＤＳ
Ｐ−Ａ１ ５００は経路Ｍ１を介してｗの値をメモリ５
３５へ送給し、そこで、それはＤＳＰ−Ｂ１ ５００へ
アクセスすることが可能である。

【００７３】ＤＳＰ−Ｂ１ ５００は、変数ｗの極性を
考慮に入れて、各繰返し毎にｘ（ｎ）の値を積分し、例
えば、ｘ（ｎ）＝ｘ（ｎ−１）＋Ａ・ｗであり、尚Ａは
テストループの１つの繰り返しから次のものへｘ（ｎ）
の値をどの程度インクリメント即ち増分させるかを支配
するユーザが画定した変数である。変数Ａは一定値とす
ることが可能であるが、好適には、初期的にはｚの値が
所定の範囲となるまでｘ（ｎ）の値を大きなステップで
移動させることを可能とし、且つｚの値がユーザにとっ
て許容可能な分解能で決定されることを確保するために
次第にステップ寸法を減少させる適宜のアルゴリズムに
よって決定される。このような可変ステップ寸法アルゴ
リズムは、与えられた分解能でテスト結果を得るために
必要な繰返し回数を減少させることが可能である。ＤＳ
Ｐ−Ｂ１ ５０５は、最後のＫパス期間中にＤＵＴへ印
加されるアナログ電圧ｘ（ｎ）の移動平均ｙ（ｎ）を維
持し、例えば、それは次式のように表わすことが可能で
ある。

【００７４】

【数式１】

【００７５】尚、ｋは加算指数である。

【００７６】次いで、ＤＳＰ−Ｂ１はｎの値をインクリ
メントし、且つ移動平均が移動した分がユーザが定義し
た分解能よりも小さいものである場合にはテストループ
から抜け出る。即ち、｜ｙ（ｎ）−ｙ（ｎ−１）｜＜ε
である場合にループから抜け出る。移動平均がユーザが
画定した分解能の範囲内のものでない場合には、ＤＳＰ
−Ｂ１は経路Ｂ１を介してｘ（ｎ）のアップデートした
値のデジタル表示をアナログ供給源シーケンサ３５０へ
送給する。この流れのループは、ＤＳＰ−Ｂ１がテスト
ループから抜け出るまで繰返し行なわれる。テストルー
プから抜け出ると、ＤＳＰ−Ｂ１はｙ（ｎ）の値をテス
タＣＰＵ８０５へ送給する。

【００７７】この流れループを介して多数のパスにわた
り信号経路Ｆ１において時間に関しての電圧をモニタす
る場合には、ｚの値をオーバーシュートするまでそれは
増加する傾向であり、又ｚの値をアンダーシュートする
まで減少する傾向である。即ち、信号経路Ｆ１における
電圧は多数のパスにわたりコード遷移電圧ｚに関して振
動するように見え、それは次第に減少する振幅の鋸歯状
波のように見える。安定化された移動平均ｙ（ｎ）によ
って示されるように、ユーザが画定した分解能限界内に
おいてこの電圧信号がｚに関して安定化すると、ｙ
（ｎ）の値をコードエッジ遷移電圧としてとることが可
能である。

【００７８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 本発明に基づく混合信号テスタの幾つかの機
能的能力を示した概略図。

【図２】 本発明に基づく混合信号テストシステムの全
体的なアーキテクチュアを示した概略図。

【図３】 本発明の好適実施例に基づく混合信号テスト
システムの信号チャンネルのハイレベルブロック線図を
示した概略図。

【図４】 図３のテストシステムの信号経路の詳細なブ
ロック図。

【図５】 図４のＤＳＰエンジンのハイレベルアーキテ
クチュアを示した概略図。

【図６】 ブロック動作モードにおける図４のアナログ
チャンネルの１つの状態を示した概略図。

【図７】 ブロック動作モードにある図４のアナログチ
ャンネルの別の状態を示した概略図。

【図８】 本発明に基づく混合信号テストシステムの全
体的なアーキテクチュアを示した概略ブロック図。

【図９】 本発明に基づくテストシステムのハイレベル
動作を制御するためのテストプロセサにおいて走るスケ
ジューラープログラムのフローチャートを示した概略
図。

【図１０】 本発明に基づいてテストシステムを所定の
形態とさせるためのユーザインターフェースの機能的表
示を示した概略図。

【図１１】 本発明に基づいてテストシステムを所定の
形態とさせるための別のユーザインターフェースの表示
を示した概略図。

【図１２】 本発明に基づくテストシステムのＤＳＰ機
能の階層的メニューを示した説明図。

【図１３】 本発明に基づいて高精度波形測定のための
アナログチャンネルをセットアップするためにパラメー
タ入力を促すブロックをもったユーザインターフェース
の表示を示した概略図。

【図１４】 本発明に基づいて高精度波形供給動作を行
なうためのアナログチャンネルをセットアップするため
にパラメータ入力を促すブロックをもったユーザインタ
ーフェースの表示を示した概略図。

【図１５】 本発明に基づいてテスタを制御するのに有
用なソフトウエアツールの特徴を示した１つのグラフィ
ック表示を示した概略図。

【図１６】 本発明に基づいてテスタを制御するのに有
用なソフトウエアツールの特徴を示した１つのグラフィ
ック表示を示した概略図。

【図１７】 本発明に基づいてテスタを制御するのに有
用なソフトウエアツールの特徴を示した１つのグラフィ
ック表示を示した概略図。

【図１８】 本発明に基づいてテスタを制御するのに有
用なソフトウエアツールの特徴を示した１つのグラフィ
ック表示を示した概略図。

【図１９】 本発明に基づいてテスタを制御するのに有
用なソフトウエアツールの特徴を示した１つのグラフィ
ック表示を示した概略図。

【図２０】 本発明に基づいてテスタを制御するのに有
用なソフトウエアツールの特徴を示した１つのグラフィ
ック表示を示した概略図。

【図２１】 本発明に基づく混合信号テスタのランタイ
ム動作に対する状態線図を示した概略図。

【図２２】 本発明に基づく混合信号テストの動作シー
ケンスを示した概略図。

【図２３】 本発明に基づく混合信号テスタのアナログ
要素を所定の形態とするための「ロード」サブ状態線図
を示した概略図。

【図２４】 本発明に基づく混合信号テスタのハードウ
エア要素を初期化させるための「インストール」サブ状
態線図を示した概略図。

【図２５】 本発明に基づく混合信号テスタのアナログ
要素を初期化させるための「ｉｎｉｔ（初期化）」サブ
状態線図を示した概略図。

【図２６】 本発明に基づく混合信号テスタにおいての
テストの実行におけるアナログ要素の第一「ｅｘｅｃｕ
ｔｅ（実行）」サブ状態線図を示した概略図。

【図２７】 本発明に基づく混合信号テスタにおいての
テストの実行におけるアナログ要素の第二「ｅｘｅｃｕ
ｔｅ（実行）」サブ状態線図を示した概略図。

【図２８】 本発明に基づく混合信号テスタにおいての
テストの実行においてのアナログ要素の第三「ｅｘｅｃ
ｕｔｅ（実行）」サブ状態線図を示した概略図。

【図２９】 本発明に基づく混合信号テスタにおいての
テストの実行においてのアナログ要素の第四「ｅｘｅｃ
ｕｔｅ（実行）」サブ状態線図を示した概略図。

【図３０】 本発明に基づくＣＯＤＥＣ送信／受信信号
対雑音比テストの主要な信号処理を示した概略図。

【図３１】 本発明に基づくモデムビットエラーレート
テストの主要な信号処理を示した概略図。

【図３２】 本発明に基づくＡ／Ｄサーボループコード
エッジ遷移正確性テストの主要な信号処理を示した概略
図。

【符号の説明】

１００ 混合信号ＤＵＴ １０５ アナログ入力端 １１０ 正弦波 １１５ データシーケンサ １２０ ＤＡＣ １２５ フィルタ １３０ デジタル入力端 １３５ データシーケンサ １４０ フォーマッタ １４５ アナログ出力端 １５０ アナログ信号 １５５ フィルタ １６０ ＡＤＣ １６５ 捕獲メモリ １７０ ＤＳＰ １７５ デジタル出力端 １８０ フォーマッタ １８５ 捕獲メモリ １９０ ＤＳＰ

フロントページの続き (72)発明者 カンナン コナス アメリカ合衆国， カリフォルニア 94536， フリモント， セイルフィッシ ュ コモン 38948 (72)発明者 ロバート ワイト イギリス国， ハンツ ビイエイチ24 ３ エルエイ， リングウッド， ノース プ ルナー ロード 89 (72)発明者 エリック ノートン アメリカ合衆国， カリフォルニア 95014， クパチーノ， マククレラン ロード 22015 (72)発明者 スチュアート ロバート ピアース アメリカ合衆国， カリフォルニア 95136， サン ノゼ， サウザンド オ ークス コート 4515

Claims (8)

【特許請求の範囲】
1. 【請求項１】 混合信号集積回路被検査装置（ＤＵＴ）
   テスト装置において、 （ａ）マスタクロック（２５０）、 （ｂ）各デジタルチャンネルが、（ｉ）前記マスタクロ
   ック（２５０）からタイミング基準を受取り且つデジタ
   ルピンエレクトロニクスと通信を行なうデジタルピンス
   ライス（３１０，３１５）、（ii）ＤＵＴ（２９０）へ
   デジタル信号を印加し且つそれからデジタル信号を受取
   るために前記デジタルピンスライスと通信を行なうデジ
   タルピンエレクトロニクス（３２５，３３０）、を有す
   る複数個のデジタルチャンネル、 （ｃ）各アナログチャンネルが、（ｉ）前記ＤＵＴ（２
   ９０）へ印加すべきアナログ信号のデジタル表示を発生
   するためのＤＳＰモジュール（３４０）制御下にあるア
   ナログ供給源シーケンサ（３５０）、（ii）前記アナロ
   グ供給源シーケンサ（３５０）に応答して前記ＤＵＴ
   （２９０）へアナログ信号を印加し且つＤＵＴ（２９
   ０）からアナログ信号を受取るアナログピンエレクトロ
   ニクス（３４５）、（iii ）前記アナログピンエレクト
   ロニクス（３５０）に応答して前記ＤＵＴ（２９０）に
   よって発生されるアナログ信号のデジタル表示を用意す
   るアナログ測定シーケンサ（３５５）、（iv）前記アナ
   ログ測定シーケンサ（３５５）内に格納されているアナ
   ログ信号の表示を処理し且つ前記アナログ供給源シーケ
   ンサ（３５０）へ制御情報を供給するプログラム可能な
   ＤＳＰモジュール（３４０）、を有している複数個のア
   ナログチャンネル、を有することを特徴とする装置。
2. 【請求項２】 請求項１において、前記ＤＳＰモジュー
   ル（３４０）が第一ＤＳＰ（５００）、第二ＤＳＰ（５
   ０５）、前記第一ＤＳＰ（５００）及び前記第二ＤＳＰ
   （５０５）へアクセス可能な少なくとも１個のメモリ
   （５３０，５３５）を有することを特徴とする装置。
3. 【請求項３】 請求項２において、前記第一ＤＳＰ（５
   ００）が前記アナログ測定シーケンサ（３５５）によっ
   て用意されたアナログ信号のデジタル表示を受取り、前
   記アナログ信号のデジタル表示を処理して結果を発生
   し、且つその結果を前記メモリ内に格納すべくプログラ
   ムされており、且つ前記第二ＤＳＰ（５０５）が、前記
   メモリ内に格納されている前記結果へアクセスし且つ前
   記結果に依存して前記アナログ源シーケンサを制御すべ
   くプログラムされていることを特徴とする装置。
4. 【請求項４】 請求項２において、前記少なくとも１個
   のメモリがグローバルメモリ（５３５）を有することを
   特徴とする装置。
5. 【請求項５】 請求項２において、前記少なくとも１個
   のメモリがＤＳＰ間先入先出メモリ（５３０）を有する
   ことを特徴とする装置。
6. 【請求項６】 請求項２において、前記ＤＳＰモジュー
   ル（３４０）が、更に、前記第一ＤＳＰ（５００）と通
   信を行なうデータメモリ（５２０）及びプログラムメモ
   リ（５５０）を有すると共に、前記第二ＤＳＰ（５０
   ５）と通信を行なうデータメモリ（５２５）及びプログ
   ラムメモリ（５５５）を有することを特徴とする装置。
7. 【請求項７】 請求項１において、前記ＤＳＰモジュー
   ル（３４０）がＤＳＰエンジン（４４０）、第一メモリ
   （４６０）、第二メモリ（４６５）、前記第二メモリ
   （４６５）内のデータが前記ＤＳＰエンジン（４４０）
   へアクセス可能である間に前記第一メモリ（４６０）内
   へ格納するためにアナログ測定シーケンサ（３５５）か
   らの捕獲データを第一状態にある場合に選択的に通過す
   べく作用する多状態スイッチ（４５５）、前記第一メモ
   リ（４６０）内のデータが前記ＤＳＰエンジン（４４
   ０）へアクセス可能である間に前記第二メモリ（４６
   ５）内に格納するためにアナログ測定シーケンサ（３５
   ５）からの捕獲データを、第二状態にある場合に、選択
   的に通過させるべく作用するスイッチ（４５５）を有す
   ることを特徴とする装置。
8. 【請求項８】 請求項７において、前記ＤＳＰエンジン
   （４４０）が、第一ＤＳＰ（５００）、第二ＤＳＰ（５
   ０５）、前記第一ＤＳＰ（５００）及び前記第二ＤＳＰ
   （５０５）へアクセス可能な少なくとも１個のメモリ
   （５３０，５３５）を有することを特徴とする装置。