JPH0552907A

JPH0552907A - 電子部品等試験装置

Info

Publication number: JPH0552907A
Application number: JP3242614A
Authority: JP
Inventors: Atsushi Kurita; 淳栗田
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1991-08-28
Filing date: 1991-08-28
Publication date: 1993-03-02
Anticipated expiration: 2016-05-08
Also published as: US5341091A; JP3163128B2; DE4226719A1; DE4226719C2

Abstract

(57)【要約】【目的】信号生成・測定の複雑な制御とその時間管理を
りょりつさせ、実動動作環境に非常に近い状態でのＤＵ
Ｔ試験を可能とし、試験の信頼性向上を図る。【構成】スレーブサブシステム１１，１２，・・・は、
マスタサブシステム１０の制御・管理下に置かれて動作
する。制御信号同期化手段３は、マスタスレーブシステ
ム１０からの制御信号をいずれかのマスタクロックＭＣ
ＬＫ１，２に同期させ、これをクロック分配手段４を介
して各スレーブサブシステムに出力する。このとき制御
同期化信号と同一タイミングのマスタクロックが各スレ
ーブサブシステムに入力されるようにクロック分配手段
５が制御される。こうして、スレーブサブシステムは、
入力したマスタクロックを所定整数倍で分割して該スレ
ーブサブシステムの動作タイミングを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ，トランジスタ
等の試験に用いられる電子部品等試験装置に関し、ディ
ジタル信号，アナログ信号，直流（ＤＣ）信号にてテス
トされる被測定対象の、信号生成や信号取込み・解析を
行う電子部品試験装置に関する。

【０００２】

【技術背景】近年、ＬＳＩ等の半導体集積回路の高集積
化が進み、これに伴い、入出力信号が高速化すると共
に、例えば、入出力信号に、ディジタル信号，アナログ
信号，ＤＣ信号の全てを含むようなＬＳＩも開発されて
いる。このようなＬＳＩの試験装置では、被測定ＬＳＩ
（以下、ＤＵＴと言う）の複数の入出力端子（上記ディ
ジタル・アナログ信号，ＤＣ信号の入出力端子）にイン
タフェースするため、信号の種類に応じた入出力チャン
ネルを有している。これらの入出力チャンネルは複数の
ハードウエア（Ｈ／Ｗ）モジュールにより構成され、該
Ｈ／Ｗモジュールは、マスタクロック信号（以下、「マ
スタクロッＦク」と言う）と呼ばれる一つのクロックを
整数分割したクロックに基づいて時間管理されて動作す
るものが一般である。ところで、通常、ＤＵＴは複数の
機能ブロックにより分割され、ＤＵＴによっては複数の
マスタクロック系で動作するものも多い。これらの機能
ブロックが相互に独立した関係を有している場合には、
試験装置の各Ｈ／Ｗモジュールを上記整数分割したクロ
ックに基づき動作（すなわち、各Ｈ／Ｗモジュールのク
ロックを同期して動作）させ、ＤＵＴの各機能ブロック
の試験をすることで、実動作と実質的に同一の信号環境
を実現できる。

【０００３】しかし、上記機能ブロック間の独立性が低
い（換言するなら、相互依存性が高い）場合、一のマス
タクロックを整数分割した信号を使用したのでは、整数
比のクロック関係を持った信号の生成・測定しかできな
いため、実動作環境とはかなり異なった信号環境しか実
現できないという不都合がある。このような不都合を解
消するするために、従属或いは独立関係にある２つのマ
スタクロック発生器を持つ試験装置も開発されている
が、各Ｈ／Ｗモジュールによる信号生成・測定の複雑な
制御とその時間管理の両立を行うことができる試験装置
は提供されていない。その理由のひとつは、モジュール
間のタイミングの調整をホストコンピュータを仲介して
行ったり、特別のタイミング調整用の装置を使っていた
ためである。独立な２つのマスタクロック発生器を持つ
従来の試験装置では、例えばテスト開始時にのみ、各Ｈ
／Ｗモジュール間のタイミングをある程度調整すること
ができるものも知られているが、信号生成・測定の複雑
な制御を高精度で行うことはできず、異なるマスタクロ
ックにより動作するＨ／Ｗモジュール間の動作タイミン
グは、１μｓ程度の制御分解能しかなく、高速なＤＵＴ
のテストタイミングの再現性に問題があった。

【０００４】

【発明の目的】本発明は、単一クロックで動作するＨ／
Ｗモジュール群による信号生成・測定と同等な動作を、
独立した少なくとも２つのクロック系で実現することに
より、信号生成・測定の複雑な制御とその時間管理を両
立させ、実動作環境に非常に近い状態でのＤＵＴの試験
を可能とし、該試験の信頼性の向上を図ることができる
電子部品等試験装置を提供することを目的とする。

【０００５】

【発明の概要】上記目的を達成するために、本発明の電
子部品等試験装置は、マスタサブシステムと該マスタサ
ブシステムの制御・管理下に置かれて動作するスレーブ
サブシステムとからなるサブシステム群と、少なくとも
２つのマスタクロック発生器及びこれらのマスタクロッ
クを上記各スレーブサブシステムに出力するマスタクロ
ック分配手段と、上記マスタサブシステムからの制御信
号を入力し、該制御信号を上記マスタクロック信号のう
ち何れかに同期させる制御信号同期化手段及びこの同期
化した制御信号を上記各スレーブサブシステムに分配す
る制御同期信号分配手段と、を有して成ることを特徴と
する。

【０００６】本発明の試験装置では、マスタ，スレーブ
サブシステム群は中央処理装置の管理下に置かれてい
る。そして、試験時においては、従来の試験装置がＨ／
Ｗモジュール間のタイミングの調整をホストコンピュー
タを仲介して行ったり、特別のタイミング調整用の装置
を使って行っているのに対し、本発明の試験装置は中央
処理装置を介すことなく動作することができる。そし
て、試験の際には、少なくとも１（通常は、複数）のス
レーブサブシステムから成るスレーブサブシステム群は
マスタサブシステムの制御・管理下に置かれ、各スレー
ブサブシステムはマスタサブシステムからの制御信号に
基づいて動作する。また、各マスタクロック発生器は独
立した（すなわち、相互依存しない）クロックを生成す
ることもできるし、各マスタクロック間に従属関係を持
たせるようにもきるが、通常、各マスタクロック同士は
独立したものとして構成される。マスタサブシステムに
おけるタイミングクロックは、上記マスタクロックのう
ち何れかを入力し、これに基づき生成してもよいし、Ｄ
ＵＴのクロックに基づいて生成してもよく、更に、これ
ら以外の他のクロックに基づいて生成してもよいが、通
常は一のマスタクロックに基づいて生成される。また、
マスタサブシステム自身が、ＤＵＴを試験するための信
号を生成し、該ＤＵＴからの応答を取り込んで測定する
といった機能を保有することもできるし、マスタサブシ
ステム自身はこのような機能を保有せず、スレーブサブ
システムを制御する機能のみを保有するようにもでき
る。

【０００７】一方、制御同期信号の分配等の非同期動作
する部分（制御信号同化手段，マスタクロック分配手
段，制御信号同期化手段）は、マスタサブシステムやス
レーブサブシステムに分散させずに独立して設けられ
る。上記制御信号同期化手段は、マスタサブシステムか
らの制御信号を各マスタクロックに同期した制御信号
（すなわち制御同期信号）を生成し、またマスタクロッ
ク発生器からのマスタクロックは、マスタクロック分配
手段により、各スレーブサブシステムに出力される。こ
のとき、あるスレーブサブシステムに、あるマスタクロ
ックに同期した制御同期信号が入力されるとき、該スレ
ーブサブシステムには該マスタクロックが分配されるよ
うに、マスタクロック分配手段が制御される。

【０００８】このようにして、各スレーブサブシステム
はマスタクロック及び該マスタクロックに同期する制御
同期信号を入力し、該マスタクロックを所定倍で分割し
て該スレーブサブシステムの動作タイミングを生成し、
マスタサブシステムの制御・管理下で信号生成，信号取
込み・解析等の動作を行う。なお、どのマスタクロック
系においても、制御同期信号の不確定性（該マスタクロ
ックと制御同期信号とのずれ）は、最大でも該マスタク
ロックの１周期内（典型的には、ナノセカンド〜サブナ
ノセカンドのオーダ）に抑えられる。また、あるマスタ
クロックに基づくタイミングで動作するスレーブサブシ
ステムと、他のマスタクロックに基づくタイミングで動
作するスレーブサブシステムとは、独立したタイミング
で動作するので、ＤＵＴの実動作環境に限り無く近い疑
似環境が提供される。

【０００９】

【実施例】図１は本発明の電子部品等試験装置の一実施
例を示す部分回路図である。本実施例では、マスタクロ
ック発生器が２つの場合（同図では、ＭＣＬＫ２ａ，２
ｂで示す）を示している。マスタ，スレーブの各サブシ
ステムから成るサブシステム群１は、マスタサブシステ
ム１０，スレーブサブシステム１１，１２，・・・によ
り構成されている。マスタサブシステム１０は、タイミ
ングジェネレータ１０１、マスタシーケンサ１０２及び
Ｈ／Ｗモジュール１０３により構成されており、また、
スレーブサブシステム１１，１２，・・・も、マスタサ
ブシステム１０と概ね同様、タイミング・ジェネレータ
１１１，１２１，・・・、スレーブシーケンサ１１２，
１２２，・・・及びＨ／Ｗモジュール１１３，１２３，
・・・により構成されている。ここで、マスタシーケン
サ１０２に付随するマイクロプログラムメモリには、テ
ストシーケンス及びスレーブシーケンサ１１２，１２
２，・・・に対する制御シーケンス等が予めロードされ
ており、スレーブシーケンサ１１２，１２２，・・・に
付随するマイクロプログラムメモリには、Ｈ／Ｗモジュ
ール１１３，１２３，・・・に対する制御シーケンスが
やはりロードされている。なお、本実施例では、マスタ
シーケンサ１自身もＤＵＴを試験するための信号やＤＵ
Ｔの応答信号を入力できる構成としてあるため、マスタ
サブシステム１０にはＨ／Ｗモジュール１０３が設けら
れるが、マスタサブシステム１０からＨ／Ｗモジュール
１０３を除外することもできる。

【００１０】また、前記マスタクロック発生器２ａ，２
ｂは独立したマスタクロックＭＣＬＫ１，２を生成して
おり、これらのマスタスロック発生手段２ａ，２ｂと前
記タイミングジェネレータ１１１，１２１，・・・と
は、マスタクロック分配手段４を構成しているダイプレ
クサ４１，４２，・・・を介して接続されている。前記
マスタシーケンサ１０２は前記スレーブシーケンサ１１
２，１２２に制御信号を出力できるように接続される一
方、制御信号同期化手段３に接続されている。本実施例
では、この制御信号同期化手段３はシンクロナイザ３
ａ，３ｂにより構成されている。なお、図１では、シン
クロナイザ３ａが前記マスタシーケンサ１０２からの制
御信号を入力するように構成され、シンクロナイザ３ａ
の後段にシンクロナイザ３ｂが接続されている。シンク
ロナイザ３ａ及び３ｂはマスタクロックＭＣＬＫ１，２
の何れかをダイプレクサ７ａ，７ｂを介してそれぞれ入
力し、上記マスタシーケンサ１０２からの制御信号をリ
クロックしている。なお、図１では、マスタクロック発
生器２ａからの信号はシンクロナイザ３ａに、マスタク
ロック発生器３ｂからの信号はシンクロナイザ３ｂに出
力されるような接続が行われている。そして、これらの
シンクロナイザ３ａ，３ｂは、制御同期信号分配手段５
を構成するダイプレクサ５１，５２，・・・に接続され
ている。なお、本実施例ではマスタサブシステム１は、
マスタクロック発生器２ａまたは２ｂの出力をダイプレ
クサ６を介して取り入れており、これに基づいてタイミ
ングクロックを生成している。マスタクロック発生器２
ａ，２ｂの何れの出力を入力するかは、適宜定めること
ができ、図１ではマスタクロック発生器２ａが選択され
ている。

【００１１】以下、上記構成の試験装置の作用を説明す
る。マスタサブシステム１０のタイミングジェネレータ
１０１は、ダイプレクサ６を介してマスタクロック発生
器２ａからのＭＣＬＫ１を入力し、マスタサブシステム
１０のタイミングクロックを生成している。そして、タ
イミングジェネレータ１０２は、ＭＣＬＫ１を整数分割
してタイミングクロックを生成し、これをマスタシーケ
ンサ１０２及びＨ／Ｗモジュール１０３に出力する。マ
スタシーケンサ１０２は、上記Ｈ／Ｗモジュール１０３
を制御するための制御信号を出力する一方、スレーブサ
ブシステム１１，１２，・・・のスレーブシーケンサ１
１２，１２２，・・・を制御するための制御信号を出力
する。また、マスタシーケンサ１０２は、タイミングジ
ェネレータ１１１，１２１，・・・に制御信号バスを介
してマスタクロックを何分割するか等のクロックについ
ての各種指令を出力すると共に、各タイミングジェネレ
ータ１１１，１２１，・・・のタイミング制御信号を制
御同期信号分配手段３のシンクロナイザ３ａに出力す
る。

【００１２】図１では、シンクロナイザ３ａはマスタク
ロック発生器２ａを、シンクロナイザ３ｂはマスタクロ
ック発生器２ｂをそれぞれ選択しており、シンクロナイ
ザ３ａはマスタシーケンサ１０２からの制御信号を、マ
スタクロック発生器２ａのクロックに同期させて制御同
期信号としてシンクロナイザ２ｂおよびダイプレクサ５
１，５２，・・・の各一方の入力端子に出力し、シンク
ロナイザ２ｂは、上記シンクロナイザの制御同期信号を
マスタクロック発生器２ｂのクロックに同期させて制御
同期信号分配手段５のダイプレクサ５１，５２，・・・
の各他方の入力端子に出力する。上記ダイプレクサ５
１，５２，・・・はマスタシーケンサ１０２から出力さ
れる選択信号により、シンクロナイザ３ａまたは３ｂの
何れかの制御同期信号を選択し、タイミングジェネレー
タ１１１，１２１，・・・に出力する。一方、マスタク
ロック分配手段４のダイプレクサ４１，４２，・・・
は、マスタクロック発生器２ａ，２ｂを上記制御同期信
号分配手段５のダイプレクサ５１，５２，・・・の制御
同期信号の選択に応じた選択を行っている。すなわち、
図１において、ダイプレクサ５１はシンクロナイザ３ａ
（ＭＣＬＫ１を選択している）の制御同期信号を選択し
ているので、ダイプレクサ４１はマスタサブシステム１
０と同一のクロック（ＭＣＬＫ１）を選択して、タイミ
ングジェネレータ１１１に出力している。また、ダイプ
レクサ５２はシンクロナイザ３ｂの制御同期信号を選択
しているので、ダイプレクサ４２はマスタサブシステム
１０と異なるクロック（ＭＣＬＫ２）を選択して、タイ
ミングジェネレータ１２１に出力している。なお、ＭＣ
ＬＫ１、２の分配パスと制御同期信号の分配のパスは予
め時間調整されている。

【００１３】このようにして、スレーブサブシステム１
１，１２，・・・は、タイミングジェネレータ１１１，
１２１，・・・にマスタクロック発生器２ａ，２ｂから
のＭＣＬＫ１，２の何れかを入力することができる。ま
た、上記タイミングジェネレータは、該入力クロックを
所定分割して各スレーブサブシステムにおけるタイミン
グクロックを生成することができる。これにより、スレ
ーブシーケンサ１１２，１２２，・・・は、前述したマ
スタシーケンサ１０２からの制御指令を各タイミングジ
ェネレータ１１１，１２１，・・・に同期して実行する
ことができ、ＤＵＴの実動作と同等の動作環境を実現で
きる。

【００１４】

【発明の効果】本発明は、上記のように構成したので、
以下の効果を奏することができる。（１）単一クロックで動作するサブシステム群による信
号生成・測定等と同等な動作を、少なくとも２つのクロ
ック系で実現できるので、信号生成・測定の複雑な制御
とその時間管理と両立させることができる。そして、異
なるクロック系との時間関係をサブナノセカンドに保つ
ことができる。（２）中央処理装置を介すことなく、マスタ，スレーブ
シーケンサによる複雑な制御シーケンスの同期化をマス
タクロックベースで実現できるので、実時間における複
数の信号生成・測定が可能となる。（３）例えば、最近のいわゆるミックスト・シグナル・
ＩＣのようなディジタル／アナログ回路が混載・統合さ
れたＤＵＴにおいても、非同期環境をも含む実動作環境
に非常に近い信号条件，信号状態での模擬的試験が可能
となり、試験の再現性したがって信頼性を向上させるこ
とができる。（４）クロックおよび制御同期信号の分配等の非同期動
作する部分を、制御信号同化手段等として、マスタサブ
システムやスレーブサブシステムに分散させずに独立し
て設けたので、サブシステムのローコスト設計と、ＤＵ
Ｔに与える信号の純度劣化防止に役立ち、安価な試験装
置での高品位な試験を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す、試験装置の部分回路
図である。

【符号の説明】

１サブシステム群２ａ，２ｂマスタクロック発生器３制御信号同期化手段３ａ，３ｂシンクロナイザ４マスタクロック分配手段４１，４２ダイプレクサ５制御同期信号分配手段５１，５２ダイプレクサ１０マスタサブシステム１１，１２スレーブサブシステム１０１，１１１，１２１タイミングジェネレータ１０２マスタシーケンサ１１２，１２２スレーブシーケンサ１０３，１１３，１２３Ｈ／Ｗモジュール

Claims

【特許請求の範囲】

【請求項１】マスタサブシステムと該マスタサブシス
テムの制御・管理下に置かれて動作する少なくとも１の
スレーブサブシステムとからなるサブシステム群と、少なくとも２つのマスタクロック発生器及びこれらのマ
スタクロック信号を上記各スレーブサブシステムに出力
するマスタクロック分配手段と、上記マスタサブシステムからの制御信号を入力し、該制
御信号を上記マスタクロック信号のうち何れかに同期さ
せる制御信号同期化手段及びこの同期化した制御信号を
上記各スレーブサブシステムに分配する制御同期信号分
配手段と、を有して成ることを特徴とする電子部品等試
験装置。