JP2570885B2 - 半導体集積回路装置の試験装置 - Google Patents
半導体集積回路装置の試験装置Info
- Publication number
- JP2570885B2 JP2570885B2 JP2082687A JP8268790A JP2570885B2 JP 2570885 B2 JP2570885 B2 JP 2570885B2 JP 2082687 A JP2082687 A JP 2082687A JP 8268790 A JP8268790 A JP 8268790A JP 2570885 B2 JP2570885 B2 JP 2570885B2
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- Japan
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の試験装置（以下ICテス
タという）に関し、特にロジックICテスタのファンクシ
ョンデータロギング機能に関する。
タという）に関し、特にロジックICテスタのファンクシ
ョンデータロギング機能に関する。
従来のロジックICテスタのファンクションデータロギ
ング機能は、被試験IC（以下DUTという）からの出力信
号を期待値と比較してそれら結果を格納し、ICテスタの
外部機器（例えばコンソール，プリンタ等）に出力し、
それらデータを参照することによりDUTの動作，特性等
を検証するものである。
ング機能は、被試験IC（以下DUTという）からの出力信
号を期待値と比較してそれら結果を格納し、ICテスタの
外部機器（例えばコンソール，プリンタ等）に出力し、
それらデータを参照することによりDUTの動作，特性等
を検証するものである。
第６図は従来のロジックICテスタの一例を示すブロッ
ク図、第７図（ａ）は第６図における各部の信号を示す
図、第７図（ｂ）は同図（ａ）におけるファンクション
データロギングメモリ部に書き込まれたテスト結果を示
す図である。図中の101はICテスタ、102は制御部、103
はタイミング発生部、104はパタンメモリ部、105は波形
形成部、106は応答部、107は切換え部、108はピンエレ
クトロニクス部、109はファンクションデータロギング
メモリ部、10はDUTであり、90aはメモリ部、ｏはテスト
周期、ｐはDUTのある端子への入力信号、ｑはDUTのある
端子からの出力信号、ｒはサンプリング信号、ｓは出力
信号ｑの期待値、ｔは出力信号ｑの良・不良結果（Ｐは
良,Fは不良）である。
ク図、第７図（ａ）は第６図における各部の信号を示す
図、第７図（ｂ）は同図（ａ）におけるファンクション
データロギングメモリ部に書き込まれたテスト結果を示
す図である。図中の101はICテスタ、102は制御部、103
はタイミング発生部、104はパタンメモリ部、105は波形
形成部、106は応答部、107は切換え部、108はピンエレ
クトロニクス部、109はファンクションデータロギング
メモリ部、10はDUTであり、90aはメモリ部、ｏはテスト
周期、ｐはDUTのある端子への入力信号、ｑはDUTのある
端子からの出力信号、ｒはサンプリング信号、ｓは出力
信号ｑの期待値、ｔは出力信号ｑの良・不良結果（Ｐは
良,Fは不良）である。
ICテスタ101の動作の概要を説明すると、制御部102は
ICテスタ101内の各部を制御し、波形形成部105はパタン
メモリ部104内のデータに基づいて、DUT10に印加する信
号の基になる信号を発生し、切換え部107を介してピン
エレクトロニクス部108に送出し、ピンエレクトロニク
ス部108はこれら信号を所定の電圧レベルに変換してDUT
10に印加する（第７図（ａ）の入力信号ｐに相当す
る）。応答部106はDUT10の出力信号（第７図（ａ）の出
力信号ｑに相当する）をピンエレクトロニクス部108,切
換え部107を介して取り込み、期待値（第７図（ａ）の
期待値ｓに相当する）と比較してそれらの結果（第７図
（ａ）の結果ｔに相当する）をファンクションデータロ
ギングメモリ部109に送出し、ファンクションデータロ
ギングメモリ部109はそれらテスト結果を格納する。
ICテスタ101内の各部を制御し、波形形成部105はパタン
メモリ部104内のデータに基づいて、DUT10に印加する信
号の基になる信号を発生し、切換え部107を介してピン
エレクトロニクス部108に送出し、ピンエレクトロニク
ス部108はこれら信号を所定の電圧レベルに変換してDUT
10に印加する（第７図（ａ）の入力信号ｐに相当す
る）。応答部106はDUT10の出力信号（第７図（ａ）の出
力信号ｑに相当する）をピンエレクトロニクス部108,切
換え部107を介して取り込み、期待値（第７図（ａ）の
期待値ｓに相当する）と比較してそれらの結果（第７図
（ａ）の結果ｔに相当する）をファンクションデータロ
ギングメモリ部109に送出し、ファンクションデータロ
ギングメモリ部109はそれらテスト結果を格納する。
上述した従来のICテスタのファンクションデータロギ
ング機能は、ファンクションデータロギングメモリの容
量が各ピンあたり数千アドレスしかなく、また、ファン
クションデータロギングメモリ部へのデータの書込み
は、ロギングテストするテストパタンとファンクション
データロギングメモリとアドレス毎に一対一に行なう方
式であって、一度のテストでファンクションデータロギ
ングメモリに書込み可能なテストパタン数は、ファンク
ションデータロギングメモリのアドレス長である。一
方、ICの高機能化に伴いテストに用いるテストパタン数
は数十万パタンと増大傾向にあり、このようなテストパ
タンを用いたロギングテストでは、ICテスタの制御部の
制御により、随時ロギングするテストパタン範囲を変
え、ロギングしたデータを外部機器（例えばコンソー
ル，プリンタ等）に出力しながら繰り返しロギングテス
トを実行するため、ロギングテスト時間の長大化を招
き、また、多量のロギングデータ結果より即座に且つマ
クロ的に検証できないという欠点があった。
ング機能は、ファンクションデータロギングメモリの容
量が各ピンあたり数千アドレスしかなく、また、ファン
クションデータロギングメモリ部へのデータの書込み
は、ロギングテストするテストパタンとファンクション
データロギングメモリとアドレス毎に一対一に行なう方
式であって、一度のテストでファンクションデータロギ
ングメモリに書込み可能なテストパタン数は、ファンク
ションデータロギングメモリのアドレス長である。一
方、ICの高機能化に伴いテストに用いるテストパタン数
は数十万パタンと増大傾向にあり、このようなテストパ
タンを用いたロギングテストでは、ICテスタの制御部の
制御により、随時ロギングするテストパタン範囲を変
え、ロギングしたデータを外部機器（例えばコンソー
ル，プリンタ等）に出力しながら繰り返しロギングテス
トを実行するため、ロギングテスト時間の長大化を招
き、また、多量のロギングデータ結果より即座に且つマ
クロ的に検証できないという欠点があった。
本発明の目的は、従来の機能の他にロギングするテス
トパタンの大きさには関係無く、一度にロギングデータ
をファンクションデータロギングメモリに取り込めるIC
テスタを提供することにある。
トパタンの大きさには関係無く、一度にロギングデータ
をファンクションデータロギングメモリに取り込めるIC
テスタを提供することにある。
本発明のICテスタは、テストパタンメモリの任意のア
ドレス区間を任意の圧縮率でファンクションデータロギ
ングメモリのアドレスに対応させる同期回路部と、この
同期回路部で発生するアドレスデータと前記ファンクシ
ョンデータロギングメモリのアドレス発生部のアドレス
データとを切り換えて前記ファンクションデータロギン
グメモリに入力する切換え部と、応答部からのテスト結
果を前記同期回路部の動作と同期して処理するフェイル
データ保持回路部とを備えることを特徴とする。
ドレス区間を任意の圧縮率でファンクションデータロギ
ングメモリのアドレスに対応させる同期回路部と、この
同期回路部で発生するアドレスデータと前記ファンクシ
ョンデータロギングメモリのアドレス発生部のアドレス
データとを切り換えて前記ファンクションデータロギン
グメモリに入力する切換え部と、応答部からのテスト結
果を前記同期回路部の動作と同期して処理するフェイル
データ保持回路部とを備えることを特徴とする。
次に、本発明について第１図〜第５図を参照して説明
する。
する。
第１図はほ発明のICテスタの一実施例を示すブロック
図、第２図は第１図におけるファンクションデータロギ
ングメモリ部の一例を示すブロック図、第３図，第４図
は第１図における同期回路の第1,第２の例を示すブロッ
ク図、第５図は第１図に示した実施例によるファンクシ
ョンデータロギング方法を説明するための各部信号を示
す図である。図中の１はICテスタ、２は制御部、３はタ
イミング発生部、４はパタンメモリ部、５は波形形成
部、６は応答部、７は切換え部、８はピンエレクトロニ
クス部、９はファンクションデータロギングメモリ部、
10はDUT、11,11A,11Bは同期回路部であり、91はメモリ
部、92はアドレス発生部、93は切換え部、94はフェイル
データ保持回路部であり、111はアドレス発生部、112は
カウンタ部、113はメモリ部であり、ａはパタンメモリ
アドレス、ｂはファンクションデータロギングメモリア
ドレス、ｃは応答部からの信号（低レベル良、高レベル
不良）、ｄとｇはサンプリング信号、ｅはリセット信
号、ｈはファンクションデータロギングメモリのデータ
である。
図、第２図は第１図におけるファンクションデータロギ
ングメモリ部の一例を示すブロック図、第３図，第４図
は第１図における同期回路の第1,第２の例を示すブロッ
ク図、第５図は第１図に示した実施例によるファンクシ
ョンデータロギング方法を説明するための各部信号を示
す図である。図中の１はICテスタ、２は制御部、３はタ
イミング発生部、４はパタンメモリ部、５は波形形成
部、６は応答部、７は切換え部、８はピンエレクトロニ
クス部、９はファンクションデータロギングメモリ部、
10はDUT、11,11A,11Bは同期回路部であり、91はメモリ
部、92はアドレス発生部、93は切換え部、94はフェイル
データ保持回路部であり、111はアドレス発生部、112は
カウンタ部、113はメモリ部であり、ａはパタンメモリ
アドレス、ｂはファンクションデータロギングメモリア
ドレス、ｃは応答部からの信号（低レベル良、高レベル
不良）、ｄとｇはサンプリング信号、ｅはリセット信
号、ｈはファンクションデータロギングメモリのデータ
である。
まず、ICテスタの操作者は、ファンクションデータロ
ギングのソフトウェアを起動する際、ロギングするテス
トパタンのアドレスの区間とファンクションデータロギ
ングメモリにロギングの結果を書き込む圧縮率を指定す
る。制御部２はこれらアドレス区間と圧縮率に従って、
テストパタンの複数アドレス分に対しファンクションデ
ータロギングメモリの１アドレスを割り付けるように、
メモリ部113にメモリ部91のアドレスデータを書き込
む。第５図は圧縮率が４で、パタンメモリアドレスａの
アドレスデータSAD（開始アドレス）からSAD＋３をファ
ンクションデータロギングメモリアドレスｂのアドレス
データ０に、同様にパタンメモリアドレスａのアドレス
データSAD＋４からSAD＋７をファンクションデータロギ
ングメモリアドレスｂのアドレスデータ１に対応させた
例である。アドレス発生部111はテストパタンの走行と
同期してアドレスデータを発生してメモリ部113に送出
する。メモリ部113は切換え部93を介してメモリ部91に
圧縮したアドレスデータを送出する。カウンタ部112は
フェイルデータ保持回路部94へ圧縮したアドレスデータ
を基にして作成した第５図のサンプリング信号d,g及び
リセット信号ｅを送出する。フェイルデータ保持回路94
は応答部６より送出のフェイルデータをフリップフロッ
プ等を用いてパタンメモリの圧縮した４アドレス内で発
生したフェイルデータをサンプリングし（第５図に示す
サンプリング信号ｄ）、フェイルデータを保持し（第５
図に示す信号ｆ）、それら保持データをメモリ部91に書
き込む（第５図に示すサンプリング信号g,データｈ）。
制御部２は従来のファンクションデータロギング機能を
使用する場合は、切換え部93を制御して、アドレス発生
部92で発生するパタンメモリ部４のアドレスと一対一に
対応したアドレスデータをメモリ部91に送出させる。
ギングのソフトウェアを起動する際、ロギングするテス
トパタンのアドレスの区間とファンクションデータロギ
ングメモリにロギングの結果を書き込む圧縮率を指定す
る。制御部２はこれらアドレス区間と圧縮率に従って、
テストパタンの複数アドレス分に対しファンクションデ
ータロギングメモリの１アドレスを割り付けるように、
メモリ部113にメモリ部91のアドレスデータを書き込
む。第５図は圧縮率が４で、パタンメモリアドレスａの
アドレスデータSAD（開始アドレス）からSAD＋３をファ
ンクションデータロギングメモリアドレスｂのアドレス
データ０に、同様にパタンメモリアドレスａのアドレス
データSAD＋４からSAD＋７をファンクションデータロギ
ングメモリアドレスｂのアドレスデータ１に対応させた
例である。アドレス発生部111はテストパタンの走行と
同期してアドレスデータを発生してメモリ部113に送出
する。メモリ部113は切換え部93を介してメモリ部91に
圧縮したアドレスデータを送出する。カウンタ部112は
フェイルデータ保持回路部94へ圧縮したアドレスデータ
を基にして作成した第５図のサンプリング信号d,g及び
リセット信号ｅを送出する。フェイルデータ保持回路94
は応答部６より送出のフェイルデータをフリップフロッ
プ等を用いてパタンメモリの圧縮した４アドレス内で発
生したフェイルデータをサンプリングし（第５図に示す
サンプリング信号ｄ）、フェイルデータを保持し（第５
図に示す信号ｆ）、それら保持データをメモリ部91に書
き込む（第５図に示すサンプリング信号g,データｈ）。
制御部２は従来のファンクションデータロギング機能を
使用する場合は、切換え部93を制御して、アドレス発生
部92で発生するパタンメモリ部４のアドレスと一対一に
対応したアドレスデータをメモリ部91に送出させる。
上述の第１の例がテストパタンのアドレスを基準とし
たファンクションデータロギング機能であるのに対し、
第２の例としてはテストパタンの発生パタンの順序に対
するファンクションデータロギングの例である。テスト
パタンの発生には、テストパタンメモリのあるアドレス
で、あるいは、アドレス区間で繰返しの発生があり、必
ずしもテストパタンのアドレスは順次１個づつ増加する
とは限らないことがある。このような発生に対してのフ
ァンクションデータロギング機能である。
たファンクションデータロギング機能であるのに対し、
第２の例としてはテストパタンの発生パタンの順序に対
するファンクションデータロギングの例である。テスト
パタンの発生には、テストパタンメモリのあるアドレス
で、あるいは、アドレス区間で繰返しの発生があり、必
ずしもテストパタンのアドレスは順次１個づつ増加する
とは限らないことがある。このような発生に対してのフ
ァンクションデータロギング機能である。
第４図中の11Bは同期回路部、114はアドレス発生部、
115はカウンタ部である。制御部２は指定のロギングす
るテストパタンのアドレスの区間と圧縮率より、カウン
タ部115に対し圧縮率データを送出する。カウンタ部115
のその圧縮率に相当するテストパタンの発生パタン数を
カウントし、アドレス発生部114に対しアドレスを増加
させる制御を行い、また、第１の例と同様にフェイルデ
ータ保持回路部94に制御信号を送出する。フェイルデー
タ保持回路部94は第１の例と同様に圧縮したパタン内で
発生したフェイルデータをサンプリングして、フェイル
データを保持し、それら保持データをメモリ部91に書き
込む。
115はカウンタ部である。制御部２は指定のロギングす
るテストパタンのアドレスの区間と圧縮率より、カウン
タ部115に対し圧縮率データを送出する。カウンタ部115
のその圧縮率に相当するテストパタンの発生パタン数を
カウントし、アドレス発生部114に対しアドレスを増加
させる制御を行い、また、第１の例と同様にフェイルデ
ータ保持回路部94に制御信号を送出する。フェイルデー
タ保持回路部94は第１の例と同様に圧縮したパタン内で
発生したフェイルデータをサンプリングして、フェイル
データを保持し、それら保持データをメモリ部91に書き
込む。
第３の例としては、第１の例と第２の例を組み合わせ
たファンクションデータロギング機能である。
たファンクションデータロギング機能である。
以上説明したように本発明のICテスタは、テストパタ
ンの任意のアドレス区間を任意の圧縮率でファンクショ
ンデータロギングメモリのアドレスに対応させる同期回
路部と、この同期回路部で発生するアドレスデータと従
来のファンクションデータロギングメモリアドレス発生
部のアドレスデータとを切り換えてファンクションデー
タロギングメモリに入力する切換え部と、応答部からの
テスト結果を同期回路部の動作と同期して処理するフェ
イルデータ保持回路部とを有することにより、従来の機
能の他にロギングするテストパタンの大きさには関係無
く、一度にロギングデータをファンクションデータロギ
ングメモリに取り込めるので、ロギングテスト時間の短
縮化を計ることができ、また即座に且つマクロ的にロギ
ングデータを検証できるという結果がある。
ンの任意のアドレス区間を任意の圧縮率でファンクショ
ンデータロギングメモリのアドレスに対応させる同期回
路部と、この同期回路部で発生するアドレスデータと従
来のファンクションデータロギングメモリアドレス発生
部のアドレスデータとを切り換えてファンクションデー
タロギングメモリに入力する切換え部と、応答部からの
テスト結果を同期回路部の動作と同期して処理するフェ
イルデータ保持回路部とを有することにより、従来の機
能の他にロギングするテストパタンの大きさには関係無
く、一度にロギングデータをファンクションデータロギ
ングメモリに取り込めるので、ロギングテスト時間の短
縮化を計ることができ、また即座に且つマクロ的にロギ
ングデータを検証できるという結果がある。
第１図は本発明のICテスタの一実施例を示すブロック
図、第２図は第１図におけるファンクションデータロギ
ングメモリ部の一例を示すブロック図、第３図，第４図
は第１図における同期回路部の第1,第２の例を示すブロ
ック図、第５図は第１図に示した実施例によるファンク
ションデータロギング方法を説明するための各部の信号
を示す図、第６図は従来のロジックICテスタの一例を示
すブロック図、第７図（ａ）は第６図における各部の信
号を示す図、第７図（ｂ）は同図（ａ）におけるファン
クションデータロギングメモリ部に書き込まれたテスト
結果を示す図である。 1,101……ICテスタ、2,102……制御部、3,103……タイ
ミング発生部、4,104……パタンメモリ部、5,105……波
形形成部、6,106……応答部、7,93,107……切換え部、
8,108……ピンエレクトロニクス部、9,109……ファンク
ションデータロギングメモリ部、10……DUT、11,11A,11
B……同期回路部、90a,91,113……メモリ部、92,111,11
4……アドレス発生部、112,115……カウンタ部、94……
フェイルデータ保持回路部。
図、第２図は第１図におけるファンクションデータロギ
ングメモリ部の一例を示すブロック図、第３図，第４図
は第１図における同期回路部の第1,第２の例を示すブロ
ック図、第５図は第１図に示した実施例によるファンク
ションデータロギング方法を説明するための各部の信号
を示す図、第６図は従来のロジックICテスタの一例を示
すブロック図、第７図（ａ）は第６図における各部の信
号を示す図、第７図（ｂ）は同図（ａ）におけるファン
クションデータロギングメモリ部に書き込まれたテスト
結果を示す図である。 1,101……ICテスタ、2,102……制御部、3,103……タイ
ミング発生部、4,104……パタンメモリ部、5,105……波
形形成部、6,106……応答部、7,93,107……切換え部、
8,108……ピンエレクトロニクス部、9,109……ファンク
ションデータロギングメモリ部、10……DUT、11,11A,11
B……同期回路部、90a,91,113……メモリ部、92,111,11
4……アドレス発生部、112,115……カウンタ部、94……
フェイルデータ保持回路部。
Claims (1)
- 【請求項１】ファンクションデータロギング機能を有す
る半導体集積回路装置の試験装置において、テストパタ
ンメモリの任意のアドレス区間を任意の圧縮率でファン
クションデータロギングメモリのアドレスに対応させる
同期回路部と、この同期回路部で発生するアドレスデー
タと前記ファンクションデータロギングメモリのアドレ
ス発生部のアドレスデータとを切り換えて前記ファンク
ションデータロギングメモリに入力する切換え部と、応
答部からのテスト結果を前記同期回路部の動作と同期し
て処理するフェイルデータ保持回路部とを備えることを
特徴とする半導体集積回路装置の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082687A JP2570885B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082687A JP2570885B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路装置の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03282271A JPH03282271A (ja) | 1991-12-12 |
| JP2570885B2 true JP2570885B2 (ja) | 1997-01-16 |
Family
ID=13781331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082687A Expired - Lifetime JP2570885B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570885B2 (ja) |
-
1990
- 1990-03-29 JP JP2082687A patent/JP2570885B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03282271A (ja) | 1991-12-12 |
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