JP2005525577A - イベント型icテストシステム - Google Patents
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Abstract
Description
ユーザの立場からすれば、上述の制限は以下の問題を引き起こす:(i)ベクタ変換に、長い時間と、サーバー及びディスクにおいて大きな容量を消費して、さらに非常にエラーを招きやすい、(ii)ベクタのサイクル化により、複数の時間領域デバイスのテストを不可能にする、(iii)タイムセット、波形グループ、タイミング発生器のような資源(リソース)の数には限りがあるので、テスタの限界が生じる。
したがって、ICデザイン環境において動作し、従来のテストシステムによって行われるテストデータのサイクル形式への変換に伴う複雑さを解消できる、半導体ICテストシステムが緊急に必要とされている。
本発明の他の目的は、ICデザイン環境を、設計した集積回路(IC)のシミュレーションから物理的なテストまで拡張することを可能とする新たなテスタアーキテクチャを供給することにある。
本発明の更に他の目的は、従来技術におけるベクタ処理の工程を除去し、ファイルの必要要件とパターンコンパイルの工程を大幅に単純化し、それによって時間とコストを減少させ、かつベクタ変換のエラーを避けることができる新規なテスタアーキテクチャを提供することにある。
図3Aにおいて、イベント型テストシステムは、イベントデータ(時間データ)を蓄積するためのイベントメモリ40と、イベントデータに基づいてイベントを発生するためのイベント発生器41と、被テストデバイス(DUT)にテストベクタを供給するためのドライバー42とで構成されている。図3Bにおいて、従来のサイクル型テストシステムは、テスタレート(テストサイクル)を形成するためのレート発生器43、パターンデータを蓄積するためのパターンメモリ、タイミングデータを蓄積するためのタイミングメモリ45、波形(アクション)データを蓄積するための波形メモリ、タイミングデータに基づいてタイミング信号を発生するためのタイミング発生器47、タイミング信号、パターンデータおよび波形データに基づいてテストパターンを形成するための波形整形器48、そしてDUTにテストベクタを供給するためのドライバー49とにより構成されている。
上述したように、本発明のイベントテスタは、サイクル化をすることなくVCDデータを使用する。上述のように、VCDは基本的には信号値変化と変化時間を記述するための時間値フォーマットである。これは、イベントを識別するために、時間、信号名、信号のバイナリー値(例えば、0から1,あるいは1から0の遷移)特定している。例えば図5A(VCDファイル60)の左側に示すように、時間120nsにおいて、ASCIIキャラクタ$が0になるように特定することができる。(すなわち、$名称の信号が120nsのときに1から0に変化する、したがって、120nsにおいてイベント0が発生する)。
上述した18ビットワード(イベントデータ)の使用例は、譲受人による本発明の1実施例にすぎないことに留意されたい。例えば、信号値を示すために、3ビットに変えてどのようなビット数を用いてもよいし、デルタ時間を示すために、15ビットに変えてどのようなビット数を用いてもよい。
図8に示すように、ピンユニット書き込みデコーダ114とプロセッサ(CPU)115は、システムバス111を介して、テスタコントローラ(図7のテスタコントローラ107)に接続している。書き込みデコーダ114は、例えば、イベントテスタユニットを被テストピンに割り当てる為に、イベントテスタユニット78内のレジスタ(図示せず)にホストコンピュータ51からのデータを転送するために用いられる。この例では、CPU115は各イベントテスタユニット78に備えられており、イベントテスタユニットの動作をコントロールする。これらの動作には、イベントの生成(テストベクタ)、被テストデバイスからの出力信号の評価、そしてフェイルデータの取得が含まれる。
Claims (21)
- 自動電子デザイン(EDA)環境の下で、被テストICデバイス(DUT)をテストするための方法において、
各イベント用のイベントデータは、前イベントからの時間長を示すイベントタイミングデータとイベントのタイプを示すイベントタイプデータで構成され、EDA環境において意図したICのデザインデータのシミュレーションにより直接的に得られたイベントデータをイベントメモリに格納するステップと、
イベントメモリからのイベントデータに基づいて、各イベントの波形はイベントタイプデータにより決定され、且つ各イベントの波形タイミングは前イベントからのタイミングデータを累積することにより決定されたテストベクタを発生するステップと、
DUTにテストベクタを供給し、あらかじめ定めたタイミングでDUTの応答出力を評価するステップと、により構成されたICデバイス(DUT)のテスト方法。 - 上記イベントデータは、ロジックシミュレーションを行うことにより形成されたVCD(Verilogの値変化ダンプ)から変換又は翻訳をすることなく得られる、請求項1に記載のICデバイス(DUT)のテスト方法。
- 上記イベントデータは、上記シミュレーションにより形成された時間イベント値から変換又は翻訳をすることなく得られる、請求項1に記載のICデバイス(DUT)のテスト方法。
- 自動電子デザイン(EDA)環境の下で、被テストICデバイス(DUT)をテストするためのイベント型テストシステムにおいて、
各イベントを示すイベントデータは、あらかじめ定めた点からの時間長を示す時間インデックスと、イベントでの変化のタイプを示すイベントタイプとを表示し、EDA環境において意図したICのデザインデータのシミュレーションにより直接的に得られたそれらイベントデータを格納するイベントメモリと、
そのイベントメモリからのイベントデータに基づいて、各イベントの波形はイベントタイプデータにより決定され、且つ各イベントの波形タイミングは前イベントからのタイミングデータを累積することにより決定されたテストベクタを発生するイベント発生ユニットと、
DUTにテストベクタを供給し、あらかじめ定めたタイミングでDUTの応答出力を評価する手段と、により構成されたイベント型テストシステム。 - 各イベントの上記イベントデータは、イベントメモリに貯蓄される前に圧縮され、上記時間インデックスは、基準クロックピリオドの整数倍値(整数部データ)と基準クロックピリオドの端数値(端数部データ)で構成される、請求項3に記載のイベント型テストシステム。
- 各イベントの上記イベントデータは、イベントメモリに貯蓄される前に圧縮されることなく、上記時間インデックスは、基準クロックピリオドの整数倍値(整数部データ)と基準クロックピリオドの端数値(端数部データ)で構成される、請求項3に記載のイベント型テストシステム。
- 上記イベントメモリに格納された圧縮されたイベントデータを復元させるための復元ユニットを更に有する、請求項5に記載のイベント型テストシステム。
- 各イベント用の上記イベントデータは、固定長ワードで記述され、そのワードの一部はイベントタイプを示し、ワードの他の部分は時間インデックスを示す、請求項4に記載のイベント型テストシステム。
- 上記時間インデックスにおける時間長を定義するためにあらかじめ定めた点は、現在イベントの直前のイベントであり、時間インデックスは、その隣接した2つのイベント間のデルタ時間をあらわす、請求項4に記載のイベント型テストシステム。
- 上記時間インデックスにおける時間長を定義するためにあらかじめ定めた点は、システムの動作開始点であり、時間インデックスは、そのあらかじめ定めた点からの絶対時間をあらわす、請求項4に記載のイベント型テストシステム。
- 上記デルタ時間値を変化させて、タイミングのシフト、新たなイベントの追加、あるいは既存のイベントの除去のようなイベントのエディットをテストの実行中に行う、請求項9に記載のイベント型テストシステム。
- 上記絶対時間値を変化させて、タイミングのシフト、新たなイベントの追加、あるいは既存のイベントの除去のようなイベントのエディットをテストの実行中に行う、請求項10に記載のイベント型テストシステム。
- 上記デルタ時間を変化させることにより、イベントデータに示されたイベントタイプにより特定されたタイプのストローブについて、そのタイミングをオフセットする、請求項11に記載のイベント型テストシステム。
- 上記全体時間を変化させることにより、イベントデータに示されたイベントタイプにより特定されたタイプのストローブについて、そのタイミングをオフセットする、請求項12に記載のイベント型テストシステム。
- 上記デザインデータのシミュレーションにより得られる上記イベントデータは、1,0,Z(高インピーダンス)イベントタイプに加えて「ドントケア」イベントタイプを含み、その「ドントケア」はZに変換され、それによりイベントメモリに格納する前にイベントタイプを記述するデータを減少させる、請求項8に記載のイベント型テストシステム。
- 自動電子デザイン(EDA)環境下における、被テストICデバイス(DUT)をテストするためのイベント型テストシステムにおいて、
テストシステムの全体動作を制御するためのホストコンピュータと、
テストシステムに用いるイベントを観測し且つエディットするためのイベントビューアを形成するグラフィックユーザインターフェイス(GUI)を有し、ホストコンピュータとイベント型テストシステムをインターフェイスするインターフェイスソフトウェアと、
そのインターフェイスソフトウェアを介してホストコンピュータからのデータを解釈し管理する、データ解釈・管理ソフトウェアと、
デザインデータの論理シミュレーションにより直接得られたイベントデータを格納し、イベントデータに基づいてテストベクタを発生し、そのテストベクタをDUTに供給して、あらかじめ定めたタイミングでDUTの応答出力を評価するためのイベントテスタユニットを複数有するイベントテスタハードウェアと、により構成されるイベント型テストシステム。 - 上記インターフェイスソフトウェアとデータ解釈・管理ソフトウェアは、直接あるいは公共通信ネットワークまたは専用通信ネットワークを介して通信する、請求項16に記載のイベント型テストシステム。
- 上記データ解釈・管理ソフトウェアは、データ処理と解釈を行うためのミドルウェア、およびそのミドルウェアと上記イベントテスタハードウェアとの間のデータ値を調停するカーネルとを有する、請求項16に記載のイベント型テストシステム。
- 上記ミドルウェアは、ユーザの特定する情報を解釈し、上記カーネルを介して上記イベントテスタハードウェアにデータを供給するために、テストのタイプ、テストの順序、およびテストパラメータを含むデータを生成する、請求項16に記載のイベント型テストシステム。
- 上記ミドルウェアは、ユーザの特定する情報を解釈し、上記カーネルを介して上記イベントテスタハードウェアにデータデータを供給するために、テストのタイプ、テストの順序、テストパラメータ、およびI/OピンとDUTの電源供給ピンを含むデータを生成する、請求項16に記載のイベント型テストシステム。
- 上記各イベントテスタユニットは、
上記ホストコンピュータからの指示に基づいて、テストベクトルの発生と被テストデバイスの出力信号の評価の制御を行うプロセッサと、
各イベントについてそのイベントデータを格納するイベントメモリと、
そのイベントメモリにアドレスデータを供給して、イベントメモリからイベントデータを読み出すアドレスシーケンサと、
そのイベントメモリからのイベントデータに基づいて、イベントタイミングを生成するためのタイミングカウントロジックと、
そのタイミングカウントロジックからのイベントタイミングに基づいて、テストベクタを発生し、DUTの対応するピンにテストパターンを供給する為の、イベント発生器とにより構成する、請求項16に記載のイベント型テストシステム。
を特徴とする装置。
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