JPH0377081A - Ｌｓｉの試験装置 - Google Patents
Ｌｓｉの試験装置Info
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- JPH0377081A JPH0377081A JP1213946A JP21394689A JPH0377081A JP H0377081 A JPH0377081 A JP H0377081A JP 1213946 A JP1213946 A JP 1213946A JP 21394689 A JP21394689 A JP 21394689A JP H0377081 A JPH0377081 A JP H0377081A
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- Japan
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- lsi
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- test pattern
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- 238000004088 simulation Methods 0.000 abstract description 8
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ＬＳＩの論理およびＬＳＩチップを試験する
ＬＳＩの試験装置およびその試験方法に係り、特にハイ
インピーダンス状態になる可能性のある端子を有するＬ
ＳＩの論理およびＬＳＩチップを試験するＬＳＩの試験
装置に関し、計算機シミュレーション時およびＬＳＩチ
ップの測定ボード上での試験時にＬＳＩの動作を実際の
システム組込み時と同様にして試験を行えるようにする
とともに、ＬＳＩチップの測定ボード上の試験において
、負荷回路を取り付けることなく、試験を行うことが可
能な試験装置を提供することを目的とし、 ハイインピーダンス状態になる可能性のある端子を有す
るＬＳＩをテストパターン信号を用いて試験を行うＬＳ
Ｉの試験装置において、前記テストパターン信号を前記
端子に現れる出力信号の時間的に前後の位置のハイイン
ピーダンス状態を不定値信号とし、前記不定値信号以外
のハイインピーダンス状態を１”または“Ｏ”の信号と
するように構成する。
ＬＳＩの試験装置およびその試験方法に係り、特にハイ
インピーダンス状態になる可能性のある端子を有するＬ
ＳＩの論理およびＬＳＩチップを試験するＬＳＩの試験
装置に関し、計算機シミュレーション時およびＬＳＩチ
ップの測定ボード上での試験時にＬＳＩの動作を実際の
システム組込み時と同様にして試験を行えるようにする
とともに、ＬＳＩチップの測定ボード上の試験において
、負荷回路を取り付けることなく、試験を行うことが可
能な試験装置を提供することを目的とし、 ハイインピーダンス状態になる可能性のある端子を有す
るＬＳＩをテストパターン信号を用いて試験を行うＬＳ
Ｉの試験装置において、前記テストパターン信号を前記
端子に現れる出力信号の時間的に前後の位置のハイイン
ピーダンス状態を不定値信号とし、前記不定値信号以外
のハイインピーダンス状態を１”または“Ｏ”の信号と
するように構成する。
本発明は、ＬＳＩの論理およびＬＳＩチップを試験する
ＬＳＩの試験装置およびその試験方法に係り、特にハイ
インピーダンス状態になる可能性のある端子を有するＬ
ＳＩの論理およびＬＳＩチップを試験するＬＳＩの試験
装置に関する。
ＬＳＩの試験装置およびその試験方法に係り、特にハイ
インピーダンス状態になる可能性のある端子を有するＬ
ＳＩの論理およびＬＳＩチップを試験するＬＳＩの試験
装置に関する。
ＬＳＩの信頼性を確保するために開発段階から製造段階
に至る過程において種々の試験が行われる。一般にＬＳ
Ｉに含まれる論理回路の正誤を試験するために計算機シ
ミュレーションが用いられ、また、実際のＬＳＩのチッ
プの試験はＬＳＩテスタが用いられている。
に至る過程において種々の試験が行われる。一般にＬＳ
Ｉに含まれる論理回路の正誤を試験するために計算機シ
ミュレーションが用いられ、また、実際のＬＳＩのチッ
プの試験はＬＳＩテスタが用いられている。
第５図に従来のＬＳＩ試験装置システムの概要構成を示
す。
す。
ＬＳＩ試験装置システムＳは、試験用のテストパターン
を格納するテストパターン格納部１と、計算機シミュレ
ーションを行う計算機２と、計算機シミュレーション時
に使用するモジュールを格納するシミュレーションモジ
ュール格納部３と、ＬＳＩチップを実装して試験を行う
測定ボード４と、測定ボードを用いた試験を行うＬＳＩ
テスタ５と、を備えて構成されている。
を格納するテストパターン格納部１と、計算機シミュレ
ーションを行う計算機２と、計算機シミュレーション時
に使用するモジュールを格納するシミュレーションモジ
ュール格納部３と、ＬＳＩチップを実装して試験を行う
測定ボード４と、測定ボードを用いた試験を行うＬＳＩ
テスタ５と、を備えて構成されている。
ＬＳＩの計算機シミュレーションにおいては、まず設計
した回路をシミュレーションモジュール格納部３内のモ
ジュールに変換する。次に、当該モジュール群に必要な
テストパターンを作成してテストパターン格納部１に格
納する。その後格納されたテストパターンおよびモジュ
ールを用いて、計算機２でシミュレーションを行い回路
の論理の正誤を試験する。
した回路をシミュレーションモジュール格納部３内のモ
ジュールに変換する。次に、当該モジュール群に必要な
テストパターンを作成してテストパターン格納部１に格
納する。その後格納されたテストパターンおよびモジュ
ールを用いて、計算機２でシミュレーションを行い回路
の論理の正誤を試験する。
また、実際のＬＳＩチップの試験は、ＬＳＩチップを測
定ボード４上に実装し、テストパターン格納部ｌ内のテ
ストパターンを使用して、ＬＳＩテスタ５で入力タイミ
ング等を変更しながら、当該ＬＳＩチップの機能確認、
ＡＣ特性、ＤＣ特性等の測定を行う。
定ボード４上に実装し、テストパターン格納部ｌ内のテ
ストパターンを使用して、ＬＳＩテスタ５で入力タイミ
ング等を変更しながら、当該ＬＳＩチップの機能確認、
ＡＣ特性、ＤＣ特性等の測定を行う。
テストパターンは入力端子にはｌ”、“Ｏ”の入力値を
入力する。また、論理回路の状態を表すためには、最低
限“Ｈ” ”Ｌ”、および不定値“Ｘ”の３値が必
要であるが、従来はこれらにハイインピーダンス状態を
示す“ｚ″を加えた４値を用いるのが一般的である。そ
こで、ハイインピーダンス状態のない出力端子について
はＨ”“Ｌ”の出力値を使用している。一方、ハイイン
ピーダンス状態のある入出力端子、３−ステート出力端
子およびオープンドレイン出力端子については、“Ｈ″
Ｌ”の出力値およびハイインピーダンス状態“Ｚ”
の値を使用している。
入力する。また、論理回路の状態を表すためには、最低
限“Ｈ” ”Ｌ”、および不定値“Ｘ”の３値が必
要であるが、従来はこれらにハイインピーダンス状態を
示す“ｚ″を加えた４値を用いるのが一般的である。そ
こで、ハイインピーダンス状態のない出力端子について
はＨ”“Ｌ”の出力値を使用している。一方、ハイイン
ピーダンス状態のある入出力端子、３−ステート出力端
子およびオープンドレイン出力端子については、“Ｈ″
Ｌ”の出力値およびハイインピーダンス状態“Ｚ”
の値を使用している。
上記従来例において、ハイインピーダンス状態“Ｚ”と
なる入出力端子を有するＬＳＩについて計算機シミュレ
ーションを行う場合、入出力サイクル以外においては、
当該入出力端子はハイインピーダンス状態″ｚ″になる
ことを確認しておく必要がある。しかしながら、当該チ
ップをシステムに組み込む場合には、当該入出力端子に
は必要に応じたプルアップ抵抗またはプルダウン抵抗が
付けられるので、本来ハイインピーダンス状態“Ｚ”と
なる端子は“１”または０”の状態となっており、計算
機シミュレーション時と条件が異なる。例えば、外部の
入力をスルーで使用しているような回路を持つ入出力端
子に関しては、テストパターン上ではハイインピーダン
ス状態′Ｚ”出力でパスしていたのに、実際のシステム
では“１″または１０”が入力される。そのため、入力
レベルが変化してしまって誤動作を起こしてしまう場合
が起こり得る。
なる入出力端子を有するＬＳＩについて計算機シミュレ
ーションを行う場合、入出力サイクル以外においては、
当該入出力端子はハイインピーダンス状態″ｚ″になる
ことを確認しておく必要がある。しかしながら、当該チ
ップをシステムに組み込む場合には、当該入出力端子に
は必要に応じたプルアップ抵抗またはプルダウン抵抗が
付けられるので、本来ハイインピーダンス状態“Ｚ”と
なる端子は“１”または０”の状態となっており、計算
機シミュレーション時と条件が異なる。例えば、外部の
入力をスルーで使用しているような回路を持つ入出力端
子に関しては、テストパターン上ではハイインピーダン
ス状態′Ｚ”出力でパスしていたのに、実際のシステム
では“１″または１０”が入力される。そのため、入力
レベルが変化してしまって誤動作を起こしてしまう場合
が起こり得る。
以上のように、計算機シミュレーションにおいてはＬＳ
Ｉの実際の組み込み状態とは条件が異なるため論理ミス
を見付けられないという問題点がある。その様な場合に
は再設計のために莫大なコストと時間がかかるという問
題点があった。
Ｉの実際の組み込み状態とは条件が異なるため論理ミス
を見付けられないという問題点がある。その様な場合に
は再設計のために莫大なコストと時間がかかるという問
題点があった。
また、測定ボードを用いたＬＳＩチップの試験において
は、入出力端子のハイインピーダンス状態におけるテス
トパターンの期待値を“Ｚ”のままにして、テスタの測
定ボードに負荷回路を接続しない状態で試験を行うと、
第６図に示すように、入出力端子の入力段で入力がフロ
ーティング状態になっている。したがって、入力セルの
Ｎ型トランジスタおよびＰ型トランジスタが両方ともオ
ン状態となってしまい、短絡状態となって入力セル内を
過大電流が流れるＤＣパスを起こしてしまう。
は、入出力端子のハイインピーダンス状態におけるテス
トパターンの期待値を“Ｚ”のままにして、テスタの測
定ボードに負荷回路を接続しない状態で試験を行うと、
第６図に示すように、入出力端子の入力段で入力がフロ
ーティング状態になっている。したがって、入力セルの
Ｎ型トランジスタおよびＰ型トランジスタが両方ともオ
ン状態となってしまい、短絡状態となって入力セル内を
過大電流が流れるＤＣパスを起こしてしまう。
このＤＣパスは試験を行えば行うほどチップを劣化させ
るためＬＳＩチップの特性を劣化させてしまうという問
題点があった。
るためＬＳＩチップの特性を劣化させてしまうという問
題点があった。
さらにまた、ＬＳＩチップの入出力端子、３−ステート
出力端子およびオープンドレイン出力端子を測定ボード
上で試験する場合に、第７図に示すように、測定ボード
にプルアップ抵抗またはプルアップ抵抗などの負荷回路
を取り付けて実装状態と同じ条件で試験を行うことを考
えた場合、大規模ＬＳＩになるほど端子数が多く、した
がって負荷回路もそれに伴って増加することになる。
出力端子およびオープンドレイン出力端子を測定ボード
上で試験する場合に、第７図に示すように、測定ボード
にプルアップ抵抗またはプルアップ抵抗などの負荷回路
を取り付けて実装状態と同じ条件で試験を行うことを考
えた場合、大規模ＬＳＩになるほど端子数が多く、した
がって負荷回路もそれに伴って増加することになる。
このことは試験のコストアップおよび、負荷回路の取り
付は数も膨大なものとなる。また負荷回路の取り付は方
も作業者の上手下手があり、それによってＡＣ特性が変
わってしまうという問題点があった。さらにまた、ＤＣ
特性を測定する場合には上記の端子が“Ｈ”またはＬ“
を出力しているときにも負荷回路分の電流が流れている
こととなり、出力セルそのものの出力電圧レベルを測定
することが不可能であるという問題点があった。
付は数も膨大なものとなる。また負荷回路の取り付は方
も作業者の上手下手があり、それによってＡＣ特性が変
わってしまうという問題点があった。さらにまた、ＤＣ
特性を測定する場合には上記の端子が“Ｈ”またはＬ“
を出力しているときにも負荷回路分の電流が流れている
こととなり、出力セルそのものの出力電圧レベルを測定
することが不可能であるという問題点があった。
そこで、本発明は、計算機シミュレーション時およびＬ
ＳＩチップの測定ボード上での試験時にＬＳＩの動作を
実際のシステム組込み時と同様にして試験を行えるよう
にするとともに、ＬＳＩチップの測定ボード上の試験に
おいて、負荷回路を取り付けることなく、試験を行うこ
とが可能な試験装置を提供することを目的とする。
ＳＩチップの測定ボード上での試験時にＬＳＩの動作を
実際のシステム組込み時と同様にして試験を行えるよう
にするとともに、ＬＳＩチップの測定ボード上の試験に
おいて、負荷回路を取り付けることなく、試験を行うこ
とが可能な試験装置を提供することを目的とする。
上記課題に鑑み、本発明は、ハイインピーダンス状態（
“Ｚ“）になる可能性のある端子を有するＬＳＩをテス
トパターン信号を用いて試験を行うＬＳＩの試験装置に
おいて、前記テストパターン信号を前記端子に現れる出
力信号の時間的に前後の位置のハイインピーダンス状態
（２”）を不定値信号（“Ｘ”）とし、前記不定値信号
（Ｘ”）以外のハイインピーダンス状態（“Ｚ″）を“
ｌ″または“０″の信号とするように構成する。
“Ｚ“）になる可能性のある端子を有するＬＳＩをテス
トパターン信号を用いて試験を行うＬＳＩの試験装置に
おいて、前記テストパターン信号を前記端子に現れる出
力信号の時間的に前後の位置のハイインピーダンス状態
（２”）を不定値信号（“Ｘ”）とし、前記不定値信号
（Ｘ”）以外のハイインピーダンス状態（“Ｚ″）を“
ｌ″または“０″の信号とするように構成する。
本発明によれば、ＬＳＩの計算機シミュレーション時お
よびＬＳＩチップの測定ボード上の試験において、ハイ
インピーダンス状態“Ｚ″をｍ Ｉ Ｔ＋、１０″また
は不定値“Ｘ”として扱う。
よびＬＳＩチップの測定ボード上の試験において、ハイ
インピーダンス状態“Ｚ″をｍ Ｉ Ｔ＋、１０″また
は不定値“Ｘ”として扱う。
その結果、端子のハイインピーダンス状態を無くすこと
ができる。さらに出力信号の時間的に前後の位置のハイ
インピーダンス状態“Ｚ”を不定値“Ｘ”とする。出力
の前後に１サイクル不定値″Ｘ”を入力するので、試験
時に入力タイミングをずらしたときに出力タイミングと
ぶつかってチップを劣化させることを防止することがで
きる。
ができる。さらに出力信号の時間的に前後の位置のハイ
インピーダンス状態“Ｚ”を不定値“Ｘ”とする。出力
の前後に１サイクル不定値″Ｘ”を入力するので、試験
時に入力タイミングをずらしたときに出力タイミングと
ぶつかってチップを劣化させることを防止することがで
きる。
次に、第１図乃至第４図を参照して本発明の実施例につ
いて説明する。
いて説明する。
第１図に本発明のＬＳＩ試験装置のシステムの概要構成
を示す。第５図の従来例と同一の部分には同一の符号を
付し詳細な説明は省略する。
を示す。第５図の従来例と同一の部分には同一の符号を
付し詳細な説明は省略する。
第５図の従来例と異なる点は、テストパターン格納部１
に格納したテストパターンを変更するテストパターン変
更装置６を備えた点である。
に格納したテストパターンを変更するテストパターン変
更装置６を備えた点である。
テストパターン変更装置６は、ハイインピーダンス状態
を他の状態に変更し、計算機シミュレーション時におい
ては実装状態を仮定してＬＳＩの論理試験を行うための
テストパターンを生成する。
を他の状態に変更し、計算機シミュレーション時におい
ては実装状態を仮定してＬＳＩの論理試験を行うための
テストパターンを生成する。
また、測定ボード４上で実際のＬＳＩチップの試験を行
う場合には負荷回路なしに試験を行うためのテストパタ
ーンを生成することができる。
う場合には負荷回路なしに試験を行うためのテストパタ
ーンを生成することができる。
第２図に本発明の処理フローチャートを示す。
まず、通常のテストパターン（以下、原テストパターン
と呼ぶ。）を作成してシミュレーションを行う（ステッ
プ８１）。これにより各端子が、状態“Ｈ”、状態“Ｌ
”またはハイインピーダンス状態“Ｚ”のいずれかの期
待される状態になるか否かを判別する（ステップＳ２）
。ステップＳ２において、各端子の動作が期待値と一致
していることが確認されれば、シミュレーションを終了
し、ステップＳ３の処理に移行する。各端子の動作が期
待値と一致していない場合には、ＬＳＩの回路構成およ
びテストパターンを再検討して、・再びステップＳ１お
よびステップＳ２の処理を繰り返す。
と呼ぶ。）を作成してシミュレーションを行う（ステッ
プ８１）。これにより各端子が、状態“Ｈ”、状態“Ｌ
”またはハイインピーダンス状態“Ｚ”のいずれかの期
待される状態になるか否かを判別する（ステップＳ２）
。ステップＳ２において、各端子の動作が期待値と一致
していることが確認されれば、シミュレーションを終了
し、ステップＳ３の処理に移行する。各端子の動作が期
待値と一致していない場合には、ＬＳＩの回路構成およ
びテストパターンを再検討して、・再びステップＳ１お
よびステップＳ２の処理を繰り返す。
次に、試験しようとする端子のうちで入力および出力状
態を変更したい端子を指定しくステップＳ３）、指定し
た端子のそれぞれについて変更方式を選択する（ステッ
プＳ４）。この場合の変更方式としては、無条件でハイ
インピーダンス状態を１“または′Ｏ”にしてしまう場
合と、条件に応じてハイインピーダンス状態を“１”ま
たは“０”にする場合とがある。条件に応じて選択する
場合には、例えば、入力時には入力“１”の前のハイイ
ンピーダンス状態“Ｚ”を′１”、出力“Ｈ”の前のハ
イインピーダンス状態“Ｚ”を“Ｏ”にするような場合
である。
態を変更したい端子を指定しくステップＳ３）、指定し
た端子のそれぞれについて変更方式を選択する（ステッ
プＳ４）。この場合の変更方式としては、無条件でハイ
インピーダンス状態を１“または′Ｏ”にしてしまう場
合と、条件に応じてハイインピーダンス状態を“１”ま
たは“０”にする場合とがある。条件に応じて選択する
場合には、例えば、入力時には入力“１”の前のハイイ
ンピーダンス状態“Ｚ”を′１”、出力“Ｈ”の前のハ
イインピーダンス状態“Ｚ”を“Ｏ”にするような場合
である。
続いて、上記選択に基づいて、テストパターンを変更し
くステップ＄５）、変更されたテストパターン（以下、
新テストパターンと呼ぶ。）を使用して、計算機シミュ
レーションおよびＬＳＩチップの測定ボード上における
試験を行う（ステップ８６）。その後、期待値通りの動
作状態を実現しているか否かを判別しくステップＳ７）
、実現していれば処理を終了し、実現していなければ最
初のステップＳ１からステップＳ７の処理を繰り返し、
期待値通りの動作を得られるようにする。
くステップ＄５）、変更されたテストパターン（以下、
新テストパターンと呼ぶ。）を使用して、計算機シミュ
レーションおよびＬＳＩチップの測定ボード上における
試験を行う（ステップ８６）。その後、期待値通りの動
作状態を実現しているか否かを判別しくステップＳ７）
、実現していれば処理を終了し、実現していなければ最
初のステップＳ１からステップＳ７の処理を繰り返し、
期待値通りの動作を得られるようにする。
第３図に本発明における新テストパターンのタイミング
チャートを示す。
チャートを示す。
入出力端子については第３図（ａ）に示すように、原テ
ストパターンにおいてハイインピーダンス状態２となる
べき値を出力の前後以外においては０”または“１”の
新入力とし、出力の前後は不定値“Ｘ”として取り扱う
ことにより、ハイインピーダンス状態“Ｚ″の端子はＬ
ＳＩチップがシステムに組み込まれた状態と同様になり
、実際の組み込み状態における動作を確認することがで
きる。
ストパターンにおいてハイインピーダンス状態２となる
べき値を出力の前後以外においては０”または“１”の
新入力とし、出力の前後は不定値“Ｘ”として取り扱う
ことにより、ハイインピーダンス状態“Ｚ″の端子はＬ
ＳＩチップがシステムに組み込まれた状態と同様になり
、実際の組み込み状態における動作を確認することがで
きる。
３−ステート出力端子およびオープンドレイン出力端子
（ただし、オープンドレイン出力端子については′Ｌ″
出力のみである。）については、第３図（ｂ）に示すよ
うに、原テストパターンにおいてハイインピーダンス状
態″Ｚ″となるべき値を出力の前後以外においては０”
または“（”の新入力とし、出力の前後は不定値“Ｘ”
として取り扱うことにより、同様に実際の組み込み状態
における動作を確認することができる。
（ただし、オープンドレイン出力端子については′Ｌ″
出力のみである。）については、第３図（ｂ）に示すよ
うに、原テストパターンにおいてハイインピーダンス状
態″Ｚ″となるべき値を出力の前後以外においては０”
または“（”の新入力とし、出力の前後は不定値“Ｘ”
として取り扱うことにより、同様に実際の組み込み状態
における動作を確認することができる。
ここで、出力の前後を“１”または“０”の入力とせず
に、不定値“ｘ″とした理由は、この新テストパターン
をＬＳＩテスタで使用する場合には、入力タイミングを
いろいろ変化させて試験する必要があり、第４図に示す
ように、入力タイミングと出力タイミングが同時に重な
り合う場合が生じる可能性があり、これによるチップの
劣化およびそれに伴う特性の低下を避けるためである。
に、不定値“ｘ″とした理由は、この新テストパターン
をＬＳＩテスタで使用する場合には、入力タイミングを
いろいろ変化させて試験する必要があり、第４図に示す
ように、入力タイミングと出力タイミングが同時に重な
り合う場合が生じる可能性があり、これによるチップの
劣化およびそれに伴う特性の低下を避けるためである。
本発明は、以上のように構成したので、計算機シミュレ
ーションにおいて、ＬＳＩチップを実際のシステムに組
み込んだ状態で試験することができるので、外部信号の
スルー使用による誤動作等の論理ミスを検出することが
できるという効果を奏する。
ーションにおいて、ＬＳＩチップを実際のシステムに組
み込んだ状態で試験することができるので、外部信号の
スルー使用による誤動作等の論理ミスを検出することが
できるという効果を奏する。
また、測定ボードにおける試験においては、負荷回路を
取り付けずに実際のシステムに組み込んだ状態と同じ条
件で試験をすることができるので、試験のコストダウン
につながり、負荷回路の取り付は不良などによるＡＣ特
性の測定誤差が生じることもなく、様々な試験条件を想
定することが可能なので、より正確なＡＣ特性を測定す
ることができるという効果を奏する。さらに、ＤＣ特性
を測定する場合には、負荷回路による出力レベル変動を
防ぐことができ正確な測定を行えるとともに、測定箇所
ごとに測定ボードを交換したりテストパターンを変更す
る必要がないので、迅速かつ試験コストを低減させるこ
とができるという効果を奏する。
取り付けずに実際のシステムに組み込んだ状態と同じ条
件で試験をすることができるので、試験のコストダウン
につながり、負荷回路の取り付は不良などによるＡＣ特
性の測定誤差が生じることもなく、様々な試験条件を想
定することが可能なので、より正確なＡＣ特性を測定す
ることができるという効果を奏する。さらに、ＤＣ特性
を測定する場合には、負荷回路による出力レベル変動を
防ぐことができ正確な測定を行えるとともに、測定箇所
ごとに測定ボードを交換したりテストパターンを変更す
る必要がないので、迅速かつ試験コストを低減させるこ
とができるという効果を奏する。
さらにまた、出力値の前後を不定値“Ｘ”として取り扱
っているため、入力タイミングを変更しても、入力タイ
ミングおよび出力タイミングが重なりあうこともないの
で、ＬＳＩチップを劣化させ、特性を低下させたりする
ことがないという効果を奏する。
っているため、入力タイミングを変更しても、入力タイ
ミングおよび出力タイミングが重なりあうこともないの
で、ＬＳＩチップを劣化させ、特性を低下させたりする
ことがないという効果を奏する。
第７図は負荷回路の接続説明図である。
１・・・テストパターン格納部
２・・・計算機
３・・・シミュレーションモジュール格納部４・・・測
定ボード ５・・・ＬＳＩテスタ ６・・・テストパターン変更装置
定ボード ５・・・ＬＳＩテスタ ６・・・テストパターン変更装置
第（図は本発明に係るＬＳＩ試験装置システムの概要構
成図、 第２図は本発明のＬＳＩ試験装置システムの処理フロー
チャート、 第３図は本発明のＬＳｒ試験装置システムにおけるテス
トパターン信号のタイミングチャート、第４図はテスト
パターン信号の人力および出力タイミングの重なりの説
明図、 第５図は従来のＬＳＩ試験装置システムの概要構成図、 第６図はＤＣバスの説明図、
成図、 第２図は本発明のＬＳＩ試験装置システムの処理フロー
チャート、 第３図は本発明のＬＳｒ試験装置システムにおけるテス
トパターン信号のタイミングチャート、第４図はテスト
パターン信号の人力および出力タイミングの重なりの説
明図、 第５図は従来のＬＳＩ試験装置システムの概要構成図、 第６図はＤＣバスの説明図、
Claims (1)
- ハイインピーダンス状態（“Ｚ”）になる可能性のある
端子を有するＬＳＩをテストパターン信号を用いて試験
を行うＬＳＩの試験装置において、前記テストパターン
信号を前記端子に現れる出力信号の時間的に前後の位置
のハイインピーダンス状態（“Ｚ”）を不定値信号（“
Ｘ”）、とし、前記不定値信号（“Ｘ”）以外のハイイ
ンピーダンス状態（“Ｚ”）を“１”または“０”の信
号とすることを特徴とするＬＳＩの試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213946A JPH0377081A (ja) | 1989-08-19 | 1989-08-19 | Ｌｓｉの試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213946A JPH0377081A (ja) | 1989-08-19 | 1989-08-19 | Ｌｓｉの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377081A true JPH0377081A (ja) | 1991-04-02 |
Family
ID=16647668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213946A Pending JPH0377081A (ja) | 1989-08-19 | 1989-08-19 | Ｌｓｉの試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098240A1 (en) * | 2002-05-20 | 2003-11-27 | Advantest Corporation | Event based ic test system |
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1989
- 1989-08-19 JP JP1213946A patent/JPH0377081A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098240A1 (en) * | 2002-05-20 | 2003-11-27 | Advantest Corporation | Event based ic test system |
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