JPH09113575A - Ｉｄｄｑ診断方式 - Google Patents
Ｉｄｄｑ診断方式Info
- Publication number
- JPH09113575A JPH09113575A JP7266789A JP26678995A JPH09113575A JP H09113575 A JPH09113575 A JP H09113575A JP 7266789 A JP7266789 A JP 7266789A JP 26678995 A JP26678995 A JP 26678995A JP H09113575 A JPH09113575 A JP H09113575A
- Authority
- JP
- Japan
- Prior art keywords
- condition
- pattern
- determined
- circuit
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】テストする回路にＲＡＭ回路、３ステート素子
などがある場合にＲＡＭ回路、３ステート素子などの部
分に貫通電流が流れないことを保証したテストパタンを
生成することである。 【解決手段】貫通電流が流れない条件を決定し、決定し
た条件を満たすテストパタンを生成する。
などがある場合にＲＡＭ回路、３ステート素子などの部
分に貫通電流が流れないことを保証したテストパタンを
生成することである。 【解決手段】貫通電流が流れない条件を決定し、決定し
た条件を満たすテストパタンを生成する。
Description
【０００１】
【発明の属する技術分野】本発明はＩＤＤＱ診断方式に
関し、特にマクロ、双方向バスを持つ回路のＩＤＤＱ診
断方式に関する。
関し、特にマクロ、双方向バスを持つ回路のＩＤＤＱ診
断方式に関する。
【０００２】
【従来の技術】まず、ＩＤＤＱ診断方式について説明す
る。ＩＤＤＱ診断方式とは、ＣＭＯＳ回路の電源電流を
クロックを止めた状態（定常状態）で測定し、測定した
値が基準値より大きな時、故障と判定する方法である。
これは、ＣＭＯＳ回路は定常状態において、回路に電流
が流れないという性質を利用している。
る。ＩＤＤＱ診断方式とは、ＣＭＯＳ回路の電源電流を
クロックを止めた状態（定常状態）で測定し、測定した
値が基準値より大きな時、故障と判定する方法である。
これは、ＣＭＯＳ回路は定常状態において、回路に電流
が流れないという性質を利用している。
【０００３】従来のＩＤＤＱ診断方式では、ＩＤＤＱ診
断方式用のテストパタンは疑似縮退故障モデルを用い通
常のＡＴＰＧツールを用いてパタンを生成している。
断方式用のテストパタンは疑似縮退故障モデルを用い通
常のＡＴＰＧツールを用いてパタンを生成している。
【０００４】疑似縮退故障モデルを用い通常のＡＴＰＧ
ツールを用いてパタンを生成方法については"IDDQ Test
ing as a Component of a Test Suite: The Need for S
everal Fault Coverage Mertrics"JOURNAL OF ELECTRON
IC TESTING:theory and Applications,3,305-316の３１
０ページ終から１１行から３１０ページ終から８行に記
述がある。
ツールを用いてパタンを生成方法については"IDDQ Test
ing as a Component of a Test Suite: The Need for S
everal Fault Coverage Mertrics"JOURNAL OF ELECTRON
IC TESTING:theory and Applications,3,305-316の３１
０ページ終から１１行から３１０ページ終から８行に記
述がある。
【０００５】
【発明が解決しようとする課題】従来のＩＤＤＱ診断方
式ではテストする回路にＲＡＭ回路、３ステート素子な
どがある場合にＲＡＭ回路、３ステート素子などの部分
に貫通電流が流れないという保証がないため別の手段で
保証しなければならないと言う問題があった。
式ではテストする回路にＲＡＭ回路、３ステート素子な
どがある場合にＲＡＭ回路、３ステート素子などの部分
に貫通電流が流れないという保証がないため別の手段で
保証しなければならないと言う問題があった。
【０００６】
【課題を解決するための手段】方式１では、この課題を
解決するために貫通電流が流れないために設定する必要
がある条件を決定する手段と、貫通電流が流れないため
に設定する必要がある条件を満足する入力パターンを生
成する手段を持つことによって上記課題を解決する。
解決するために貫通電流が流れないために設定する必要
がある条件を決定する手段と、貫通電流が流れないため
に設定する必要がある条件を満足する入力パターンを生
成する手段を持つことによって上記課題を解決する。
【０００７】方式２では貫通電流が流れないために設定
する必要がある条件を決定する手段と、指定されたパタ
ンが貫通電流が流れないために設定する必要がある条件
を満足するかをチェックする手段と特定の入力パタンを
テストパタンから除外する手段を持つことによって上記
課題を解決する。
する必要がある条件を決定する手段と、指定されたパタ
ンが貫通電流が流れないために設定する必要がある条件
を満足するかをチェックする手段と特定の入力パタンを
テストパタンから除外する手段を持つことによって上記
課題を解決する。
【０００８】
【発明の実施の形態】まず方式１の実施例について説明
する。
する。
【０００９】図１は方式１のＩＤＤＱテストパタン発生
のフローを示す。テストパタン発生のフローを図２に示
す回路（２００）に従い説明する。
のフローを示す。テストパタン発生のフローを図２に示
す回路（２００）に従い説明する。
【００１０】ステップ１００は、テストパターンを発生
する回路（２００）の回路情報を読み込む。
する回路（２００）の回路情報を読み込む。
【００１１】ステップ１０１は、貫通電流が流れない条
件を決定する。貫通電流が流れない条件にはトライステ
ート素子のうちの１つのみが確定し、他がハイインピー
ダンス状態になる。などがある。回路２００においては
３ステート素子２０１，２０２の内１つがハイインピー
ダンス状態で他方が０または１であるという条件を決定
する。
件を決定する。貫通電流が流れない条件にはトライステ
ート素子のうちの１つのみが確定し、他がハイインピー
ダンス状態になる。などがある。回路２００においては
３ステート素子２０１，２０２の内１つがハイインピー
ダンス状態で他方が０または１であるという条件を決定
する。
【００１２】ステップ１０２は、ステップ１０１で決定
した条件を満たすエッジ群２０９の値を決定する。例え
ば、３ステート素子２０１がハイインピーダンス状態に
し、３ステート素子２０２が論理値１または０を持つよ
うにするパターンを生成する。３ステート素子２０１が
ハイインピーダンス状態になるためにはピン２０４の値
を１に制御し、ピン２０５を０に制御するパターンを求
める。これらの値をピン２０４，２０５から入力方向に
トレースし、エッジ群２０９の値を決定する。
した条件を満たすエッジ群２０９の値を決定する。例え
ば、３ステート素子２０１がハイインピーダンス状態に
し、３ステート素子２０２が論理値１または０を持つよ
うにするパターンを生成する。３ステート素子２０１が
ハイインピーダンス状態になるためにはピン２０４の値
を１に制御し、ピン２０５を０に制御するパターンを求
める。これらの値をピン２０４，２０５から入力方向に
トレースし、エッジ群２０９の値を決定する。
【００１３】ステップ１０３は各故障を検出するパター
ンを決定する。例えば、ＡＮＤ回路２０３の故障を検出
するパターンを考える。２０３の入力ピン群２１０のう
ちステップ１０２で決定済みのピン群２１1以外のピン
の値を決定する。
ンを決定する。例えば、ＡＮＤ回路２０３の故障を検出
するパターンを考える。２０３の入力ピン群２１０のう
ちステップ１０２で決定済みのピン群２１1以外のピン
の値を決定する。
【００１４】次に方式２の実施例について説明する。
【００１５】図３は方式２のIDDQテストパタン発生のフ
ローを示す。テストパタン発生のフローを図２に示す回
路（２００）に従い説明する。
ローを示す。テストパタン発生のフローを図２に示す回
路（２００）に従い説明する。
【００１６】ステップ３００は、テストパターンを発生
する回路（２００）の回路情報を読み込む。
する回路（２００）の回路情報を読み込む。
【００１７】ステップ３０１は、貫通電流が流れない条
件を決定する。回路２００においては３ステート素子２
０１，２０２の内１つがハイインピーダンス状態で他方
が０または１であるという条件を決定する。
件を決定する。回路２００においては３ステート素子２
０１，２０２の内１つがハイインピーダンス状態で他方
が０または１であるという条件を決定する。
【００１８】ステップ３０２は、テストパタン生成の終
了条件を判定する。終了条件を満たせばテストパタン生
成を終了する。終了条件としては例えば、生成したテス
トパタンが指定された数に達した。あるいは、すべての
故障を検出したなどである。もし、終了条件を満たさな
ければステップ３０３に進む。
了条件を判定する。終了条件を満たせばテストパタン生
成を終了する。終了条件としては例えば、生成したテス
トパタンが指定された数に達した。あるいは、すべての
故障を検出したなどである。もし、終了条件を満たさな
ければステップ３０３に進む。
【００１９】ステップ３０３は、未試行の故障を取り出
しその故障を検出するパタンを決定する。例えば、ＡＮ
Ｄ回路２０３の故障が未試行であればその故障を検出す
るパタンを考え、回路２００の入力ピン群の値を決定す
る。
しその故障を検出するパタンを決定する。例えば、ＡＮ
Ｄ回路２０３の故障が未試行であればその故障を検出す
るパタンを考え、回路２００の入力ピン群の値を決定す
る。
【００２０】ステップ３０４はステップ３０３で決定し
た入力ピン群２０９の値を用いて３ステート素子２０
１，２０２の回路が条件を満たすか計算し判定する。も
し、条件を満たせばステップ３０４に進み、条件を満た
さなければステップ３０２に進む。
た入力ピン群２０９の値を用いて３ステート素子２０
１，２０２の回路が条件を満たすか計算し判定する。も
し、条件を満たせばステップ３０４に進み、条件を満た
さなければステップ３０２に進む。
【００２１】ステップ３０４はステップ３０２で発生し
た入力パタンをテストパタンに追加する。
た入力パタンをテストパタンに追加する。
【００２２】
【発明の効果】３ステート素子などがある場合に、ＲＡ
Ｍ回路、３ステート素子などに貫通電流が流れないこと
を保障するテストパターンを作成できる。
Ｍ回路、３ステート素子などに貫通電流が流れないこと
を保障するテストパターンを作成できる。
【図１】ＩＤＤＱテストパタン発生のフロー図である。
【図２】テスト回路の概要図である。
【図３】他の実施例によるテストパターン発生のフロー
図である。
図である。
１００〜１０３，３００〜３０４…テストパターン生成
の各処理、２００…論理回路、２０１，２０２…３ステ
ート素子、２０３…ＡＮＤ回路、２０４，２０５…３ス
テート素子の制御ピン、２０６，２０７…２０４，２０
５から入力方向にトレースされる部分回路、２０８…Ａ
ＮＤ回路２０３から入力方向にトレースされる部分回
路、 ２０９…３ステート素子２０１,２０２
から入力方向にトレースされる入力端子、２１０…ＡＮ
Ｄ回路２０３から入力方向にトレースされる入力端子、
２１１…２０９と２１０の重複する入力端子。
の各処理、２００…論理回路、２０１，２０２…３ステ
ート素子、２０３…ＡＮＤ回路、２０４，２０５…３ス
テート素子の制御ピン、２０６，２０７…２０４，２０
５から入力方向にトレースされる部分回路、２０８…Ａ
ＮＤ回路２０３から入力方向にトレースされる部分回
路、 ２０９…３ステート素子２０１,２０２
から入力方向にトレースされる入力端子、２１０…ＡＮ
Ｄ回路２０３から入力方向にトレースされる入力端子、
２１１…２０９と２１０の重複する入力端子。
Claims (2)
- 【請求項１】貫通電流が流れないために設定する必要が
ある条件を決定する手段と、指定された条件を満足する
入力パターンを生成する手段とを持つことを特長とする
ＩＤＤＱ診断方式。 - 【請求項２】貫通電流が流れないために設定する必要が
ある条件を決定する手段と、指定されたパタンが貫通電
流が流れないために設定する必要がある条件を満足する
かをチェックする手段と特定の入力パタンをテストパタ
ンから除外する手段とを持つことを特長とするＩＤＤＱ
診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266789A JPH09113575A (ja) | 1995-10-16 | 1995-10-16 | Ｉｄｄｑ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266789A JPH09113575A (ja) | 1995-10-16 | 1995-10-16 | Ｉｄｄｑ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09113575A true JPH09113575A (ja) | 1997-05-02 |
Family
ID=17435716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266789A Pending JPH09113575A (ja) | 1995-10-16 | 1995-10-16 | Ｉｄｄｑ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09113575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103261902A (zh) * | 2010-12-17 | 2013-08-21 | 晶像股份有限公司 | Cmos器件的iddq测试 |
-
1995
- 1995-10-16 JP JP7266789A patent/JPH09113575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103261902A (zh) * | 2010-12-17 | 2013-08-21 | 晶像股份有限公司 | Cmos器件的iddq测试 |
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