CN111239593A - 具有嵌入式测试仪的测试系统 - Google Patents

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Abstract

提供一种系统。所述测试系统包括印刷电路板PCB和安装在所述PCB上的多个集成电路IC。所述多个集成电路的第一IC包括具有第一测试存取端口TAP控制器的第一测试电路。所述多个集成电路的第二IC包括：第二测试电路；其具有第二TAP控制器；以及嵌入式测试仪，其具有借助于链接电路耦合到所述第一TAP控制器的测试数据输入端的测试数据输出端。所述嵌入式测试仪被配置成将测试控制信号提供到所述第一TAP控制器和所述第二TAP控制器。

Description

具有嵌入式测试仪的测试系统
技术领域
本发明大体上涉及测试系统，且更具体地说，涉及具有嵌入式测试仪的测试系统。
背景技术
当今的电子系统达到了新水平的成熟度和复杂度。举例来说，此类系统可包括在印刷电路板上互连的多个集成电路。每个集成电路在组装到印刷电路板上之前通常需要严格的测试。一旦作为系统组装好，则借助于工厂测试确认集成电路与印刷电路板之间的互连。然而，任何潜在的缺陷可仍然未被发现。
发明内容
根据本发明的第一方面，提供一种测试系统，包括：
印刷电路板PCB；
多个集成电路IC，其安装在所述PCB上，所述多个集成电路的第一IC包括：
第一测试电路，其具有第一测试存取端口TAP控制器；以及
所述多个集成电路的第二IC包括：
第二测试电路，其具有第二TAP控制器；以及
嵌入式测试仪，其具有借助于链接电路耦合到所述第一TAP控制器的测试数据输入端的测试数据输出端，所述嵌入式测试仪被配置成将测试控制信号提供到所述第一TAP控制器和所述第二TAP控制器。
在一个或多个实施例中，所述链接电路被配置成允许当外部PCB测试仪并不连接到所述PCB时输出信号从所述测试数据输出端到所述第一TAP控制器的所述测试数据输入端的传递。
在一个或多个实施例中，所述链接电路包括具有耦合在所述测试数据输出端处的第一端和耦合在所述第一TAP控制器的所述测试数据输入端处的第二端的电阻器。
在一个或多个实施例中，所述系统进一步包括耦合到所述第一IC并且耦合到所述第二IC的总线，所述总线至少部分形成在所述PCB处。
在一个或多个实施例中，所述总线包括信号线，所述信号线耦合到所述第一IC的第一逻辑块和第一边界扫描逻辑并且耦合到所述第二IC的第二逻辑块和第二边界扫描逻辑。
在一个或多个实施例中，所述第一边界扫描逻辑耦合到所述第一TAP控制器，并且所述第二边界扫描逻辑耦合到所述第二TAP控制器。
在一个或多个实施例中，所述第一IC被配置成在正常操作期间借助于所述信号线将第一逻辑值传递到所述第二IC。
在一个或多个实施例中，响应于借助于所述测试控制信号提供的样本命令，所述第一逻辑值通过所述第一边界扫描逻辑或所述第二边界扫描逻辑采样。
在一个或多个实施例中，所述采样的第一逻辑值是借助于所述对应的第一TAP控制器或第二TAP控制器传递到所述嵌入式测试仪的。
根据本发明的第二方面，提供一种测试系统，包括：
印刷电路板PCB；
第一集成电路IC，其安装在所述PCB上，所述第一IC包括：
第一测试电路，其被配置成用于边界扫描测试；以及
第二IC，其安装在所述PCB上，所述第二IC包括：
第二测试电路，其被配置成用于边界扫描测试；以及
嵌入式测试仪，其具有借助于链接电路耦合到所述第一测试电路的测试数据输入端的测试数据输出端，所述嵌入式测试仪被配置成借助于测试控制信号提供测试命令。
在一个或多个实施例中，所述链接电路被配置成允许当外部PCB测试仪并不连接到所述PCB时输出信号从所述测试数据输出端到所述第一测试电路的所述测试数据输入端的传递。
在一个或多个实施例中，所述链接电路包括具有耦合在所述测试数据输出端处的第一端和耦合在所述测试数据输入端处的第二端的电阻器。
在一个或多个实施例中，所述系统进一步包括耦合到所述第一IC并且耦合到所述第二IC的互连总线，所述互连总线形成在所述PCB上。
在一个或多个实施例中，所述互连总线包括第一信号线，所述第一信号线耦合到所述第一IC的第一模拟引脚并且耦合到所述第二IC的第二模拟引脚。
在一个或多个实施例中，所述第一信号线的特征为模拟测试总线，并且其中电压或电流值借助于所述模拟测试总线从所述第一IC路由到所述第二IC。
在一个或多个实施例中，所述互连总线进一步包括第二信号线，所述第二信号线耦合到所述第一IC的第一逻辑块和第一边界扫描逻辑并且耦合到所述第二IC的第二逻辑块和第二边界扫描逻辑。
在一个或多个实施例中，所述第一IC被配置成在正常操作期间借助于所述第二信号线将第一逻辑值传递到所述第二IC。
根据本发明的第三方面，提供一种测试系统，包括：
印刷电路板PCB；
多个集成电路IC，其安装在所述PCB上，所述多个集成电路的第一IC包括：
第一测试电路，其具有第一测试存取端口TAP控制器；以及
所述多个集成电路的第二IC包括：
第二测试电路，其具有第二TAP控制器；以及
嵌入式测试仪，其具有借助于链接电路耦合到所述第一TAP控制器的测试数据输入端的测试数据输出端，所述嵌入式测试仪被配置成借助于测试控制信号将边界扫描测试命令提供到所述第一TAP控制器和所述第二TAP控制器。
在一个或多个实施例中，所述链接电路被配置成允许当外部PCB测试仪并不连接到所述PCB时输出信号从所述测试数据输出端到所述第一TAP控制器的所述测试数据输入端的传递。
在一个或多个实施例中，所述嵌入式测试仪进一步被配置成提供符合IEEE1149.1标准的边界扫描测试命令。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
本发明借助于例子示出并且不受附图的限制，在附图中的类似标记指示类似元件。为简单和清晰起见而示出图中的元件，并且这些元件未必按比例绘制。
图1以框图形式示出了根据一个实施例的示例性板级测试系统。
图2以框图形式示出了根据一个实施例的另一示例性板级测试系统。
图3以框图形式示出了根据一个实施例的示例性嵌入式测试仪。
具体实施方式
一般而言，提供板级测试系统以用于应用中的边界扫描测试。该系统包括多个集成电路(integrated circuit，IC)，这些集成电路安装在印刷电路板(printed circuitboard，PCB)上并且按菊花链布置来配置。多个集成电路的一个IC包括嵌入式测试仪，该嵌入式测试仪将测试命令发送到链的其它IC，方法是当外部测试仪并不连接到系统时驱动测试控制信号。嵌入式测试仪借助于链接电路将测试数据流提供到链中的下一个IC。当外部测试仪连接到系统时，嵌入式测试仪的输出在高阻抗状态中配置，因此外部测试仪可以不受阻地驱动测试控制信号。
图1以框图形式示出了根据一个实施例的示例性板级测试系统100。系统100包括印刷电路板(PCB)102、安装在PCB 102上的多个集成电路(IC)106到110、多个测试信号线(例如，TDI、TMS、TCK、TRST、TDO)和互连IC 106到110的总线152，以及链接电路144。PCB102可以形成为多层PCB，该多层PCB具有通过介电材料(例如，FR-4)分隔开的多个导电层(例如，金属)。总线152可以是用于通信和传递任何类型的信息的任何类型的总线，这些任何类型的信息例如数据、地址、指令、控制信号(例如，重置、模式和时钟信号)、模拟信号，及类似者。总线152至少部分形成为PCB 102上的一个或多个导电路径或迹线。IC106到110借助于相应的连接线146到150双向地连接到总线152。
在工厂测试环境中外部测试仪104可以连接在PCB 102的测试仪连接端口160处以在工厂测试期间提供测试信号。外部测试仪104包括输出以用于在(TDI)、测试模式选择(test mode select，TMS)、测试时钟(test clock，TCK)和测试重置(test reset，TRST)信号中提供测试数据。外部测试仪104还包括输入端以用于接收测试数据出(test data out，TDO)信号。而在工厂测试模式中，外部测试仪104可借助于TDI输出信号将串行数据流提供到通过菊花形链接互连的IC 106到110形成的扫描链的第一IC 106。继而，外部测试仪104借助于TDO信号从扫描链的上一个IC接收所得数据流，并且比较接收到的数据与预期数据。当不匹配发生时，可以检测到误差。
系统100可包括安装在PCB 102上的多个IC。在此实施例中，系统100包括配置在菊花链布置中的IC 106到110，该菊花链布置借助于串联连接的输入和输出测试数据信号线(例如，TDI和TDO)容纳边界扫描测试。IC 106和108可以是任何类型的IC，这些类型包括逻辑电路块112、122、测试存取端口(test access port，TAP)控制器114、124，以及边界扫描电路块116、126。IC 110可以是任何类型的IC，这些类型包括逻辑电路块132、TAP控制器134、边界扫描电路块136，以及嵌入式测试仪(embedded tester，ET)142。
逻辑电路块112、122、132可包括任何数量或类型的逻辑电路，例如，微处理器、微控制器、数字信号处理器、计时器、串行通信、状态机、易失性和/或非易失性存储器(例如，静态随机存取存储器(static random-access memory，SRAM)、动态随机存取存储器(dynamic random-access memory，DRAM)、闪存等)控制器，或其任何组合。举例来说，IC106的特征可为具有逻辑电路112的微处理器装置，该逻辑电路112包含微处理器，IC 108的特征可为具有逻辑电路122的存储器装置，该逻辑电路122包含存储器控制逻辑，并且IC110的特征可为具有逻辑电路132的芯片上系统(system-on-chip，SoC)装置，该逻辑电路132包含控制器、存储器和外围装置。
测试信号线将测试控制信号耦合到包含IC 106到110的链的每个IC，并且从包含IC 106到110的链的每个IC耦合测试控制信号。TMS、TCK和TRST信号线包括在TAP控制器114、124和134的对应的输入端处的第一连接，以及在端口160处的第二连接。TDI信号线包括在链的第一IC 106的TAP控制器114的对应的输入端处的第一连接，在链接电路144的输出端处的第二连接，以及在端口160处的第三连接。TDO1_TDI2信号线包括在链的第一IC106的TAP控制器114的测试数据出(TDO1)输出端处的第一连接，以及在链的第二IC 108的TAP控制器124的对应的测试数据入(TDI2)输入端处的第二连接。TDO2_TDI3信号线包括在链的第二IC 108的TAP控制器124的测试数据出(TDO2)输出端处的第一连接，以及在链的第三IC 110的TAP控制器134的(TDI3)输入中的对应的测试数据处的第二连接。TDO信号线包括在链的第三IC 110的输出端处的第一连接，在链接电路144的输入端处的第二连接，以及在端口160处的第三连接。
链接电路144耦合在从IC 110的TDO输出端到IC 106的TDI输入端的路径中。链接电路144被配置成当外部测试仪104并不连接到PCB102时允许测试数据输出信号TDO从IC110的输出端到IC 106的TAP控制器114的TDI输入端的传递。在此实施例中，链接电路144包括电阻器，该电阻器具有耦合在TDO信号线处的第一端和耦合在TDI信号线处的第二端。电阻器可以在1千欧到1万欧的范围中。在其它实施例中，链接电路144可包括其它电路元件(例如，二极管或MOSFET)，这些其它电路元件被配置成当外部测试仪104并不连接到PCB102时允许将TDO信号传递到TDI输入端。
ET 142嵌入在IC 110内并且被配置成当PCB 102并不连接到外部测试仪104时借助于测试控制信号提供测试命令。举例来说，当系统100在该领域中(例如，在应用中)且PCB102并不连接到外部测试仪104时，ET 142充当“在该领域中”的测试仪且被配置成执行例如IC 106到110以及IC 106到110与总线152之间的连接的JTAG(符合IEEE1149.1)边界扫描测试。在此实施例中，ET 142包括输入端以从TAP控制器134接收测试数据出信号TDOT以及输出端以当外部测试仪104并不连接到PCB 102时驱动TMS、TCK、TRST和TDO信号线。测试数据出信号TDO借助于链接电路144以及耦合的TDO和TDI标记信号线提供到链的第一IC 106的TDI输入端中的测试数据。
当外部测试仪104连接到PCB 102并且执行边界扫描测试时，举例来说，来自IC110的测试数据出信号TDO被提供到外部测试仪104。来自TAP控制器134的测试数据出信号TDOT借助于信号线标记的TDOT被路由到ET 142，随后按馈通或绕过方式被路由到TDO信号线。用于驱动TMS、TCK、TRST信号的ET 142输出在高阻抗状态中，允许外部测试仪104不受阻地驱动对应的信号线。
TAP控制器114、124和134借助于相应的命令信号线118、128和138耦合到边界扫描电路116、126和136。逻辑电路112、122和132借助于相应的内部连接线120、130和140以及边界扫描电路116、126和136耦合到相应的连接线146到150。在系统100的普通应用模式中，边界扫描电路116、126和136是对相应的逻辑电路112、122和132与总线152之间的正常功能和信号的通信透明的。在边界扫描测试模式中，举例来说，TAP控制器114、124和134被配置成在(例如，TDI、TDO1_TDI2、TDO2_TDI3)、测试模式选择(例如，TMS)、测试时钟(例如，TCK)和测试重置(例如，TRST)信号中接收相应的测试数据。在测试模式中，TAP控制器114、124和134被配置成提供命令信号到相应的边界扫描电路116、126和136以控制在相应的逻辑电路112、122和132与总线152之间传递的数字信号。
借助于以下实例描述在该领域中的边界扫描测试的基本功能。ET142提供测试控制信号以配置边界扫描电路116以控制IC 106的输出信号146并且配置边界扫描电路126和136以接收这些输出信号。ET 142的TDO输出端借助于链接电路144将测试数据的流提供到TAP控制器114的TDI输入端。继而，所得测试数据流TDO1_TDI2从TAP控制器114的测试数据输出端移位并且通过TAP控制器124的测试数据输入端接收。继而，所得数据流TDO2_TDI3从TAP控制器124的测试数据输出端移位并且在TAP控制器134的测试数据输入端处被接收。继而，所得数据流TDOT从TAP控制器134的测试数据输出端移位并且在ET 142的对应的输入端处被接收。当ET 142检测到接收到的数据流TDOT与预期数据之间的不匹配时，产生误差指示。当系统100通电和/或重置时可执行边界扫描测试。边界扫描测试也可以与系统100的普通应用操作同时执行，方法是对通过边界扫描电路116、126和136的I/O信号的逻辑值进行采样，并且借助于TDOx_TDIy链输出采样值(其中x是指链中的一个IC并且y是指链中的下一个IC)。
图2以框图形式示出了根据一个实施例的另一示例性板级测试系统200。系统200包括PCB 202、安装在PCB 202上的多个IC 206到210、多个测试信号线(例如，TDI、TMS、TCK、TRST、TDO)和互连IC 206到210的总线264，以及链接电路244。PCB 202可以形成为多层PCB，该多层PCB具有通过介电材料(例如，FR-4)分隔开的多个导电层(例如，金属)。总线264可以是用于通信和传递任何类型的信息的任何类型的总线，这些任何类型的信息例如数据、地址、指令、控制信号(例如，重置、模式和时钟信号)、模拟信号，及类似者。在此实施例中，总线264可以至少部分特性化为模拟测试总线(ATB)。总线264至少部分形成为PCB 202上的一个或多个导电路径或迹线。IC 206到210借助于相应的连接线258到263连接到总线264。
在工厂测试环境中外部测试仪204可以连接在PCB 202的测试仪连接端口270处以在工厂测试期间提供测试信号。外部测试仪204包括输出以用于在(TDI)、测试模式选择(TMS)、测试时钟(TCK)和测试重置(TRST)信号中提供测试数据。外部测试仪204还包括输入以用于接收测试数据出(TDO)信号。而在工厂测试模式中，外部测试仪204可借助于TDI输出信号将串行数据流提供到通过菊花形链接互连的IC206到210形成的扫描链的第一IC 206。继而，外部测试仪204借助于TDO信号从扫描链的上一个IC接收所得数据流，并且比较接收到的数据与预期数据。当不匹配发生时，可以检测到误差。
系统200可包括安装在PCB 202上的任何数量的IC。在此实施例中，系统200包括配置在菊花链布置中的IC 206到210，该菊花链布置借助于串联连接的输入和输出测试数据信号线(例如，TDI和TDO)容纳边界扫描测试。IC 206和208可以是任何类型的IC，这些类型包括逻辑电路块212、222、测试存取端口(TAP)控制器214、224、边界扫描电路块216、226，以及模拟电路块246、250。IC 210可以是任何类型的IC，这些类型包括逻辑电路块232、TAP控制器234、边界扫描电路块236，模拟电路块254，以及嵌入式测试仪(ET)242。
逻辑电路块212、222、232可包括任何数量或类型的逻辑电路，例如，微处理器、微控制器、数字信号处理器、计时器、串行通信、控制逻辑、状态机、易失性和/或非易失性存储器控制器，或其任何组合。模拟电路块246、250和254包括借助于连接线258、260和262耦合到总线264的模拟I/O引脚。模拟电路块246、250和254包括模拟边界测试电路并且可包括任何数量或类型的模拟电路，例如，模/数转换器、数/模转换器、PLL、偏压电路、电压和/或电流参考电路、电流镜、放大器、滤波器等等。举例来说，IC 206的特征可为具有模拟电路块246的处理器装置，该模拟电路块246包含电压参考电路，IC 208的特征可为具有模拟电路块250的存储器装置，该模拟电路块250包含偏压电路，并且IC 210的特征可为具有模拟电路块254的芯片上系统(SoC)装置，该模拟电路块254包含模/数转换器。
测试信号线将测试控制信号耦合到包含IC 206到210的链的每个IC，并且从包含IC 206到210的链的每个IC耦合测试控制信号。TMS、TCK和TRST信号线包括在TAP控制器214、224和234的对应的输入端处的第一连接，以及在端口270处的第二连接。TDI信号线包括在链的第一IC 206的TAP控制器214的对应的输入端处的第一连接，在链接电路244的输出端处的第二连接，以及在端口270处的第三连接。TDO1_TDI2信号线包括在链的第一IC206的TAP控制器214的测试数据出(TDO1)输出端处的第一连接，以及在链的第二IC 208的TAP控制器224的对应的测试数据入(TDI2)输入端处的第二连接。TDO2_TDI3信号线包括在链的第二IC 208的TAP控制器224的测试数据出(TDO2)输出端处的第一连接，以及在链的第三IC 210的TAP控制器234的(TDI3)输入中的对应的测试数据处的第二连接。TDO信号线包括在链的第三IC 210的输出端处的第一连接，在链接电路244的输入端处的第二连接，以及在端口270处的第三连接。
链接电路244耦合在从IC 210的TDO输出端到IC 206的TDI输入端的路径中。链接电路244被配置成当外部测试仪204并不连接到PCB202时允许测试数据输出信号TDO从IC210的输出端到IC 206的TAP控制器214的TDI输入端的传递。在此实施例中，链接电路244包括电阻器，该电阻器具有耦合在TDO信号线处的第一端和耦合在TDI信号线处的第二端。举例来说，电阻器可以在1千欧到1万欧的范围中。在其它实施例中，链接电路244可包括其它电路元件(例如，二极管或MOSFET)，这些其它电路元件被配置成当外部测试仪204并不连接到PCB 202时允许将TDO信号传递到TDI输入端。
ET 242嵌入在IC 210内并且被配置成当PCB 202并不连接到外部测试仪204时借助于测试控制信号提供测试命令。举例来说，当系统200在该领域中(例如，在应用中)且PCB202并不连接到外部测试仪204时，ET 242充当“在该领域中”的测试仪且被配置成执行IC206到210的符合JTAG IEEE 1149.1的边界扫描测试以及符合IEEE 1149.4的模拟边界测试。在此实施例中，ET 242包括输入端以从TAP控制器234接收测试数据出信号TDOT以及输出端以当外部测试仪204并不连接到PCB 202时驱动TMS、TCK、TRST和TDO信号线。测试数据出信号TDO借助于链接电路244以及耦合的TDO和TDI标记信号线提供到链的第一IC 206的TDI输入端中的测试数据。
当外部测试仪204连接到PCB 202并且执行边界扫描测试时，举例来说，来自IC210的测试数据出信号TDO被提供到外部测试仪204。来自TAP控制器234的测试数据出信号TDOT借助于信号线标记的TDOT被路由到ET 242，随后按馈通或绕过方式被路由到TDO信号线。用于驱动TMS、TCK、TRST信号的ET 242输出在高阻抗状态中，允许外部测试仪204不受阻的驱动对应的信号线。
TAP控制器214、224和234借助于相应的命令信号线218、228和238耦合到边界扫描电路216、226和236并且借助于相应的命令信号线248、252和256耦合到模拟电路块246、250和254。逻辑电路212、222和232借助于相应的内部连接线220、230和240以及边界扫描电路216、226和236耦合到连接线259、261和263。在系统200的普通应用模式中，模拟电路块246、250和254的模拟边界测试电路是对模拟电路块246、250和254的相应的模拟电路与总线264之间的正常功能和模拟信号的通信透明的。在模拟边界测试模式中，举例来说，TAP控制器214、224和234被配置成在(例如，TDI、TDO1_TDI2、TDO2_TDI3)、测试模式选择(例如，TMS)、测试时钟(例如，TCK)和测试重置(例如，TRST)信号中接收相应的测试数据。在测试模式中，TAP控制器214、224和234被配置成将命令信号提供到模拟电路块246、250和254的相应的模拟边界测试电路以控制在相应的模拟电路块246、250和254与总线264之间传递的模拟信号。举例来说，电压或电流值可以从模拟电路块246传递并且借助于总线264和相应的连接线258和262路由到模拟电路块254。
借助于以下实例描述在该领域中的模拟边界测试的基本功能。ET242提供测试控制信号以配置模拟电路块246的模拟边界测试电路以控制IC 206的输出信号258并且配置模拟电路块250和254的模拟边界测试电路以借助于相应的输入信号线260和262接收输出信号258。ET 242的TDO输出端借助于链接电路244将测试数据的流提供到TAP控制器214的TDI输入端。继而，所得测试数据流TDO1_TDI2从TAP控制器214的测试数据输出端移位并且通过TAP控制器224的测试数据输入端接收。继而，所得数据流TDO2_TDI3从TAP控制器224的测试数据输出端移位并且在TAP控制器234的测试数据输入端处被接收。继而，所得数据流TDOT从TAP控制器234的测试数据输出端移位并且在ET 242的对应的输入端处被接收。当ET242检测到接收到的数据流TDOT与预期数据之间的不匹配时，产生误差指示。当系统200通电和/或重置时可执行边界测试。边界测试也可以与系统200的普通应用操作同时执行，方法是对通过模拟电路块246、250和254的模拟边界测试电路的I/O信号的模拟值进行采样。
图3以框图形式示出了根据一个实施例的示例性嵌入式测试仪(ET)300。ET 300是相应地如图1和图2中所描绘的在系统100中针对ET 144的并且在系统200中针对ET 244的代表性嵌入式测试仪。ET 300包括控制电路302、计数器电路304、驱动数据电路306、预期数据电路308、比较电路310，以及误差寄存器电路312。
控制电路302包括输入端以接收开始信号标记的START和时钟信号标记的CLOCK。START和CLOCK信号可以通过主机IC(例如，IC110、IC 210)提供，在该主机IC中ET 300是嵌入式的。控制电路302包括控制电路(例如，状态机、处理器等)，该控制电路被配置成相应地在输出端标记的TRST、TCK和TMS处提供测试重置信号TRST、测试时钟信号TCK和测试模式选择信号TMS。控制电路302还将控制信号提供到计数器304和误差寄存器312。
计数器304包括输入端，该输入端被耦合成从控制电路302接收控制信号。计数器304充当用于移位数据的时基。计数器304提供输出信号以用于驱动数据电路306和预期数据电路308。驱动数据电路306包括存储器和/或电路以用于产生测试数据流。测试数据流包括基于计数器304的输出信号移出的数据位的模式。移位的测试数据流在输出端标记的TDO处被提供为测试数据出信号TDO，并且在TDI输入端(例如，TAP控制器114、214)中在测试数据处被接收。预期数据电路308包括通过预期数据位值的预定模式编程的存储器。预期数据位基于计数器304的输出信号移出。
比较电路310包括被耦合成接收移位的预期数据流的第一输入端以及被耦合成从链的上一个IC(例如，来自TAP控制器134、234的TDOT)接收测试数据出流第二输入端。比较电路310包括用于比较传入测试数据出流与预期测试数据流的电路。当比较电路310检测到不匹配时，可以借助于在比较电路310的输出端处的输出信号指示误差。
误差寄存器312包括被耦合成接收比较电路310的输出信号的第一输入端以及被耦合成从控制电路302接收控制信号的第二输入端。误差寄存器312包括电路，该电路被配置成存储从比较电路310接收的误差指示并且在输出标记的ERROR处提供误差旗标输出信号。
在一个实施例中，提供测试系统，该测试系统包括：印刷电路板(PCB)；多个集成电路(IC)，其安装在PCB上，该多个集成电路的第一IC包括：第一测试电路，其具有第一测试存取端口(TAP)控制器；以及该多个集成电路的第二IC包括：第二测试电路，其具有第二TAP控制器；以及嵌入式测试仪，其具有借助于链接电路耦合到第一TAP控制器的测试数据输入端的测试数据输出端，该嵌入式测试仪被配置成将测试控制信号提供到第一TAP控制器和第二TAP控制器。链接电路可被配置成允许当外部PCB测试仪并不连接到PCB时输出信号从测试数据输出端到第一TAP控制器的测试数据输入端的传递。链接电路可包括电阻器，该电阻器具有耦合在测试数据输出端处的第一端以及耦合在第一TAP控制器的测试数据输入端处的第二端。系统可以另外包括耦合到第一IC并且耦合到第二IC的总线，该总线至少部分形成在PCB上。总线可包括信号线，该信号线耦合到第一IC的第一逻辑块和第一边界扫描逻辑并且耦合到第二IC的第二逻辑块和第二边界扫描逻辑。第一边界扫描逻辑可以耦合到第一TAP控制器，并且第二边界扫描逻辑可以耦合到第二TAP控制器。第一IC可被配置成在正常操作期间借助于信号线将第一逻辑值传递到第二IC。响应于借助于测试控制信号提供的样本命令，第一逻辑值可以是通过第一边界扫描逻辑或第二边界扫描逻辑采样的。采样的第一逻辑值可以是借助于对应的第一TAP控制器或第二TAP控制器传递到嵌入式测试仪的。
在另一实施例中，提供测试系统，该测试系统包括：印刷电路板(PCB)；第一集成电路(IC)，其安装在PCB上，该第一IC包括：第一测试电路，其被配置成用于边界扫描测试；以及第二IC，其安装在PCB上，该第二IC包括：第二测试电路，其被配置成用于边界扫描测试；以及嵌入式测试仪，其具有借助于链接电路耦合到第一测试电路的测试数据输入端的测试数据输出端，该嵌入式测试仪被配置成借助于测试控制信号提供测试命令。链接电路可被配置成允许当外部PCB测试仪并不连接到PCB时输出信号从测试数据输出端到第一测试电路的测试数据输入端的传递。链接电路可包括电阻器，该电阻器具有耦合在测试数据输出端处的第一端以及耦合在测试数据输入端处的第二端。系统可另外包括耦合到第一IC并且耦合到第二IC的互连总线，该互连总线形成在PCB上。互连总线可包括第一信号线，该第一信号线耦合到第一IC的第一模拟引脚并且耦合到第二IC的第二模拟引脚。第一信号线的特征可为模拟测试总线，并且其中电压或电流值可以借助于模拟测试总线从第一IC路由到第二IC。互连总线可另外包括第二信号线，该第二信号线耦合到第一IC的第一逻辑块和第一边界扫描逻辑并且耦合到第二IC的第二逻辑块和第二边界扫描逻辑。第一IC可被配置成在正常操作期间借助于第二信号线将第一逻辑值传递到第二IC。
在又一实施例中，提供测试系统，该测试系统包括：印刷电路板(PCB)；多个集成电路(IC)，其安装在PCB上，该多个集成电路的第一IC包括：第一测试电路，其具有第一测试存取端口(TAP)控制器；以及该多个集成电路的第二IC包括：第二测试电路，其具有第二TAP控制器；以及嵌入式测试仪，其具有借助于链接电路耦合到第一TAP控制器的测试数据输入端的测试数据输出端，该嵌入式测试仪被配置成借助于测试控制信号将边界扫描测试命令提供到第一TAP控制器和第二TAP控制器。链接电路可被配置成允许当外部PCB测试仪并不连接到PCB时输出信号从测试数据输出端到第一TAP控制器的测试数据输入端的传递。嵌入式测试仪可另外被配置成提供符合IEEE 1149.1标准的边界扫描测试命令。
现在应了解已经提供了用于应用中边界扫描测试的板级测试系统。该系统包括多个集成电路(IC)，这些集成电路安装在印刷电路板(PCB)上并且按菊花链布置来配置。多个集成电路的一个IC包括嵌入式测试仪，该嵌入式测试仪将测试命令发送到链的其它IC，方法是当外部测试仪并不连接到系统时驱动测试控制信号。嵌入式测试仪借助于链接电路将测试数据流提供到链中的下一个IC。当外部测试仪连接到系统时，嵌入式测试仪的输出在高阻抗状态中配置，因此外部测试仪可以不受阻的驱动测试控制信号。
由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路组成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比上文所示出的认为必要的任何更大程度解释电路细节。
虽然本文中参考具体实施例描述了本发明，但是可以在不脱离如所附权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。因此，说明书和图式应视为说明性而不是限制性意义，并且所有此类修改都意图包括在本发明的范围内。并不意图将本文中关于具体实施例所描述的任伺优势、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特性或元素。
此外，如本文中所使用，术语“一”被限定为一个或大于一个。并且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”引入的另一权利要求要素将含有此引入的权利要求要素的任何特定权利要求限于仅含有一个此类要素的发明，甚至是在同一权利要求包含介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。上述内容同样适用于定冠词的使用。
除非另有陈述，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此类元件的时间上的优先级或其它优先级。

Claims (10)

1.一种测试系统，其特征在于，包括：
印刷电路板PCB；
多个集成电路IC，其安装在所述PCB上，所述多个集成电路的第一IC包括：
第一测试电路，其具有第一测试存取端口TAP控制器；以及
所述多个集成电路的第二IC包括：
第二测试电路，其具有第二TAP控制器；以及
嵌入式测试仪，其具有借助于链接电路耦合到所述第一TAP控制器的测试数据输入端的测试数据输出端，所述嵌入式测试仪被配置成将测试控制信号提供到所述第一TAP控制器和所述第二TAP控制器。
2.根据权利要求1所述的系统，其特征在于，所述链接电路被配置成允许当外部PCB测试仪并不连接到所述PCB时输出信号从所述测试数据输出端到所述第一TAP控制器的所述测试数据输入端的传递。
3.根据权利要求1所述的系统，其特征在于，所述链接电路包括具有耦合在所述测试数据输出端处的第一端和耦合在所述第一TAP控制器的所述测试数据输入端处的第二端的电阻器。
4.根据权利要求1所述的系统，其特征在于，进一步包括耦合到所述第一IC并且耦合到所述第二IC的总线，所述总线至少部分形成在所述PCB处。
5.根据权利要求4所述的系统，其特征在于，所述总线包括信号线，所述信号线耦合到所述第一IC的第一逻辑块和第一边界扫描逻辑并且耦合到所述第二IC的第二逻辑块和第二边界扫描逻辑。
6.根据权利要求5所述的系统，其特征在于，所述第一边界扫描逻辑耦合到所述第一TAP控制器，并且所述第二边界扫描逻辑耦合到所述第二TAP控制器。
7.根据权利要求5所述的系统，其特征在于，所述第一IC被配置成在正常操作期间借助于所述信号线将第一逻辑值传递到所述第二IC。
8.根据权利要求7所述的系统，其特征在于，响应于借助于所述测试控制信号提供的样本命令，所述第一逻辑值通过所述第一边界扫描逻辑或所述第二边界扫描逻辑采样。
9.一种测试系统，其特征在于，包括：
印刷电路板PCB；
第一集成电路IC，其安装在所述PCB上，所述第一IC包括：
第一测试电路，其被配置成用于边界扫描测试；以及
第二IC，其安装在所述PCB上，所述第二IC包括：
第二测试电路，其被配置成用于边界扫描测试；以及
嵌入式测试仪，其具有借助于链接电路耦合到所述第一测试电路的测试数据输入端的测试数据输出端，所述嵌入式测试仪被配置成借助于测试控制信号提供测试命令。
10.一种测试系统，其特征在于，包括：
印刷电路板PCB；
多个集成电路IC，其安装在所述PCB上，所述多个集成电路的第一IC包括：
第一测试电路，其具有第一测试存取端口TAP控制器；以及
所述多个集成电路的第二IC包括：
第二测试电路，其具有第二TAP控制器；以及
嵌入式测试仪，其具有借助于链接电路耦合到所述第一TAP控制器的测试数据输入端的测试数据输出端，所述嵌入式测试仪被配置成借助于测试控制信号将边界扫描测试命令提供到所述第一TAP控制器和所述第二TAP控制器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4194865A4 (en) * 2020-08-31 2023-10-04 Huawei Technologies Co., Ltd. CHIP TEST CIRCUIT AND CIRCUIT TESTING METHODS
EP4198529A4 (en) * 2020-08-31 2023-10-25 Huawei Technologies Co., Ltd. CHIP TEST CIRCUIT AND CIRCUIT TESTING METHODS
US11640193B2 (en) * 2021-09-24 2023-05-02 Qualcomm Incorporated Detecting power delivery network marginality in a computing device

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574730A (en) * 1995-01-31 1996-11-12 Unisys Corporation Bussed test access port interface and method for testing and controlling system logic boards
US5644580A (en) * 1993-11-29 1997-07-01 Motorola, Inc. Boundary-scan testable system and method
US6381717B1 (en) * 1998-04-24 2002-04-30 Texas Instruments Incorporated Snoopy test access port architecture for electronic circuits including embedded core having test access port with instruction driven wake-up
CN1402323A (zh) * 2002-09-02 2003-03-12 威盛电子股份有限公司 嵌入式内存测试平台装置及其测试方法
US20050257108A1 (en) * 2004-04-30 2005-11-17 International Business Machines Corporation Access method for embedded jtag tap controller instruction registers
CN1828553A (zh) * 2005-04-13 2006-09-06 威盛电子股份有限公司 片上系统与应用于其中的测试/除错方法
US7313730B1 (en) * 2004-05-20 2007-12-25 Xilinx, Inc. Configuration logic for embedded software
CN101458304A (zh) * 2008-12-26 2009-06-17 中国航空无线电电子研究所 嵌入式边界扫描技术验证平台
US20100235696A1 (en) * 2007-06-26 2010-09-16 Omar Emam Embedded test system and method
CN102340304A (zh) * 2011-08-31 2012-02-01 北京时代民芯科技有限公司 一种tap接口优化电路
CN103097902A (zh) * 2010-07-29 2013-05-08 德克萨斯仪器股份有限公司 改进全速测试访问端口操作
CN104422878A (zh) * 2013-09-02 2015-03-18 三星电子株式会社 集成电路、操作集成电路的方法和具有集成电路的装置
CN104515951A (zh) * 2014-11-27 2015-04-15 北京航天测控技术有限公司 一种板级嵌入式测试控制器及测试方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477545A (en) * 1993-02-09 1995-12-19 Lsi Logic Corporation Method and apparatus for testing of core-cell based integrated circuits
GB2278689B (en) * 1993-06-02 1997-03-19 Ford Motor Co Method and apparatus for testing integrated circuits
US5428624A (en) * 1993-10-12 1995-06-27 Storage Technology Corporation Fault injection using boundary scan
US5600788A (en) * 1994-01-19 1997-02-04 Martin Marietta Corporation Digital test and maintenance architecture
US6011387A (en) * 1996-08-12 2000-01-04 Philips Electronics North America Corporation Analog autonomous test bus framework for testing integrated circuits on a printed circuit board
US5991909A (en) * 1996-10-15 1999-11-23 Mentor Graphics Corporation Parallel decompressor and related methods and apparatuses
US6000051A (en) * 1997-10-10 1999-12-07 Logic Vision, Inc. Method and apparatus for high-speed interconnect testing
JP2000011691A (ja) * 1998-06-16 2000-01-14 Mitsubishi Electric Corp 半導体試験装置
DE19917884C1 (de) * 1999-04-20 2000-11-16 Siemens Ag Schaltung mit eingebautem Selbsttest
US6587979B1 (en) * 1999-10-18 2003-07-01 Credence Systems Corporation Partitionable embedded circuit test system for integrated circuit
JP2004500712A (ja) * 2000-01-18 2004-01-08 ケイデンス・デザイン・システムズ・インコーポレーテッド 多数の回路ブロックを有するチップ用階層試験回路構造
US7096398B1 (en) * 2000-09-29 2006-08-22 Intel Corporation Distributed test control architecture
US20020095633A1 (en) * 2000-10-05 2002-07-18 Ulf Pillkahn Electronic component, a test configuration and a method for testing connections of electronic components on a printed circuit board
US6686759B1 (en) * 2000-11-28 2004-02-03 Cadence Design Systems, Inc. Techniques for testing embedded cores in multi-core integrated circuit designs
US6901543B2 (en) * 2001-10-12 2005-05-31 Sun Microsystems, Inc. Utilizing slow ASIC logic BIST to preserve timing integrity across timing domains
US6996760B2 (en) * 2001-10-12 2006-02-07 Sun Microsystems ASIC BIST employing stored indications of completion
US6981191B2 (en) * 2001-10-12 2005-12-27 Sun Microsystems, Inc. ASIC logic BIST employing registers seeded with differing primitive polynomials
US7096386B2 (en) * 2002-09-19 2006-08-22 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit having functional modules each including a built-in self testing circuit
WO2004070395A2 (en) 2003-02-10 2004-08-19 Koninklijke Philips Electronics N.V. Testing of integrated circuits
US7543208B2 (en) 2006-07-26 2009-06-02 Cisco Technology, Inc. JTAG to system bus interface for accessing embedded analysis instruments
US7958479B2 (en) 2007-12-04 2011-06-07 Alcatel-Lucent Usa Inc. Method and apparatus for describing and testing a system-on-chip
NL1037457C2 (en) * 2009-11-10 2011-05-12 Jtag Technologies Bv A method of and an arrangement for testing connections on a printed circuit board.
US8384411B2 (en) 2009-12-18 2013-02-26 Tektronix, Inc. Method and device for measuring inter-chip signals
US20110179325A1 (en) 2010-01-15 2011-07-21 Freescale Semiconductor, Inc System for boundary scan register chain compression
NL2006759C2 (en) * 2011-05-10 2012-11-13 Jtag Technologies Bv A method of and an arrangement for automatically measuring electric connections of electronic circuit arrangements mounted on printed circuit boards.
JP6072437B2 (ja) * 2012-06-06 2017-02-01 ルネサスエレクトロニクス株式会社 半導体集積回路及びその設計方法
US9304163B2 (en) 2013-11-07 2016-04-05 Qualcomm Incorporated Methodology for testing integrated circuits
EP3336564B1 (en) 2016-12-15 2019-11-13 Nxp B.V. Integrated circuit on chip instrument controller

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644580A (en) * 1993-11-29 1997-07-01 Motorola, Inc. Boundary-scan testable system and method
US5574730A (en) * 1995-01-31 1996-11-12 Unisys Corporation Bussed test access port interface and method for testing and controlling system logic boards
US6381717B1 (en) * 1998-04-24 2002-04-30 Texas Instruments Incorporated Snoopy test access port architecture for electronic circuits including embedded core having test access port with instruction driven wake-up
CN1402323A (zh) * 2002-09-02 2003-03-12 威盛电子股份有限公司 嵌入式内存测试平台装置及其测试方法
US20050257108A1 (en) * 2004-04-30 2005-11-17 International Business Machines Corporation Access method for embedded jtag tap controller instruction registers
US7313730B1 (en) * 2004-05-20 2007-12-25 Xilinx, Inc. Configuration logic for embedded software
CN1828553A (zh) * 2005-04-13 2006-09-06 威盛电子股份有限公司 片上系统与应用于其中的测试/除错方法
US20100235696A1 (en) * 2007-06-26 2010-09-16 Omar Emam Embedded test system and method
CN101458304A (zh) * 2008-12-26 2009-06-17 中国航空无线电电子研究所 嵌入式边界扫描技术验证平台
CN103097902A (zh) * 2010-07-29 2013-05-08 德克萨斯仪器股份有限公司 改进全速测试访问端口操作
CN102340304A (zh) * 2011-08-31 2012-02-01 北京时代民芯科技有限公司 一种tap接口优化电路
CN104422878A (zh) * 2013-09-02 2015-03-18 三星电子株式会社 集成电路、操作集成电路的方法和具有集成电路的装置
CN104515951A (zh) * 2014-11-27 2015-04-15 北京航天测控技术有限公司 一种板级嵌入式测试控制器及测试方法

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