CN1828553A - 片上系统与应用于其中的测试/除错方法 - Google Patents

Abstract

本发明公开一种片上系统与应用于其中的测试/除错方法。该片上系统包含：JTAG控制器，通过存取测试端口与外部装置进行信号连接，用以接收测试/除错信号，并响应测试/除错信号而发出控制信号；以及寄存器装置，在该JTAG控制器与嵌入式内存之间信号连接，用以储存测试/除错信号所载有的存取嵌入式内存所需的信息。从该嵌入式内存中所读取出的数据，经由该存取测试端口从该寄存器装置传送至该外部装置中进行分析。正确的数据经由该存取测试端口从该外部装置写入到该寄存器装置中，接着从该寄存器装置转移至该嵌入式内存中，用以复原错误数据。本发明有效地减少对芯片进行除错的时间以及软件开发的时间，进而减少产品制造的时间。

Description

片上系统与应用于其中的测试/除错方法

技术领域

本发明涉及一种片上系统与应用于其中的测试和/或除错方法，特别涉及具有内建测试/除错电路的片上系统和一种可执行内存直接存取测试和/或除错的片上系统测试方法。

背景技术

就目前的技术而言，片上系统(System-on-a-Chip，简称SoC)或系统级集成(System-Level Integration，简称SLI)芯片已成为一种重要的产品设计趋势。这类芯片的主要设计概念是将芯片中的电路微型化和模块化，通过在单颗集成电路(integrated circuit，简称IC)中集成所有功能的方式，使得所生产的产品外型更轻巧并且便于携带，从而符合目前电子产品的个人化需求。然而，由于电路系统的复杂性和需要较长实现时间的缘故，可能会影响片上系统或系统级集成芯片的进一步发展；举例来说，一般IC设计公司从产品设计、验证(verification)到产生掩模绘图文件(例如GDSII)，再到晶片厂投产至少需经过8至12个月，换句话说，一个片上系统或系统级集成芯片从初期的开发到最后可能的获利，时间可能会超过一年以上。就电路系统来说，要在单颗集成电路中集成许多各种不同的电路，技术上本身就会遇到许多问题，例如：在高速数字电路和模拟电路之间可能会发生噪声干扰。另外，各硅智财(Intellectual Properties，简称IPs)间供电电压的不同将产生复杂的电源管理线路以及功率浪费等问题，然而如果还要考虑嵌入式内存的集成与验证的话，对于IC厂商要进行产品的设计、生产制造到完成，可能又需要耗上大概半年左右的时间，因此，要加快产品的测试、除错与验证的速度以缩短产品完成的时间，成为各家IC厂商的改进目标之一。

请参阅图1，图1是公知的片上系统(SoC)的功能方框示意图。由图所示，中央处理单元10、嵌入式内存11以及内存控制器13集成在片上系统1中，而该中央处理单元10和该内存控制器13通过内部总线12与该嵌入式内存11进行信号连接，因此，该中央处理单元10通过该内存控制器13来控制该嵌入式内存11进行数据读取与写入的内部传输。在该设计结构下，该片上系统1中的嵌入式内存11不具有额外的外部接脚，从而使该片上系统1之外的电路可以对其中的该嵌入式内存11进行数据的存取，因此要从外部直接对该嵌入式内存11进行数据读取与写入是有困难的，这样对产品设计制造过程中所进行的除错(debug)程序及软件开发都有相当程度的不便。

另外，一般的测试机器无法提供现阶段片上系统所需要的快速测试信号与大量测试图样(Test Patterns)的储存记忆空间信号，因此为了满足这项需求，就需要使用高速、高容量但却是高价位的测试仪器来进行测试，然而如果使用较低价位的测试仪器作测试，则可能不会满足实时性测试(At-Speed Test)结果的需求。此外，由于嵌入式内存的紧密结构特征，使得片上系统容易受制于各种不利的缺陷因素而影响其性能，此外由于内存数组的运行模式基本上是模拟的，因此其容错能力较差，所以，上述的这些设计特点都使得内存数组更容易受到错综复杂的制造缺陷的影响。而在存在缺陷的情况下紧密的内存数组封装造成相邻单元的状态可能会产生误操作，而且某些缺陷可能只在特定的数据模式下才会暴露。此外，这些缺陷类型很多是具有时间相关性的，因此只有在正常工作频率下才会被发现。

为了解决这一问题，内建自我测试(built-in-self-test，简称BIST)的技术被采用，它以合理的电路面积来对嵌入式内存进行彻底的测试，其测试包括将测试图样(test patterns)写入内存中并且接着将其读回，以检测其所产生的测试图样是否符合预期，这样我们就可以大量地节省其测试时间，而且使得一般的测试仪器也可以用来作实时性测试(At-Speed Test)。

请参阅图2，图2是具有自我测试功能的另一公知片上系统的功能方框示意图。该图所示的设计结构利用内建自我测试控制器(BIST Controller)21、图样产生器(Pattern Generator)22与反应分析器(Response Analyzer)23来对待测试电路20进行测试，通过输入外部的Bist_on信号，该内建自我测试控制器21在控制该图样产生器22产生出测试图样与基本的控制信号之后，进入BIST模式；利用多任务器24来对该图样产生器22所产生的测试图样进行选择，经过特定时间，输出信号被传送至该反应分析器23中进行分析，最后，该内建自我测试控制器21发出Bist_done信号，用来表示测试程序已经完成。而根据Pass/Fail输出信号的输出，可以判断出该待测试电路20的测试是运行正常还是无法被测定。

然而，上述的内建自我测试(BIST)技术仍然限制了片上系统中的嵌入式内存通过外部电路来进行数据存取以达到除错和验证的目的；为了解决这一问题，目前在某些芯片上提供了额外的接脚，从而可以对特殊的测试模式进行操作，因此，通过这些额外的接脚以及目前已有的数据/地址接脚就可以对该嵌入式内存进行数据存取，但是，这些额外接脚的设置不可避免地将会增加芯片的封装体积以及制作成本；而如何能在不需要增加生产成本与制造额外接脚的情形下，使得外部电路能对片上系统中的嵌入式内存进行数据存取以达到测试、除错和验证的目的成为需要解决的主要问题。

发明内容

鉴于上述问题，提出本发明，本发明提供片上系统，其中的嵌入式内存可以和外部装置进行直接存取，从而达到测试与除错的目的而无需增设额外的接脚。

本发明也提供了片上系统的测试与除错方法，可通过芯片上已有的接脚来执行该测试与除错的操作，而不需要特别地设计出执行的接脚。

本发明一种内建测试/除错电路的片上系统，包含有：嵌入式内存；JTAG控制器，其包含存取测试端口以与外部装置进行信号连接，用以接收来自该外部装置在测试/除错模式下所发出的测试/除错信号，并响应该测试/除错信号而发出控制信号；以及寄存器装置，其与该嵌入式内存进行信号连接，用以储存该测试/除错信号所载有的存取该嵌入式内存所需的信息，并响应该控制信号使与该信息相关的数据通过该存取测试端口在该嵌入式内存与该外部装置之间转移。

根据上述方案，其中该寄存器装置包含有与该嵌入式内存信号连接的内存存取数据寄存器，以及与该JTAG控制器信号连接的JTAG可存取移位寄存器，并且该内存存取数据寄存器与该JTAG可存取移位寄存器之间互相连接。

根据上述方案，其中该片上系统还包含有：内建自我测试电路，用以执行内建自我测试模式，该内建自我测试电路还包含有内建自我测试控制器；第一多任务器，其与该内存存取数据寄存器以及该内建自我测试电路进行信号连接，用以响应该内建自我测试控制器所发出的控制信号，而选择该内建自我测试电路所输出的信号或者该内存存取数据寄存器所输出的信号，并传送至该嵌入式内存中；中央处理单元；以及第二多任务器，其与该第一多任务器以及该中央处理单元信号连接，响应由该JTAG控制器所发出的控制信号，选择该第一多任务器所输出的信号或者该中央处理单元所输出的信号，并传送至该嵌入式内存中。

根据上述方案，其中该测试/除错信号所载有的该信息，包含在读取操作中要从该嵌入式内存中读取的与数据相关的地址信息，以及在写入操作中要写入到该嵌入式内存中的地址信息与数据。

根据上述方案，其中该外部装置经由该寄存器装置和该存取测试端口将测试数据写入到该嵌入式内存中，并在后续经由该寄存器装置和该存取测试端口从该嵌入式内存中读取出该测试数据，以确定该嵌入式内存在测试模式下是否工作正常。另外，该外部装置在测试模式下分析经由该寄存器装置和该存取测试端口从该嵌入式内存中所读取出的数据，以确定该数据是否为错误数据，或者在除错模式下经由该寄存器装置和该存取测试端口将数据写入到该嵌入式内存中，以覆盖该错误数据。

本发明另一方案是一种片上系统的测试方法，该方法包含下列步骤：从外部装置经由片上系统中的JTAG控制器中的存取测试端口，将第一测试信号输入到该片上系统；响应该第一测试信号，该JTAG控制器发出第一控制信号；响应该第一控制信号并且根据该第一测试信号所载有的地址信息而执行数据写入操作，以将数据写入到该片上系统中的嵌入式内存中；根据该地址信息而执行读取该嵌入式内存的数据读取操作，并经由该存取测试端口将从该嵌入式内存中所读取出的数据输出到该外部装置中；以及利用该外部装置对从该嵌入式内存中所读取出的数据进行分析。

本发明所述的方法，其中响应第二测试信号发出的第二控制信号，该联合测试行动组控制器执行该数据读取操作。

本发明所述的方法，其中该第一测试信号载有该数据写入操作所需的测试数据与该测试数据的地址信息，并且该第二测试信号载有该数据读取操作所需的该测试数据的地址信息。

本发明所述的方法还至少包含下列步骤的其中之一：

将该测试数据和该地址信息储存到该片上系统中的联合测试行动组可存取移位寄存器中，接着将该测试数据和该地址信息转移至该片上系统的内存存取数据寄存器中，用以进行该数据写入操作；

将该地址信息储存到该联合测试行动组可存取移位寄存器中，接着将该地址信息转移到该内存存取数据寄存器中，用以进行该数据读取操作；

在该数据读取操作中将从该嵌入式内存中所读取出的数据从该内存存取数据寄存器转移到该联合测试行动组可存取移位寄存器中，并接着将该数据转移到该存取测试端口中用以输出；

通过选择该片上系统中的内建自我测试电路所输出的信号与该内存存取数据寄存器所输出的信号的其中之一作为测试模式输出到该嵌入式内存中，从而在内建自我测试模式和外部测试模式之间进行切换；以及

通过选择该测试模式的输出信号与该片上系统中的中央处理单元的输出信号的其中之一传送到该嵌入式内存中，从而在测试模式与正常模式之间进行切换。

本发明另一方案是一种片上系统的内存直接存取测试方法，该方法包含下列步骤：从外部装置经由该片上系统中JTAG控制器中的存取测试端口，将测试信号输入到该片上系统中；响应该测试信号从该JTAG控制器发出控制信号，该测试信号包含有地址信息；将该测试信号所载有的该地址信息储存到寄存器装置中；根据储存于该寄存器装置中的该地址信息并响应该控制信号，对该片上系统中的嵌入式内存进行数据读取操作；经由该存取测试端口与该寄存器装置将从该嵌入式内存中所读取出的数据输出到该外部装置中；以及利用该外部装置对从该嵌入式内存中所读取出的数据进行分析。其中在数据输出的步骤中，从该嵌入式内存中提取出该数据并储存于该寄存器装置中的内存存取数据寄存器中，接着将该数据从该内存存取数据寄存器转移至该寄存器装置的JTAG可存取移位寄存器中，并接着将该数据从该JTAG可存取移位寄存器输出到该外部装置。

本发明另一方案是一种片上系统的内存直接存取除错方法，该方法包含下列步骤：从外部装置经由该片上系统中JTAG控制器中的存取测试端口，将除错信号输入到该片上系统中，该除错信号包含有地址信息和第一数据；响应该除错信号从该JTAG控制器发出控制信号；将该除错信号所载有的该地址信息与该第一数据储存到寄存器装置中；以及响应该控制信号执行数据写入操作，根据该地址信息将储存在该寄存器装置中的该第一数据覆写到储存于该片上系统的嵌入式内存中的第二数据。其中自该外部装置接收该第一数据并储存于该寄存器装置中的JTAG可存取移位寄存器中，接着将该第一数据从该JTAG可存取移位寄存器转移至该寄存器装置的内存存取数据寄存器中，接着将该第一数据从该内存存取数据寄存器转移至该嵌入式内存中。

本发明在该片上系统中运用了多任务器，使得使用者或设计人员可通过JTAG端口而对该片上系统中的该嵌入式内存进行读取和写入，因此，有效地减少了对芯片进行除错的时间以及软件开发的时间，进而可减少产品制造的时间。而在多个内存中已具有多个内建自我测试电路模块，因此利用本发明在其中内存组成元件的数据/地址/控制路径上设计出多个多任务器，使得设计人员只要运用最少的硅材料成本耗费，就可在不影响其电路设计的性能的情况下得到上述额外的内存除错操作特性。

附图说明

本发明通过下列附图及说明，进行更深入的了解：

图1为公知的片上系统的功能方框示意图。

图2为具有自我测试功能的另一公知片上系统的功能方框示意图。

图3为本发明改进公知技术所开发出的片上系统优选实施例的功能方框示意图。

其中，附图标记说明如下：

1片上系统               10中央处理单元          11嵌入式内存

12内部总线              13内存控制器            20待测试电路

21内建自我测试控制器    22图样产生器            23反应分析器

24多任务器              3片上系统               30中央处理单元

301系统时钟控制         302内存存取控制         31嵌入式内存

33内建自我测试电路      331内建自我测试控制器

34第一多任务器          35JTAG控制器            350存取测试端口

351时钟控制器           36内存存取数据寄存器    38第二多任务器

37JTAG可存取移位寄存器  39测试/除错装置

信号接脚TDI、TDO

具体实施方式

请参阅图3，图3是本发明改进公知技术所开发出片上系统(SoC)3的优选实施例功能方框示意图。由图所示，该片上系统3包含有中央处理单元30、嵌入式内存31、内建自我测试电路33、内建自我测试控制器331、第一多任务器34和JTAG(Joint Test Action Group，联合测试行动组)控制器35，并以公知方法将这些元件集成；在该中央处理单元30中包含有：系统时钟控制301，其对该嵌入式内存31进行系统时钟控制；以及内存存取控制302，其对该嵌入式内存31进行内存存取控制。“JTAG”是指由JTAG组织(Joint TestAction Group)制订、正式名称为IEEE 1149.1的芯片设计规范，其目的在于通过制定指令集与通讯协议而建立出基本芯片测试的架构。该JTAG控制器35主要包含有存取测试端口(Test Access Port，简称TAP)350和时钟控制器351，其中“TAP”是指由JTAG组织所规范的一种测试接口，由数据输入测试(Test Data In，简称TDI)、数据输出测试(Test Data Out，简称TDO)、时钟测试(Test Clock，简称TCK)、测试模式选择(Test Mode Select，简称TMS)和测试复位(Test Reset，简称TRST)等信号所组成，为了表示简洁，在图3中只显示出本发明提到的该TDI信号接脚和该TDO信号接脚。此外，该存取测试端口350的功能是用来解译其JTAG指令，而该时钟控制器351则用来提供时钟给其它元件以进行操作。

而本发明在使用了目前已有的JTAG控制器的技术与硬件架构之外，在片上系统中又加入内存存取数据寄存器(memory access data register)36、JTAG(Joint Test Action Group，联合测试行动组)可存取移位寄存器37以及第二多任务器38，用以对该嵌入式内存执行测试和除错的运行程序，因此，通过该方案在装置设计上就不需要再增加额外的接脚；而该内存存取数据寄存器36包含有内存必要的控制信号、地址信息和数据信息。其中该JTAG可存取移位寄存器37基本上和该内存存取数据寄存器36具有相同的空间大小，并且用以加载或卸载其储存于该内存存取数据寄存器36中的信息。对根据本发明提供的图3中的该片上系统3对外部的测试和除错的实施方法进行描述。

在测试模式下，测试/除错装置39通过原来就存在于存取测试端口350中的TDI信号接脚对该片上系统3中的该存取测试端口350输出测试信号，而该测试信号还包含了要被写入的数据和其地址信息，接着该测试信号被传送到其中的该JTAG可存取移位寄存器37中。根据该地址信息以及响应在该测试模式下控制系统时钟的该时钟控制器351所产生的时钟信号，该JTAG控制器35进一步地发出(asserts)控制信号以将数据写入到该嵌入式内存31中；而在完成写入测试之后，将写入到该嵌入式内存31中的数据读取出并作随后的分析。另外，包含地址信息的另一测试信号通过该存取测试端口350输入到该片上系统3中，接着该信号被传送到该JTAG可存取移位寄存器37中，该JTAG控制器35发出控制信号，并将该JTAG可存取移位寄存器37中的地址信息加载到该内存存取数据寄存器36中。根据该地址信息以及响应在该测试模式下控制系统时钟的该时钟控制器351所产生的时钟信号，该JTAG控制器35进一步地发出控制信号以提取该嵌入式内存31中的数据，并储存到该内存存取数据寄存器36中。接着，该数据进一步从该内存存取数据寄存器36被转移到该JTAG可存取移位寄存器37中，并随后从该存取测试端口350输出到该测试/除错装置39中(例如计算机系统)；同时下一个存取操作被载入到该JTAG可存取移位寄存器37中。

在该实施例中，因为目前的测试模式可以与内建自我测试(BIST)模式共存，所以该第二多任务器38用来对该内建自我测试模式或本发明所述的内存直接存取测试模式(direct memory access test mode)作选择。响应该内建自我测试控制器331产生的控制信号，选择出该内建自我测试电路33所输出的信号或该内存存取数据寄存器36所输出的信号的其中之一，经由该第二多任务器38传送到该第一多任务器34中。该第一多任务器34可以响应由该JTAG控制器35所发出的控制信号，从而选择内建自我测试模式/内存直接存取测试模式、或者正常工作模式等。

从如上所述的实施过程可知，这种测试模式通过将附加的测试数据写入到该嵌入式内存中并且随后读取出，用以检查读取出的数据是否与写入的数据一致；或者，测试模式可以在该中央处理单元的运行期间，读取出运行时的数据并且检查是否有错误出现。这种内存直接存取测试模式可概述如下：通过该片上系统中的该JTAG控制器中的存取测试端口，将包含有地址信息的测试信号从外部装置，例如：该测试/除错装置39，输入到该片上系统中，响应该测试信号，该JTAG控制器发出控制信号，同时，该测试信号所载有的该地址信息被储存到寄存器装置中，例如：该内存存取数据寄存器36以及该JTAG可存取移位寄存器37，从而根据储存于该寄存器装置中的该地址信息并响应该控制信号，执行该片上系统中的该嵌入式内存的数据读取操作(data-reading operation)，接着，从该嵌入式内存中读取出的数据经由该存取测试端口传送到该外部装置中，并由该外部装置进行分析。

而在该测试模式之后，如果测试发现其中具有错误数据，则执行除错模式，举例来说，正确的数据被写入到该嵌入式内存中用以取代并移除错误的数据。这种内存直接存取除错模式概述如下：首先，通过该片上系统中的该JTAG控制器中的存取测试端口，除错信号从外部装置，例如：该测试/除错装置39，输入到该片上系统中，其中该除错信号包含有地址信息以及正确的数据，，该JTAG控制器发出控制信号以响应该除错信号，此外，该除错信号所载有的该地址信息与该正确的数据被储存到寄存器装置中，例如：该内存存取数据寄存器36以及该JTAG可存取移位寄存器37，接着，响应该控制信号，执行数据写入操作(data-writing operation)，根据该地址信息将储存于该寄存器装置中的正确数据覆写到储存在该片上系统中的该嵌入式内存中的错误数据，因此达到除错的目的。

如上所述的内存直接存取测试所使用的电路包括在片上系统中目前所使用的的元件中，只要使用最少的硅材料成本耗费，就可在不影响其电路设计的性能的情况下得到上述额外的内存除错运行特性。而测试人员在芯片产品设计的最后程序可以利用这种测试装置，来对芯片产品中个别的内存状态进行测试或修正(interrogate/modify)的除错程序，而对于软件开发的设计者来说，本发明也会改善在其开发的产品中相关的除错作业程序，即嵌入式内存的直接存取方式将可以有效地减少软件本身在进行除错过程中所需要的时间；此外，对于负责产品测试的测试人员来说，可以利用该技术的特性对内存组成元件进行测试，用来改善产品的生产或是有助于其发生错误时的分析。

本发明以最实际和最佳的方式对实施例进行描述与说明，然而可以了解到本发明并不局限于其实施例的描述所公开的方案，相反的，本发明适用于各种不同的变形和相似的设计，并且以最广泛的解释而得到的所有变形与相似的结构，都符合所附的权利要求书所包含的精神与范围内。

Claims (14)

1.一种内建测试/除错电路的片上系统，包含有：

嵌入式内存；

联合测试行动组控制器，包含存取测试端口以与外部装置进行信号连接，用以接收来自该外部装置在测试/除错模式下所发出的测试/除错信号，并响应该测试/除错信号而发出控制信号；以及

寄存器装置，与该嵌入式内存进行信号连接，用以储存该测试/除错信号所载有的存取该嵌入式内存所需的信息，并响应该控制信号使与该信息相关的数据通过该存取测试端口在该嵌入式内存与该外部装置之间转移。

2.如权利要求1所述的片上系统，其中该寄存器装置包含有：内存存取数据寄存器，其与该嵌入式内存进行信号连接；以及联合测试行动组可存取移位寄存器，其与该联合测试行动组控制器进行信号连接；并且该内存存取数据寄存器与该联合测试行动组可存取移位寄存器之间互相连接。

3.如权利要求2所述的片上系统还包含有：

内建自我测试电路，用以执行内建自我测试模式，该内建自我测试电路还包含有内建自我测试控制器；

第一多任务器，其与该内存存取数据寄存器以及该内建自我测试电路信号连接，用以响应由该内建自我测试控制器所发出的控制信号，选择该内建自我测试电路所输出的信号或者该内存存取数据寄存器所输出的信号，并传送到该嵌入式内存中；

中央处理单元；以及

第二多任务器，其与该第一多任务器以及该中央处理单元进行信号连接，响应该联合测试行动组控制器所发出的控制信号，选择该第一多任务器所输出的信号或者该中央处理单元所输出的信号，并传送到该嵌入式内存中。

4.如权利要求1所述的片上系统，其中该测试/除错信号所载有的该信息，包含在读取操作中要从该嵌入式内存中读取的与数据相关的地址信息，以及在写入操作中要写入到该嵌入式内存中的地址信息与数据。

5.如权利要求1所述的片上系统，其中该外部装置经由该寄存器装置和该存取测试端口将测试数据写入到该嵌入式内存中，并随后经由该寄存器装置和该存取测试端口从该嵌入式内存中读取出该测试数据，以确定该嵌入式内存在测试模式下是否工作正常。

6.如权利要求1所述的片上系统，其中该外部装置在测试模式下分析经由该寄存器装置和该存取测试端口而从该嵌入式内存中所读取出的数据，以确定该数据是否为错误数据，或者在除错模式下经由该寄存器装置和该存取测试端口将数据写入到该嵌入式内存中，以覆盖该错误数据。

7.一种片上系统的测试方法，该方法包含下列步骤：

从外部装置经由片上系统中的联合测试行动组控制器中的存取测试端口，将第一测试信号输入到该片上系统；

响应该第一测试信号，该联合测试行动组控制器发出第一控制信号；

响应该第一控制信号并且根据该第一测试信号所载有的地址信息而执行数据写入操作，以将数据写入到该片上系统中的嵌入式内存中；

根据该地址信息而执行读取该嵌入式内存的数据读取操作，并经由该存取测试端口将从该嵌入式内存中所读取出的数据输出到该外部装置中；以及

利用该外部装置对从该嵌入式内存中所读取出的数据进行分析。

8.如权利要求7所述的方法，其中响应第二测试信号发出的第二控制信号，该联合测试行动组控制器执行该数据读取操作。

9.如权利要求8所述的方法，其中该第一测试信号载有该数据写入操作所需的测试数据与该测试数据的地址信息，并且该第二测试信号载有该数据读取操作所需的该测试数据的地址信息。

10.如权利要求9所述的方法还至少包含下列步骤的其中之一：

将该测试数据和该地址信息储存到该片上系统中的联合测试行动组可存取移位寄存器中，接着将该测试数据和该地址信息转移至该片上系统的内存存取数据寄存器中，用以进行该数据写入操作；

将该地址信息储存到该联合测试行动组可存取移位寄存器中，接着将该地址信息转移到该内存存取数据寄存器中，用以进行该数据读取操作；

在该数据读取操作中将从该嵌入式内存中所读取出的数据从该内存存取数据寄存器转移到该联合测试行动组可存取移位寄存器中，并接着将该数据转移到该存取测试端口中用以输出；

通过选择该片上系统中的内建自我测试电路所输出的信号与该内存存取数据寄存器所输出的信号的其中之一作为测试模式输出到该嵌入式内存中，从而在内建自我测试模式和外部测试模式之间进行切换；以及

通过选择该测试模式的输出信号与该片上系统中的中央处理单元的输出信号的其中之一传送到该嵌入式内存中，从而在测试模式与正常模式之间进行切换。

11.一种片上系统的内存直接存取测试方法，该方法包含下列步骤：

从外部装置经由该片上系统中的联合测试行动组控制器中的存取测试端口，将测试信号输入到该片上系统中；

响应该测试信号，该联合测试行动组控制器发出控制信号，该测试信号包含有地址信息；

将该测试信号所载有的该地址信息储存到寄存器装置中；

根据储存在该寄存器装置中的该地址信息并响应该控制信号，对该片上系统中的嵌入式内存进行数据读取操作；

经由该存取测试端口与该寄存器装置将从该嵌入式内存中所读取出的数据输出到该外部装置中；以及

利用该外部装置对从该嵌入式内存中所读取出的数据进行分析。

12.如权利要求11所述的内存直接存取测试方法，其中在数据输出的步骤中，从该嵌入式内存中提取出该数据并储存在该寄存器装置中的内存存取数据寄存器中，接着将该数据从该内存存取数据寄存器转移到该寄存器装置的联合测试行动组可存取移位寄存器中，并接着将该数据从该联合测试行动组可存取移位寄存器输出到该外部装置。

13.一种片上系统的内存直接存取除错方法，该方法包含下列步骤：

从外部装置经由该片上系统中的联合测试行动组控制器中的存取测试端口，将除错信号输入到该片上系统中，该除错信号包含有地址信息和第一数据；

响应该除错信号，该联合测试行动组控制器发出控制信号；

将该除错信号所载有的该地址信息与该第一数据储存到寄存器装置中；以及

响应该控制信号而执行数据写入操作，根据该地址信息将储存在该寄存器装置中的该第一数据覆写到储存于该片上系统的嵌入式内存中的第二数据。

14.如权利要求13所述的内存直接存取除错方法，其中自该外部装置接收该第一数据并储存于该寄存器装置中的联合测试行动组可存取移位寄存器中，接着将该第一数据从该联合测试行动组可存取移位寄存器转移至该寄存器装置的内存存取数据寄存器中，接着将该第一数据从该内存存取数据寄存器转移至该嵌入式内存中。

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