JPH06160494A - 半導体集積回路用許容入力電圧検査方法 - Google Patents
半導体集積回路用許容入力電圧検査方法Info
- Publication number
- JPH06160494A JPH06160494A JP5225348A JP22534893A JPH06160494A JP H06160494 A JPH06160494 A JP H06160494A JP 5225348 A JP5225348 A JP 5225348A JP 22534893 A JP22534893 A JP 22534893A JP H06160494 A JPH06160494 A JP H06160494A
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- signal
- lsi
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Abstract
(57)【要約】
【目的】半導体集積回路用許容入力電圧検査方法の確実
かつ簡単化。 【構成】複数の入出力端子と、前記入出力端子からの入
力信号が入力される前記入出力端子毎に設けられた入力
バッファと、前記入力バッファの出力信号が入力される
前記入力バッファ毎に設けられた記憶回路と、前記記憶
回路を制御信号により直列接続して前記入出力端子とは
別の端子に前記記憶回路に記憶した信号を導く手段とを
有する半導体集積回路に対して、前記入出力端子に複数
の異なる電圧を順次印加し、前記電圧に応じた前記入力
バッファの出力信号を前記記憶回路に保持した後、前記
記憶回路に記憶した信号を測定して、前記入力バッファ
の動作限界を検査することを特徴とする。
かつ簡単化。 【構成】複数の入出力端子と、前記入出力端子からの入
力信号が入力される前記入出力端子毎に設けられた入力
バッファと、前記入力バッファの出力信号が入力される
前記入力バッファ毎に設けられた記憶回路と、前記記憶
回路を制御信号により直列接続して前記入出力端子とは
別の端子に前記記憶回路に記憶した信号を導く手段とを
有する半導体集積回路に対して、前記入出力端子に複数
の異なる電圧を順次印加し、前記電圧に応じた前記入力
バッファの出力信号を前記記憶回路に保持した後、前記
記憶回路に記憶した信号を測定して、前記入力バッファ
の動作限界を検査することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＬＳＩ
という）用許容入力電圧検査方法に関するもので、特に
ＬＳＩのテスト容易化に使用されるものである。
という）用許容入力電圧検査方法に関するもので、特に
ＬＳＩのテスト容易化に使用されるものである。
【０００２】
【従来の技術】一般にＬＳＩは多数のトランジスタを１
チップのシリコン上に形成させるもので、その良否を検
査するために、ＤＣ（直流）テスト、ＡＣ（交流）テス
ト、ファンクションテストを実施している。ＬＳＩの入
力特性の検査は、ＬＳＩ周辺からの信号に対してＬＳＩ
が正常に応答するかどうかを観測しており、入力端子の
リークテストはＤＣ的に容易に測定できるが、応答する
ための外部入力信号レベルの検査は、ＡＣあるいはファ
ンクションテストで、全回路を動作させて行なってい
る。
チップのシリコン上に形成させるもので、その良否を検
査するために、ＤＣ（直流）テスト、ＡＣ（交流）テス
ト、ファンクションテストを実施している。ＬＳＩの入
力特性の検査は、ＬＳＩ周辺からの信号に対してＬＳＩ
が正常に応答するかどうかを観測しており、入力端子の
リークテストはＤＣ的に容易に測定できるが、応答する
ための外部入力信号レベルの検査は、ＡＣあるいはファ
ンクションテストで、全回路を動作させて行なってい
る。
【０００３】
【発明が解決しようとする課題】ＬＳＩが応答するため
の入力信号レベル検査を、ＡＣあるいはファンクション
テストで全回路を動作させて行なった場合、全回路を動
作させるために、測定装置による影響をかなり受けてし
まう。即ちＬＳＩ内部回路をダイナミックに動作させる
ので、測定系から信号レベルを検査仕様に基づいて送出
した場合、デバイス自体の変化が見かけ上の測定系から
の信号レベルに影響し、誤動作を起こすことが多い。こ
ういった現象が起きた場合、ＬＳＩ自体の問題か、測定
系の問題か判断するのが難しく、テストを安定に実施す
るために多大な時間を必要とする。また量産段階に入っ
た時、測定装置が変わり同様な問題が発生し、時間を費
すことが多い。そこで本発明は、ＬＳＩの許容入力信号
レベル検査を、測定系に影響せずに安定かつ容易に行な
うことを目的とする。
の入力信号レベル検査を、ＡＣあるいはファンクション
テストで全回路を動作させて行なった場合、全回路を動
作させるために、測定装置による影響をかなり受けてし
まう。即ちＬＳＩ内部回路をダイナミックに動作させる
ので、測定系から信号レベルを検査仕様に基づいて送出
した場合、デバイス自体の変化が見かけ上の測定系から
の信号レベルに影響し、誤動作を起こすことが多い。こ
ういった現象が起きた場合、ＬＳＩ自体の問題か、測定
系の問題か判断するのが難しく、テストを安定に実施す
るために多大な時間を必要とする。また量産段階に入っ
た時、測定装置が変わり同様な問題が発生し、時間を費
すことが多い。そこで本発明は、ＬＳＩの許容入力信号
レベル検査を、測定系に影響せずに安定かつ容易に行な
うことを目的とする。
【０００４】
【課題を解決するための手段と作用】本発明は、ＬＳＩ
の入力端子に接続される入力バッファの出力信号を、そ
れに対応した記憶回路に記憶させ、その記憶回路を直列
に接続させ、任意の外部出力端子から直列に出力できる
ようにした。その際、記憶回路に記憶させるためのパル
スと外部に直列に出力させるためのパルス、及び任意の
出力端子から、システム出力信号と前記直列出力信号を
切り換えて出力させる切り換え信号をテスト用の入力端
子から供給させることができる。また入力バッファの出
力信号と記憶回路を直列に接続させる時の前段の記憶出
力とを切り換える制御信号は任意の外部入力端子から供
給することができる。従って入力バッファの出力信号
を、ＬＳＩの内部回路を動作させることなく容易にＬＳ
Ｉ外部に出力できるため、ＬＳＩの入力信号レベル検査
を、ＤＣレベルの信号を入力端子に供給することで可能
となる。つまりＬＳＩの内部回路を動作させずに検査可
能となるものである。
の入力端子に接続される入力バッファの出力信号を、そ
れに対応した記憶回路に記憶させ、その記憶回路を直列
に接続させ、任意の外部出力端子から直列に出力できる
ようにした。その際、記憶回路に記憶させるためのパル
スと外部に直列に出力させるためのパルス、及び任意の
出力端子から、システム出力信号と前記直列出力信号を
切り換えて出力させる切り換え信号をテスト用の入力端
子から供給させることができる。また入力バッファの出
力信号と記憶回路を直列に接続させる時の前段の記憶出
力とを切り換える制御信号は任意の外部入力端子から供
給することができる。従って入力バッファの出力信号
を、ＬＳＩの内部回路を動作させることなく容易にＬＳ
Ｉ外部に出力できるため、ＬＳＩの入力信号レベル検査
を、ＤＣレベルの信号を入力端子に供給することで可能
となる。つまりＬＳＩの内部回路を動作させずに検査可
能となるものである。
【０００５】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は同実施例の回路図、図２は同回路の動作を
示すタイミングチャートである。図１において１〜３は
ＬＳＩ外部入力端子、４は記憶回路入力切り換え用外部
入力端子、５はテスト用外部入力端子、６〜１０は入力
バッファである。１１〜１３は記憶回路ブロックで、相
互に対応構成である。１４，１６，２０，２１はノアゲ
ート、１５，１９はアンドゲート、１７はＤ型フリップ
フロップ、１８はインバータ、２２は出力バッファ、２
３はＬＳＩ外部出力端子であり、この回路は入力バッフ
ァ６〜９の許容入力電圧レベルを容易に検査するもので
ある。
する。図１は同実施例の回路図、図２は同回路の動作を
示すタイミングチャートである。図１において１〜３は
ＬＳＩ外部入力端子、４は記憶回路入力切り換え用外部
入力端子、５はテスト用外部入力端子、６〜１０は入力
バッファである。１１〜１３は記憶回路ブロックで、相
互に対応構成である。１４，１６，２０，２１はノアゲ
ート、１５，１９はアンドゲート、１７はＤ型フリップ
フロップ、１８はインバータ、２２は出力バッファ、２
３はＬＳＩ外部出力端子であり、この回路は入力バッフ
ァ６〜９の許容入力電圧レベルを容易に検査するもので
ある。
【０００６】ＬＳＩ外部入力端子１〜４に接続される入
力バッファ６〜９の特性を検査するには、その出力信号
を直接ＬＳＩ外部に出力できないので、通常ＬＳＩ全体
を動作させないと判定できないが、本発明の回路を付加
することで検査が容易にできる。許容入力電圧検査は、
ＬＳＩ外部入力端子に許容の“Ｈ”レベル電圧あるいは
“Ｌ”レベル電圧を加えたときに、入力バッファが
“Ｈ”または“Ｌ”と判断できるかどうかを検査するも
のである。従って説明を簡単にするために、外部入力端
子１〜４にはその許容入力電圧レベルの信号を供給する
ものとし、テスト用の外部入力端子５には、“Ｌ”レベ
ルをＶSSレベル、“Ｈ”レベルをＶDDレベルとして入力
するものとする。
力バッファ６〜９の特性を検査するには、その出力信号
を直接ＬＳＩ外部に出力できないので、通常ＬＳＩ全体
を動作させないと判定できないが、本発明の回路を付加
することで検査が容易にできる。許容入力電圧検査は、
ＬＳＩ外部入力端子に許容の“Ｈ”レベル電圧あるいは
“Ｌ”レベル電圧を加えたときに、入力バッファが
“Ｈ”または“Ｌ”と判断できるかどうかを検査するも
のである。従って説明を簡単にするために、外部入力端
子１〜４にはその許容入力電圧レベルの信号を供給する
ものとし、テスト用の外部入力端子５には、“Ｌ”レベ
ルをＶSSレベル、“Ｈ”レベルをＶDDレベルとして入力
するものとする。
【０００７】外部入力端子１〜４に“Ｌ”レベルを入力
し、入力端子５にパルスを入力すると、入力バッファ６
〜８及び９の出力信号は、ＬＳＩが仕様を満足すれば
“Ｌ”となり、入力バッファ６の出力の場合、ノアゲー
ト１４を介しノアゲート１６を通ってフリップフロップ
１７に記憶され、同様に入力バッファ７〜８の出力は記
憶回路ブロック１２〜１３に記憶される。そしてテスト
入力端子が“Ｈ”から“Ｌ”になったとき、出力端子２
３には、本来必要なＬＳＩの内部出力信号に代わって、
ゲート１９，２１，２２を介して記憶回路ブロック１３
の出力信号即ち外部入力端子３からの信号の極性“Ｌ”
が出力される。次に入力端子４の入力信号を“Ｈ”レベ
ルにすると、記憶回路ブロック１１〜１３は直列に接続
される。この状態で入力バッファ６〜８の入力バッファ
数のパルスを外部入力端子５から入力させると、外部出
力端子２３から順に外部入力端子１からの信号の極性ま
で出力される。次に外部入力端子１〜３に“Ｈ”レベル
を入力させて同様な操作を行なえば、入力バッファ８〜
６の出力信号が外部出力端子２３で観測される。図２の
タイムチャートの例では、記憶回路ブロックの直列接続
検査のために、記憶回路ブロック１１の直列動作時の入
力信号即ちゲート１５の入力バッファ９出力でないもう
一方の入力信号（この場合“Ｌ”）を最後に出力させて
いる。
し、入力端子５にパルスを入力すると、入力バッファ６
〜８及び９の出力信号は、ＬＳＩが仕様を満足すれば
“Ｌ”となり、入力バッファ６の出力の場合、ノアゲー
ト１４を介しノアゲート１６を通ってフリップフロップ
１７に記憶され、同様に入力バッファ７〜８の出力は記
憶回路ブロック１２〜１３に記憶される。そしてテスト
入力端子が“Ｈ”から“Ｌ”になったとき、出力端子２
３には、本来必要なＬＳＩの内部出力信号に代わって、
ゲート１９，２１，２２を介して記憶回路ブロック１３
の出力信号即ち外部入力端子３からの信号の極性“Ｌ”
が出力される。次に入力端子４の入力信号を“Ｈ”レベ
ルにすると、記憶回路ブロック１１〜１３は直列に接続
される。この状態で入力バッファ６〜８の入力バッファ
数のパルスを外部入力端子５から入力させると、外部出
力端子２３から順に外部入力端子１からの信号の極性ま
で出力される。次に外部入力端子１〜３に“Ｈ”レベル
を入力させて同様な操作を行なえば、入力バッファ８〜
６の出力信号が外部出力端子２３で観測される。図２の
タイムチャートの例では、記憶回路ブロックの直列接続
検査のために、記憶回路ブロック１１の直列動作時の入
力信号即ちゲート１５の入力バッファ９出力でないもう
一方の入力信号（この場合“Ｌ”）を最後に出力させて
いる。
【０００８】入力バッファ６〜９の動作限界を評価した
い場合には、上述のテストシーケンスでの外部入力端子
１〜４の入力信号レベルを順次変化させ、正常動作しな
くなるレベルを検査すればよい。また本発明は検出出力
を、ＬＳＩとして必要な出力端子２３に、その手前のゲ
ート回路を用い多重化して出力させているが、端子数に
余裕がある場合、テスト用の出力端子を設けてそこへ出
力させてもよい。更に入力端子は入出力端子であっても
よく、それらの数が多い場合分割して別の出力端子に多
重化させて出力してもよい。この場合入力バッファ９の
出力信号を制御用に使用しているので、別の検査ブロッ
クで入力バッファ９の検査をすることができ、入力端子
４の入力信号レベルを入力端子５と同様に、理想的なＶ
SS、ＶDDレベルで供給できる。
い場合には、上述のテストシーケンスでの外部入力端子
１〜４の入力信号レベルを順次変化させ、正常動作しな
くなるレベルを検査すればよい。また本発明は検出出力
を、ＬＳＩとして必要な出力端子２３に、その手前のゲ
ート回路を用い多重化して出力させているが、端子数に
余裕がある場合、テスト用の出力端子を設けてそこへ出
力させてもよい。更に入力端子は入出力端子であっても
よく、それらの数が多い場合分割して別の出力端子に多
重化させて出力してもよい。この場合入力バッファ９の
出力信号を制御用に使用しているので、別の検査ブロッ
クで入力バッファ９の検査をすることができ、入力端子
４の入力信号レベルを入力端子５と同様に、理想的なＶ
SS、ＶDDレベルで供給できる。
【０００９】本発明では、基本的にＬＳＩの許容入力電
圧のＤＣ的な測定を考えているが、図２のタイミングチ
ャートをみてわかるように、検査しているのは入力端子
４の信号が“Ｌ”レベルの時だけなので、それ以外のタ
イミングでＬＳＩ外部入力信号は自由に入力できる。即
ちタイミングを考えて、ＬＳＩの内部回路を動作させな
がら、同時にＬＳＩの許容入力電圧検査が可能である。
圧のＤＣ的な測定を考えているが、図２のタイミングチ
ャートをみてわかるように、検査しているのは入力端子
４の信号が“Ｌ”レベルの時だけなので、それ以外のタ
イミングでＬＳＩ外部入力信号は自由に入力できる。即
ちタイミングを考えて、ＬＳＩの内部回路を動作させな
がら、同時にＬＳＩの許容入力電圧検査が可能である。
【００１０】
【発明の効果】従来はＬＳＩの許容入力電圧レベルの検
査は、その入力バッファの出力信号をＬＳＩ外部から直
接観測できないため、その検査電圧レベルの入力信号の
入力信号で内部回路を動作させて、誤動作するか否かで
行なっている。この方法は、信号をダイナミックに入力
しなければならないので、測定系を正確に構成しない
と、誤動作の原因がＬＳＩ自体なのか、測定系であるの
か判断するのが難しい。そのためテストを安定に実施で
きるまで、技術者の時間を多大に必要とし、量産時のテ
ストに対応させるには更に時間を要する。しかるに本発
明をＬＳＩに適用することにより、許容入力電圧レベル
をＤＣ的に検査できるので、つまりＬＳＩの内部回路を
動作させないで検査できるので、デバイスの特性を安定
かつ容易に検査できる。将来的にスタンダードセルＬＳ
Ｉ及びゲートアレイ等のプロセスが決まったＬＳＩに関
して、設計ＣＡＤ（コンピュータ・エイデッド・デザイ
ン）が充実すれば、ダイナミックな許容入力電圧レベル
の検査に代わって、デバイスのプロセスが確認できる本
発明を適用した検査方法で充分となる。
査は、その入力バッファの出力信号をＬＳＩ外部から直
接観測できないため、その検査電圧レベルの入力信号の
入力信号で内部回路を動作させて、誤動作するか否かで
行なっている。この方法は、信号をダイナミックに入力
しなければならないので、測定系を正確に構成しない
と、誤動作の原因がＬＳＩ自体なのか、測定系であるの
か判断するのが難しい。そのためテストを安定に実施で
きるまで、技術者の時間を多大に必要とし、量産時のテ
ストに対応させるには更に時間を要する。しかるに本発
明をＬＳＩに適用することにより、許容入力電圧レベル
をＤＣ的に検査できるので、つまりＬＳＩの内部回路を
動作させないで検査できるので、デバイスの特性を安定
かつ容易に検査できる。将来的にスタンダードセルＬＳ
Ｉ及びゲートアレイ等のプロセスが決まったＬＳＩに関
して、設計ＣＡＤ（コンピュータ・エイデッド・デザイ
ン）が充実すれば、ダイナミックな許容入力電圧レベル
の検査に代わって、デバイスのプロセスが確認できる本
発明を適用した検査方法で充分となる。
【図１】本発明の一実施例を説明するための回路図。
【図２】同回路の動作を示すタイミングチャート。
１〜３…ＬＳＩ外部入力端子、４…記憶回路入力切り換
え用外部入力端子、５…テスト用外部入力端子、６〜１
０…入力バッファ、１１〜１３…記憶回路ブロック、１
４，１６，２０，２１…ノアゲート、１５，１９…アン
ドゲート、１７…Ｄ型フリップフロップ、１８…インバ
ータ、２２…出力バッファ、２３…ＬＳＩ外部出力端
子。
え用外部入力端子、５…テスト用外部入力端子、６〜１
０…入力バッファ、１１〜１３…記憶回路ブロック、１
４，１６，２０，２１…ノアゲート、１５，１９…アン
ドゲート、１７…Ｄ型フリップフロップ、１８…インバ
ータ、２２…出力バッファ、２３…ＬＳＩ外部出力端
子。
Claims (2)
- 【請求項１】複数の入出力端子と、前記入出力端子から
の入力信号が入力される前記入出力端子毎に設けられた
入力バッファと、前記入力バッファの出力信号が入力さ
れる前記入力バッファ毎に設けられた記憶回路と、前記
記憶回路を制御信号により直列接続して前記入出力端子
とは別の端子に前記記憶回路に記憶した信号を導く手段
とを有する半導体集積回路に対して、前記入出力端子に
複数の異なる電圧を順次印加し、前記電圧に応じた前記
入力バッファの出力信号を前記記憶回路に保持した後、
前記記憶回路に記憶した信号を測定して、前記入力バッ
ファの動作限界を検査する半導体集積回路用許容入力電
圧検査方法。 - 【請求項２】複数の入出力端子と、前記入出力端子から
の入力信号が入力される前記入出力端子毎に設けられた
入力バッファと、前記入力バッファの出力信号が入力さ
れる前記入力バッファ毎に設けられた記憶回路と、前記
記憶回路を制御信号により直列接続して前記入出力端子
とは別の端子に前記記憶回路に記憶した信号を導く手段
とを有する半導体集積回路に対して、前記入出力端子に
許容のレベル電圧を印加し、前記レベル電圧に応じた前
記入力バッファの出力信号を前記記憶回路に保持した
後、前記記憶回路に記憶した信号を順次導出することに
より、前記入力バッファを検査する半導体集積回路用許
容入力電圧検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225348A JPH06160494A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路用許容入力電圧検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225348A JPH06160494A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路用許容入力電圧検査方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072166A Division JPS62228177A (ja) | 1986-03-29 | 1986-03-29 | 半導体集積回路用許容入力電圧検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06160494A true JPH06160494A (ja) | 1994-06-07 |
Family
ID=16827937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225348A Pending JPH06160494A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路用許容入力電圧検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06160494A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6082871A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 論理集積回路 |
-
1993
- 1993-09-10 JP JP5225348A patent/JPH06160494A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6082871A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 論理集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
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