KR0184639B1 - 논리 검사 시스템을 위한 재구성가능한 구조 및 방법 - Google Patents

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엔.라이스 머레트
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Abstract

재구성 가능한 자원 체계는, 검사 시스템 자원의 제품- 혼합 의존 할당을 허용함으로써 검사 시스템의 유용성을 향상시킨다. 검사 시스템 자원은 상이한 핀 수를 가지는 수 개의 장치 유형을 동시에 검사하도록 구성될 수 있다. 구성은 핀 수에 기초하는 다양한 제품을 수용하도록 변경될 수 있다.

Description

논리 검사 시스템을 위한 재구성 가능한 구조 및 방법
제1도는 본 발명의 간이 블럭도.
제2도는 본 발명의 재구성 가능한 자원을 도시한 블럭도.
제3도는 4개의 재구성 가능한 검사 그룹들을 도시한 본 발명의 상세 블럭도.
제4도는 재구성 가능한 자원을 위한 클럭 배분을 도시한 도면.
제5도는 클럭 스큐(skew)를 측정하기 위한 블럭도.
제6도는 클럭 스큐의 타이밍도.
제7도는 검사기 자원의 동기화를 도시한 도면.
제8도는 제7도의 동기화 블럭의 입력 및 출력을 도시한 도면.
제9도는 제7도의 프로그래밍된 지연 테이블.
* 도면의 주요부분에 대한 부호의 설명
10 : 핀 전자 회로 11 : 멀티플렉스
13, 15, 16, 17 : 검사 헤드 20, 23, 26 : 핀 전자 그룹
21, 25, 28 :검사헤드 22, 24, 27 : 공용전자 유니트
30, 31, 32, 33 : 핀 전자 유니트 34, 35, 36, 37 : 공용 전자 모듈
38, 39, 40, 41 : 동기화 회로 42 :구성 관리기
43, 45 : 스위칭 행렬
본 발명은 반도체 논리 검사 시스템에 관한 것으로, 특히 재구성 가능한 구조를 갖는 검사 시스템에 관한 것이다.
집적 회로의 기능성 및 사양을 보장하기 위한 집적 회로 검사는 자동 검사 장치로 수행된다. 집적 회로의 능력이 향상됨에 따라서, 검사 장치의 능력이 향상되는 것이 필요하고, 따라서 이 장치의 값도 더 비싸진다.
검사 비용을 합리적으로 유지하기 위해 장치를 최대로 활용하는 것이 점점 더 중요해지고 있다.
논리 집적 회로 검사에 있어서, 검사기가 검사할 수 있는 핀의 개수는 검사기의 비용에 직접적인 영향을 미친다. 논리 검사기를 구입할 때, 검사기의 핀 수는 최대 핀 수(pin count)를 갖는 집적회로에 의해 정해진다.
논리 집적 회로 사업에서, 주문 또는 판매되는 유니트의 개수는 핀 수와 정규 분포의 관계를 가지는 경향이 있다. 이것은 검사기가 검사 받을 최대 핀 수를 갖는 집적 회로에 의해 정해지고 구입되지만, 이 검사기는 그 최대 계수를 갖는 특정 집적 회로를 검사하는 데에는 비교적 짧은 시간 동안에만 사용될 것임을 나타낸다. 평균적으로 검사기의 대부분의 자원은 대부분의 시간에 사용되지 않는다. 이것은 비싸게 구입한 검사기구를 비효율적으로 사용하는 것이다.
검사 시스템 구조를 변경함으로써 이 유형의 검사 장치의 사용율을 향상시키는 것이 가능하다. 512개 핀을 갖는 VLSI 검사 시스템을 구입했는데, 대부분의 시간을 128개 핀의 직접 회로를 검사하는데 사용한다면 핀중 384개는 대부분의 시간에 유휴 상태로 있게 된다. 128개의 핀을 갖는 집적 회로 세 개를 더 검사하는데 384개 핀 자원을 활용할 수 있도록 이 시스템이 재구성된다면, 검사기 유용성이 상당히 향상될 것이다. 최적의 기능 향상을 달성하기 위해서는, 상이한 논리 집적 회로 유형들을 검사할 수 있어야만 한다
종래 기술의 검사기는 소형의 검사 헤드(head)를 대형의 핀 수 검사 헤드에 물리적으로 결합시킴으로써 이 검사 문제를 해결하려고 시도해왔지만 이런 검사기들은 단 한 개의 제어기만 갖고 있다. 두 개의 검사 프로그램은 제어기를 시간 분할하여 사용해야 할뿐만 아니라 다른 공용 검사기 자원을 분할해야 하므로 완전하게 독립적일 수 없다.
본 발명은 예를 들어 128개 핀의 그룹 또는 슬라이스(slice)를 8개까지 제공하도록 구성되고 128개, 256개, 512개 및 1024개 핀 구성들의 분할을 허용하기 위해 재구성될 수 있는, VLSI 논리 집적 회로(logic integrated circuit)를 검사하는 검사 시스템이다.
이 검사 시스템 자원은 상이한 핀 수를 갖는 여러 유형의 장치들을 동시에 검사하도록 구성될 수 있다. 이 구성은 핀 수에 근거한 여러 가지 산출 결과들을 수용하기 위해 신속하게 변경될 수 있다.
1024개까지의 핀 디바이스를 검사하기 위해서 8개까지의 독립적인 검사 프로그램 제어기들이 8개까지의 분할과 연관된다. 128개, 256개, 512개 및 1024개 핀 구성들을 검사할 수 있는 검사헤드가 제공된다. 프로그램 제어기는 스위칭 행렬을 통해, 부분적으로 자원 그룹들 사이의 동기화를 제공하는 공용 회로에 접속된다. 각각의 핀 전자 회로는 공용 회로와 여러 가지 상이한 핀 수 검사 헤드에 접속된 스위칭행렬 사이에 접속된다.
8개의 독립적인 검사 프로그램 제어기들은 시스템 구성 관리기에 접속된다. 이 검사 시스템의 분할가능한 자원들은 모든 핀 자원들을 핀 그룹 또는 슬라이스로 분할함으로써 얻는다. 각 핀 그룹은 독립적으로 가능하거나, 또는 선택된 검사 헤드크기에 따라서 적당한 핀 자원의 개수를 공급하도록 다른 핀 그룹(들)과 결합될 수 있다.
하나의 타이밍 소스(timing source)가 각각의 핀 그룹에 사용되고, 동기화는 핀 그룹 자원을 결합할 때 사용된다. 독립적인 128개 핀 자원들이 더 큰 핀 수 검사기로 재구성되도록 결합될 때, 결합된 핀 그룹 자원들은 동기화되어야만 한다.
각각의 핀 그룹 자원은 자신의 핀들과 다른 핀 그룹들의 핀들에 대한 시간 기준으로 사용될 수 있는 수정 발진기를 포함한다. 각각의 핀 그룹 자원은 핀 그룹-대-그룹 데스큐(deskew)를 허용하기 위해 타이밍 기준 (timing reference) 또는 클럭이 갖는 동일한 배전 길이를 제공하는 팬-인/팬-아웃 (fan-in/fan-out)행렬을 갖는다. (공용 전자 유니트를 갖는) 각각의 핀 그룹은 자체 기능 검사 프로세서를 갖는다. 또한 각각의 핀 그룹은 소정의 신호들이 동일한 클럭 주기로 각각의 기능 검사 프로세서에 도달하는 것을 보장해 주기 위해 소정의 주기-임계 신호에 관한 프로그래밍 가능한 주기 지연을 갖는다.
2개 이상의 핀 그룹들을 병렬로 작동시킬 때, 그것들이 동기화에서 이탈되는것은 막기 위해서 모두가 정확하게 동일한 주파수에서 작동되어야 한다. 2개의 주파수를 동일하게 하는 한가지 방법은 단일 소스를 사용하는 것이다. 멀티플렉싱 방법은 각각의 핀 그룹이 동일 발진기를 작동 중지시키는 것을 허용하기 위해 본 발명에 사용된다. 각각의 핀 그룹은 스큐를 보상하기 위해 타이밍 기준 통로 내에서 프로그래밍 가능한 지연을 갖는다.
각각의 프로세서가 각각의 주기에서 동일한 명령을 수행하고 있는 것을 확실히 하기 위해서, 프로세서 개시 신호는 한 그룹 내의 각각의 프로세서에 동일 주기 상에서 도달해야 한다. 완전한 개시 동기화를 얻기 위해서, 각각의 핀 그룹은 신호들을 전송하고 다른 측의 핀 그룹으로부터 신호들을 받는다. 프로그래밍 가능한 개수의 주기 지연이, 사용되기 전에 이 신호들 내에 삽입된다.
본 발명에 의해 제공된 기술적 진보와 본 발명의 목적은 첨부된 도면과 첨부된 특허 청구 범위 내에 설정된 새로운 특징과 관련하여 고려될 때 본 발명의 양호한 실시예의 아래 설명으로부터 명백해질 것이다.
제1도는 2 개의 검사 헤드 구성 사이에 멀티플렉스될 수 있는 4개의 검사헤드와 핀 전자 회로를 도시한다. 검사헤드는 검사 중인 디바이스와 직접적으로 인터페이스 하기 위해서 임계 회로를 제공하는 반면, 핀 전자 회로는 기능적인 아날로그 자극 발생 및 반응 측정 회로와 검사 헤드 회로를 위한 지원을 제공한다. 본 예시의 핀 전자 회로는 512개까지의 핀 검사를 지원할 수 있다. 핀 전자 회로가 A쪽으로 스위칭되었을 때, 3개의 서로 다른 디바이스들이 검사 헤드(15,16 및 17)에서 동시에 독립적으로 검사될 수 있다, 이 경우에서 핀 전자 회로 중 512개 핀은, 두 개의 128개 핀과 하나의 256개 핀으로 분할된다.
대안으로, 핀 전자 회로가 B쪽으로 스위칭되면, 한 디바이스가 512개 핀 검사헤드(13)에서 검사될 것이다.
본 발명의 검사헤드는 이 검사 시스템에 있는 전체 전자 회로 중에서 매우 적은 영역만을 포함하기 때문에, 핀 전자 회로들이 A쪽으로 스위칭 되든지 B쪽으로 스위칭되든지간에, 대부분의 검사기 하드웨어가 유용화 된다.
제2도는 재구성 검사 시스템을 제공하기 위해, 전체 검사 시스템이 단순화되고 공용 부분을 사용하는 방식을 도면이다. 제2도에는 두 개의 단일 핀 전자(per pin) 그룹(20 및 23), 2 개의 128개 핀 검사 헤드(21 및 25), 및 2 개의 공용 전자 유니트(22 및 24)가 있다. 2 개의 공용 전자 유니트(22 및 24)는 하나의 공용 전자 유니트(27)로서 작동될 수 있고, 2 개의 단일 핀 전자 그룹(20 및 23)은 하나의 대형단일 핀 전자 그룹(26)으로서 작동될 수 있고, 2 개의 검사 헤드는 256 핀 검사 헤드(28)로 대치되거나 스위칭될 수 있다. 실제로 단일 핀 전자그룹(26)에 접속된 2 개의 128개 핀 검사 헤드와 하나의 256개 핀 검사 헤드가 있을 수 있다. 이 방법으로 128개 핀 디바이스 또는 하나의 256개 핀 디바이스가 검사될 수 있다. 이 단일 핀 전자 유니트(26)는 도시된 바와 같이, 하나의 디바이스 또는 두 개의 128개 핀 디바이스에 대해, 256개 핀까지 검사하는 능력을 갖는다.
예를 들어, 공용 전자 유니트는 중앙 타이밍 발생기, 패턴 시퀀스 제어기, 및 검사 중인 디바이스 또는 디바이스들을 위한 아날로그 검사 지원 기능을 제공할 것이다.
제3도는 재구성 가능한 검사 시스템의 더 상세한 도면이다. 예를 들면, 4개의 독립적인 검사기 슬라이스 또는 유니트는 병렬로 작동된다. 4 개의 유니트만이 도시되었지만, (예를 들면 8 개인) 어떤 수의 유니트도 128개 내지 1024개 핀 구성을 갖는 서로 다르거나 유사한 장치들을 동시에 검사할 수 있도록 병렬로 작동될 수 있다. 구성 관리기(configuration manager)에 접속된, 예를 들어 VME 버스인, 버스에 접속된 4 개의 제어기 (52,53,54 및 55)가 있다. 제어기(52)는 스위칭 행렬(43)을 통해 공용 전자 모듈(34)에 접속된다. 또한 공용 전자 모듈(34)은 동기화 회로(38) 및 핀 전자 유니트(30)에 접속된다. 핀 전자 유니트는 검사 헤드들(47,48,49 및 50)이 접속되어 있는 스위칭 행렬(45)에 접속된다.
제어기(53)는 스위칭 행렬(43)을 통해 공용 전자 모듈(35)에 접속된다. 또한 공용 전자 모듈(35)은 동기화 회로(39)에 접속되고, 핀 전자 유니트(31)에 접속된다. 핀 전자 유니트(31)는 검사 헤드들(47,48,49 및 50)이 접속되어 있는 스위칭 행렬(45)에 접속된다.
비슷한 방법으로, 제어기 (54)는 스위칭 행렬(43)을 통해 공용 전자 모듈(36)에 접속된다. 또한 전자 모듈(36)은 동기화 회로(40)에 접속되고, 핀 전자 유니트(32)에 접속된다. 단일 핀 전자 유니트(32)는 검사 헤드들(47,48,49 및 50)이 접속되어 있는 스위칭 행렬(45)에 접속된다.
제어기(55)는 스위칭 행렬(43)을 통해 공용 전자 모듈(37)에 접속된다. 또한 공용 전자 모듈(37)은 동기화 회로(41)에 접속되고, 단일 핀 전자 유니트(33)에 접속된다. 단일 핀 전자 유니트(33)는 검사 헤드들(47,48,49 및 50)이 접속되어 있는 스위칭 행렬(45)에 접속된다.
4 개의 동기화 회로(38,39,40 및 41)는 4개의 시스템들 간의 동기화를 제공하기 위해서 모두 함께 접속된다. 동기화 회로는 아래에서 좀 더 상세히 설명된다.
본 발명의 작동의 일례에서, 제어기(52)는 공용 전자 모듈(34) 및 스위칭 행렬(43)을 통해 단일 핀 전자 회로에 접속된다. 제어기(52)는 128개 핀 디바이스를 검사하도록 프로그래밍되고, 그 결과 핀 전자 회로(30)는 스위칭 행렬(45)을 통해 검사 헤드(47)에 접속된다.
제3도의 스위칭 행렬(45)은 두 개의 기본 위치(A, B)를 갖는다. 스위칭 행렬(45)이 위치(A)에 있을 때는 세 개의 장치를 검사하는 것이 가능하다. 예를 들면, 공용 전자 모듈(34) 및 핀 전자 유니트(30)는 128개 핀 디바이스 (검사 헤드(47))를 검사하는 데 사용될 수 있고, 공용 전자 모듈(35) 및 핀전자 유니트(31)는 다른 128개 핀 디바이스 (검사 헤드(48))를 검사할 수 있으며, 공용 전자모듈(36, 37) 및 핀 전자 유니트(32,33)는 256개 핀 디바이스 (검사 헤드(49))를 검사할수 있다. 스위칭 행렬(45)이 위치(B)에 있을 때, 모든 공용 전자모듈(34,35,36 및 37)은 핀 전자 유니트(30,31,32 및 33)와 함께 검사 헤드(50)를 사용하여 512개 핀 디바이스를 검사하는데 사용된다. 제어기(52,53,54 또는 55) 중 하나만이 각 검사 프로그램에서 필요하다. 스위칭 행렬(43)을 사용함으로써, 임의의 제어기가 접속되어 임의의 구성에 대한 검사 프로그램을 실행할 수 있고, 또는 여러 개의 검사 헤드가 상이한 디바이스에 사용되고 있는 경우는 하나의 제어기가 각 프로그램에 사용된다.
검사 시스템은 특정 시간 프레임(frame) 동안에 단일 검사 프로그램으로 제한되지 않지만, 각각의 제어기가 다른 유형의 디바이스에 대한 검사를 동시에 수행할 수도 있다. 예를 들면, 제어기들은 각각 상이한 128개 핀 디바이스를 검사할 수 있고, 또는 제어기 (54,55)가 상이한 128개 핀 디바이스들을 각각 검사하는 동안 제어기(52)는 256개 핀 디바이스를 검사할 수 있다.
제3도는 4개의 제어기를 도시하지만 검사 시스템은 예를 들어 8개의 제어기로 확장될 수 있다. 단일 핀전자 그룹의 개수, 즉 핀의 개수는 1024개까지의 핀을 갖는 디바이스를 검사하기 위해 확장될 수 있다. 핀의 개수는 물리적인 크기와 케이블 길이에 의해서만 제한된다.
본 발명에 의해 정의된 재구성 가능한 자원 구조는 자동화된 검사 기구의 유용성과 효율의 향상을 가져온다. 제3도의 실시예는 4개의 독립적인 128개 핀 검사기 슬라이스를 포함하는데, 이 슬라이스들은 더 많은 핀 수가 요구될 때 동기화하여 작동시킬 수 있다.
동기화 방법에서 고려해야 할 3가지 사항이 있다. 128개 핀 전자 그룹으로 정해진 각각의 슬라이스는 사용자가 결합하고자 하는 또 다른 슬라이스와 자신의 슬라이스를 위한 시간 기준으로서 사용될 수 있는 수정 발진기를 포함한다. 각각의 슬라이스는 슬라이스-대-슬라이스 데스큐를 허용하기 위해 타이밍 기준 또는 클럭이 갖는 동일한 배전길이를 제공하는 팬- 인/팬-아웃 행렬을 갖는다. 또한 각 슬라이스는 소정의 신호들이 동일한 클럭 주기로 각 슬라이스에 도달하는 것을 보장하기 위해 상기 주기-임계 신호들에 관한 프로그램 가능한 주기 지연들을 갖는다.
클럭 배분(CLOCK DISTRBUTION) : 임의 종류의 2 개 이상의 프로세서가 병렬로 수행될 때 프로세서들이 동기화로부터 이탈되는 것을 막기 위해서 모든 프로세서가 정확하게 동일한 주파수 크럭에서 작동을 중지해야만 한다. 예를 들면, 백만 주기 후에 0.001%의 에러는 10주기의 슬라이스 대 슬라이스 에러를 발생시킨다. 두 주파수가 동일한 것을 보장하기 위한 방법은 단일 소스를 사용하는 것이다.
본 발명에 사용될 수 있는 멀티플렉싱 방법의 한 예가 제4도에 도시되어 있다. 이 방법은 슬라이스 간의 케이블 개수를 최소화함으로써 비용을 최소화하는 한편, 임의의 인접한 슬라이스 그룹이 동일 발진기를 작동 중지시키는 것을 허용한다.
제4도는 8개의 슬라이스를 위한 클럭 배분 방법을 도시한다. 8개의 수정 발진기(80 내지 87)가 있고 각 슬라이스의 수정 발진기마다 하나씩 총 8개의 멀티플렉싱 유니트(72 내지 79)가 있다. 모든 멀티플렉스가 IN2를 선택하도록 프로그래밍되는 경우, 각 슬라이스는 자신의 발진기를 작동 중지시킬 수 있다. 슬라이스(1,2 및 3)가 IN3을 선택하도록 프로그래밍되고, 슬라이스(4)는 IN2를 선택하도록 프로그래밍되며, 슬라이스(5,6,7 및 8)가 LN1을 선택하도록 프로그래밍되는 경우, 8개의 슬라이스 모두가 슬라이스(4)를 작동 중지시킬 수 있다. 슬라이스(1 및 2)가 IN3을 선택하고 슬라이스(3)는 IN2를 선택하며 슬라이스(4,5 및 6)가 IN1을 선택하고 슬라이스(7)가 IN2를 선택하며 슬라이스(8)가 IN1을 선택하도록 프로그래밍된 경우, 슬라이스(1 내지6)는 슬라이스(3)를 작동 중지시킬 수 있고 슬라이스(7 및 8)는 슬라이스(7)를 작동중지시킬 수 있다. 이러한 방식으로, 임의 개수의 인접 슬라이스 그룹들은 임의의 발진기를 작동 중지시킬 수 있다. 이 방법은 8개부터 임의의 개수까지의 슬라이스로 확장될 수 있다.
클럭 데스큐(CLOCK DESKEW) : 클럭 배분 방법과 각 슬라이스에 있는 칩의 서로 다른 전달 지연 때문에 슬라이스들 사이에 스큐들이 생길 것이다. 동기화에서 발생하는 그룹의 슬라이스 출력을 위해서 이 스큐들은 디자인되거나 교정되어야한다. 스큐들을 디자인하는데는 많은 비용과 어려움이 있으므로, 교정이 더 바람직하다. 각 슬라이스는 이 스큐들을 보상하는 클럭에 따른 프로그램가능한 지연을 갖는다.
이 지연들이 얼마나 되어야 하는지 결정하기 위해서, 또 다른 슬라이스의 클럭과 관련하여 각 슬라이스의 클럭을 측정하는 것이 필요하다. 각 슬라이스는 임의의 두 신호 사이의 시간 측정을 허용하는 시간 측정 유니트(TMU)를 포함한다. 각 슬라이스의 한 클럭은 고 완전성 교체 행렬(high integrity relay matrix) 및 동축 케이블을 가지는 모든 슬라이스로 팬 아우트(fan out)된다. 정확하게 동일한 전기적 길의의 행렬 및 케이블은 제조 단가가 높기 때문에, 그것들은 물리적 길이가 같도록 제조된다. 이 전기적 길이 차이는 제조 시에 측정되고, 이 값들은 시스템 하드 디스크에 저장된다. 한 슬라이스의 팬-아우트 클럭과 관련하여 각 슬라이스의 클럭을 측정함으로써 다른 슬라이스에 있는 클럭들 사이의 스큐들을 결정하는 것이 가능하다.
제5도는 클럭의 팬-아우트 측정을 도시한다. 스위치(SW1, SW2 및 SW3)는 여러 TMU 유니트들 간의 기준 프리클럭(PRECLOCK)(1)을 스위칭하는 데 사용된다. TMU(1)은 클럭(1)에 대한 팬 아우트 지연 프리클럭(1)을 측정한다. TMU(2)는 클럭(2) 데스큐에 대한 프리플럭(1)을 측정한다. TMU(3)은 클럭(3) 스큐에 대한 프리 클럭(1)을 측정하고 TMU(4)는 클럭(4) 스큐에 대한 프리클럭(1)을 측정한다. 제6도는 클럭들 간의 상대적 스큐를 도시한 타이밍도이다.
주기-임계 신호 배분(CYCLE-CRITICAL SIGNAL DISTRIBUTION) : 각 프로세서가 각각의 주기에서 같은 명령을 수행하는 것을 보장하기 위해서, 프로세서 개시 신호는 그룹 내 각각의 프로세서에 동일 주기 상에서 도달해야 한다. 조건 코드와 같은 다른 신호들은 그룹 내의 각 슬라이스로부터 모아져서 같은 주기로 그룹내의 모든 프로세서에게 전달되어야 한다. 이를 가능하게 하는 간단한 방법은 각 슬라이스가 이 신호들을 동일한 길이의 케이블을 통해 다른 모든 슬라이스로 전송하는 것이다. 하지만 이것은 비용이 많이 들고 기술적인 문제를 갖는다. 이 비용과 기술적인 문제를 극복하기 위해서, 다른 방법이 사용된다. 각각의 슬라이스는 신호를 보내고 자기의 또 다른 측면에 접한 슬라이스로부터 신호를 받는다. 프로그램가능한 개수의 주기 지연이 사용 전의 신호 통로 내에 삽입된다.
제7도는 8개의 패턴 시퀀스 제어기(PSC) 및 8개의 단일 핀 전자 회로 슬라이스에 접속된 8개의 동기화 유니트를 도시한다. 이 동기화 유니트들은 실패(FAIL) 및 PSC 개시(PSCSTART) 신호와 같은 주기 임계 신호들을 정렬시켜서 이 신호들이 동일 주기 상에서 8개 슬라이스 모두에 도달하도록 만들어준다. 이것은 각 신호가 전송되기 전에 그 신호 내에 프로그래밍 가능한 개수의 주기 지연을 삽입함으로써 성취된다.
제8도는 동기화 유니트들을 위한 입력 및 출력 접속을 도시하며, 이러한 유니트들을 통한 지연이 제9도에 나타난다.
제9도는 CCIA[card cage 1A]이 슬라이스(1)가 되고 CC1B가 슬라이스(2)가되는, 각 슬라이스의 동기화 유니트에 의해서 삽입된 지연들을 도시한다.
한 예로써 핀 전자 회로인 각 슬라이스와 관련된 8개 핀 지원 기판(octal pin support board)에서 실패 신호가 발생되고, PSC로 전송되어 검사 실패한 디바이스의 경우 프로세서를 중지시킨다. 각 OPS는 실패 신호를 각 동기화 유니트로 전송한다. 각 동기화 유니트는 실패 신호에 두 주기의 지연을 반드시 삽입시키는데, 한 주기의 지연은 실패 신호를 클럭 인(clock in)하기 위한 것이고, 또 다른 한 주기의 지연을 클럭 아웃(clock out)하기 위한 것이다. 그러므로 실패 신호가 CC1A로부터 CC7B로 전파되는 데에는 16번의 주기가 필요하다. PSC로 17번째 주기에 도돌하기 전에 모든 실패 신호는 16번 주기동안 전부 지연되어야만 한다.
CC1A 내의 동기 유니트는 CC1B에 하는 것처럼 OPS 실패 신호를 전송한다. 또한 CC1A는 14번 주기 지연을 삽입하고, 그 실패 신호를 CC1B로부터 수신된 실패 신호와 결합시켜, 이 결합된 실패 신호를 PSC1A로 전송한다.
CC1B는 OPS로부터 수신된 실패 신호를 받아서, 그 신호를 두 번의 주기동안 지연시키고, CC1A로부터 온 실패 신호와 결합시켜서, CC3A로 전송한다. CC1B는 OPS실패 신호를 12번 주기 지연시키고, CC3A로부터 온 실패 신호와 결합시키고 CC1A로 전송한다. 또한 CC1B는 OPS로부터 온 실패 신호를 14번 주기동안 지연시키고, CC1A로부터의 실패 신호를 12번 주기동안 지연시키고, CC3A로부터의 실패 신호를 2번 주기동안 지연시켜서, 이 3개의 실패 신호들을 결합하여 이것을 PSC1B로 전송한다. 모든 PSC가 17번째 주기에서 실패 신호를 만나도록 하기 위해 모든 8개의 동기화 유니트는 비슷한 방법으로 기능한다. 동일한 이 방법은 PSC로 하여금 패턴 셋트 수행을 시작하게 하는 PSC 개시 신호와 같은 또 다른 주기-임계 신호에도 사용된다.

Claims (17)

  1. 두 개 이상의 검사 모듈을 포함하는 집적회로 검사용 재구성 가능 논리 검사 시스템에 있어서, 하나의 상기 검사 모듈이 프로그램제어기; 제1 스위칭 행렬; 상기 제1 스위칭 행렬에 의해 상기 프로그램 제어기에 접속된 핀 그룹 전자 회로; 상기 핀 그룹 전자 회로에 접속된 핀 전자 회로; 제2 스위칭 행렬; 및 상기 제2 스위칭 행렬에 의해 상기 핀 전자 회로에 접속 가능한 하나 이상의 검사헤드를 포함하는 것을 특징으로 하는 재구성 가능 논리 검사 시스템.
  2. 제1항에 있어서, 상기 핀 그룹 전자 회로 및 상기 핀 전자 회로의 동작을 다른 검사 모듈들과 동기화시키기 위해 상기 핀 그룹 전자 회로 내에 있는 동기화 회로를 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  3. 제1항에 있어서, 하나의 상기 핀 전자 회로가 검사할 수 있는 것보다 많은 핀 수를 갖는 집적 회로를 검사하기 위해서 두 개 이상의 상기 핀 전자회로가 결합되는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  4. 제1항에 있어서, 각각의 핀 전자 회로는 자신의 핀 및 다른 핀 전자 회로의 핀에 사용될 수 있는 시간 기준 회로를 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  5. 제4항에 있어서, 상기 동일한 시간 기준 회로를 사용하여 다수의 핀 전자 회로를 작동시킬 때 사용되는 멀티플렉싱 회로(multiplexing circuit)를 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  6. 제1항에 있어서, 상기 핀 그룹 전자 회로가 중앙 타이밍 발생기, 패턴 시퀀스 제어기 및 검사 받는 디바이스를 위한 아날로그 검사 지원 기능을 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  7. 제1항에 있어서, 상기 검사 시스템 및 상기 검사 시스템 내에 포함된 상기 각각의 검사 모듈을 선택된 구성으로 재구성하기 위한 구성 관리기를 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  8. 재구성 가능한 논리 검사 시스템에 있어, 다수의 검사 모듈; 및 공용 버스를 따라 상기 다수의 검사 모듈에 접속된 구성 관리기를 포함하고, 상기 구성 관리기는 상이한 핀 수를 가진 한 개 이상의 집적 회로를 동시에 검사할 수 있도록 상기 검사 모듈들을 구성할 수 있는 것을 특징으로 하는 재구성가능한 논리 검사 시스템.
  9. 제8항에 있어서, 상기 검사 모듈 각각이 프로그램제어기; 제1 스위칭 행렬; 상기 제1 스위칭 행렬에 의해 상기 프로그램 제어기에 접속된 핀 그룹 전자회로; 상기 핀 그룹 전자 회로에 접속된 핀 전자 회로; 제2 스위칭 행렬; 및 상기 제2 스위칭 헹렬에 의해 상기 핀 전자 회로에 접속 가능한 하나 이상의 검헤드를 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  10. 제9항에 있어서, 상기 핀 그룹 전자 회로 및 상기 핀 전자 회로의 동작을 다른 검사 모듈들과 동기화하기 위해 상기 핀 그룹 전자 회로 내에 동기화 회로를 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  11. 제9항에 있어서, 하나의 상기 핀 전자 회로가 검사할 수 있는 것보다 많은 핀 수를 갖는 집적회로를 검사하기 위해 2개 이상의 상기 핀 전자 회로가 결합되는 것을 특징으로 하는 재구성 가능한 논리검사 시스템.
  12. 제9항에 있어서, 상기 핀 그룹 전자 회로는 중앙 타이밍 발생기, 패턴 시퀀스 제어기 및 검사받는 디바이스를 위한 아날로그 검사 지원 그 기능을 포함하는 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  13. 제9항에 있어서, 상기 검사 시스템은 상이한 유형의 디바이스들에 대한 검사를 동시에 수행하기 위해서 일부 검사 모듈들을 결합시키고 다른 검사 모듈들은 결합시키지 않을 수 있도록 구성된 것을 특징으로 하는 재구성 가능한 논리 검사 시스템.
  14. 그 각각이 제어기, 및 128개 핀을 검사하기 위한 전자 자원을 갖는 다수의 검사 모듈을 포함하는 논리 검사 시스템을 128개부터 최소한 1024개까지의 핀 수를 갖는 집적회로를 검사할 수 있도록 재구성하는 방법에 있어서, 소망하는 개수의 핀을 검사하기 위한 검사 자원을 제공하기 위해 두 개 이상의 상기 검사 모듈들을 결합하는 단계; 상기 결합된 검사 모듈들을 동기화하는 단계; 및 상기 모듈들 중의 한 모듈의 단일 제어기를 사용하여 상기 결합된 모듈들을 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 더 적은 핀 수를 가진 다수의 집적회로를 검사하기 위해 상기 검사 모듈들을 분리시키고, 또한 상기 더 적은 핀 수보다 많은 핀 수의 집적회로를 검사하기 위해 상기 검사 모듈들을 결합하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 결합된 검사 모듈들을 동기화하는데 타이밍 기준이 사용되며, 상기 결합된 검사 모듈들 중 한 검사 모듈의 상기 타이밍 기준을 사용하여 각각의 검사 모듈이 상기 타이밍 기준을 동시에 수신하도록 가변 지연을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제14항에 있어서, 단일 검사 모듈로 검사 가능한 것보다 많은 전자 자원의 지원을 요구하는 집적 회로를 검사하기 위해 상기 결합된 전자 자원들을 멀티플렉싱하는 단계를 포함하는 것을 특징으로 하는 방법.
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