JP2003347373A - ウエハ上の回路を試験するシステム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】ウエハ上の回路の試験効率を向上させるために
は、プローブカードやプローブピンを増加させる必要が
あった。 【解決手段】 上記課題は、半導体ウエハ上の複数のダ
イ２１、２２を試験するシステムであって、前記複数の
ダイの少なくとも１つから前記複数のダイのその他の少
なくとも１つに試験データを伝達するべく前記半導体ウ
エハ２０上の複数のダイ２１、２２を相互接続する通信
システム２３を有することを特徴とするシステムにより
解決される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は通常、半導体ウエハ
上の回路の試験に関し、更に詳しくは、ウエハ上のダイ
間における通信可能な相互接続を利用し回路をウエハレ
ベルで試験するシステム及び方法に関する。

【０００２】

【従来の技術】一般的な半導体製造プロセスでは、半導
体ウエハ上に複数の集積回路がそれぞれ個別のダイとし
て形成される。１つの半導体ウエハには、通常、数十か
ら数百の個別のダイが形成される。半導体ウエハ上での
ダイの形成が終了すると、それらのダイは試験され、正
常に動作するものとそうでないものが判別される。ほと
んどの試験手順では、ウエハ上にダイが存在した状態の
ままで非常に高価なプローブ装置によってそれぞれのダ
イをプローブ検査しているが、この段階は「ウエハソー
ト」とも呼ばれる。

【０００３】このウエハレベルでのプローブ試験の目的
は、製造プロセスにおいて可能な限り早期に個々のダイ
の良否を判定することであり、不良のダイを早期に検出
すれば、それらの更なる処理に浪費される時間と費用を
削減することができる。即ち、検出した不良が修復不能
と判定された場合には、チップの組立に要する時間と費
用を回避することができるのである。

【０００４】従来、プローブ装置が一度に試験できるダ
イの数は、１つ乃至数個に過ぎなかった。従来の試験手
順では、プローブ装置を使用して個々のダイのボンディ
ングパッド（即ち、「アクセスパッド」）に別個のプロ
ーブ針を接触させている。具体的には、従来の試験手順
では、非常に基本的な試験（例：電気的な断線及び短絡
の試験）の合否を判定するべく個々のダイをプローブ検
査しており、ほとんどの場合、プローブ装置による全機
能試験も行われている。信号（例：試験パターン）をダ
イに印加しそれらの信号に応答してダイが出力する信号
を取得するべくプローブ（本明細書では、「針」と呼ぶ
場合がある）をダイの１つ又は複数のボンディングパッ
ドに接触させるのである。プローブには、ダイが正常に
機能しているかどうかを判定するためにダイに入力する
信号を生成すると共にダイが出力する信号を評価するこ
とができる外部自動試験装置（ＡＴＥ）を通信可能に接
続することができる。このような従来の試験手順では、
通常、プローブを個々のダイのアクセスパッドに順番に
接触させている。即ち、プローブをそれぞれのダイのパ
ッドに接触させて、通常、一度に１つずつ順番にウエハ
のダイを試験しているのである。但し、複数のダイを同
時試験可能な十分な数のピンを含むプローブカードを利
用しているケースも存在する。即ち、プローブカード
は、複数のダイを試験するべく複数のダイのアクセスパ
ッドに同時接触するための十分な数のピンを有している
のである。後述するように、通常、ダイ（又は、ダイの
組）間でのプローブカードの移動に要する時間のため
（実際の試験時間と同程度の時間を所要する）、多数の
ダイを並行して試験することが望ましい。

【０００５】これらの従来の試験手順は、その逐次的な
特性のために問題を有している。例えば、プローブで順
番にダイを試験すれば、ウエハのすべてのダイを試験す
るのに望ましくないほどに長時間を要することになり、
全体的なダイの試験費用が非常に大きなものになる。ダ
イの試験に使用するプローブは、通常、非常に高価であ
り、従って、個々のダイの試験に長時間にわたってプロ
ーブを拘束することは望ましくないのである。又、特定
のプローブ実装では、複数のダイを同時試験可能な十分
な数のピンを提供することができるが、このような試験
はプローブの構成（例：ピンの数）によって制約を受け
ることになる。例えば、２つのダイに同時接触するのに
十分な数のピンを有するプローブの場合、同時に２つの
ダイを試験することに制限されており、４つのダイを試
験することが望ましい場合に、このプローブ構成は、そ
れら４つのダイのすべてを同時試験する能力を有しては
いない。即ち、通常、試験対象のダイに対する通信がプ
ローブカードの構成によって制限されているのである。
又、物理的な制約により、プローブ構成の変更（例：ピ
ン数の増加）で実現可能な並行処理量が制限されること
がある。例えば、所望の数のダイを試験できるようにプ
ローブのピンを配列すること（例：十分に近接させて配
列すること）が技術的に不可能であったり、そのような
配列の実装が費用対効果の面で問題があったりするので
ある。

【０００６】又、プローブの寿命は、通常、ダイに接触
する回数によって計測されるが（例：一般的なプローブ
の寿命（接触回数）は百万回程度である）、一度に１つ
（又は、数個の）のダイにプローブを接触させる必要の
ある従来の試験手順では、プローブの損耗が非常に大き
くなる。例えば、一度に１つのダイを試験する従来の試
験手順で百万回接触の寿命を有するプローブを利用すれ
ば、このプローブが有するダイ試験能力は百万個という
ことになる。このようなプローブ関連のコストを考慮し
た場合、通常、プローブの寿命内で可能な限り多くのダ
イを試験し、プローブの寿命を効果的に延長することが
望ましい。

【０００７】最近、１つのプローブでウエハの複数のダ
イを並行試験可能な試験技法が提案されている。このよ
うな並行試験法の例としては、特許文献１、特許文献
２、及び特許文献３に開示されているものが含まれる。
従来技術において提案されたこれらの並行試験法によれ
ば、通常、ウエハ上のダイの外部に配列された１つ又は
複数のウエハレベルのアクセスパッドが設けられ、これ
らのアクセスパッドに、信号の入力及び／又は出力信号
の取得を実行するプローブを接触させる。これらの試験
法では、ウエハレベルのアクセスパッドをそれぞれ複数
のダイに接続することができ、この結果、プローブから
の入力信号をそれら複数のダイに並行して入力できると
共に／又は複数のダイからの出力信号をプローブに伝達
することができる。

【０００８】従来技術による並行試験法では、主にダイ
のアクセスパッドの損傷を防止するべく個々のダイのア
クセスパッドへのプローブの接触を回避することに焦点
が絞られている。これら従来技術による並行試験ソリュ
ーションでは、ウエハレベルのアクセスパッドを複数の
ダイに通信可能に接続し、データをアクセスパッドから
それらのダイに（及びこの逆方向に）並行して伝達でき
るようにすることを提案しているが、これらのソリュー
ションは、試験の効率と信頼性の改善／最適化のための
通信法を提供してはいない。即ち、従来の並行試験ソリ
ューションの主な焦点は、試験プローブがダイのアクセ
スパッドを損傷することを防ぐためにそれぞれが複数の
ダイに接続されたウエハレベルのアクセスパッドを配列
することであったのであり、これらのソリューション
は、試験の効率及び／又は信頼性を改善するためにダイ
間で試験データを伝達できるようにする相互接続法の提
供を欠いているのである。更に、従来技術に提案されて
いる並行試験溶液は、本発明から異なり、及び／又は、
製造コストの面でも有効でない。

【０００９】ウエハレベル試験が完了すれば、通常、ダ
イは様々なシンギュレーション技法のいずれかによって
個別のダイに分離（即ち、ダイシング）される。通常、
ダイは、ウエハソーを使用してダイシングされ、ウエハ
ソーはカットゾーン（普通、「スクライブ線」と呼ばれ
る）に沿ってウエハを切断し、個別のダイに分離する。
この後、ほとんどの場合、個々のダイは集積回路パッケ
ージにパッケージングされる。そして、このダイのパッ
ケージングが完了すると、通常、パッケージングされた
それぞれの集積回路ごとに様々な電気的試験が行われ
る。この様々な電気的試験の目的は、パッケージングさ
れたそれぞれの集積回路が設計者の指定した機能を正し
く実行しているかどうかを判定することであり、正しく
機能しているとこの試験において判定されたものが商品
となる。

【００１０】ウエハのスクライブ線上及びその他の場所
には、しばしばプロセスモニタが配置される。これらの
プロセスモニタは、通常、プロセスパラメータの計測に
使用する小さな回路（例：リングオッシレータ）を有し
ているが、この計測によってはダイの不良を検出するこ
とはできない。この計測で実行できるのは、個別のダイ
レベルを超えるウエハの大きな領域に影響を与える様々
なプロセスパラメータに関するデータを取得することで
ある。

【００１１】パッケージングした集積回路には、バーン
インと呼ばれる信頼性に関する試験手順を施すこともあ
る。このバーンイン試験では、温度を室温以上に上昇さ
せ、一定期間にわたって集積回路を試験する。集積回路
自体が発する熱によってバーンイン試験に必要な十分な
温度上昇が達成される場合もあるが、そうでなければ、
外部装置によって集積回路の温度を引き上げる（例：パ
ッケージングした集積回路をバーンインオーブン内に配
置する）。

【００１２】バーンイン試験の代わりに／或いはこれに
加えて、低温信頼性試験を実行する場合もある。低温信
頼性試験では、温度を室温以下に下げ、一定期間にわた
って集積回路を試験する。

【００１３】図１Ａ〜図１Ｃに、半導体ウエハのダイを
試験するための既存技術による構成例が示されている。
図１Ａは従来の試験構成例を示しており、図示のよう
に、ウエハ１０Ａは、ダイＡ（図１Ａの参照符号１１）
とダイＢ（図１Ａの参照符号１２）を有しており、これ
らのダイは、シンギュレーションプロセスにおいてダイ
シングされ、集積回路としてパッケージングされること
になる。無論、ウエハ１０Ａは、３つ以上のダイを有す
ることもできるが、わかりやすくするために図１Ａには
２つのみを示している。ダイＡは、回路（「ＣＵＴ
Ａ」）１１Ｂを含んでおり、同様にダイＢも回路（「Ｃ
ＵＴ Ｂ」）１２Ｂを含んでいる。本明細書において
は、これらの回路をダイのＣＵＴと呼ぶ場合がある。ダ
イＡ及びＢのこれらの回路１１Ｂ及び１２Ｂは、通常、
同一のものであるが、ウエハのダイごとに含まれる回路
が異なる製造プロセスも存在する。

【００１４】ダイＡには、回路１１Ｂに通信可能に接続
された１つ又は複数のアクセスパッド１１Ａも含まれて
おり、同様に、ダイＢにも回路１２Ｂと通信可能に接続
された１つ又は複数のアクセスパッド１２Ａが含まれて
いる。これらのアクセスパッド１１Ａ及び１２Ａには、
それぞれ回路１１Ｂ及び１２Ｂに信号を供給すると共に
信号を取得してこれらの回路の機能を試験するべく試験
プローブを接触させることができる。例えば、プローブ
カードのプローブ部１３Ａは、回路１１Ｂを試験するた
めにダイＡのアクセスパッド１１Ａに接触させることが
できる複数のピンを有すことができる。更に、このプロ
ーブカードは、回路１２Ｂを試験するためにダイＢのア
クセスパッド１２Ａに接触させることができる複数のピ
ンを有する第２部分１３Ｂを有することもできる。即
ち、このプローブカードは、複数のダイのアクセスパッ
ドに同時接触するのに十分な数のピン（例：部分１３Ａ
及び１３Ｂ）を有することが可能であり、その場合に
は、このプローブカードは、複数のダイ（例：図１Ａの
ダイＡ及びＢ）を同時試験した後に移動し、試験対象の
ウエハ上の別の組のダイに順番に接触することができ
る。或いはこの代わりに、プローブカードは、一度に１
つのダイのアクセスパッドに接触するのに十分なピンの
みを有することも可能であって、この場合には、プロー
ブカードは、ウエハの個々のダイに順番に接触しなけれ
ばならない。試験プローブカードは、例えば、試験パタ
ーンを入力すると共に試験対象のそれぞれのダイの回路
から出力信号を取得することができる。又、プローブカ
ードには、ダイに入力される試験パターンを生成すると
共に出力信号を取得してそれぞれのダイの回路が正しく
機能しているかどうかを判定するのに使用される自動試
験装置（ＡＴＥ）を通信可能に接続することができる。

【００１５】このような従来の試験構成では、試験対象
のダイごとにプローブピンをそれぞれのダイパッドに接
触させる必要がある。即ち、従来の試験構成において
は、それぞれのプローブ部（例：プローブピン部１３Ａ
及び１３Ｂ）は、一度にウエハ上の１つの個別のダイと
通信する。この従来の試験手順は、その逐次的な特性の
ために問題を有している。例えば、プローブを使用して
個々のダイを順番に試験すると、ウエハのすべてのダイ
を試験するのに望ましくないほどに長時間を所要するこ
とになり、この結果、ダイ試験の全体の費用がかなり増
加することになる。更に、通常、ウエハ上のダイ（又
は、ダイの組）間でプローブカードを移動させるのに必
要な時間（即ち、「インデックス時間」）のためにウエ
ハのダイ試験に要する時間が大幅に増加する。例えば、
プローブカードの移動に要する時間は、実際のダイの試
験時間と同程度にもなるのである。複数のダイを並行試
験するのに十分な数のピンを備えるべくプローブカード
を構成することは可能であるが、一般的にプローブは非
常に高価であって、ウエハの多数のダイを同時試験する
のに十分な数のピンを有するプローブカードを準備する
ことは、通常、費用対効果の面で問題である。

【００１６】前述のように、特定のプローブ実装では、
１つのプローブで複数のダイを同時試験するのに十分な
数のピンを提供することができる。しかしながら、この
ような試験はプローブの構成（例：ピンの数）によって
制限されることになる。例えば、２つのダイ（例：図１
ＡのダイＡ及びＢ）に同時接触するのに十分なピンを有
するプローブの場合、２つのダイの同時試験に限定され
るのであって、例えば、４つのダイの試験が望ましい場
合に、このプローブ構成では、すべての４つのダイを同
時試験する能力を有していない。即ち、試験用のダイに
対する通信は、通常、プローブカードの構成（例：プロ
ーブカードに提供されているピンの数）によって制限さ
れている。更に、物理的な制約により、プローブの構成
の変更（例：ピンの増加）で達成可能な並行処理量が制
限される。例えば、所望の数のダイを同時試験できるよ
うに（例：十分に近接させて）プローブピンを配列する
ことが技術的に不可能であったり、このような配列の実
装が費用対効果の面で問題となる場合がある。

【００１７】最近、ウエハ上に実装した通信法によって
１つのプローブでウエハの複数のダイを並行試験できる
試験技法が提案されている。例えば、図１Ｂに、従来技
術において提案された並行試験構成の例が示されている
（１９９９年４月２７日付けでファーンワース（Ｆａｒ
ｎｗｏｒｔｈ）他に発行された「少数端子試験システム
（Ｒｅｄｕｃｅｄ Ｔｅｒｍｉｎａｌ Ｔｅｓｔｉｎｇ
Ｓｙｓｔｅｍ）」という名称の米国特許５，８９８，
１８６号を参照されたい）。図示のように、ウエハ１０
Ｂは、ダイＡ〜Ｆを有している。無論、このウエハ１０
Ｂは、図１Ｂの例に示されているものを上回る数のダイ
を有することもできるが、わかりやすくするために図１
Ｂには６つのダイのみを示している。これらのダイのそ
れぞれは回路（即ち、「ＣＵＴ」）を含んでいる（図１
Ｂには具体的に示されていない）。

【００１８】この図１Ｂの構成例では、ウエハレベルの
アクセスパッド１４Ａ及び１４Ｂが設けられており、こ
れらはウエハ１０Ｂ上のダイＡ〜Ｆの外部に配列され、
それぞれ通信可能にダイＡ〜Ｆに接続されている。具体
的には、通信経路１５Ａは、アクセスパッド１４Ａを複
数のダイＡ〜Ｆに接続しており、通信経路１５Ｂは、ア
クセスパッド１４Ｂを複数のダイＡ〜Ｆに接続してい
る。そして、アクセスパッド１４Ａ及び１４Ｂには、こ
れらの回路の機能を試験するためにダイＡ〜Ｆの回路に
信号を供給すると共に信号を取得するべく試験プローブ
ピンを接触させることができる。この方式によれば、プ
ローブによってアクセスパッド１４Ａに入力された信号
が通信経路１５Ａを介してダイＡ〜Ｆのそれぞれに並行
して伝達される。更に、ダイＡ〜Ｆからの出力信号は、
通信経路１５Ｂを介してアクセスパッド１４Ｂに伝達さ
れる。

【００１９】従来技術において提案された並行試験構成
の別の例が図１Ｃに示されている（２００２年１月２２
日付けでキタデ（Ｋｉｔａｄｅ）に発行された「複数試
験回路を備える半導体ウエハ、及び複数試験プロセスを
含む半導体デバイスを製造する方法（Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｗａｆｅｒ Ｈａｖｉｎｇ ａ Ｍｕｌｔ
ｉ−Ｔｅｓｔ Ｃｉｒｃｕｉｔ， ａｎｄ Ｍｅｔｈｏ
ｄ ｆｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ ａ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｉｎｃｌｕｄｉ
ｎｇ Ｍｕｌｔｉ−Ｔｅｓｔ Ｐｒｏｃｅｓｓ）」とい
う名称の米国特許第６，３４０，８２３Ｂ１号を参照さ
れたい）。図１Ｃに示すように、ウエハ１０Ｃは、ダイ
Ａ〜Ｃを有している。無論、ウエハ１０Ｃは、図１Ｃの
例に示されているものを上回る数のダイを有することも
できるが、わかりやすくするために３つのダイのみを示
している。これらのダイのそれぞれは回路（即ち、「Ｃ
ＵＴ」）を含んでいる（図１Ｃには具体的に示されてい
ない）。

【００２０】この図１Ｃの構成例においては、一群のウ
エハレベルのアクセスパッド１６がウエハ１０Ｃ上のダ
イＡ〜Ｃの外部に配列されており、これらのアクセスパ
ッド１６の中の１つ又は複数がダイＡ〜Ｃのそれぞれに
通信可能に接続されている。具体的には、通信経路１７
Ａ及び１７Ｂがアクセスパッド１６を複数のダイＡ〜Ｃ
に接続している。そして、アクセスパッド１６には、Ａ
ＴＥから信号をダイＡ〜Ｃの回路に入力するべく試験プ
ローブピンを接触させることができる。更に、ダイＡ〜
Ｃのそれぞれは、これらのダイから出力信号を取得する
べく通信可能に接続されたウエハレベルのアクセスパッ
ドを有することができる。例えば、ウエハレベルのアク
セスパッド１８ＡはダイＡに通信可能に接続されてお
り、ウエハレベルのアクセスパッド１８ＢはダイＢに通
信可能に接続されており、ウエハレベルのアクセスパッ
ド１８ＣはダイＣに通信可能に接続されている。試験プ
ローブピンをダイのそれぞれのウエハレベルのアクセス
パッド１８Ａ、１８Ｂ、１８Ｃに接触させることによっ
て、それぞれのダイの出力信号を取得することができ
る。この図１Ｃの方式によれば、プローブによってアク
セスパッド１６に入力された信号が通信経路１７Ａ及び
１７Ｂを介してダイＡ〜Ｃのそれぞれに並行して伝達さ
れる。更に、ダイＡ〜Ｃからの出力信号は、それぞれの
ウエハレベルの出力パッド１８Ａ、１８Ｂ、１８Ｃに並
行して伝達される。

【００２１】

【特許文献１】米国特許第５，５０４，３６９号明細書

【特許文献２】米国特許第５，８９８，１８６号明細書

【特許文献３】米国特許第６，３４０，８２３Ｂ１号明
細書

【００２２】

【発明が解決しようとする課題】半導体製造業者は、プ
ローブ試験には合格したもののパッケージング後の信頼
性試験に不合格となった不良ダイのパッケージングに多
大な資金を費やしている。製造プロセスにおいて可能な
限り早期に不良のダイを検出し選別することによって費
用を削減することは、マルチチップモジュール（ＭＣ
Ｍ）の場合に特に重要である。マルチチップモジュール
（ＭＣＭ）とは、１つのユニットにパッケージングされ
た複数の集積回路ダイを含む電子モジュールであり、現
在、広く使用されるようになっている。

【００２３】マルチチップモジュールの場合、基板上に
ダイをボンディングした後に１つ又は複数の不良ダイを
交換しようとすれば多大な費用がかかることになる。従
って、マルチチップモジュールの一部としてダイをパッ
ケージングする前に、ダイが完全に機能しており信頼性
を有していることを判定することが望ましい。又、マル
チチップモジュール製造業者の多くは、十分に試験され
信頼性試験に合格した（集積回路パッケージにパッケー
ジングされる前の状態の）ＫＧＤ（ＫｎｏｗｎＧｏｏｄ
Ｄｉｃｅ）を半導体製造業者が販売することを要求し
ている。

【００２４】従来技術による並行試験ソリューションで
は、ウエハレベルのアクセスパッドを複数のダイに通信
可能に接続してアクセスパッドからダイに（及びこの逆
方向に）データを並行して伝達できるようにすることを
提案しているが、このようなソリューションは、試験の
効率と信頼性を改善／最適化する通信法を提供してはい
ない。即ち、従来の並行試験ソリューションの主な焦点
は、試験プローブによってダイのアクセスパッドを損傷
することを防止するべく、それぞれが複数のダイに接続
されたウエハレベルのアクセスパッドを配列することに
あったのであり、これらのソリューションは、試験の効
率及び／又は信頼性を改善するようにダイ間での試験デ
ータの伝達を可能にする相互接続法の提供を欠いている
のである。

【００２５】従来技術において提案された並行試験ソリ
ューションは、いくつかの問題点及び／又は欠点を有し
ている。一例として、従来技術の並行試験ソリューショ
ンは、製造が困難であると共に／又は費用対効果の面で
問題がある。例えば、通常の回路の製造においては、フ
ォトマスクを使用して回路のレイヤを定義している。フ
ォトマスクは、（通常）、回路の単一のレイヤを定義す
る透明及び不透明領域の反復可能なパターンを表面に備
える５インチのガラス板である。回路全体を定義するに
は、通常、数十枚のマスクが使用され、一般的にフォト
マスクはコンピュータ支援設計（ＣＡＤ）ツールによっ
て配列された回路設計から生成される。回路設計のフォ
トマスクへの転写は、通常、コンピュータ制御された光
又は電子ビームを回路レイヤ用の所与の（通常、１０倍
に拡大された）パターンで写真乾板に走査することによ
って行われる。この後、このレチクルと呼ばれるパター
ンの正確性をチェックし、その縮小バージョンを複製し
て（反復して）ウエハ上に並べて投影する。レチクル
は、１つのダイ又は複数のダイを含むパターンを定義す
ることができる。例えば、レチクルをウエハに適用すれ
ば、ウエハ上に複数のダイを生成するパターンを定義す
ることができる。そして、サブマスターと呼ばれる一連
の複製マスクが作成された後に、ウエハ製造工場に送付
され、それらによってしばしば週当たり数千枚のウエハ
が生産される。

【００２６】回路を製造するためのレチクルとこのよう
なレチクルを作成及び使用するプロセスについては、当
技術分野において周知である。よく知られているよう
に、レチクルの作成は、通常、非常に高価である。当業
者であれば理解しているように、ダイの製造に関連する
コストを削減するために、通常、ウエハレベルで規則性
を提供するレチクルを利用することが望ましい。即ち、
通常、レチクルは、規則正しい反復可能なパターンを定
義することが望ましいのである。例えば、レチクルは、
通常、ウエハ上に製造する回路用の最終的なマスクを作
成する際に並べて反復して複製されるため、反復可能な
パターンを備えることが望ましい。ウエハレベルで規則
性を備えることは、ウエハのコストを削減するために望
ましいことであり、ウエハレベルでの規則性とは、レチ
クルのインターフェイスのアライメント（例：入力と出
力のアライメント）を備えているということを意味して
いる。即ち、レチクルパターンの反復性がウエハレベル
での規則性をもたらすのである。

【００２７】米国特許第５，８９８，１８６号及び第
６，３４０，８２３Ｂ１号で提案されているものなどの
従来技術による並行ウエハ試験法は、このウエハレベル
での規則性を提供するものではない。即ち、これらのウ
エハ試験法は、ウエハのそれぞれのレチクルごとに繰り
返されない構造を必要としている。例えば、このような
試験法で必要とされるダイからウエハレベルのアクセス
パッドへの接続は、レチクルレベルで規則正しく反復す
るように実装されるものではない。従って、前述の図１
Ｂ及び１Ｃで提案されたものなどの試験法を実装するウ
エハを製造するのは困難であると共に／又は高価であ
る。このような従来技術による試験法の不規則な構造の
ために、ウエハ上に望ましい回路を設計するには複数の
マスクを使用することが必要になる。複数マスクの切り
換えという観点で考えた場合、現在の製造装置の能力で
製造プロセスにおいてこのような不規則なパターンを実
装することは経済的ではない。従って、ウエハレベルで
の規則性を提供しないために、多くの製造プロセスにお
いて従来技術で提案された並行試験法は経済的なソリュ
ーションとならないのである。即ち、従来技術によるこ
れらの並行試験法は、レチクルのインターフェイスのア
ライメントを提供しておらず、従って、ウエハの製造に
使用できる反復可能なレチクルパターンが提供されない
のである。

【００２８】

【課題を解決するための手段】本発明は、半導体ウエハ
上の複数のダイを効率的に試験できるようにそれらのダ
イを相互接続するシステム及び方法に関するものであ
る。例えば、特定の実施例においては、複数のダイを同
時試験するべく、試験データをテスターシステム（半導
体ウエハには外部の装置であったり（例：試験プローブ
を介して接続する）、或いは半導体ウエハ上に実装され
る場合もある（例：組み込み自己試験回路））から複数
のダイに伝達できるように複数のダイを相互接続してお
り、相互接続数に応じて、複数のダイのすべて又は一部
を同時試験することができる。例えば、特定の実装にお
いては、試験データを第１のダイに伝達可能であり、第
２のダイのすべて又は一部を第１のダイと同時試験でき
るように第２のダイを第１のダイに相互接続することが
できる。

【００２９】本発明の特定の実施例においては、１つの
ダイからその他の少なくとも１つのダイに試験データを
伝達できるように複数のダイを相互接続する。従って、
例えば、入力及び／又は出力試験データを少なくとも１
つのダイからその他の少なくとも１つのダイに伝達する
ことができる。本発明の特定の実施例においては、複数
のダイを製造するためにレチクルレベルで反復可能なパ
ターンを維持しつつ、複数のダイを同時試験できるよう
に複数のダイを相互接続する。

【００３０】一例として、本発明の特定の実施例は、半
導体ウエハ上の複数のダイを試験するシステムを提供す
るが、このシステムは、複数のダイの中の少なくとも１
つからその他の少なくとも１つに対して試験データを伝
達するべく半導体ウエハ上の複数のダイを相互接続する
通信システムを有している。

【００３１】別の実施例として、本発明の特定の実施例
は、半導体ウエハ上の複数のダイを試験するシステムを
提供するが、このシステムは、半導体ウエハ上に製造さ
れた回路を有しており、この回路は、反復可能なレチク
ルパターンによって定義されている。更に、この回路
は、試験データを複数のダイに同時伝達するべく半導体
ウエハ上の複数のダイを相互接続する通信システムを有
している。

【００３２】この結果、本発明の様々な実施例はいくつ
かの技術的な利点を提供することができる。一例とし
て、特定の実施例は、ウエハレベルでの規則性（即ち、
レチクルレベルで反復可能なパターン）を維持しつつ、
ウエハ上の複数のダイを同時試験することができる試験
法を提供する。別の例として、特定の実施例は、少なく
とも１つのダイからその他の少なくとも１つのダイに試
験データを伝達できるようにウエハ上の複数のダイを通
信可能に相互接続する試験法を提供する。更なる例とし
て、本発明の特定の実施例は、例えば、複数のダイ（又
は、少なくともそれらの一部）を同時試験可能であるた
め（その結果、ウエハのダイの試験に所要する全体時間
が削減されるため）、ダイの試験効率が大幅に向上する
試験法を提供する。

【００３３】又、本発明の特定の実施例は、試験プロー
ブなどの試験リソースの利用法が改善された試験法を提
供する。例えば、試験プローブなどの試験リソースは比
較的高価であって、これを考慮した場合、通常、このよ
うなリソースは最大限に活用することが望ましい。本発
明の特定の実施例によれば、試験プローブなどのリソー
スの利用法を改善することができる。更に、本発明の特
定の実施例は、ダイの試験法を実装するためのウエハ及
び／又はダイ領域の効率的な利用法を提供する。例え
ば、特定の実施例では、複数のダイ領域を共有してそれ
ら複数のダイ用の試験法を実装することができる。例え
ば、特定の実施例では、試験法の各部分を様々な異なる
ダイ上に分散させて試験法（例：ＢＩＳＴ回路）を実装
することができる。更に、本発明の特定の実施例では、
１つのダイによってウエハのその他の１つ又は複数のダ
イを試験可能な試験法を提供する。従って、この試験法
では、例えば、試験回路が試験対象のダイロジックに近
接しているため、ウエハ上のダイ試験における信号の整
合性を改善することができる。又、好ましいことに、ダ
イロジックの実装に使用されるものと同一の技術を使用
して試験回路及び／又は複数のダイを相互接続する通信
法が実装されるため、本発明の実装のスケーラビリティ
と信号の整合性を向上させることができる。又、本発明
の特定の実施例を使用し、ループバック試験を実装する
ことができる。

【００３４】以上、以下に記載する本発明に関する詳細
な説明を十分に理解できるように本発明の特徴と技術的
な利点について広範に概説した。以下に、本発明の更な
る特徴と利点について説明するが、それらは本発明の請
求項の主題をなすものであり、当業者は、本明細書で開
示する概念及び特定の実施例が本発明と同一の目的を達
成するためのその他の構造の変更や設計用の基礎として
容易に利用可能であることを理解されたい。更には、そ
のような等価な構造が、添付の請求項に規定された本発
明の精神と範囲を逸脱しないことをも理解されたい。添
付の図面と関連して以下の説明を参照することにより、
更なる目的及び利点と共に、組織及び動作方法の両面に
おいて本発明を特徴付けると考えられる新しい特徴につ
いて理解を深めることができるであろう。但し、添付の
図面は、例証と説明のみを目的として提供されるもので
あり、本発明を限定するものではないことを明確に理解
されたい。

【００３５】

【発明の実施の形態】以下に、図２〜図１０を参照し、
本発明の様々な実施例について説明するが、これらの図
面のいくつかにおいては同様の参照符号によって同様の
要素を表している。後述するように、本発明の特定の実
施例では、（反復可能なレチクルパターンにより）ウエ
ハレベルでの規則性を提供しつつ（この結果、製造が実
施可能になると共に／又は費用対効果の面で優れたもの
になり）、複数のダイを同時試験することができるウエ
ハレベルの試験法を実現している。即ち、本発明の特定
の実施例は、ウエハレベルでの規則性を提供しつつ複数
のダイを同時試験できるように複数のダイを通信可能に
相互接続する試験法を提供する。又、後述するように、
本発明の特定の実施例は、ダイ間での試験データの伝達
を可能にするべく試験対象の複数のダイを通信可能に相
互接続するウエハレベル試験ソリューションを提供す
る。後程詳細に説明するように、試験データ（例：デジ
タルデータ及び／又はアナログ信号）を少なくとも１つ
のダイからその他の少なくとも１つのダイに伝達できる
ように複数のダイを通信可能に相互接続すれば、ダイの
効率的な試験と、試験法を実装するためのウエハ領域の
効率的な使用と、ダイ試験に必要なリソース（例：試験
プローブ）の効率的な使用と、１つのダイによる別のダ
イの試験と、が可能になると共に／或いはレチクルレベ
ルで反復可能なパターンを維持できるようになる（この
結果、ウエハレベルでの規則性が提供される）。更に、
本発明の特定の実施例では、従来技術による従来の試験
法で提供されるものよりも優れた精度、大きな通信帯域
幅、及び／又は優れた信号の整合性を備えたダイ試験を
可能にするウエハ上のダイを相互接続する通信法を提供
する。

【００３６】従って、図１Ａに示すものなどの従来の試
験構成とは異なり、本発明の実施例では、「試験対象の
ダイパッド当たり１つのプローブ」という障壁を除去し
ており、この結果、一定レベルのマルチサイト試験を実
行するのに必要なプローブピンに関する要件が軽減され
る。即ち、本発明の実施例の相互接続法は、試験プロー
ブの構成に基づく同時試験可能なダイ数を制限する障壁
を除去するものである。更に、本発明の実施例は、図１
Ｂ及び図１Ｃに示すものなどの従来技術による並行試験
ソリューションを改善するダイ相互接続法を提供する。
本発明の様々な実施例によって、試験データのダイに対
する入力とダイからの出力の取得に利用できる様々な相
互接続法が識別される。更に、この試験構成は、１つ又
は複数のダイを試験するべく１つのダイ、ダイの組、及
び／又はダイの間に実装可能であり、これは、ダイの外
部ウエハ領域を使用してダイの試験をサポートできるこ
とを意味している。更に、特定の実装では、ウエハ上の
未使用の金属領域（即ち、「スクライブ線」）にのみこ
の試験法の実装を限定するのではなく、実際のダイ領域
を利用してこの試験法を実装している。更なる例とし
て、本発明の特定の実施例では、ウエハレベルでの規則
性を維持しつつ（即ち、レチクルレベルでの反復可能な
パターンを備えつつ）、この試験法の実装を実現してい
る。又、本発明の特定の試験構成では、それぞれのダイ
を試験するためのプローブピンの要件を軽減し、この結
果、所与のプローブカードによるマルチサイト試験のレ
ベルを向上させると共に／或いは所与のマルチサイト試
験のコストを削減している。様々なその他の利点につい
ては以下に詳細に説明する。

【００３７】図２を参照すれば、本発明による実施例の
概略図が示されている。この図２は、説明用のブロック
ダイアグラムであり、この中の様々な構成要素の縮尺は
正確に示されていないことを理解されたい。図示のごと
く、ウエハ２０は、ダイＡ（図２の参照符号２１）とダ
イＢ（図２の参照符号２２）を有しており、これらは、
シンギュレーションプロセスにおいてダイシングされ、
集積回路としてパッケージングされることになる。無
論、このウエハ２０は、３つ以上のダイを有することも
できるが、わかりやすくするために図２には２つのみを
示している。ダイＡ及びＢのそれぞれは回路（即ち、
「ＣＵＴ」）を含んでいる（図２には具体的に示されて
いない）。ダイＡ及びＢのこれらの回路は、通常、同一
のものであるが、ウエハ２０のダイごとに含まれる回路
が異なる製造プロセスも存在する。

【００３８】ウエハ２０は、シリコン及びガリウム砒素
を含む様々な材料から形成される。ウエハ２０の形状や
サイズは特定のものに限定されないが、現時点では半径
が６インチ及び８インチのウエハが一般的である。ダイ
Ａ及びＢは特定の種類のダイには限定されない。例え
ば、ダイＡ及びＢは、シリコン及びガリウム砒素を含む
様々な材料から形成され、例えば、様々なメモリチッ
プ、マイクロプロセッサ、又はＡＳＩＣに使用されるも
のであってよい。パッド、導電性経路、及びダイなどの
本明細書で言及する各材料は、様々な周知の材料から様
々な周知の技法に従って構築することができる。

【００３９】この図２の例においては、ダイＡ及びＢ
は、相互接続システム２３によって通信可能に相互接続
されている。特定の実施例においては、この相互接続シ
ステム２３により、ダイＡ及びＢの１つからもう一方の
ダイに試験データ（例：入力試験データ及び／又は出力
試験データ）を伝達することができる。尚、本発明の実
施例に従って実装可能な相互接続法の様々な例について
は、図４〜図８に関連して後述する。更に、この相互接
続システム２３によって、１つ又は複数のウエハレベル
のアクセスパッド２４とダイＡ及びＢ間の通信可能な接
続が可能になっている。尚、本明細書では、「ウエハレ
ベル」のアクセスパッドとして論理的に示し説明してい
るが、実際には、いくつかの実施例においては、このア
クセスパッド２４を、ウエハ２０上のダイの外部に実装
されたアクセスパッドではなく（或いは、それらに加え
て）、１つ又は複数のダイのアクセスパッド（例：ボン
ディングパッド）で構成することができる。例えば、ダ
イのアクセスパッド（例：図１ＡのダイＡのパッド１１
Ａ）をウエハ２０のダイＡ及びＢとの間の試験データの
供給及び取得に利用することができる。例えば、特定の
実施例においては、ダイＡのアクセスパッドにアクセス
し、相互接続システム２３を介してダイＡ及びＢに試験
データを入力すると共に相互接続システム２３を介して
ダイＡ及びＢから出力試験データを取得することができ
る。従って、図２には、ダイＡ及びＢの外部に存在する
別途のアクセスパッドとしてウエハレベルのアクセスパ
ッド２４が示されているが、このアクセスパッド２４を
１つ又は複数のダイのアクセスパッドとして実装可能な
本発明の実施例も存在するのである。

【００４０】アクセスパッド２４には、ダイＡ及びＢの
回路の機能を試験するために、これらの回路との間で信
号を供給／取得するべく試験プローブ２５のピンを接触
させることができる。例えば、試験プローブ２５をアク
セスパッド２４と接触させて、例えば、試験パターンを
入力すると共に、ダイＡ及びＢの回路から出力信号を取
得することができる。試験プローブ２５には、ダイに入
力する試験パターンを生成すると共に取得した出力信号
を評価してそれぞれのダイの回路が正しく機能している
かどうかを判定するのに使用されるＡＴＥ２６を通信可
能に接続することができる。

【００４１】図３を参照すれば、図２の概略図を更に詳
細に示している。尚、この図３は、説明のためのブロッ
クダイアグラムであり、この中の様々な構成要素の縮尺
は正確に示されていないことを理解されたい。図示のよ
うに、ダイＡ及びＢ（それぞれ参照符号２１及び２２）
は、それぞれＣＵＴ２１Ｂ及びＣＵＴ２２Ｂなどの回路
を有することができる。更に、ダイＡ及びＢのこれらの
回路は、アクセスパッド２１Ａ及び２２Ａなどのダイの
アクセスパッドに通信可能に接続することができる。前
述のように、特定の実装においては、ウエハレベルのア
クセスパッド２４を１つ又は複数のこのようなダイパッ
ド２１Ａ及び／又は２２Ａで構成することができる。更
にこの図３に示されているように、通信プロトコル３１
を相互接続システム２３用に実装することができる。後
程、更に詳細に説明するように、これらの相互接続シス
テム２３及び通信プロトコル３１の複雑性は様々な実施
例ごとに変化する。又、特定の実施例においては、ウエ
ハ及び／又はダイレベルでデータ処理３２を実装してダ
イの試験手順を促進することができる。

【００４２】以上の概略説明に鑑み、本発明の実施例に
よる試験システムは、少なくとも、（１）ウエハレベル
のアクセスサブシステム２４、（２）相互接続サブシス
テム２３、（３）通信プロトコルサブシステム３１、及
び（４）データ処理サブシステム３２の中の１つ又は複
数のサブシステムを有することを認識されたい。更に後
述するように、本発明の特定の実施例は、同時に試験可
能なダイ数が試験プローブの構成（例：試験プローブの
ピンの数）によって制限されないように複数のダイを同
時試験可能な相互接続サブシステム２３を提供する。こ
のような複数のダイの同時試験により、信頼性の高い試
験（例：信号の整合性が改善されたもの）、効率のよい
ダイ試験、及び／又は貴重なリソース（試験プローブな
ど）の効率的な利用が実現する。更に、好ましいこと
に、この試験法はレチクルレベルでの反復可能なパター
ンで実装され、この試験法を実装するウエハの製造は、
図１Ｂ及び図１Ｃに示す従来技術による試験技法とは異
なり、費用対効果の面で優れている。

【００４３】更に（或いは、この代わりに）、相互接続
サブシステム２３は、試験データが少なくとも１つのダ
イからその他の少なくとも１つのダイに伝達されるよう
に通信可能に相互接続された複数のダイを有することが
できる。このような相互接続法はいくつかの利点を提供
する。一例として、試験データが１つのダイからその他
の少なくとも１つのダイに伝達されるように通信可能に
相互接続された複数のダイを備えていれば、複数のダイ
を同時試験可能な試験法を実装しつつウエハレベルで規
則性を維持できるようになる。更に、このような相互接
続法により、特定の実装において、１つのダイを使用し
てその他の少なくとも１つのダイを試験することができ
る。即ち、この相互接続法により、１つ又は複数のダイ
に実装された回路をウエハ上の１つ又は複数のその他の
ダイを試験するために使用できるのである。

【００４４】従って、図３に示されているように、相互
接続２３は、１つのダイをその他の１つ又は複数のダイ
及び／又はウエハレベルのアクセスサブシステム２４と
相互接続している。この相互接続サブシステム２３によ
り、例えば、好ましいことに１つのダイからその他の１
つ又は複数のダイに試験データを伝達することができ
る。尚、この相互接続サブシステム２３は、ウエハ試験
プロセスの後のシンギュレーションプロセスにおいて破
壊されることに留意されたい。但し、相互接続サブシス
テム２３の使用とこれに関連する経済的な利益が発生す
るのはウエハ試験プロセスにおいてであるため、これは
問題とはならない。

【００４５】ウエハレベルのアクセスサブシステム２４
は、プローブピン２５に対し、ウエハ２０のダイＡ及び
Ｂの試験を実行するためのインターフェイスを提供して
いる。尚、前述のように、特定の実装においては、この
ウエハレベルのアクセス用に従来のダイパッド（例：図
１のダイＡのダイパッド１１Ａ）を使用することができ
る点に留意されたい。但し、特定の実装においては、ウ
エハレベルのアクセス用に、追加の又は変更された観測
或いは制御ポイントを導入することができる。例えば、
特定の実施例においては、ウエハ２０上に高性能プロー
ブ（高周波数及び高精度）用の追加の大きなパッドを実
装し、相互接続サブシステム２３を介して複数のダイに
多重化することができる。又、特定の実装においては、
ウエハレベルのアクセスパッド２４は、Ａ／Ｄコンバー
タ及びＤ／Ａコンバータを含むことができる。

【００４６】通信プロトコルサブシステム３１は、相互
接続サブシステム２３を介したダイ間での通信プロトコ
ルを確立するものである。例えば、この通信プロトコル
サブシステム３１は、ウエハ２０のダイＡ及びＢとの間
で伝達する情報のデコード又はエンコードを実行するこ
とができる。具体的には、通信プロトコルサブシステム
３１は、（１）ウエハレベルのアクセスサブシステム２
４と相互接続サブシステム２３及び（２）相互接続サブ
システム２３とダイＡ及びＢ（例：それぞれのダイのＣ
ＵＴ）間のインターフェイスを確立する。例えば、通信
プロトコルサブシステム３１は、同期回路、スキャンチ
ェーン、多重化／逆多重化に基づいたブロードキャステ
ィング回路、複合符号分割多重接続（ＣＤＭＡ）又は時
分割多重接続（ＴＤＭＡ）システムを有することができ
る共に、特定の実装においては、導電性ワイヤのような
単純なものであってもよい。

【００４７】特定の実施例においては、プロトコルサブ
システム３１は、入力データのキューイングに使用可能
なファーフトインファーストアウト（ＦＩＦＯ）バッフ
ァなどのバッファを有することができる。このようなバ
ッファにより、高周波数での試験の実行、リソースの活
用、及び／又は信号の整合性の改善を実現することがで
きる。例えば、試験データ入力用のリソースがウエハ試
験に使用されていない場合には（例：以前入力されたデ
ータに従ってダイが動作していると共に／又は試験結果
が出力されている場合）、この入力リソースを使用して
ダイ用のバッファに試験データを入力することができ
る。その後、ダイが新しい試験データを取得する準備が
整った時点では、それらのデータはバッファに既に用意
された状態になっており、効率的にダイに供給すること
ができる。従って、データをダイ用のバッファに入力
し、それらのバッファを使用することにより、ダイに対
する大量の試験データ入力に対処することができる。

【００４８】データ処理サブシステム３２は、この試験
ソリューションを促進するべく試験データの処理を実現
するものである。例えば、このようなデータ処理サブシ
ステム３２は、圧縮及び圧縮解除回路を有することがで
き、これらの回路により、ダイとアクセスパッド間の相
互接続要件を軽減することができる。更に、データ処理
サブシステム３２には、ウエハレベルのシグネチャ及び
／又はレジスタ回路を含むことが可能であり、これらの
回路によって試験の実行と試験結果の処理のタイミング
を切り離すことができる。これは、試験の際にすべての
出力信号をプローブ検査できない場合に有用である。更
に、パターン比較システムを実装すれば、ダイ試験の結
果とブロードキャストされＡＴＥからパターン比較シス
テムに入力された予想試験結果を比較することができ
る。特定の実装においては、上級のデータ処理サブシス
テム３２を利用し、ウエハレベルの試験を最適化するこ
とができる。例えば、後述するように、例えば、ＦＰＧ
ＡやＭＰＵを使用して動的なウエハレベル試験管理シス
テムを実装することができる。又、更なる例として、デ
ータ処理サブシステム３２は、試験対象のダイの出力を
比較するロジックを有することができる（例：それらの
出力中での比較及び／又は予想出力データとの比較）。

【００４９】動作の際には、プローブピン２５をウエハ
レベルのアクセスパッド２４（これは、前述のようにダ
イのアクセスパッドとして実装することもできる）に接
触させる。そして、通信プロトコル３１及び相互接続シ
ステム２３を使用して試験データをウエハレベルのアク
セスパッド２４からダイＡ及びＢ（及び、実装によって
は、データ処理システム３２）に転送する。後述するよ
うに、この試験構成は、例えば、専用のダイ上（例：図
１１に示されているようなもの）、複数のダイの部分上
（例：図１０に示されているようなもの）、ウエハの境
界エッジ上、及び／又はウエハソーイングエッジ（即
ち、「スクライブ線」）上など、ウエハ２０上のどこに
でも実装することができる。従って、図２及び３には、
相互接続システム２３、通信プロトコル３１、データ処
理３２、及びウエハレベルのアクセスパッド２４などの
ウエハレベル試験システムの様々な要素がダイＡ及びＢ
の境界の外側に実装されるように示されているが、これ
はあくまでこの試験システムの実施例に実装可能な要素
とそれらの論理的な配列を示すための例示図に過ぎず、
図２及び図３の例示は、このウエハレベル試験システム
の１つ又は複数の要素を１つ又は複数のダイの内部に実
装した実装形態を排除するものではない。

【００５０】本発明の実施例はいくつかの技術的な利点
を提供する。一例として、特定の実施例は、レチクルで
反復可能なパターンを維持することによってウエハレベ
ルでの規則性を実現しつつ、ウエハ上の複数のダイを同
時試験可能な試験法を提供する。別の例として、特定の
実施例は、少なくとも１つのダイからその他の少なくと
も１つのダイに試験データを伝達できようにウエハ上の
複数のダイを通信可能に相互接続する試験法を提供す
る。更なる例として、本発明の特定の実施例は、例え
ば、複数のダイ（又は少なくともそれらの一部）を同時
試験できるため（その結果、ウエハのダイ試験に必要と
される全体的な時間が削減されるため）、ダイ試験の効
率が優れた試験法を提供する。すべてのダイを常に同時
試験できず、逐次的にしか試験できない場合においても
（例：限られた相互接続のため）、本明細書で説明する
試験技法を使用する利点は依然として存在している。即
ち、従来の試験技法では、インデックス時間（即ち、プ
ローブカードを移動させる時間）が全体の試験時間の大
きな部分を占めており、本発明の実施例を使用すること
により、プローブカードを移動させることなくその他の
ダイを試験することが可能になる（即ち、複数のダイの
試験に長いインデックス時間が分散する）。

【００５１】又、本発明の特定の実施例では、試験プロ
ーブなどの試験リソースの利用法が改善された試験法が
提供される。例えば、試験プローブなどのいくつかの試
験リソースは、それらが比較的高価であることを考慮す
れば、通常、最大限に利用することが望ましい。本発明
の特定の実施例では、試験プローブなどのリソースの利
用法を改善することができる。更に、本発明の特定の実
施例では、ダイ試験法を実装するためにウエハ及び／又
はダイの領域を効率的に利用している。例えば、特定の
実施例では、複数のダイ上の領域を共有してそれらのダ
イ用の試験法を実装することができる。例えば、図１０
に関連して後述するように、特定の実施例では、試験法
の各部分が様々な異なるダイ上に分散された試験法
（例：ＢＩＳＴ回路）を実装することができる。更に、
本発明の特定の実施例では、１つのダイによってウエハ
のその他の１つ又は複数のダイを試験することができる
試験法を提供している。従って、このような試験法で
は、例えば、テスター回路が検査対象のダイロジックに
近接すると共に同一の技術を使用して実装されるため、
ウエハ上のダイの試験において信号の整合性を改善する
ことができる。

【００５２】図３に示す試験構成のサブシステムは、様
々な実施例において多数の異なる方法で配列することが
できる。例えば、本発明のウエハレベル試験ソリューシ
ョンは、複数のダイを試験するべくそれらのダイを相互
接続するための多数の異なる相互接続法の中のいずれか
を採用することができる。一般的に、ダイの試験では、
情報のダウンロード（例：ＡＴＥ／試験プローブからダ
イへ）と情報のアップロード（ダイから試験プローブ／
ＡＴＥへ）が行われる。情報をダウンロード及びアップ
ロードするために本発明の実施例に実装可能な様々な設
計法の概要について説明する。例えば、ダイとの間で試
験データのダウンロード及びアップロードを行うのに使
用できる様々なダイ相互接続法の様々な例について、以
下、図４〜図８に関連して説明する。本明細書において
提供する相互接続法の例の多くは、ウエハレベルで複数
のダイを同時試験する能力を拡張するものであり、この
結果、より効率的で信頼性が高く、且つ費用対効果の面
で優れた試験ソリューションが実現する。特定の相互接
続法においては、試験回路の実装に利用するダイ当たり
のシリコン領域を増加させることができる（例：図１０
に関連して説明する実装）。更に、好ましいことに、こ
の試験法はウエハレベルでの規則性を備えつつ実装され
る。

【００５３】一般的に、データを（例：ＡＴＥ／プロー
ブから）複数のダイに同時にダウンロードする方法とし
ては、（１）ダイの対応する入力を相互接続する（この
方法は、本明細書では入力ブロードキャスティング
（「ＩＢ」）と呼ぶ）、（２）ダイ上に配置されたパイ
プラインを使用して入力信号をダイに供給する（本明細
書では、入力パイプラインダイ（「ＩＰＤ」）と呼
ぶ）、（３）ダイ上以外に配置されたパイプラインを使
用して入力信号をダイに供給する（本明細書では、入力
パイプラインオフダイ（「ＩＰＯＤ」）と呼ぶ）、とい
う３つのものが存在する。

【００５４】又、ダイからの信号出力（例：入力試験デ
ータに応答するもの）は、様々な異なる方法で構成する
ことができる。例えば、対応するパッド間の相互接続と
組み合わせてコンパレータ（例：それぞれのダイに実装
されているもの）を使用することにより、様々なダイか
らの出力信号を同時に試験することが可能であり、本明
細書では、この方法を出力ブロードキャスティングコン
パレータ（「ＯＢＣ」）と呼ぶことにする。又、パイプ
ラインを使用して出力信号を同時にダウンロードするこ
ともできる。このパイプラインは、ダイ上に配置するこ
とが可能であり、本明細書では、この方法を出力パイプ
ラインダイ（「ＯＰＤ」）と呼ぶ。更に、このパイプラ
インは、ダイ上以外に配置することも可能であって、本
明細書では、これを出力パイプラインオフダイ（「ＯＰ
ＯＤ」）と呼ぶことにする。又、シグネチャアナライザ
を使用すれば、出力を圧縮することができる。このシグ
ネチャは、再度、ブロードキャスティングコンパレータ
を使用して同時伝達することが可能であり、本明細書で
は、この方法を出力シグネチャブロードキャスティング
コンパレータ（「ＯＳＢＣ」）と呼ぶ。又、シグネチャ
を伝達する別の方法として、パイプラインを使用するも
のがあり、本明細書では、これを出力シグネチャパイプ
ライン（「ＯＳＰ」）と呼ぶことにする。

【００５５】表１は、信頼性が高く且つ効率的な方法で
複数のダイを同時試験する設計基準に基づいた本発明の
実施例の実装に対して推奨する入力／出力伝達法の概要
を示している。表１に○印で記載されている方法は、好
適な実装を提供するものとして推奨され、×印で記載さ
れているものは推奨されないものである（但し、推奨し
ていない実装も本発明から排除するものではない）。

【００５６】

【表１】

【００５７】前述の通信法の各実装において、通信可能
に相互接続されるダイの数（「セクションサイズ」とも
呼ばれる）は、通常、制限されている。又、ダイ上の利
用可能なダイパッドの合計数（即ち、試験に必要な入力
／出力インターフェイス）と相互接続可能なダイパッド
の数（即ち、試験に必要な入力／出力インターフェイ
ス）の比率（即ち、相互接続比率）は、通常、１００％
未満であろう。従って、本明細書では、試験法によって
ダイパッド間での１００％の相互接続が提供されない状
況に対するスケジューリングに関する考慮事項について
図１２及び図１３に関連して後述するが、一般的に、利
用可能な領域に関する制限のために相互接続比率は１０
０％未満になる。通信可能に相互接続されるダイの数
（即ち、セクションサイズ）は、製造プロセスでの不良
によって制限される。歩留りと障害許容技法のための設
計（例：相互接続ワイヤの冗長性）を使用し、セクショ
ンサイズを拡大することはできるが、これらの技法に
は、通常、大きなシリコン領域が必要となるため、相互
接続比率が減少することになる。従って、一般的に相互
接続比率とセクションサイズ間にはトレードオフが存在
している。

【００５８】図４は、ダイを試験するための入力ブロー
ドキャスティング（ＩＢ）及び出力シグネチャパイプラ
イン（ＯＳＰ）通信法を実装する例を示している。尚、
この図４は、説明用のブロックダイアグラムであり、こ
の中の様々な構成要素の縮尺は正しく示されていないこ
とに留意されたい。通信法のこの第１の実装例におい
て、ウエハ２０−１は、ダイＡ（参照符号２１−１）と
ダイＢ（参照符号２２−１）を有している。無論、ウエ
ハ２０−１は、３つ以上のダイを有することもできる
が、わかりやすくするために２つのみを示している。ダ
イＡは、この例ではロジック４０Ａとして示されている
検査対象の回路を有しており（例：１つ又は複数のロジ
ック回路（即ち、ＣＵＴ）が含まれている）、同様にダ
イＢも、この例ではロジック４０Ｂとして示されている
回路（即ち、ＣＵＴ）を有している。

【００５９】ウエハレベルのアクセスパッド２４−１Ａ
及び２４−１Ｂがウエハ２０−１上に含まれており、こ
れらには、ＡＴＥ２６からダイＡおよびＢに情報をダウ
ンロードすると共にダイＡ及びＢからＡＴＥ２６に情報
をアップロードするべくプローブカード４３−１のプロ
ーブピン２５−１を接触させることができる。具体的に
は、この例においては、入力試験データはＡＴＥ２６か
らアクセスパッド２４−１Ａにダウンロード可能であ
り、ダイＡ及びＢからの出力データ（入力試験データに
応答するもの）はアクセスパッド２４−１Ｂに出力する
ことができる。これらのウエハレベルのアクセスパッド
２４−１Ａ及び２４−１Ｂは、この例ではウエハ２０−
１上のダイＡ及びＢの外部に配列されるように示されて
いるが、特定の実装においては、これらのアクセスパッ
ド２４−１Ａ及び／又は２４−１Ｂをダイのアクセスパ
ッドとして実装することが可能である。例えば、アクセ
スパッド２４−１Ａ及び／又は２４−１Ｂは、ダイＡ内
に実装することが可能であり、相互接続システム２３−
１を利用してダイＡのそれらのアクセスパッドをダイＢ
に後述する方法で相互接続することができる。更に、ア
クセスパッド２４−１Ａ及び２４−１Ｂ、並びに相互接
続システム２３−１は、未使用の金属レイヤのみを使用
したり、或いは、未使用の金属レイヤと製造プロセスに
おいて使用される金属レイヤの両方を使用してダイ又は
ウエハ上に実装することができる。

【００６０】この図４の試験法の例は、レチクルレベル
で反復可能なパターンとして実装することができ、例え
ば、レチクルが単一のダイを有している場合にも反復可
能なパターンとして実装可能である。図４の二点鎖線で
示されているように、ダイＢについて、アクセスパッド
２４−１Ａ及び／又は２４−１Ｂをそれぞれアクセスパ
ッド２４−１Ｃ及び２４−１Ｄとして複製することがで
きる。後述するように、これらのアクセスパッド２４−
１Ｃ及び２４−１Ｄは、試験データを伝達するために実
際に使用されるものではなく、ウエハレベルでの規則性
を維持するためだけに提供されるものである。無論、そ
の他の実装においては、レチクルはいくつのダイのパタ
ーンでも定義することが可能であり、この試験法はそれ
らのレチクルに反復可能なパターンを提供するように実
装することができる。

【００６１】図４の例においては、ダイＡ及びＢは相互
接続システム２３−１によって通信可能に相互接続され
ている。この相互接続システム２３−１により、アクセ
スパッド２４−１Ａからの入力試験データをダイＡ及び
Ｂのそれぞれに対して同時に（例：並行して）伝達でき
るようになっている。具体的には、この相互接続システ
ム２３−１は、入力試験データがアクセスパッド２４−
１ＡからダイＡ及びＢのそれぞれに同時にブロードキャ
ストされる入力ブロードキャスティング（ＩＢ）通信法
を実装している。信号の整合性を維持するために、イン
ピーダンス整合法を適用することも可能である。

【００６２】図４の例においては、通信プロトコルシス
テム３１−１Ａ及び３１−１ＢがそれぞれダイＡ及びＢ
用に実装されている。この場合には、ダイＡ及びＢの相
互接続で利用可能なプロトコルの比較的単純な例が提供
されており、１対１接続になっている。即ち、通信プロ
トコル３１−１Ａ及び３１−１Ｂは、アクセスパッド２
４−１ＡのそれぞれからダイＡ及びＢのそれぞれに同一
の接続を提供している。例えば、図４に示す方法に従っ
てアクセスパッド２４−１ＡのそれぞれをダイＡ及びＢ
の共通入力に接続する導電性トレースを提供することが
できる。複数のダイに対するこのような試験データの並
行入力法は、図１Ｂ及び図１Ｃの例に示されているもの
などの従来技術による並行試験法において提案されてい
るものと類似しており、ダイＡ及びＢに対して試験デー
タの入力を並行してブロードキャストすることができる
それらの通信法のいずれかを実装することができる。

【００６３】図４の例において、ダイＡ及びＢは、それ
らのダイの１つ（例：ダイＢ）からの出力データをもう
一方のダイ（例：ダイＡ）に伝達できるように相互接続
されている。具体的には、印加された入力データに応答
するダイＡ及びＢの出力をパッド２４−１Ｂに伝達する
べく出力シグネチャパイプライン（ＯＳＰ）通信法が使
用されており、ダイＢの出力データはダイＡに伝達さ
れ、ダイＡはこの出力データをパッド２４−１Ｂに供給
する。この図４の例において、ダイＡ及びＢはデータ処
理システム３２−１Ａ及び３２−１Ｂを有しており、こ
れらは周知の多入力シグネチャレジスタ（ＭＩＳＲ）な
どのシグネチャアナライザ４２Ａ及び４２Ｂをそれぞれ
使用して各ダイの出力信号を圧縮するように動作可能で
ある。ダイ試験の後に（即ち、ダイが入力試験データに
応答して出力データを生成した後に）、これらのダイの
シグネチャアナライザ（即ち、ＣＵＴ）は、スキャンチ
ェーンとして再構成される。ダイのスキャンチェーンを
その他のダイと接続し、１つのウエハレベル又はウエハ
セクションレベルのスチャンチェーンを構成するのであ
る。例えば、ダイＡ及びＢは、図４の例に示されている
通信経路２３−１Ａを介して相互接続されている。従っ
て、ダイＡ及びＢの出力データをアクセスパッド２４−
１Ｂを介してプローブピン２５−１によってパイプライ
ン方式でＡＴＥ２６に読み取ることが可能であり、ＡＴ
Ｅ２６は、受信したそれぞれのダイの出力を評価してそ
れぞれのダイが正しく機能しているかどうかを検出す
る。

【００６４】以上の内容に鑑み、ダイＡ及びＢを同時試
験することができる。更に、この試験法の場合には、異
なるダイＡ及びＢを試験するためにプローブカード４３
−１を移動させて異なるアクセスパッドに再度接触させ
る必要がなく、アクセスパッド２４−１Ａを使用してダ
イＡ及びＢの両方を同時試験するべく試験データを入力
することが可能であり、パッド２４−１Ｂを使用してそ
れらのダイから出力試験データを取得することができ
る。従って、同時試験可能なダイの数がプローブカード
の構成（例：プローブカードのピンの数）によって制限
されてはおらず、相互接続法２３−１により、通常は複
数のダイを同時試験する能力を有していないプローブカ
ード構成による複数ダイの同時試験が可能になってい
る。又、この試験法は、レチクルレベルで反復可能なパ
ターンを維持するように実装することができる。例え
ば、レチクルが単一のダイを有している場合にも、レチ
クルに反復可能なパターンを維持するべく実装すること
ができる。尚、それぞれのダイごとに複製されるこの試
験法の特定の部分は実際の試験では使用されないことに
留意されたい。又、ダイ２１−１及び２２−１を通信可
能に相互接続することにより、このようなウエハレベル
での規則性の維持が実現していることを認識されたい。
ＣＵＴのすべての入力／出力（Ｉ／Ｏ）インターフェイ
スを相互接続できない場合には、図１２及び図１３に示
すように、更に上級のスケジューリング回路を利用する
ことができる。例えば、この相互接続法により、特定の
ダイの全試験を実行すると同時に別のダイの部分的試験
を行うことができる。部分的試験を行ったダイの試験を
完了させるためにプローブカードを移動させる必要はあ
るが、全体としてのウエハ試験時間は、従来技術の逐次
的な試験技法に必要とされるものよりも削減されること
になる。

【００６５】図５は、ダイを試験するための入力ブロー
ドキャスティング（ＩＢ）及び出力ブロードキャスティ
ングコンパレータ（ＯＢＣ）通信法を実装する例を示し
ている。尚、この図５は、説明のためのブロックダイア
グラムであり、この中の様々な構成要素の縮尺は正しく
示されていないことを理解されたい。通信法のこの第２
の実装例においては、ウエハ２０−２は、この場合にも
ダイＡ（参照符号２１−２）及びダイＢ（参照符号２２
−２）を有している。無論、ウエハ２０−２は、３つ以
上のダイを有することもできるが、わかりやすくするた
めに２つのみを示している。ダイＡは、この例ではロジ
ック５１Ａとして示されている試験対象の回路（即ち、
ＣＵＴ）を有しており、同様にダイＢも、この例ではロ
ジック５１Ｂとして示されている試験対象の回路（ＣＵ
Ｔ）を有している。

【００６６】ウエハレベルのアクセスパッド２４−２
Ａ、２４−２Ｂ、及び２４−２Ｃがウエハ２０−２上に
含まれており、これらには、ＡＴＥ（図示されていな
い）から情報をダイＡ及びＢにダウンロードすると共に
ダイＡ及びＢからＡＴＥに情報をアップロードするべく
プローブカード４３−２のプローブピン２５−２を接触
させることができる。具体的には、この例においては、
入力試験データは、ＡＴＥからアクセスパッド２４−２
Ａ及び２４−２Ｂにダウンロード可能であり、ダイＡ及
びＢからの出力データ（入力試験データに応答するも
の）は、アクセスパッド２４−２Ｃに出力することがで
きる。ウエハレベルのアクセスパッド２４−２Ａ、２４
−２Ｂ、及び２４−２Ｃは、この例ではウエハ２０−２
上のダイＡおよびＢの外部に配列されるように示されて
いるが、特定の実装においては、これらのアクセスパッ
ド２４−２Ａ、２４−２Ｂ、及び／又は２４−２Ｃは、
ダイのアクセスパッドとして実装可能である。例えば、
アクセスパッド２４−２Ａ、２４−２Ｂ、及び／又は２
４−２ＤはダイＡ内に実装可能であり、相互接続システ
ム２３−２Aを利用してダイＡのそれらのアクセスパッ
ドをダイＢに後述する方法で相互接続することができ
る。

【００６７】この図５の試験法の例は、レチクルレベル
で反復可能なパターンとして実装可能である。例えば、
レチクルが単一のダイを有している場合にも反復可能な
パターンとして実装することができる。図５の二点鎖線
に示されているように、ダイＢについて、アクセスパッ
ド２４−２Ａ、２４−２Ｂ、及び２４−２Ｃをそれぞれ
アクセスパッド２４−２Ｄ、２４−２Ｅ、及び２４−２
Ｆとして複製することができる。後述するように、これ
らのアクセスパッド２４−２Ｄ、２４−２Ｅ、及び２４
−２Ｆは、試験データの伝達に実際に使用されるもので
はなく、ウエハレベルでの規則性を維持するためだけに
提供されるものである。無論、その他の実装において
は、レチクルはいくつのダイのパターンでも定義するこ
とが可能であり、この試験法は、それらのレチクルに反
復可能なパターンを提供するように実装することができ
る。

【００６８】この例において、ダイＡ及びＢは、相互接
続システム２３−２Aによって通信可能に相互接続され
ている。この相互接続システム２３−２Aにより、前述
の図４の例と同一の方法でアクセスパッド２４−２Ａか
らの入力試験データをダイＡ及びＢのそれぞれに同時に
（並行して）伝達することをできる。具体的には、図４
の例とまったく同様に、相互接続システム２３−２A
は、入力試験データをダイＡ及びＢのそれぞれに同時に
アクセスパッド２４−２Ａからブロードキャストする入
力ブロードキャスティング（ＩＢ）通信法を実装してい
る。又、信号の整合性を維持するために、インピーダン
ス整合法を適用することも可能である。

【００６９】更に、この例では、予想される結果データ
がアクセスパッド２４−２Ｂを介してダイＡ及びＢのそ
れぞれに入力される。即ち、ＡＴＥは、入力試験データ
に応答してダイＡ及びＢの回路（即ち、ロジック５１Ａ
及び５１Ｂ）が出力するはずの予想される結果を生成す
ることができ、この予想結果データが試験プローブを介
してアクセスパッド２４−２Ｂに伝達される。この予想
結果データは、入力ブロードキャスティング（ＩＢ）通
信法に従って相互接続システム２３−２Aを介してアク
セスパッド２４−２ＢからダイＡ及びＢのそれぞれに同
時に伝達される。

【００７０】この図５の例においては、通信プロトコル
システム３１−２Ａ及び３１−２ＢがそれぞれダイＡ及
びＢ用に実装されている。これは、前述の図４の例に実
装されているものとまったく同様に通信プロトコルの比
較的単純な例であって、１対１接続である。この図５の
例に実装されている複数のダイに対する試験データのこ
のような並行入力法は、図１Ｂ及び図１Ｃの例に示され
ているものなどの従来技術による並行試験法において提
案されているものと類似しており、試験データの入力を
ダイＡ及びＢに並行してブロードキャストすることがで
きるそれらの通信法のいずれかを実装可能である。この
例においても、予想結果データをアクセスパッド２４−
２ＢからダイＡ及びＢに伝達するべく同一タイプの通信
プロトコル３１−２Ａ及び３１−２Ｂが実装される。

【００７１】図５の例において、ダイＡ及びＢは、それ
らのダイの１つ（例：ダイＢ）からの出力データをもう
一方のダイ（例：ダイＡ）に伝達することができるよう
に相互接続されている。例えば、ダイＡ及びＢは、図５
の例に示されている通信経路２３−２Ａを介して相互接
続される。具体的には、印加された入力データに応答す
るダイＡ及びＢの出力をパッド２４−２Ｃに伝達するべ
く出力ブロードキャスティングコンパレータ（ＯＢＣ）
通信法を使用しており、ダイＢの出力データ（例：エラ
ーデータ）はダイＡに伝達され、ダイＡはこの出力デー
タ（例：エラーデータ）をパッド２４−２Ｃに供給す
る。この図５の例において、ダイＡ及びＢはそれぞれデ
ータ処理システム３２−２Ａ及び３２−２Ｂを有してお
り、これらは、コンパレータ５２Ａ及び５２Ｂとエラー
セル（即ち、レジスタ）５３Ａ及び５３Ｂを有してい
る。コンパレータ５２Ａ及び５２Ｂは、それぞれ予想出
力データ（パッド２４−２Ｂを介して取得したもの）と
ロジック５１Ａ及び５１Ｂの実際の出力を比較する。一
方、エラーセル５３Ｂは、予想出力とダイＢのロジック
５１Ｂの実際の出力の差がコンパレータ５２Ｂによって
検出されたかどうかを示し、エラーセル５３Ａは、予想
出力とダイＡのロジック５１Ａの実際の出力の差がコン
パレータ５２Ａによって検出されたかどうかを示す。そ
して、これらのエラーレジスタ５３Ａ及び５３Ｂは、ダ
イＡ及びＢ間のスキャンチェーンとして構成され、試験
手順の完了後に、ＡＴＥ装置はアクセスパッド２４−２
Ｃを介してこのスキャンチェーンを読み取ることができ
る。

【００７２】従って、この例の動作においては、入力試
験データはアクセスパッド２４−２ＡからダイＡ及びＢ
に伝達される。更に、この入力試験データに応答して回
路５１Ａ及び５１Ｂが出力すると予想される結果がＡＴ
Ｅで生成され、この予想出力データがアクセスパッド２
４−２Ｂを介してダイＡ及びＢのそれぞれに伝達され
る。即ち、予想出力データは、アクセスパッド２４−２
Ｂから相互接続システム２３−２Aを介してダイＡ及び
Ｂのそれぞれにブロードキャストされるのである。それ
ぞれのダイの実際の回路（ロジック）は、入力試験デー
タに応答して出力を生成し、この出力がＡＴＥから取得
した予想出力データと共にダイのコンパレータに入力さ
れる。そして、それぞれのダイのコンパレータは、入力
試験データに応答するダイの回路の出力が予想出力デー
タに一致しているかどうかに関するデータを出力し、こ
のデータがレジスタに保存される。複数のダイのレジス
タは相互接続され、試験結果をパイプライン方式でアク
セスパッド２４−２Ｃを介して試験プローブに読み出す
ことができるようにスキャンチェーンを形成し、ＡＴＥ
は、このスキャンチェーン出力に示されているエラーを
有するダイを識別することができる。

【００７３】次に図６を参照すれば、ダイを試験するた
めの入力パイプラインオフダイ（ＩＰＯＤ）及び出力シ
グネチャパイプライン（ＯＳＰ）通信法を実装する例が
示されている。尚、この図６は説明用のブロックダイア
グラムであり、この中の様々な構成要素の縮尺は正しく
示されていないことを理解されたい。通信法のこの第３
の実装例においては、ウエハ２０−３は、ダイＡ（参照
符号２１−３）とダイＢ（参照符号２２−３）を有して
いる。無論、ウエハ２０−３は、３つ以上のダイを有す
ることもできるが、わかりやすくするために２つのみを
示している。ダイＡは、この例ではロジック４０Ａとし
て示されている試験対象の回路（即ち、ＣＵＴ）を有
し、同様にダイＢも、この例ではロジック４０Ｂとして
示されている試験対象の回路（即ち、ＣＵＴ）を有して
いる。

【００７４】ウエハレベルアクセスパッド２４−３Ａ、
２４−３Ｂ、及び２４−３Ｃがウエハ２０−３上に含ま
れており、これらには、ＡＴＥ（図示されていない）か
ら情報をダイＡ及びＢにダウンロードすると共にダイＡ
及びＢから情報をＡＴＥにアップロードするべくプロー
ブカード４３−３のプローブピン２５−３を接触させる
ことができる。具体的には、この例では、入力試験デー
タはＡＴＥからアクセスパッド２４−３Ａにダウンロー
ド可能であり、ダイＡ及びＢからの出力データ（入力試
験データに応答するもの）はアクセスパッド２４−３Ｃ
に出力することができる。ウエハレベルのアクセスパッ
ド２４−３Ａ、２４−３Ｂ、及び２４−３Ｃは、この例
では、ウエハ２０−３上のダイＡ及びＢの外部に配列さ
れるように示されているが、特定の実装においては、こ
れらのアクセスパッド２４−３Ａ、２４−３Ｂ、及び／
又は２４−３Ｃは、ダイのアクセスパッドとして実装す
ることができる。例えば、アクセスパッド２４−３Ａ、
２４−３Ｂ、及び／又は２４−３ＣはダイＡ内に実装可
能であり、相互接続システム２３−３Aを利用してダイ
Ａのこれらのアクセスパッドを後述する方法でダイＢに
相互接続することができる。

【００７５】この図６の試験法の例は、レチクルレベル
での反復可能なパターンとして実装することができる。
例えば、レチクルが単一のダイを有している場合にも反
復可能なパターンとして実装可能である。図６の二点鎖
線で示されているように、アクセスパッド２４−３Ｃを
ダイＢについてアクセスパッド２４−３Ｄとして複製す
ることができる。後述するように、このアクセスパッド
２４−３Ｄは、試験データの伝達に実際に使用されるも
のではなく、ウエハレベルでの規則性を維持するためだ
けに提供されるものである。無論、その他の実装におい
ては、レチクルはいくつのダイのパターンでも定義する
ことが可能であり、この試験法は、それらのレチクルに
反復可能なパターンを提供するように実装することがで
きる。

【００７６】この例では、ダイＡ及びＢは、相互接続シ
ステム２３−３Aによって通信可能に相互接続されてい
る。この相互接続システム２３−３Aにより、アクセス
パッド２４−３Ａからの入力試験データをダイＡおよび
Ｂのそれぞれに同時に（並行して）伝達することができ
る。具体的には、この相互接続システム２３−３Aは、
ダイＡの入力の場合には、入力試験データがアクセスパ
ッド２４−３Ａからセル（即ち、レジスタ）６１Ａ〜６
１Ｄ（全体としてセル６１と呼ぶ）に伝達され、ダイＢ
の入力の場合には、入力試験データがセル６１Ａ〜６１
Ｄからセル６２Ａ〜６２Ｄ（全体としてセル６２と呼
ぶ）にそれぞれ伝達される入力パイプラインオフダイ
（ＩＰＯＤ）通信法を実装している。このような方式で
これらのセル６１及び６２を実装すれば、相互接続シス
テム２３−３Aの実装において遭遇する可能性のあるエ
ラーが１つのダイからその他の相互接続されているダイ
に伝播することを防止することができる。例えば、入力
ライン６３Ａ上にエラーが存在していれば（例：この入
力ラインが短絡している）、このエラーのために不適切
な試験データがダイＡに入力されることになるが、この
エラーがダイＢに伝播せず、ダイＢに入力されない。即
ち、セル６１Ａは正しい入力データを取得してセル６２
Ａに伝達し、セル６２Ａがこのデータを入力ライン６３
Ｂを介してダイＢに入力する。従って、入力ライン６３
Ａの不良は伝播せず、入力ライン６３Ｂを介してダイＢ
に入力されることはない。このため、有効なセクション
サイズを拡大することができる。

【００７７】無論、不良がセル６１Ａと６２Ａを相互接
続する通信ライン６３Ｃに存在する場合には、この不良
によって発生したエラーはダイＢ（及び、ダイＢを介し
て相互接続されている更なるダイ、即ち、セル６２Ａか
ら入力を取得する更なるダイ）に伝播することになる。
この実装例においては、セル６２Ａ〜Ｄのデータは、パ
ッド２４−３Ｂに出力され、セル６２Ａ〜Ｄのどれかが
正しい入力データを取得しなかったことをＡＴＥが検出
できるようにプローブ４３−３によって取得される。即
ち、ＡＴＥは、予想入力データとセル６２Ａ〜Ｄが取得
した実際の入力データを比較することができるのであ
る。セル６２Ａなどのセルが正しい入力データを取得し
なかったことを検出することにより、相互接続システム
２３−３A内に不良（例：通信ライン６３Ｃの不良）が
存在することを判定することができる。

【００７８】更に、セル６１Ａ〜Ｄ及び６２Ａ〜Ｄは、
ダイＡ及びＢ用に入力データをキューイングするファー
ストインファーストアウト（ＦＩＦＯ）バッファなどの
バッファとして利用することができる。従って、試験回
路がダイＡ及びＢ上で動作しそれぞれのロジックを試験
すると共に試験結果をアクセスパッド２４−３Ｃに出力
している間に、プローブピン２５−３を利用してダイＡ
及びＢ用の次の試験データをセル６１Ａ〜Ｄ及び６２Ａ
〜Ｄ内にキューイングすることができる。その後、ダイ
が新しい試験データを取得する準備が整った時点では、
それらのデータがセル６１Ａ〜Ｄ及び６２Ａ〜Ｄ内に既
に準備されている状態であり、ダイに効率的に供給する
ことができる。即ち、試験データをセル６１Ａ〜Ｄ及び
６２Ａ〜Ｄにバッファ処理することが可能であり、これ
らのセルを使用して、ダイに対する大量の試験データの
入力に対処することができるのである。この目的をサポ
ートするべく、セル６１Ａ〜Ｄ及び６２Ａ〜Ｄのような
更なるセルを同様の方式で実装することができる。

【００７９】図４の例と同様に、この図６の例において
は、ダイＡ及びＢは、それらのダイの１つ（例：ダイ
Ｂ）からの出力データをもう一方のダイ（例：ダイＡ）
に伝達できるように相互接続されている。具体的には、
印加された入力データに応答するダイＡ及びＢの出力を
パッド２４−３Ｃに伝達するべく出力シグネチャパイプ
ライン（ＯＳＰ）通信法を使用しており、ダイＢの出力
データはダイＡに伝達され、ダイＡはこの出力データを
パッド２４−３Ｃに供給する。又、図６の例において
は、ダイＡ及びＢはそれぞれデータ処理システム３２−
３Ａ及び３２−３Ｂを有しており、これらはＭＩＳＲな
どのシグネチャアナライザ４２Ａ及び４２Ｂをそれぞれ
使用して各ダイの出力信号を圧縮するべく動作可能であ
る。ダイ試験の後に（即ち、ダイが入力試験データに応
答して出力データを生成した後に）、ダイのシグネチャ
アナライザはスキャンチェーンとして再構成される。ス
キャンチェーンをその他のダイと接続し、１つのウエハ
レベル又はウエハセクションレベルのスキャンチェーン
を構成するのである。例えば、ダイＡ及びＢは、図６の
例に示す通信経路２３−３Ａを介して相互接続されてい
る。従って、ダイＡ及びＢの出力データをアクセスパッ
ド２４−３Ｃを介してプローブピン２５−３によってパ
イプライン方式でＡＴＥに読み出すことが可能であり、
ＡＴＥは、取得したそれぞれのダイの出力を評価し、そ
れぞれのダイが正しく機能しているかどうかを検出する
ことができる。

【００８０】図７は、ダイを試験するための入力パイプ
ラインダイ（ＩＰＤ）及び出力シグネチャパイプライン
（ＯＳＰ）通信法を実装する例を示している。尚、この
図７は説明用のブロックダイアグラムであり、この中の
様々な構成要素の縮尺は正しく示されていないことを理
解されたい。通信法のこの第４の実装例においては、ウ
エハ２０−４はダイＡ（参照符号２１−４）とダイＢ
（参照符号２２−４）を有している。無論、ウエハ２０
−４は３つ以上のダイを有することもできるが、わかり
やすくするために２つのみを示している。ダイＡは、こ
の例ではロジック４０Ａとして示されている試験対象の
回路（即ち、ＣＵＴ）を有しており、同様に、ダイＢ
も、この例ではロジック４０Ｂとして示されている試験
対象の回路（即ち、ＣＵＴ）を有している。

【００８１】ウエハレベルのアクセスパッド２４−４Ａ
及び２４−４Ｂがウエハ２０−４上に含まれており、こ
れらには、ＡＴＥ（図示されてはいない）からダイＡ及
びＢに情報をダウンロードする共にダイＡ及びＢから情
報をＡＴＥにアップロードするべくプローブカード４３
−４のプローブピン２５−４を接触させることができ
る。具体的には、この例では、入力試験データはＡＴＥ
からアクセスパッド２４−４Ａにダウンロード可能であ
り、ダイＡ及びＢからの出力データ（入力試験データに
応答するもの）は、アクセスパッド２４−４Ｂに出力す
ることができる。この例では、ウエハレベルのアクセス
パッド２４−４Ａ及び２４−４Ｂは、ウエハ２０−４上
のダイＡ及びＢの外部に配列されるものとして示されて
いるが、特定の実装においては、これらのアクセスパッ
ド２４−４Ａ及び／又は２４−４Ｂは、１つのダイ（又
は複数のダイ）のアクセスパッドとして実装することが
できる。例えば、アクセスパッド２４−４Ａ及び２４−
４ＢはダイＡ内に実装可能であり、相互接続システム２
３−４A〜Ｃを利用してダイＡのそれらのアクセスパッ
ドを後述する方式でダイＢに相互接続することができ
る。

【００８２】この図７の試験法の例は、レチクルレベル
で反復可能なパターンとして実装することができる。例
えば、レチクルが単一のダイを有している場合にも反復
可能なパターンとして実装することが可能である。例え
ば、特定の実装においては、ダイＢについて、アクセス
パッド２４−４Ａ及び２４−４Ｂを複製することができ
る（図７には図示されていない）。後述するように、こ
のような複製されたアクセスパッドは試験データの伝達
に実際に使用されるものではなく、ウエハレベルでの規
則性を維持するためだけに提供されるものである。無
論、その他の実装において、レチクルはいくつのダイの
パターンでも定義することが可能であり、この試験法
は、それらのレチクルに反復可能なパターンを提供する
ように実装することができる。

【００８３】この例では、ダイＡ及びＢは相互接続シス
テム２３−４A〜Ｃによって通信可能に相互接続されて
いる。この相互接続システム２３−４A〜Ｃにより、ア
クセスパッド２４−４Ａからの入力試験データをダイＡ
及びＢのそれぞれに伝達することができる。具体的に
は、相互接続システム２３−４A〜Ｃは、入力試験デー
タをアクセスパッド２４−４ＡからダイＡに伝達しこの
入力試験データをダイＡが（例：相互接続通信ライン２
３−４Ａ及び２３−４Ｂを介して）ダイＢに伝達する入
力パイプラインダイ（ＩＰＤ）通信法を実装している。
この例では、入力データを１つのダイから別のものに伝
達するべく入力スキャンチェーンがそれぞれのダイ上に
実装されている。例えば、ダイＡのスキャンセル７１Ａ
及び７１Ｃは、入力スキャンチェーンを実装しており、
アクセスパッド２４−４Ａから入力試験データを取得
し、この入力試験データをダイＢのスキャンセル７２Ａ
及び７２Ｃにそれぞれ伝達する。

【００８４】図４の例と同様に、この図７の例において
も、ダイＡ及びＢは、これらのダイの１つ（例：ダイ
Ｂ）からの出力データをもう一方のダイ（例：ダイＡ）
に伝達できるように相互接続されている。具体的には、
印加された入力データに応答するダイＡ及びＢの出力を
パッド２４−４Ｂに伝達するべく出力シグネチャパイプ
ライン（ＯＳＰ）通信法を使用しており、ダイＢの出力
データはダイＡに伝達され、ダイＡはこの出力データを
パッド２４−４Ｂに供給する。又、この図７の例では、
ダイＡ及びＢはデータ処理システム３２−４Ａ及び３２
−４Ｂをそれぞれ有しており、これらはＭＩＳＲなどの
シグネチャアナライザ４２Ａ及び４２Ｂをそれぞれ使用
して各ダイの出力信号を圧縮するべく動作可能である。

【００８５】ダイ試験の後に（入力試験データに応答し
てダイが出力データを生成した後に）、ダイのシグネチ
ャアナライザは出力スキャンチェーンとして再構成され
る。そして、このスキャンチェーンは、その他のダイの
同様のスキャンチェーンと接続され、１つのウエハレベ
ル又はウエハセクションレベルのスキャンチェーンを構
成する。例えば、ダイＡ及びＢは、図７の例に示す通信
経路２３−４Ｃを介して相互接続されている。従って、
ダイＡ及びＢの出力データをアクセスパッド２４−４Ｂ
を介してプローブピン２５−４によってパイプライン方
式でＡＴＥに読み出すことが可能であり、ＡＴＥは、取
得したそれぞれのダイの出力を評価し、それぞれのダイ
が正しく機能しているかどうかを検出することができ
る。

【００８６】図８は、ダイを試験するための入力パイプ
ラインダイ（ＩＰＤ）及び出力ブロードキャスティング
コンパレータ（ＯＢＣ）通信法を実装する例を示してい
る。通信法のこの第５の実装例においては、ウエハ２０
−５は、ダイＡ（参照符号２１−５）とダイＢ（参照符
号２２−５）を有している。無論、ウエハ２０−５は、
３つ以上のダイを有することもできるが、わかりやすく
するために２つのみを示している。ダイＡは、この例で
はロジック８０Ａとして示されている試験対象の回路
（即ち、ＣＵＴ）を有しており、同様にダイＢも、この
例ではロジック８０Ｂとして示されている試験対象の回
路（即ち、ＣＵＴ）を有している。

【００８７】ウエハレベルのアクセスパッド２４−５
Ａ、２４−５Ｂ、及び２４−５Ｃがウエハ２０−５上に
含まれており、これらには、情報をＡＴＥ（図示されて
いない）からダイＡ及びＢにダウンロードすると共にダ
イＡ及びＢから情報をＡＴＥにアップロードするべくプ
ローブカード４３−５のプローブピン２５−５を接触さ
せることができる。具体的には、この例では、入力試験
データはＡＴＥからアクセスパッド２４−５Ａにダウン
ロード可能であり、ダイＡ及びＢからの出力データ（入
力試験データに応答するもの）はアクセスパッド２４−
５Ｃに出力することができる。ウエハレベルのアクセス
パッド２４−５Ａ、２４−５Ｂ、及び２４−５Ｃは、こ
の例では、ウエハ２０−５上のダイＡ及びＢの外部に配
列されるように示されているが、特定の実装において
は、これらのアクセスパッド２４−５Ａ、２４−５Ｂ、
及び／又は２４−５Ｃを１つのダイ（又は複数のダイ）
のアクセスパッドとして実装可能である。例えば、アク
セスパッド２４−５ＡはダイＡ内に実装可能であり、ダ
イＡのそれらのアクセスパッドを相互接続システム（相
互接続２３−５Ａ、２３−５Ｂ、及び２３−５Ｃを有す
る）を利用して後述する方式でダイＢに相互接続するこ
とができる。更に、前述の図３に示されているすべての
サブシステムをダイ上、ダイ上以外の場所、或いはダイ
上及びダイ上以外の場所の両方に配置することができ
る。

【００８８】この図８の試験法の例は、レチクルレベル
で反復可能なパターンとして実装することが可能であ
る。例えば、レチクルが単一のダイを有している場合に
も反復可能なパターンとして実装することができる。例
えば、特定の実施例においては、ダイＢについて、アク
セスパッド２４−５Ａ、２４−５Ｂ、及び２４−５Ｃを
複製することができる（図８には図示していない）。後
述するように、このような複製されたアクセスパッド
は、試験データの伝達に実際に使用されるものではな
く、ウエハレベルでの規則性を維持するためだけに提供
されるものである。無論、その他の実装においては、レ
チクルはいくつのダイのパターンでも定義することが可
能であり、この試験法は、それらのレチクルに反復可能
なパターンを提供するように実装することができる。

【００８９】この例においては、ダイＡ及びＢは、相互
接続システムによって通信可能に相互接続されている。
この相互接続システムにより、アクセスパッド２４−５
Ａから入力試験データをダイＡ及びＢのそれぞれに伝達
することができる。具体的には、この相互接続システム
は、入力試験データをアクセスパッド２４−５Ａからダ
イＡに伝達しこの入力試験データをダイＡが（例：相互
接続通信ライン２３−５Ａ及び２３−５Ｂを介して）ダ
イＢに伝達する入力パイプラインダイ（ＩＰＤ）通信法
を実装している。この例では、図７の例と同様に、入力
データを１つのダイから別のダイに伝達するべく入力ス
キャンチェーンがそれぞれのダイ上に実装される。例え
ば、ダイＡのスキャンセル８１Ａ及び８１Ｃは入力スキ
ャンチェーンを実装しており、これは、アクセスパッド
２４−５Ａから入力試験データを取得し、その入力試験
データをダイＢのスキャンセル８２Ａ及び８２Ｃにそれ
ぞれ伝達する。

【００９０】更に、この例では、予想される結果データ
がアクセスパッド２４−５Ｂを介してダイＡ及びＢのそ
れぞれに入力される。即ち、ＡＴＥは、入力試験データ
に応答してダイＡ及びＢの回路（即ち、ロジック８０Ａ
及び８０Ｂ）が出力するはずの予想される結果を生成す
ることができ、この予想結果データが試験プローブを介
してアクセスパッド２４−５Ｂに伝達される。そして、
この予想結果データは、前述の図５の例と同様に、入力
ブロードキャスティング（ＩＢ）通信法に従って相互接
続システムを介してアクセスパッド２４−５Ｂからダイ
Ａ及びＢのそれぞれに同時に伝達される。

【００９１】図５の例と同様に、この例においても、ダ
イＡ及びＢは、それらのダイの１つ（例：ダイＢ）から
の出力データをもう一方のダイ（例：ダイＡ）に伝達で
きるように相互接続されている。具体的には、印加され
た入力データに応答するダイＡ及びＢの出力をパッド２
４−５Ｃに伝達するべく出力ブロードキャスティングコ
ンパレータ（ＯＢＣ）通信法を使用しており、ダイＢの
出力データはダイＡに伝達され、ダイＡはこの出力デー
タをパッド２４−５Ｃに供給する。又、図８の例では、
ダイＡ及びＢはデータ処理システム３２−５Ａ及び３２
−５Ｂをそれぞれ有しており、これらはコンパレータ８
３Ａ及び８３Ｂとエラーセル（即ち、レジスタ）８４Ａ
及び８４Ｂを有している。コンパレータ８３Ａ及び８３
Ｂは、それぞれ予想出力データ（パッド２４−５Ｂを介
して取得したもの）とロジック８０Ａ及び８０Ｂの実際
の出力を比較する。一方、エラーセル８４Ｂは、試験に
おいて予想出力とダイＢのロジック８０Ｂの実際の出力
の差がコンパレータ８３Ｂによって検出されたかどうか
を示し、エラーセル８４Ａは、試験において予想出力と
ダイＡのロジック８０Ａの実際の出力の差がコンパレー
タ８３Ａによって検出されたかどうかを示す。そして、
これらのエラーレジスタ８４Ａ及び８４Ｂは、ダイＡ及
びＢ間のスキャンチェーンとして構成され、試験手順の
完了後に、ＡＴＥ装置は、このスキャンチェーンをアク
セスパッド２４−５Ｃを介して読み取ることができる。

【００９２】従って、この例の動作においては、入力試
験データは、アクセスパッド２４−５ＡからダイＡ及び
Ｂに伝達される。更に、この入力試験データに応答して
回路８０Ａ及び８０Ｂが出力すると予想される結果がＡ
ＴＥで生成され、この予想出力データがアクセスパッド
２４−５Ｂを介してダイＡ及びＢのそれぞれに伝達され
る。即ち、この予想出力データは、アクセスパッド２４
−５ＢからダイＡ及びＢのそれぞれに相互接続システム
を介してブロードキャストされるのである。そして、そ
れぞれのダイの実際の回路（ロジック）は入力試験デー
タに応答して出力を生成し、この出力がＡＴＥから取得
した予想出力データと共にダイのコンパレータに入力さ
れる。それぞれのダイのコンパレータは、入力試験デー
タに応答するダイの回路の出力が予想出力データと一致
しているかどうかに関するデータを出力し、このデータ
がレジスタ内に保存される。複数のダイのレジスタは相
互接続され、試験結果をアクセスパッド２４−５Ｃを介
してパイプライン方式で試験プローブに読み出すことが
できるようにスキャンチェーンを形成し、ＡＴＥは、こ
のスキャンチェーン出力に示されたエラーを有するダイ
を識別することができる。

【００９３】本発明の実施例に従って実装可能な通信法
の実装例を図４〜図８に示しているが、本発明は、これ
らの実装例にのみ限定されないことを理解されたい。即
ち、本発明に従って複数のダイの相互接続を可能にする
様々なその他の好適な通信法を実装することが可能であ
り、例えば、様々なその他の通信法を実装し、試験デー
タ（例：入力試験データ及び／又は出力試験データ）が
１つのダイから少なくともその他の１つのダイに伝達さ
れるように複数のダイを通信可能に相互接続することが
できる。更に、或いはこの代わりに、様々なその他の通
信法を実装し、レチクルレベルで反復可能なパターンを
維持しつつ複数のダイを同時試験できるように複数のダ
イを通信可能に相互接続することができる。

【００９４】本発明の実施例のダイ試験法を実装するた
めのサブシステム（例：アクセスパッド、相互接続シス
テム、通信プロトコル、及び／又はデータ処理システ
ム）は、ウエハ領域を効率的に使用するように配列する
ことができる。例えば、本発明の実施例は、ダイ間の領
域及び／又はウエハのエッジ領域上に配列することがで
きる。これらの領域は、通常、製造プロセスで使用され
ないため（即ち、これらの領域は未使用の余白領域であ
るため）、シリコンの費用を増加させることなく使用す
ることができる。更に、試験回路をダイ間で共有するこ
とができる。例えば、試験回路の一部を複数の異なるダ
イ上に実装することが可能であり、それらの複数の異な
るダイを相互接続して試験回路を形成し、それらのダイ
の試験に利用することができる。

【００９５】図９は、本発明の実施例に従ってダイ試験
法を実装するためのウエハ全体領域の使用方法の例を示
している。この例は、８つのダイ９１Ａ〜９１Ｈを有す
るウエハ２０−６の一区画を示している。無論、ウエハ
２０−６は、８つよりも多くの或いは少ない数のダイを
有することができるが、この例では説明のために８つを
示している。アクセスパッド２４−６がダイ９１Ａ上に
含まれており、これらには、情報をＡＴＥ（図示されて
いない）からダイ９１Ａ〜９１Ｈにダウンロードすると
共に情報をダイ９１Ａ〜９１ＨからＡＴＥにアップロー
ドするべくプローブカード（図示していない）のプロー
ブピンを接触させることができる。ダイ９１Ａ〜９１Ｈ
のそれぞれは、ダイ９１Ａ〜９１Ｈのロジック９２Ａ〜
９２Ｈなどのロジックをそれぞれ有することができる。
更に、ダイ９１Ａ〜９１Ｈの中の１つ又は複数は、この
ダイ試験法のデータ処理システム３２−６を有すること
ができ、例えば、前述のもののようなデータ処理システ
ムを有することができる。

【００９６】この例においては、ダイ９１Ａ〜９１Ｈは
相互接続システム２３−６によって通信可能に相互接続
されており、これは、例えば、前述のもののような相互
接続法を有している。従って、ダイ９１Ａのみがプロー
ブ検査され、このダイ９１Ａのプローブ検査により、す
べての８つのダイ９１Ａ〜９１Ｈを同時試験することが
できる。具体的には、相互接続システム２３−６は、入
力試験データをダイ９１Ａのアクセスパッド２４−６か
らダイ９１Ｂ〜９１Ｈに伝達すると共に出力試験データ
をダイ９１Ｂ〜９１Ｈからダイ９１Ａに伝達する（例：
パッド２４−６に接触するプローブによって読み出され
る）通信法を実装することができる。従って、本発明の
特定の実装においては、複数の相互接続されたダイ
（例：ダイ９１Ａ〜９１Ｈ）を試験するべく１つのダイ
（例：ダイ９１Ａ）のアクセスパッドにプローブを接触
させることができる。

【００９７】図１０は、本発明の実施例に従ってダイ試
験法を実装するためのウエハ全体領域の使用方法の別の
例を示している。この例は、８つのダイ１０１Ａ〜１０
１Ｈを有するウエハ２０−７の一区画を示している。無
論、ウエハ２０−７は、８つよりも多くの或いは少ない
数のダイを有することができるが、この例では説明のた
めに８つを示している。アクセスパッド２４−７がダイ
１０１Ａ上に含まれており、これには、情報をＡＴＥ
（図示されていない）から少なくともダイ１０１Ａ〜１
０１Ｈの一部にダウンロードすると共に情報を少なくと
もダイ１０１Ａ〜１０１Ｈの一部からＡＴＥにアップロ
ードするべくプローブカード（図示していない）のプロ
ーブピンを接触させることができる。ダイ１０１Ａ〜１
０１Ｈのそれぞれは、ダイ１０１Ａ〜１０１Ｈのロジッ
ク１０２Ａ〜１０２Ｈなどのロジックをそれぞれ有する
ことができる。更にダイ１０１Ａ〜１０１Ｈの中の１つ
又は複数は、ダイ試験法のデータ処理サブシステム３２
−７を有することができ、例えば、前述のものなどのデ
ータ処理システムを有することができる。

【００９８】この例は、複数のダイによって大きなシリ
コン領域を共有して試験法を実装する方法を示してい
る。例えば、図４〜８に関連して前述した試験法の例な
どの本発明の実施例の試験法（即ち、「ＤＦＷＴ（ウエ
ハ試験用の設計）」）で構成される試験法１００Ａ及び
１００Ｂを実装することができる。図示のように、試験
法１００Ａは、通常は使用されないダイ１０１Ａ、１０
１Ｂ、１０１Ｅ、及び１０１Ｆ間のウエハ領域を利用す
ることができる。更に、試験法１００Ａは、ダイ１０１
Ａ、１０１Ｂ、１０１Ｅ、及び１０１Ｆのそれぞれの一
部を利用することもできる。従って、試験法１００Ａの
一部は、これらのダイのそれぞれの上に実装可能であ
り、この結果、この試験法１００Ａを実装するためにそ
れぞれのダイに必要とされるスペースが最小化される。
一方、試験法１００Ｂは、通常は使用されないダイ１０
１Ｃ、１０１Ｄ、１０１Ｇ、及び１０１Ｈ間（及びそれ
らの一部）のウエハ領域を利用して同様の方式で実装さ
れる。

【００９９】実装するダイ試験法を構成する様々なサブ
システム（例：アクセスパッド、ダイ相互接続システ
ム、通信プロトコル、及びデータ処理システム）は領域
１００Ａに実装可能であり、従って、未使用のウエハス
ペースと複数のダイの一部が活用されている。例えば、
図１０に示すように、ダイ１０１Ａ、１０１Ｂ、１０１
Ｅ、及び１０１Ｆの試験に必要なデータ処理システム３
２−７の一部をこれらのダイのそれぞれの上に実装する
ことができる。この代わりに、或いはこれに加えて、こ
れらのデータ処理システムの一部をウエハ２０−７の未
使用領域（即ち、ダイ１０１Ａ、１０１Ｂ、１０１Ｅ、
及び１０１Ｆ間の領域）上に実装することも可能であ
る。

【０１００】ダイを試験するために、ダイ１０１Ａ、１
０１Ｂ、１０１Ｅ、及び１０１Ｆの１つに入力された試
験データをこれらのダイのその他のものに伝達するべく
相互接続法を実装することが可能であり、ダイ１０１
Ａ、１０１Ｂ、１０１Ｅ、及び１０１Ｆから出力試験デ
ータを適切なアクセスパッドに伝達するべくこの相互接
続法を実装することも可能である。例えば、図１０の例
には、ダイ１０１Ａ、１０１Ｂ、１０１Ｅ、及び１０１
Ｆを相互接続する通信ライン１０２Ａ〜１０２Ｄが示さ
れている。少なくとも１つの実施例の動作において、プ
ローブピンをダイ１０１Ａのアクセスパッド２４−７に
接触させることができ、この相互接続システムにより、
入力試験データをそれらのアクセスパッドを介して少な
くともダイ１０１Ａ、１０１Ｂ、１０１Ｅ、及び１０１
Ｆに伝達することができる。更に、プローブに出力する
べく、ダイ１０１Ａ、１０１Ｂ、１０１Ｅ、及び１０１
Ｆからダイ１０１Ａの適切なアクセスパッド２４−７に
出力試験データを伝達することができる。更に、特定の
実装においては、相互接続法２３−７を提供して、試験
法１００Ｂを使用する試験のためにダイ１０１Ａに入力
された試験データ入力を更にダイ１０１Ｃ、１０１Ｄ、
１０１Ｇ、及び１０１Ｈに伝達することができ、又、こ
の相互接続法２３−７により、試験プローブに出力する
べく、ダイ１０１Ｃ、１０１Ｄ、１０１Ｇ、及び１０１
Ｈからの出力試験データをダイ１０１Ａに伝達すること
をもできる。

【０１０１】この図１０の試験法の例は、レチクルレベ
ルで反復可能なパターンとして実装することができる。
例えば、ダイ１０１Ａ、１０１Ｂ、１０１Ｅ、及び１０
１Ｆは、反復可能なパターンを備えたレチクルを有する
ことができる。別の例として、ダイ１０１Ａ〜１０１Ｈ
のすべてが反復可能なパターンを備えたレチクルを有す
ることもできる。無論、その他の実装においては、レチ
クルはいくつのダイのパターンでも定義することが可能
であり、この試験法は、それらのレチクルに反復可能な
パターンを提供するように実装することができる。好ま
しいことに、この実施例においては、レチクルは、試験
法１００Ａを実装するダイ１０１Ａ、１０１Ｂ、１０１
Ｅ、及び１０１Ｆなどの試験法を実装する複数の共有ダ
イを有している。

【０１０２】組み込み自己試験（ＢＩＳＴ）回路は、通
常、ダイを試験するべくそのダイ上に実装されるもので
ある。しかしながら、このようなＢＩＳＴ回路は、通
常、それぞれのダイ上の大きな領域を消費する。しか
し、この方式によれば、ＢＩＳＴ回路を、例えば、試験
法１００Ａ内に実装することが可能であり、ダイ１０１
Ａ、１０１Ｂ、１０１Ｅ、及び１０１Ｆ間で共有するこ
とができる。即ち、ＢＩＳＴに必要な領域全体の一部を
複数の相互接続されたダイで分担することが可能であ
り、従って、全体のＢＩＳＴ回路を実装するためにそれ
ぞれの個別のダイ上に必要とされるスペースが小さくな
る。従って、ＢＩＳＴを実装するためにそれぞれのダイ
上に必要とされるスペースを最小化できると共に／或い
は、格段に大きなＢＩＳＴ回路を実装することができ
る。現在、必要とされる領域のサイズがＢＩＳＴ試験ソ
リューションの大きな制約となっており、図１０などの
本発明の実施例は、ＢＩＳＴ試験の空間効率の高い実装
を実現することができる。

【０１０３】試験法１００Ａ及び１００Ｂのそれぞれが
提供する比較的大きな領域には、例えば、高精度計測ユ
ニット（ＰＭＵ）回路や上級の試験生成回路（例：マイ
クロプロセッサユニット（ＭＰＵ）、フィールドプログ
ラマブルゲートアレイ（ＦＰＧＡ））、又は動的なウエ
ハ試験管理システムを含むことができる。これらの上級
の試験回路の多くは、大量の領域を必要とするものであ
り、従って、通常、ダイ上には実装されない。しかしな
がら、この実施例の相互接続されたダイの場合には、複
数の異なるダイ領域の一部を使用して試験回路を実装す
ることができる。この方法によれば、ほとんど追加の費
用なしに、オリジナルのシリコン領域の４倍以上を試験
に使用できるようになることが明らかである。試験法１
００Ａ及び１００Ｂのそれぞれの領域は、例えば、高性
能のプローブ（即ち、高周波数／高精度のプローブ）用
の複数の大きなパッド、並びに、それらのプローブから
の高性能信号を、試験用に低信号性能を必要とする複数
のダイに多重化する逆多重化回路の実装に使用すること
も可能である。以上の内容に鑑み、この試験法の例は、
ダイごとに大きなエリアペナルティを被ることなく、ダ
イ用の大きな（従って、高機能の）試験システムを実現
するものである。

【０１０４】図１１は、本発明の実施例に従ってダイ試
験法を実装するためのウエハ全体領域の効率的な使用方
法の別の例を示している。この例は、８つのダイ１１１
Ａ〜１１１Ｇ及び１１２を有するウエハ２０−８の一区
画を示している。無論、ウエハ２０−８は、８つよりも
多くの或いは少ない数のダイを有することができるが、
この例では説明用に８つを示している。アクセスパッド
２４−８がダイ１１１Ａ上に含まれており、これには、
情報をＡＴＥ（図示していない）からダウンロードする
と共に情報をＡＴＥにアップロードするべくプローブカ
ード（図示していない）のプローブピンを接触させるこ
とができる。又、ダイ１１１Ａ〜１１１Ｇのそれぞれ
は、ロジック１１３Ａ〜１１３Ｇなどのロジックをそれ
ぞれ有することができる。

【０１０５】専用の試験ダイ１１２も含まれており、こ
の試験ダイは、ダイ１１１Ａ〜１１１Ｇと通信可能に相
互接続されている。この専用の試験ダイ１１２は、例え
ば、中央処理装置（ＣＰＵ）、ＰＭＵ回路、上級の試験
生成回路（例：ＭＰＵ、ＦＰＧＡなど）、ＢＩＳＴ、ブ
ルートゥース通信モジュール、及び／又はループバック
試験をサポートする回路を有することができる。従っ
て、好ましいことに、試験機能を試験対象のダイに近接
する専用の試験ダイ１１２上に実装することが可能であ
り、本発明のダイの相互接続法２３−８を利用し、この
専用の試験ダイ１１２をその他の複数のダイ１１１Ａ〜
１１１Ｇの試験に利用することができる。

【０１０６】この例の動作に際しては、プローブピンを
ダイ１１１Ａのアクセスパッド２４−８に接触させ、相
互接続システム２３−８により、このアクセスパッドを
介して入力試験データをダイ１１１Ａ〜１１１Ｇ及び／
又は試験ダイ１１２に伝達することができる。更に、プ
ローブに出力すべく、ダイ１１１Ａ〜１１１Ｇ及び／又
は試験ダイ１１２からダイ１１１Ａの適切なアクセスパ
ッド２４−８に出力試験データを伝達することができ
る。以上の内容に鑑み、この試験法の例では、試験対象
のダイ１１１Ａ〜１１１Ｇにダイごとのエリアペナルテ
ィを課すことなく、比較的大きな（従って、高機能の）
試験回路を専用の試験ダイ１１２上に実装することがで
きる。

【０１０７】本発明の実施例に従ってウエハレベルの試
験法を実装しウエハレベルでの複数のダイの同時試験機
能を向上させることにより、製造プロセスに経済的な利
益をもたらすことができる。後述するように、特定の前
提の下に特定のアプリケーションにおいて、この経済的
な利得は非常に大きなものになる（例：５０倍）。以下
に、本発明の実施例による相互接続ネットワークを使用
して複数のダイを同時試験することによるスループット
利得について分析する。

【０１０８】複数のダイを相互接続する試験法の実装と
最大の利益をもたらすためのこの試験法の利用におい
て、試験データのスケジューリングが重要な考慮事項と
なる。例えば、通常、リソース（例：試験プローブ）が
最適に活用されるよう、試験データのダイに対する伝達
をスケジューリングすることが望ましい。ダイの試験を
監視してこのようなダイへの試験データの入力を動的に
スケジューリングする動的なウエハ試験管理システム
（即ち、動的なスケジューリングシステム）を実装可能
なケースも存在する。例えば、最初の試験データの組を
ダイに入力した後に、そのダイが不良であることが判明
した場合には、不良と判明したダイの試験を継続するの
ではなく、入力リソースをその他のダイの試験に利用す
ることが望ましい。

【０１０９】この試験法では、ダイ間に提供されている
相互接続数が、実装すべき適切なスケジューリングのタ
イプに影響を与える。例えば、前述の図４〜図８に示し
た機構の例では、ダイ間における相互接続を１００％と
しているが（即ち、第１のダイに入力されたすべての試
験データ入力が別のダイにも伝達される）、ダイ入力の
一部しか相互接続されない実装も存在する。例えば、１
つ又は複数のダイがすべての入力試験データを取得し、
それらに相互接続されたその他の１つ又は複数のダイは
入力試験データの５０％のみを取得するように相互接続
する場合がある。即ち、特定のダイ（例：プローブカー
ドに直接接続される１つ又は複数のダイ）は試験データ
の１００％を取得するが、その他の特定の相互接続され
たダイは入力試験データの５０％のみを同時に取得する
のである。

【０１１０】２つの特定タイプの実装（即ち、一時同時
試験法と連続同時試験法）とそれらに関連するスループ
ット利得について以下に説明する。尚、これは本発明の
実施例の可能なアプリケーションのサブセットに過ぎな
いことを理解されたい。更には、次に示す算出利得は最
良のシナリオ（即ち、上限）であることにも留意された
い。

【０１１１】本発明の実施例のＤＦＷＴ（ウエハ試験用
の設計）システムを使用した場合のスループット利得
は、新しいウエハスループットＵＰＨ_ＤＦＷＴと古いウ
エハ（即ち、図１Ａのものなどの従来の試験法を利用す
るウエハ）スループットＵＰＨ _ＯＬＤ間の比例定数であ
る。次の式は、本発明の実施例を実装した場合に認識さ
れ得る試験時間の削減による利得を算出するものであ
る。

【０１１２】

【数１】

【０１１３】試験時間ｔは、ウエハレベル、（ウエハ）
セクションレベル、及びダイレベルにおける試験ベクト
ルボリュームｐに比例すると仮定する。更に、ウエハ全
体は、平均試験ボリュームｐ_{ＳＥＣＴＩＯＮ＿ＮＥＷ}を
必要とするいくつかのウエハセクションを含んでいるも
のと仮定する。そして、それぞれのウエハセクションは
平均ｍ個のダイを有しており、それぞれのダイは、ＤＦ
ＷＴがない場合に平均ベクトルボリュームＰ_ＯＬＤを必
要としている。

【０１１４】本発明の実施例を使用してウエハの複数の
ダイを同時試験するために実装可能な方法の１つが一時
同時試験法である。例えば、同時実行可能な入力が５０
％しかない場合には、第１のダイは同数のベクトルを取
得するが、並列に接続されているすべてのダイは、この
ベクトルの５０％のみを取得することになる。この単純
な方法を使用した場合には、次の式が導出される。

【０１１５】

【数２】

【０１１６】この式において、ｑは並列接続されたウエ
ハパッドの数であり、ｎはウエハパッドの合計数であ
り、ｍはセクションサイズ（予想されるセクションサイ
ズμとクラスタサイズの最小値）である。この式を使用
すると、次のスループット利得を算出することができ
る。

【０１１７】

【数３】

【０１１８】この式から、相互接続率（ｑ／ｎ）が非常
に小さい場合には、スループット利得は、セクションサ
イズ（ｍ）の大きさから無視できるほどに独立している
ことを認識されたい。これは、次の飽和利得を定義する
ことによって明らかとなる。

【０１１９】

【数４】

【０１２０】例えば、相互接続率が３０％しかなけれ
ば、どれほどセクションサイズｍが大きくても最大スル
ープット利得は６０％である。この経済的なボトルネッ
クは、我々に（相互）接続ネットワークを最適に使用す
るよう指摘するものであり、これは、ダイとの間のすべ
ての通信チャネルのフル帯域幅を使用することによって
行うことができる。換言すれば、（１）テスターからダ
イへのチャネルは、好ましくは、フル周波数で信号／ピ
ン（ｎ）のすべてを使用するべきであり、（２）ダイ間
のチャネルは、好ましくは、提供されている相互接続ラ
イン（ｑ）のすべてをフル周波数で使用するべきであ
る。前述の一時同時試験法の場合には、この（２）の規
定は、第１の試験ダイについてのみ有効である。即ち、
相互接続チャネルのフル帯域幅は、セクションｍの残り
のダイには使用されず、この点は、後述する連続同時試
験法と異なっている。

【０１２１】連続同時試験法においては、最初のダイを
試験する場合に、セクションｍの残りのダイはｑ／ｎ部
分について試験される。この結果、第２のダイを試験す
る際にダウンロードする必要があるのはデータの（１−
ｑ／ｎ）のみである。連続同時試験法を使用してこのデ
ータをダウンロードすると、セクションｍの残りのダイ
は（ｑ／ｎ（１−ｑ／ｎ））部分について試験されるこ
とになる。全体像を理解するには、セクションｍ内のそ
れぞれのダイについてダウンロードする情報量とプロー
ブ位置のマトリックスを作成すればよい。これが次の表
２に示されているが、説明を簡単にするために、同時率
α＝ｑ／ｎで置換されており、ベクトルのダウンロード
数はｐ_{ＤＩＥ＿ＯＬＤ}の単位で示されている。

【０１２２】

【表２】

【０１２３】ダウンロード構造のためにパスカルの三角
形が発生し、表中の太字の数字がこれを示している。こ
の結果、１つの行における数のシーケンスは、フィボナ
ッチ級数のサブセットである。このため、この結果は、
増加する指数を有する因数（直感的で比較的理解が容易
なもの）に容易に因数分解することができる。セクショ
ンｍのダウンロードデータ全体を取得するには、マトリ
ックスの対角線の数値を合計しなければならない。これ
は、等差数列を使用して簡単に実行することができる。
この結果の式は、次のとおりである。

【０１２４】

【数５】

【０１２５】以上の分析から、ｑがどれほど長くても、
ｍが十分に大きければ、スループットが増大することを
認識されたい。これは、次の飽和利得を計算することに
よっても示すことができる。

【０１２６】

【数６】

【０１２７】例えば、相互接続率ｑ／ｎが１％にしかな
らない場合でも、セクションサイズｍが１０００であれ
ば、９００％の利得を得ることが可能である。相互接続
における統計的な不良分布に基づいて予想セクションサ
イズｍと相互接続率ｑ／ｎをトレードオフすることがで
きるため、これは貴重である。

【０１２８】連続同時試験法は、一時同時試験法に比べ
て実装が複雑である。例えば、連続同時試験法を実装す
るには、通常、複雑な多重化をサポートする必要であ
る。この結果、製造プロセスにおけるダイ試験用に連続
同時試験法を実装するのが望ましいかどうか、及び望ま
しい場合にはそのタイミングを正確に知ることが大切で
ある。次の式は、一時同時試験法と連続同時試験法の利
得間の比率を定義するものである。

【０１２９】

【数７】

【０１３０】一例として、図１２は、試験データを２つ
のダイに同時入力するためにスキャンチェーンを利用す
る試験法の例を示しており、ここで、第１のダイ（ロジ
ック１２０１として示されているもの）は試験データの
１００％を取得し、第２のダイ（ロジック１２０２とし
て示されているもの）は、同時に試験データの５０％を
取得する。次の表３は、この図１２の２つのダイの試験
をスケジューリングした例を示している。

【０１３１】

【表３】

【０１３２】図１２の例に示されているように、ロジッ
ク１２０１は、第１クロックにおいて、試験プローブの
ピン１を介してリソースＸ（リソース１２０５として示
されているもの）から入力Ａ１を取得し、試験プローブ
のピン２を介してリソースＹ（リソース１２０６として
示されているもの）から入力Ｂ２を取得する。この例で
は、これらの入力は垂直方向に同期している（入力が独
立したスキャンチェーンである場合には、これが必要と
される）。入力Ａ１は、試験パターン「Ａ」の第１ビッ
トであり、入力Ｂ２は、試験パターン「Ｂ」の第２ビッ
トである。この結果、同時に（即ち、第１クロックにお
いて）、ロジック１２０２は試験プローブのピン１を介
してリソースＸから入力Ａ１を取得する。即ち、ロジッ
ク１２０２は、ロジック１２０１に入力される入力デー
タの５０％を取得するべく相互接続されており、ロジッ
ク１２０２は、その入力データがロジック１２０１に入
力される際に同時に試験プローブのピン１から入力デー
タを取得する。

【０１３３】表３には、試験プローブのピン１及び２を
介して試験パターンＡ及びＢの残りのビットがダイに入
力されるクロック２〜６も示されている。第１の試験シ
ーケンス（即ち、クロック１〜６）の完了時点で、ロジ
ック１２０１の回路は、ブロック１２０３に示すように
試験パターンＡ及びＢによって完全に試験されており、
ロジック１２０２の回路は、ブロック１２０４に示すよ
うにダイ１２０３の試験と同時に部分的に試験されてい
る。この図１２のブロック１２０３及び１２０４からわ
かるように、この試験法には垂直方向の同期が必要であ
る。

【０１３４】別の例として、図１３は、２つのダイ（Ｃ
ＵＴ）に試験データを同時入力するためにダイレクトア
クセスを利用する試験法の例を示しており、第１のダイ
（ロジック１３０１として示されているもの）は試験デ
ータの１００％を取得し、第２のダイ（ロジック１３０
２として示されているもの）は同時に試験データの５０
％を取得するようになっており、これらの入力は水平方
向に同期している（入力が組み合わせロジック／ＣＵＴ
に直接接続される場合には、これが必要とされる）。次
の表４は、この図１３の２つのダイの試験効率の例を示
している。

【０１３５】

【表４】

【０１３６】図１３の例に示されているように、組み合
わせロジック１３０１は、第１クロックにおいて、試験
プローブのピン１を介してリソースＸ（リソース１３０
５として示されているもの）から入力Ａ１を取得し、試
験プローブのピン２を介してリソースＹ（リソース１３
０６として示されているもの）から入力Ｂ２を取得す
る。第２クロックにおいて、組み合わせロジック１３０
１は、試験プローブのピン１を介してリソースＸから入
力Ａ２を取得し、試験プローブのピン２を介してリソー
スＹから入力Ｂ１を取得することができる。これらの入
力Ａ１及びＡ２は、試験パターン「Ａ」のそれぞれ第１
及び第２ビットであり、入力Ｂ１及びＢ２は、試験パタ
ーン「Ｂ」のそれぞれ第１及び第２ビットである。図１
３に示すように、この入力試験データは、バッファ１３
０７にバッファ処理することができる。

【０１３７】図示のように、組み合わせロジック１３０
２は、リソースＸから入力を同時に取得するべく相互接
続されている。従って、第１及び第２クロックにおい
て、組み合わせロジック１３０２は、試験プローブのピ
ン１を介してリソースＸから入力Ａ１を取得し、試験プ
ローブのピン２を介してリソースＸから入力Ｂ１を取得
する。即ち、組み合わせロジック１３０２は、組み合わ
せロジック１３０１に入力される入力データの５０％を
取得するべく相互接続されており、ロジック１３０２
は、その入力データがロジック１３０１に入力される際
に同時にリソースＸから入力データを取得する。

【０１３８】表４には、試験プローブのピン１及び２を
介して試験パターンＡ及びＢの残りのビットがダイに入
力されるクロック３〜６も示されている。第１の試験シ
ーケンス（即ち、クロック１〜６）の完了時点で、ロジ
ック１３０１の回路は、ブロック１３０３に示されてい
るように試験パターンＡ及びＢによって完全に試験され
ており、ロジック１３０２の回路は、ブロック１３０４
に示されているようにダイ１３０３の試験と同時に部分
的に試験されている。この図１３のブロック１３０３及
び１３０４からわかるように、この試験法には水平方向
の同期が必要である。

【０１３９】以上、本発明とその利点について詳細に説
明したが、添付の請求項に規定された本発明の精神と範
囲を逸脱することなく本明細書の開示内容の変更、置
換、及び変形を行うことができることを理解されたい。
更に、本発明の適用の範囲は、本明細書において説明し
たプロセス、機械、製品、組成物、手段、方法、及び段
階の特定の実施例に限定されるものではない。当業者で
あれば、本発明の開示内容から容易に理解できるよう
に、本明細書において説明した対応する実施例と実質的
に同一の機能を実行するか、又は実質的に同一の結果を
達成する既存の、或いは将来開発されるプロセス、機
械、製品、組成物、手段、方法、又は段階を本発明に従
って利用することができる。従って、そのようなプロセ
ス、機械、製品、組成物、手段、方法、又は段階も添付
の請求項の範囲に含まれる。

【０１４０】最後に、本発明の広範な応用に鑑み、本発
明の実施態様の一部を例示して本発明の実施者の参考に
供する。

【０１４１】（実施態様１）半導体ウエハ上の複数のダ
イ２１、２２を試験するシステムであって、前記複数の
ダイの少なくとも１つから前記複数のダイのその他の少
なくとも１つに試験データを伝達するべく前記半導体ウ
エハ２０上の複数のダイを相互接続する通信システム２
３を有することを特徴とするシステム。

【０１４２】（実施態様２）半導体ウエハ上の複数のダ
イを試験する方法であって、ウエハ上に製造された複数
のダイ２１、２２を有する半導体ウエハ２０において試
験データを取得する段階と；前記半導体ウエハ上に製造
され、いくつかのダイを相互接続する通信システム２３
を介して前記試験データを前記複数のダイの中のいくつ
かのものに同時に伝達する段階と；を有し、前記試験デ
ータの少なくとも一部は、前記いくつかのダイの少なく
とも１つから前記いくつかのダイのその他の少なくとも
１つに伝達されることを特徴とする方法。

【０１４３】（実施態様３）半導体ウエハ上の複数のダ
イ２１、２２を試験するシステムであって、半導体ウエ
ハ２０上に製造され、反復可能なレチクルパターンによ
って定義されており、試験データを前記複数のダイに同
時に伝達するために前記半導体ウエハ上の複数のダイを
相互接続する通信システム２３を有する回路を有するこ
とを特徴とするシステム。

【０１４４】（実施態様４）前記複数のダイを試験する
ためのシステムの少なくとも一部は、前記複数のダイを
試験するための専用のダイ上に実装される実施態様１記
載のシステム。

【０１４５】（実施態様５）前記通信システムは、試験
データを前記複数のダイに入力するための入力法を実装
しており、前記入力法は、ブロードキャスティング、前
記ダイの外部でのパイプライニング、及び前記ダイの内
部でのパイプライニングからなる群から選択される実施
態様１記載のシステム。

【０１４６】（実施態様６）前記通信システムは、前記
複数のダイから試験データを出力するための出力法を実
装しており、前記出力試験法は、コンパレータを使用す
るブロードキャスティング、前記ダイの外部でのパイプ
ライニング、前記ダイの内部でのパイプライニング、コ
ンパレータを使用するブロードキャスティングによるシ
グネチャ、及びパイプライニングによるシグネチャから
なる群から選択される実施態様１記載のシステム。

【０１４７】（実施態様７）伝達され、取得した前記試
験データに応答して前記いくつかのダイのそれぞれにつ
いて出力データを生成する段階と；前記いくつかのダイ
の少なくとも１つから前記いくつかのダイのその他の少
なくとも１つに前記出力データを伝達する段階と；を更
に有する実施態様２記載の方法。

【０１４８】（実施態様８）前記通信システムは、試験
データが前記複数のダイの少なくとも１つから前記複数
のダイのその他の少なくとも１つに伝達されるように前
記複数のダイを相互接続する実施態様３記載のシステ
ム。

【０１４９】（実施態様９）前記回路は、前記複数のダ
イの少なくとも１つの試験データを処理するデータ処理
システムを更に有する実施態様３記載のシステム。

【０１５０】（実施態様１０）前記データ処理システム
は、圧縮回路、圧縮解除回路、ダイシグネチャアナライ
ザ回路、コンパレータ回路、ＰＭＵ回路、ＦＰＧＡ回
路、ＭＰＵ回路、及び組み込み自己試験（ＢＩＳＴ）回
路からなる群から選択された少なくとも１つを有する実
施態様９記載のシステム。

【図面の簡単な説明】

【図１Ａ】半導体ウエハのダイを試験する既存技術によ
る構成例を示している。

【図１Ｂ】半導体ウエハのダイを試験する既存技術によ
る構成例を示している。

【図１Ｃ】半導体ウエハのダイを試験する既存技術によ
る構成例を示している。

【図２】本発明の実施例の概要を示している。

【図３】図２の概要の詳細を示している。

【図４】本発明の実施例に従ってダイを試験するための
入力ブロードキャスティング（ＩＢ）及び出力シグネチ
ャパイプライン（ＯＳＰ）通信法を実装する例を示して
いる。

【図５】本発明の実施例に従ってダイを試験するための
入力ブロードキャスティング（ＩＢ）及び出力ブロード
キャスティングコンパレータ（ＯＢＣ）通信法を実装す
る例を示している。

【図６】本発明の実施例に従ってダイを試験するための
入力パイプラインオフダイ（ＩＰＯＤ）及び出力シグネ
チャパイプライン（ＯＳＰ）通信法を実装する例を示し
ている。

【図７】本発明による実施例に従ってダイを試験するた
めの入力パイプラインダイ（ＩＰＤ）及び出力シグネチ
ャパイプライン（ＯＳＰ）通信法を実装する例を示して
いる。

【図８】本発明の実施例に従ってダイを試験するための
入力パイプラインダイ（ＩＰＤ）及び出力ブロードキャ
スティングコンパレータ（ＯＢＣ）通信法を実装する例
を示している。

【図９】本発明の実施例に従ってダイ試験法を実装する
ためのウエハ全体領域の使用方法の例を示しており、こ
の場合には、１つのダイをプローブ検査し、このプロー
ブ検査によって複数のダイを同時に試験することができ
る。

【図１０】本発明の実施例に従ってダイ試験法を実装す
るためのウエハ全体領域の使用方法の例を示しており、
この場合には、試験法を実装するための領域が複数のダ
イに分散している。

【図１１】本発明の実施例に従ってダイ試験法を実装す
るためのウエハ全体領域の効率的な使用方法の別の例を
示しており、この場合には、通信可能に相互接続された
複数のダイを試験するために専用の試験ダイを利用して
いる。

【図１２】２つのダイに試験データを同時入力するため
にスキャンチェーンを利用する試験法のスケジューリン
グテストの例を示している。

【図１３】２つのダイに試験データを同時入力するため
にダイレクトアクセスを利用する試験法のスケジューリ
ングの例を示している。

【符号の説明】

２０ 半導体ウエハ ２１、２２ ダイ ２３ 通信システム

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリック・エイチ・ボルケリンク アメリカ合衆国カリフォルニア州サンノゼ アパートメント６ ペイネ・アベニュー 3200 (72)発明者 アジェイ・コーチェ アメリカ合衆国カリフォルニア州クパティ ーノ ユニット・ビイ ローズウッド・ロ ード10716 Ｆターム(参考） 2G132 AA00 AK07 AK29 AL26 4M106 AA01 AA02 AC07 AC13

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体ウエハ上の複数のダイ２１、２２を
   試験するシステムであって、前記複数のダイの少なくと
   も１つから前記複数のダイのその他の少なくとも１つに
   試験データを伝達するべく前記半導体ウエハ２０上の複
   数のダイを相互接続する通信システム２３を有すること
   を特徴とするシステム。
2. 【請求項２】半導体ウエハ上の複数のダイを試験する方
   法であって、ウエハ上に製造された複数のダイ２１、２
   ２を有する半導体ウエハ２０において試験データを取得
   する段階と；前記半導体ウエハ上に製造され、いくつか
   のダイを相互接続する通信システム２３を介して前記試
   験データを前記複数のダイの中のいくつかのものに同時
   に伝達する段階と；を有し、前記試験データの少なくと
   も一部は、前記いくつかのダイの少なくとも１つから前
   記いくつかのダイのその他の少なくとも１つに伝達され
   ることを特徴とする方法。
3. 【請求項３】半導体ウエハ上の複数のダイ２１、２２を
   試験するシステムであって、半導体ウエハ２０上に製造
   され、反復可能なレチクルパターンによって定義されて
   おり、試験データを前記複数のダイに同時に伝達するた
   めに前記半導体ウエハ上の複数のダイを相互接続する通
   信システム２３を有する回路を有することを特徴とする
   システム。
4. 【請求項４】前記複数のダイを試験するためのシステム
   の少なくとも一部は、前記複数のダイを試験するための
   専用のダイ上に実装される請求項１記載のシステム。
5. 【請求項５】前記通信システムは、試験データを前記複
   数のダイに入力するための入力法を実装しており、前記
   入力法は、ブロードキャスティング、前記ダイの外部で
   のパイプライニング、及び前記ダイの内部でのパイプラ
   イニングからなる群から選択される請求項１記載のシス
   テム。
6. 【請求項６】前記通信システムは、前記複数のダイから
   試験データを出力するための出力法を実装しており、前
   記出力試験法は、コンパレータを使用するブロードキャ
   スティング、前記ダイの外部でのパイプライニング、前
   記ダイの内部でのパイプライニング、コンパレータを使
   用するブロードキャスティングによるシグネチャ、及び
   パイプライニングによるシグネチャからなる群から選択
   される請求項１記載のシステム。
7. 【請求項７】伝達され、取得した前記試験データに応答
   して前記いくつかのダイのそれぞれについて出力データ
   を生成する段階と；前記いくつかのダイの少なくとも１
   つから前記いくつかのダイのその他の少なくとも１つに
   前記出力データを伝達する段階と；を更に有する請求項
   ２記載の方法。
8. 【請求項８】前記通信システムは、試験データが前記複
   数のダイの少なくとも１つから前記複数のダイのその他
   の少なくとも１つに伝達されるように前記複数のダイを
   相互接続する請求項３記載のシステム。
9. 【請求項９】前記回路は、前記複数のダイの少なくとも
   １つの試験データを処理するデータ処理システムを更に
   有する請求項３記載のシステム。
10. 【請求項１０】前記データ処理システムは、圧縮回路、
    圧縮解除回路、ダイシグネチャアナライザ回路、コンパ
    レータ回路、ＰＭＵ回路、ＦＰＧＡ回路、ＭＰＵ回路、
    及び組み込み自己試験（ＢＩＳＴ）回路からなる群から
    選択された少なくとも１つを有する請求項９記載のシス
    テム。