JPH0955411A - 半導体ウェハの試験方法および半導体ウェハ - Google Patents
半導体ウェハの試験方法および半導体ウェハInfo
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- JPH0955411A JPH0955411A JP7209593A JP20959395A JPH0955411A JP H0955411 A JPH0955411 A JP H0955411A JP 7209593 A JP7209593 A JP 7209593A JP 20959395 A JP20959395 A JP 20959395A JP H0955411 A JPH0955411 A JP H0955411A
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Abstract
(57)【要約】
【課題】 半導体チップをウェハレベルで一括して試験
する半導体装置の試験方法および半導体ウェハに関し，
バーンイン試験中であってもＢＩＳＴ試験ができるよう
にすることを目的とする。 【解決手段】 半導体ウェハに形成された複数の半導体
チップを一括して試験する試験方法において，半導体ウ
ェハは各半導体チップにテストモードを設定する信号お
よびテスト用の信号をシリアルに供給するテスト用信号
線を備え，各半導体チップはテストモードを設定するテ
ストモード設定部を備え，各半導体チップのテストモー
ド設定部をシリアルに接続し，各テストモード設定部毎
に設定するテストモード設定信号をシリアル信号に構成
して各半導体チップのテストモード設定部に設定し，各
半導体チップのテスト信号をシリアル信号に構成して各
半導体チップに供給し，テスト結果をシリアル信号とし
て出力する構成を持つ。
する半導体装置の試験方法および半導体ウェハに関し，
バーンイン試験中であってもＢＩＳＴ試験ができるよう
にすることを目的とする。 【解決手段】 半導体ウェハに形成された複数の半導体
チップを一括して試験する試験方法において，半導体ウ
ェハは各半導体チップにテストモードを設定する信号お
よびテスト用の信号をシリアルに供給するテスト用信号
線を備え，各半導体チップはテストモードを設定するテ
ストモード設定部を備え，各半導体チップのテストモー
ド設定部をシリアルに接続し，各テストモード設定部毎
に設定するテストモード設定信号をシリアル信号に構成
して各半導体チップのテストモード設定部に設定し，各
半導体チップのテスト信号をシリアル信号に構成して各
半導体チップに供給し，テスト結果をシリアル信号とし
て出力する構成を持つ。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体チップをウ
ェハレベルで一括して試験する半導体装置の試験方法お
よび半導体ウェハに関するものである。
ェハレベルで一括して試験する半導体装置の試験方法お
よび半導体ウェハに関するものである。
【０００２】半導体ウェハは恒温槽において加速度試験
をする。この加速度試験はバーンイン試験と言われ，半
導体ウェハを通常使用される温度より高い温度に保持
し，通常使用される温度より高い電圧を一定時間加え続
けて不良を生じる半導体チップを見つけ出し，製品とし
て出荷する前に除去することを目的とするものである。
をする。この加速度試験はバーンイン試験と言われ，半
導体ウェハを通常使用される温度より高い温度に保持
し，通常使用される温度より高い電圧を一定時間加え続
けて不良を生じる半導体チップを見つけ出し，製品とし
て出荷する前に除去することを目的とするものである。
【０００３】一方，半導体チップの試験方法として，Ｂ
ＩＳＴ（Bultin Saelf Test)法がある。ＢＩＳＴは半導
体チップの内部にテストパターンの発生器を備えてそれ
ぞれの半導体チップにおいて発生したテストパターンに
よりそれぞれの半導体チップの試験を行い，試験結果を
データ圧縮して出力するものである。
ＩＳＴ（Bultin Saelf Test)法がある。ＢＩＳＴは半導
体チップの内部にテストパターンの発生器を備えてそれ
ぞれの半導体チップにおいて発生したテストパターンに
よりそれぞれの半導体チップの試験を行い，試験結果を
データ圧縮して出力するものである。
【０００４】従来は，バーンイン試験中にＢＩＳＴ法に
より個々の半導体チップの試験をすることはできなかっ
た（以後，ＢＩＳＴ法によるテストをＢＩＳＴ試験と称
する）。
より個々の半導体チップの試験をすることはできなかっ
た（以後，ＢＩＳＴ法によるテストをＢＩＳＴ試験と称
する）。
【０００５】
【従来の技術】図５は従来の半導体ウェハである。図５
において，１１０は半導体ウェハである。
において，１１０は半導体ウェハである。
【０００６】１１１は半導体チップであって，半導体ウ
ェハ１１０に形成されたものである。１１２は半導体チ
ップの分割領域である。
ェハ１１０に形成されたものである。１１２は半導体チ
ップの分割領域である。
【０００７】１２１は電源入力端子であって，半導体ウ
ェハ試験用の電源入力電極である。１２１’は電源線で
ある。１２２は接地端子であって，半導体ウェハ試験用
の接地電極である。
ェハ試験用の電源入力電極である。１２１’は電源線で
ある。１２２は接地端子であって，半導体ウェハ試験用
の接地電極である。
【０００８】１２２’は接地線である。１２３はテスト
モード指定入力端子であって，バーンイン試験モード等
を指定する信号を入力するものである。
モード指定入力端子であって，バーンイン試験モード等
を指定する信号を入力するものである。
【０００９】１２３’はテストモード設定入力線であ
る。１２４は試験用データ入力端子であって，試験デー
タを入力するものである。１２４’は試験用データ入力
線である。
る。１２４は試験用データ入力端子であって，試験デー
タを入力するものである。１２４’は試験用データ入力
線である。
【００１０】図５において，試験用の電源線１２１’，
接地線１２２’，テストモード設定入力線１２３’，試
験用データ入力線１２４’はそれぞれ分割領域１１２に
形成されている。また，試験用の電源線１２１’，接地
線１２２’，テストモード設定入力線１２３’，試験用
データ入力線１２４’はそれぞれ各半導体チップ１１１
を並列接続している。
接地線１２２’，テストモード設定入力線１２３’，試
験用データ入力線１２４’はそれぞれ分割領域１１２に
形成されている。また，試験用の電源線１２１’，接地
線１２２’，テストモード設定入力線１２３’，試験用
データ入力線１２４’はそれぞれ各半導体チップ１１１
を並列接続している。
【００１１】図６は従来の半導体ウェハのバーンイン試
験方法の説明図である。図６において，１２５は恒温槽
である。
験方法の説明図である。図６において，１２５は恒温槽
である。
【００１２】１２６は試験装置である。１２７は接続線
であって，半導体チップに電源を供給する電源線，信号
の伝送を行う信号線等である。
であって，半導体チップに電源を供給する電源線，信号
の伝送を行う信号線等である。
【００１３】１３０は半導体ウェハであって複数の半導
体チップで形成されているものである。１３１は半導体
チップである。
体チップで形成されているものである。１３１は半導体
チップである。
【００１４】１３２はパッドであって，半導体チップの
電極である。１４１はプローブカードであって，半導体
チップ１３１のパッド１３２の位置に対応してバンプ１
４２を備えるものである。
電極である。１４１はプローブカードであって，半導体
チップ１３１のパッド１３２の位置に対応してバンプ１
４２を備えるものである。
【００１５】１４２はバンプであって，プローブカード
にハンダ等で形成した電極である。図６により従来の半
導体ウェハのバーンイン試験方法について説明する。半
導体ウェハ１３０の各半導体チップ１３１のパッド１３
２の配置に合わせてバンプ１４２を持つプローブカード
１４１を作成する。
にハンダ等で形成した電極である。図６により従来の半
導体ウェハのバーンイン試験方法について説明する。半
導体ウェハ１３０の各半導体チップ１３１のパッド１３
２の配置に合わせてバンプ１４２を持つプローブカード
１４１を作成する。
【００１６】半導体ウェハ１３０とプローブカード１４
１を恒温槽にセットし，プローブカード１４１と半導体
ウェハ１３０を圧接し，半導体ウェハ１３０の各パッド
１３２とプローブカード１４１の各バンプ１４２接触さ
せる。試験装置１２６からプローブカードカード１４１
に接続線１２７を介して各半導体チップ１３１をバーン
インモードに設定する。また，各半導体チップ１３１に
電源を供給する。また，接続線１２７を介して，試験装
置１２６と各半導体チップ１３１の間で信号の伝送を行
い，試験装置１２６は受け取った信号を解析して半導体
チップ１３１の良，不良を判定する。バーンイン試験の
間，恒温槽１２５は通常の使用温度より高温にし，印加
電圧も通常の使用電圧より高くして，長時間加え続けて
加速度試験する。このようにして，故障を生じる不良半
導体チップを検出し，製品として出荷される前に除去す
ることができる。
１を恒温槽にセットし，プローブカード１４１と半導体
ウェハ１３０を圧接し，半導体ウェハ１３０の各パッド
１３２とプローブカード１４１の各バンプ１４２接触さ
せる。試験装置１２６からプローブカードカード１４１
に接続線１２７を介して各半導体チップ１３１をバーン
インモードに設定する。また，各半導体チップ１３１に
電源を供給する。また，接続線１２７を介して，試験装
置１２６と各半導体チップ１３１の間で信号の伝送を行
い，試験装置１２６は受け取った信号を解析して半導体
チップ１３１の良，不良を判定する。バーンイン試験の
間，恒温槽１２５は通常の使用温度より高温にし，印加
電圧も通常の使用電圧より高くして，長時間加え続けて
加速度試験する。このようにして，故障を生じる不良半
導体チップを検出し，製品として出荷される前に除去す
ることができる。
【００１７】図７は従来のＢＩＳＴ試験方法の説明図で
ある。図７において，１５０は半導体チップである。
ある。図７において，１５０は半導体チップである。
【００１８】１５１はＴＡＰ（テスト・アクセス・ポー
ト）であって テストモードを指定する信号（テストモ
ード設定信号）等を入力して，保持するものである。１
５２はＢＩＳＴ部であって，ＢＩＳＴ試験をするもので
ある。
ト）であって テストモードを指定する信号（テストモ
ード設定信号）等を入力して，保持するものである。１
５２はＢＩＳＴ部であって，ＢＩＳＴ試験をするもので
ある。
【００１９】１５３はＢＩＳＴ制御部であって，ＢＩＳ
Ｔ試験の制御を行うものである。１５４はテスト信号発
生部であって，テストパターンを発生するものである。
１５５はテスト結果圧縮部であって，試験結果のデータ
を圧縮して測定装置に出力するものである。
Ｔ試験の制御を行うものである。１５４はテスト信号発
生部であって，テストパターンを発生するものである。
１５５はテスト結果圧縮部であって，試験結果のデータ
を圧縮して測定装置に出力するものである。
【００２０】１５６は内部回路であって，内部論理回路
である。図７の構成の動作を説明する。ＢＩＳＴモード
を設定するテストモード設定信号がＴＡＰ１５１に試験
装置（図示せず）から入力され，保持される。ＢＩＳＴ
制御部１５３はテスト信号発生部１５４，内部回路１５
６，テスト結果圧縮部１５５等のＢＩＳＴ試験の制御を
行う。テスト信号発生部１５４は通常のクロック信号を
入力して，テストパターンを発生する。内部回路１５６
はテスト信号発生部１５４の発生するテストパターンを
入力し，テスト結果圧縮部１５５に出力する。テスト結
果圧縮部１５５はテスト結果をデータ圧縮して出力す
る。試験装置において，テスト結果の圧縮データが，期
待値と比較される。
である。図７の構成の動作を説明する。ＢＩＳＴモード
を設定するテストモード設定信号がＴＡＰ１５１に試験
装置（図示せず）から入力され，保持される。ＢＩＳＴ
制御部１５３はテスト信号発生部１５４，内部回路１５
６，テスト結果圧縮部１５５等のＢＩＳＴ試験の制御を
行う。テスト信号発生部１５４は通常のクロック信号を
入力して，テストパターンを発生する。内部回路１５６
はテスト信号発生部１５４の発生するテストパターンを
入力し，テスト結果圧縮部１５５に出力する。テスト結
果圧縮部１５５はテスト結果をデータ圧縮して出力す
る。試験装置において，テスト結果の圧縮データが，期
待値と比較される。
【００２１】
【発明が解決しようとする課題】従来の試験方法では，
バーンイン試験中に半導体チップに不良が発生し，その
半導体チップに対して試験を行って不良原因を解析する
必要が生じても，個々の半導チップ毎に異なるＢＩＳＴ
等のテストモードを設定してウェハ試験をすることがで
きなかった。また，半導体チップに信号線の短絡不良等
があると半導体ウェハの各半導体チップの一括試験をす
ることができなかった。
バーンイン試験中に半導体チップに不良が発生し，その
半導体チップに対して試験を行って不良原因を解析する
必要が生じても，個々の半導チップ毎に異なるＢＩＳＴ
等のテストモードを設定してウェハ試験をすることがで
きなかった。また，半導体チップに信号線の短絡不良等
があると半導体ウェハの各半導体チップの一括試験をす
ることができなかった。
【００２２】本発明は，バーンイン試験中であってもバ
ーンイン試験と異なる試験モードを個々の半導体チップ
毎に設定して試験できるようにし，信号線の短絡不良等
があっても半導体ウェハの半導体チップに対して一括試
験できる試験方法および半導体ウェハを提供することを
目的とする。
ーンイン試験と異なる試験モードを個々の半導体チップ
毎に設定して試験できるようにし，信号線の短絡不良等
があっても半導体ウェハの半導体チップに対して一括試
験できる試験方法および半導体ウェハを提供することを
目的とする。
【００２３】
【課題を解決するための手段】本発明は，半導体ウェハ
に形成された複数の半導体チップを一括して試験する試
験方法において，半導体ウェハは各半導体チップにテス
トモードを設定する信号およびテスト用の信号をシリア
ルに供給するテスト用信号線を備え，各半導体チップは
テストモードを設定するテストモード設定部を備え，各
半導体チップのテストモード設定部をシリアルに接続
し，各テストモード設定部毎に設定するテストモード設
定信号をシリアル信号に構成して各半導体チップのテス
トモード設定部に設定し，各半導体チップのテスト信号
をシリアル信号に構成して各半導体チップに供給し，テ
スト結果をシリアル信号として出力するようにした。
に形成された複数の半導体チップを一括して試験する試
験方法において，半導体ウェハは各半導体チップにテス
トモードを設定する信号およびテスト用の信号をシリア
ルに供給するテスト用信号線を備え，各半導体チップは
テストモードを設定するテストモード設定部を備え，各
半導体チップのテストモード設定部をシリアルに接続
し，各テストモード設定部毎に設定するテストモード設
定信号をシリアル信号に構成して各半導体チップのテス
トモード設定部に設定し，各半導体チップのテスト信号
をシリアル信号に構成して各半導体チップに供給し，テ
スト結果をシリアル信号として出力するようにした。
【００２４】図１は本発明の基本構成である。図１にお
いて，１は半導体ウェハである。
いて，１は半導体ウェハである。
【００２５】２は半導体チップである。２’は内部回路
である。３はテスト制御部であって，バウンダリスキャ
ンを行うものである。
である。３はテスト制御部であって，バウンダリスキャ
ンを行うものである。
【００２６】４はテストモード設定部であって，バウン
ダリスキャンテストを行うためのバウンダリスキャン部
に含まれるものである。４’はＢＩＳＴ部である。
ダリスキャンテストを行うためのバウンダリスキャン部
に含まれるものである。４’はＢＩＳＴ部である。
【００２７】５は切離しスッチ部であって，テスト用信
号線２５と半導体チップ２の接続を切離すものである。
６，６’はスイッチ回路であって，テスト信号入力線２
６と半導体チップ２の切離しを行うものである。
号線２５と半導体チップ２の接続を切離すものである。
６，６’はスイッチ回路であって，テスト信号入力線２
６と半導体チップ２の切離しを行うものである。
【００２８】７はスイッチ回路であって，テスト信号入
力線２６と半導体チップ２が切離されている時にオンと
なって，テスト信号を後段に伝えるようにするものであ
る。８，８’はスイッチ回路であって，制御信号線２７
と半導体チップ２を切り離すものである。
力線２６と半導体チップ２が切離されている時にオンと
なって，テスト信号を後段に伝えるようにするものであ
る。８，８’はスイッチ回路であって，制御信号線２７
と半導体チップ２を切り離すものである。
【００２９】９はスイッチ回路であって，制御信号線２
７が半導体チップ２から切離された時にオンとなって制
御信号が後段の半導体チップ１２に伝えられるようにす
るものである。
７が半導体チップ２から切離された時にオンとなって制
御信号が後段の半導体チップ１２に伝えられるようにす
るものである。
【００３０】１２は半導体チップである。１２’は内部
回路である。１３はテスト制御部である。
回路である。１３はテスト制御部である。
【００３１】１４はテストモード設定部である。１４’
はＢＩＳＴ部である。１５は切離しスイッチであって，
テスト用信号線２５と半導体チップ１２の接続を切り離
すものである。
はＢＩＳＴ部である。１５は切離しスイッチであって，
テスト用信号線２５と半導体チップ１２の接続を切り離
すものである。
【００３２】１６，１６’はスイッチ回路であって，テ
スト信号入力線２６と半導体チップ１２の切離しを行う
ものである。１７はスイッチ回路であって，テスト信号
入力線２６と半導体チップ１２が切離されている時にオ
ンとなって，テスト信号を後段に伝えるようにするもの
である。
スト信号入力線２６と半導体チップ１２の切離しを行う
ものである。１７はスイッチ回路であって，テスト信号
入力線２６と半導体チップ１２が切離されている時にオ
ンとなって，テスト信号を後段に伝えるようにするもの
である。
【００３３】１８，１８’はスイッチ回路であって，制
御信号線２７と半導体チップ１２を切り離すものであ
る。１９はスイッチ回路であって，制御信号線２７が半
導体チップ１２から切離された時にオンとなって制御信
号を後段の半導体チップ（図示せず）に伝えるようにす
るものである。
御信号線２７と半導体チップ１２を切り離すものであ
る。１９はスイッチ回路であって，制御信号線２７が半
導体チップ１２から切離された時にオンとなって制御信
号を後段の半導体チップ（図示せず）に伝えるようにす
るものである。
【００３４】２２は制御信号入力部であって，試験装置
（図示せず）から各半導体チップ２，１２にテストモー
ドを設定するシリアルに構成されたテストモード設定信
号を入力する電極である。
（図示せず）から各半導体チップ２，１２にテストモー
ドを設定するシリアルに構成されたテストモード設定信
号を入力する電極である。
【００３５】２３はテスト信号入力部であって，各半導
体チップ２，１２を試験するためにシリアル信号に構成
されたテスト信号を入力する電極である。２４はテスト
結果出力部であって，テスト結果のシリアル信号を出力
する電極である。
体チップ２，１２を試験するためにシリアル信号に構成
されたテスト信号を入力する電極である。２４はテスト
結果出力部であって，テスト結果のシリアル信号を出力
する電極である。
【００３６】２５はテスト用信号線であって，テスト信
号入力線２６と制御信号線２７を含むものである。２６
はテスト信号入力線であって，テスト信号入力部２３に
接続され，各半導体チップ（２，１２）にテスト信号を
入力するものである。
号入力線２６と制御信号線２７を含むものである。２６
はテスト信号入力線であって，テスト信号入力部２３に
接続され，各半導体チップ（２，１２）にテスト信号を
入力するものである。
【００３７】２７は制御信号線であって，制御信号入力
部２２に接続され，各半導体チップ２，１２にテストモ
ード設定信号を伝えるものである。図１の本発明の基本
構成の動作を説明する。
部２２に接続され，各半導体チップ２，１２にテストモ
ード設定信号を伝えるものである。図１の本発明の基本
構成の動作を説明する。
【００３８】切離しスイッチ部５において，スイッチ回
路６，６’，８，８’をオンとし，スイッチ回路７，９
はオフとする。同様に，切離しスイッチ部１５におい
て，スイッチ回路１６，１６’，１８，１８’はオンと
し，スイッチ回路１７，１９はオフとする。そして，こ
のように各スイッチ回路をセットした半導体ウェハ１を
バーンイン試験を行うために恒温槽にセットする（図示
せず）。
路６，６’，８，８’をオンとし，スイッチ回路７，９
はオフとする。同様に，切離しスイッチ部１５におい
て，スイッチ回路１６，１６’，１８，１８’はオンと
し，スイッチ回路１７，１９はオフとする。そして，こ
のように各スイッチ回路をセットした半導体ウェハ１を
バーンイン試験を行うために恒温槽にセットする（図示
せず）。
【００３９】制御信号入力部２２より各半導体チップ
２，１２にテストモード設定信号を設定するために生成
したシリアルなテストモード設定信号を各半導体チップ
１，１２に入力する。例えば，０００をバーンインテス
トモード，００１をＢＩＳＴモードとして，半導体チッ
プ１をバーンインテストモード，半導体チップ１２をＢ
ＩＳＴモードとする時，００００００１を入力する。そ
の結果，半導体チップ５のテストモード設定部４に００
０が設定され，半導体チップ１５のテストモード設定部
１４に００１が設定され，それぞれバーンインモード，
ＢＩＳＴモードとなる。
２，１２にテストモード設定信号を設定するために生成
したシリアルなテストモード設定信号を各半導体チップ
１，１２に入力する。例えば，０００をバーンインテス
トモード，００１をＢＩＳＴモードとして，半導体チッ
プ１をバーンインテストモード，半導体チップ１２をＢ
ＩＳＴモードとする時，００００００１を入力する。そ
の結果，半導体チップ５のテストモード設定部４に００
０が設定され，半導体チップ１５のテストモード設定部
１４に００１が設定され，それぞれバーンインモード，
ＢＩＳＴモードとなる。
【００４０】そして，テスト信号入力部２３より半導体
チップ２においてバーンイン試験を行い半導体チップ１
２においてＢＩＳＴ試験をするために，シリアルに構成
したテスト用信号がテスト信号入力部２３に入力され
る。そして，シリアルなテスト信号は半導体チップ２と
半導体チップ１２のそれぞれのテスト制御部３，テスト
制御部１３のバウンダリスキャンの入力信号として入力
される。そして，半導体チップ２の内部回路２’におい
てバーンインの試験がなされ，テスト制御回路よりバウ
ンダリスキャンの出力信号として出力され，半導体チッ
プ１２においてＢＩＳＴ試験がされて，テスト制御部１
３よりバウンダリスキャンの出力信号として出力され
る。そして，そのテスト結果の出力信号はシリアル信号
とされてテスト結果出力部２４より出力される。
チップ２においてバーンイン試験を行い半導体チップ１
２においてＢＩＳＴ試験をするために，シリアルに構成
したテスト用信号がテスト信号入力部２３に入力され
る。そして，シリアルなテスト信号は半導体チップ２と
半導体チップ１２のそれぞれのテスト制御部３，テスト
制御部１３のバウンダリスキャンの入力信号として入力
される。そして，半導体チップ２の内部回路２’におい
てバーンインの試験がなされ，テスト制御回路よりバウ
ンダリスキャンの出力信号として出力され，半導体チッ
プ１２においてＢＩＳＴ試験がされて，テスト制御部１
３よりバウンダリスキャンの出力信号として出力され
る。そして，そのテスト結果の出力信号はシリアル信号
とされてテスト結果出力部２４より出力される。
【００４１】また，テストモードを変更するときは，例
えば，半導体チップ２をＢＩＳＴモード，半導体チップ
１２をバーンイン試験モードとする場合には，制御信号
入力部２２より００１０００のテストモード設定信号を
入力する。その結果，半導体チップ２のテストモード設
定部４に００１が設定されてＢＩＳＴ試験モードとな
り，半導体チップ１２のテストモード設定部１４に００
０が設定されてバーンイン試験モードとなる。そして，
それぞれの半導体チップ２，１２をテストするテスト信
号がシリアル信号に構成されて，テスト信号入力部２３
より入力され，それぞれのテスト制御部３，１３にバウ
ンダリスキャンの入力信号として入力される。そして，
それぞれの内部回路２’，１２’でテストされ，それぞ
れのテスト結果がバウンダリスキャンの出力信号として
テスト制御部３から出力される。テスト結果のシリアル
信号はテスト結果出力部２４より出力される。
えば，半導体チップ２をＢＩＳＴモード，半導体チップ
１２をバーンイン試験モードとする場合には，制御信号
入力部２２より００１０００のテストモード設定信号を
入力する。その結果，半導体チップ２のテストモード設
定部４に００１が設定されてＢＩＳＴ試験モードとな
り，半導体チップ１２のテストモード設定部１４に００
０が設定されてバーンイン試験モードとなる。そして，
それぞれの半導体チップ２，１２をテストするテスト信
号がシリアル信号に構成されて，テスト信号入力部２３
より入力され，それぞれのテスト制御部３，１３にバウ
ンダリスキャンの入力信号として入力される。そして，
それぞれの内部回路２’，１２’でテストされ，それぞ
れのテスト結果がバウンダリスキャンの出力信号として
テスト制御部３から出力される。テスト結果のシリアル
信号はテスト結果出力部２４より出力される。
【００４２】通常は，バーンイン試験に際しては，全て
の半導体チップ２，１２をバーンインモードに設定す
る。そして，バーンイン中に半導体チップ２に不良が発
生し，バーンイン試験以外にその試験を行って，その半
導体チップ２の不良の原因を解析する必要が生じた場合
には，前述のシリアルなテストモード設定信号により半
導体チップ２に，例えば，ＢＩＳＴ試験モードを設定す
る。そして，半導体チップ２に対してＢＩＳＴ試験を行
い，テスト結果をテスト信号出力線２９によりシリアル
信号として出力する。
の半導体チップ２，１２をバーンインモードに設定す
る。そして，バーンイン中に半導体チップ２に不良が発
生し，バーンイン試験以外にその試験を行って，その半
導体チップ２の不良の原因を解析する必要が生じた場合
には，前述のシリアルなテストモード設定信号により半
導体チップ２に，例えば，ＢＩＳＴ試験モードを設定す
る。そして，半導体チップ２に対してＢＩＳＴ試験を行
い，テスト結果をテスト信号出力線２９によりシリアル
信号として出力する。
【００４３】また，バーンイン試験前に，例えば半導体
チップ２に不良がありテスト用信号線２５から切離して
おく必要がある場合には，切離しスイッチ部５のスイッ
チ６，６’，スイッチ８，８’をオフとし，スイッチ
７，９をオンとして，半導体チップ２をテスト用信号線
２５から切り離す。半導体チップ２がテスト用信号線２
５から切り離されても，スイッチ回路７，９はオンであ
るので，制御信号線２７，テスト信号入力線２６は後段
の半導体チップ１５に接続され，テストモード設定信号
を後段の半導体チップ１２に伝えることが可能となり，
テスト信号も後段に転送される。
チップ２に不良がありテスト用信号線２５から切離して
おく必要がある場合には，切離しスイッチ部５のスイッ
チ６，６’，スイッチ８，８’をオフとし，スイッチ
７，９をオンとして，半導体チップ２をテスト用信号線
２５から切り離す。半導体チップ２がテスト用信号線２
５から切り離されても，スイッチ回路７，９はオンであ
るので，制御信号線２７，テスト信号入力線２６は後段
の半導体チップ１５に接続され，テストモード設定信号
を後段の半導体チップ１２に伝えることが可能となり，
テスト信号も後段に転送される。
【００４４】本発明によれば，バーンイン試験中におい
てもＢＩＳＴ試験等をチップ毎に指定して試験すること
が可能となる。そのため，バーンイン試験中に半導体チ
ップに不良が発生した時，不良になった半導体チップに
対してＢＩＳＴ試験等の試験を個別に行うことにより不
良を生じた原因をすぐに解析することができる。また，
予め不良半導体チップがあることが判明しているような
場合に，その不良半導体チップを試験対象から切り離す
ことができ，その不良がテスト用信号線の短絡であっ
て，そのままでは半導体ウェハ試験全体が不能になるよ
うなものであっても，半導体ウェハ試験を行うことがで
きる。さらに，テスト結果もシリアル信号としてテスト
結果出力部２４より出力されるので，プローブカードを
使用することなくバーンイン試験，ＢＩＳＴ試験等の試
験を行うことが可能になる。
てもＢＩＳＴ試験等をチップ毎に指定して試験すること
が可能となる。そのため，バーンイン試験中に半導体チ
ップに不良が発生した時，不良になった半導体チップに
対してＢＩＳＴ試験等の試験を個別に行うことにより不
良を生じた原因をすぐに解析することができる。また，
予め不良半導体チップがあることが判明しているような
場合に，その不良半導体チップを試験対象から切り離す
ことができ，その不良がテスト用信号線の短絡であっ
て，そのままでは半導体ウェハ試験全体が不能になるよ
うなものであっても，半導体ウェハ試験を行うことがで
きる。さらに，テスト結果もシリアル信号としてテスト
結果出力部２４より出力されるので，プローブカードを
使用することなくバーンイン試験，ＢＩＳＴ試験等の試
験を行うことが可能になる。
【００４５】
【発明の実施の形態】図２は本発明の半導体ウェハの実
施例である。図２において，１は半導体ウェハである。
施例である。図２において，１は半導体ウェハである。
【００４６】２は半導体チップである。５は切離しスイ
ッチ部である。２２は制御信号入力部であって，テスト
モード設定信号（ＴＭＳ）を入力する電極である。
ッチ部である。２２は制御信号入力部であって，テスト
モード設定信号（ＴＭＳ）を入力する電極である。
【００４７】２５はテスト用信号線であって，クロック
信号線，制御信号線，テストデータ入力線，テストデー
タ出力線により構成され，各半導体チップ２をシリアル
に接続するものである。テスト用信号線２５は半導体ウ
ェハ１の分割領域３６に配線する。
信号線，制御信号線，テストデータ入力線，テストデー
タ出力線により構成され，各半導体チップ２をシリアル
に接続するものである。テスト用信号線２５は半導体ウ
ェハ１の分割領域３６に配線する。
【００４８】２７は制御信号線である。３１はクロック
入力部であって，クロック信号（ＴＣＫ）を入力する電
極である（クロックは各半導体チップ２にパラレルに入
力する）。
入力部であって，クロック信号（ＴＣＫ）を入力する電
極である（クロックは各半導体チップ２にパラレルに入
力する）。
【００４９】３１’はクロック信号線である。３３はテ
ストデータ入力部であって，テストデータ（ＴＤＩ）を
入力する電極である。
ストデータ入力部であって，テストデータ（ＴＤＩ）を
入力する電極である。
【００５０】３３’はテストデータ入力線である。３４
はテストデータ出力部であって，テスト結果の信号（Ｔ
ＤＯ）を出力する電極である。
はテストデータ出力部であって，テスト結果の信号（Ｔ
ＤＯ）を出力する電極である。
【００５１】３４’はテストデータ出力線である。３６
は分割領域である。図２において，制御信号入力部２２
は，図１の制御信号入力部２２に，テストデータ入力部
３３は，図１のテスト信号入力部２３に対応するもので
ある。テストデータ出力部３４は図１のテスト結果出力
部２４に対応する。
は分割領域である。図２において，制御信号入力部２２
は，図１の制御信号入力部２２に，テストデータ入力部
３３は，図１のテスト信号入力部２３に対応するもので
ある。テストデータ出力部３４は図１のテスト結果出力
部２４に対応する。
【００５２】なお，図２においては電源線と接地線は図
示を省略している。電源線と接地線の配線は図５の従来
の半導体ウェハと同様である。図３は本発明の切離しス
イッチ部と半導体チップの実施例である。
示を省略している。電源線と接地線の配線は図５の従来
の半導体ウェハと同様である。図３は本発明の切離しス
イッチ部と半導体チップの実施例である。
【００５３】図３において，２は半導体チップである。
２’は内部回路である。
２’は内部回路である。
【００５４】３はテスト制御部であって，例えばバウン
ダリスキャンのＴＡＰである。３’はスキャンレジスタ
であって，バウンダリスキャンのテスト入力信号および
テスト結果の出力信号を保持するものである。
ダリスキャンのＴＡＰである。３’はスキャンレジスタ
であって，バウンダリスキャンのテスト入力信号および
テスト結果の出力信号を保持するものである。
【００５５】４はテストモード設定部である。４’はＢ
ＩＳＴ部である。５は切離しスイッチ部である。
ＩＳＴ部である。５は切離しスイッチ部である。
【００５６】６，６’，７，８，８’，９，１０はスイ
ッチ回路である。２５はテスト用信号線である。２７は
制御信号線である（ＴＭＳ）。
ッチ回路である。２５はテスト用信号線である。２７は
制御信号線である（ＴＭＳ）。
【００５７】３１’はクロック信号線である（ＴＣ
Ｋ）。３３’はテストデータ入力線である（ＴＤＩ）。
３４’はテストデータ出力線である（ＴＤＯ）。
Ｋ）。３３’はテストデータ入力線である（ＴＤＩ）。
３４’はテストデータ出力線である（ＴＤＯ）。
【００５８】ＢＩＳＴ部４’において，４２はＢＩＳＴ
制御部である。４３はテスト信号発生部である。
制御部である。４３はテスト信号発生部である。
【００５９】４４はテスト結果圧縮部である。図３の本
発明の切離しスイッチ部と半導体チップの実施例の動作
を説明する（必要により図２を参照する）。
発明の切離しスイッチ部と半導体チップの実施例の動作
を説明する（必要により図２を参照する）。
【００６０】半導体ウェハのバーンイン試験を行ってい
る時に，半導体チップ２が不良となり，半導体チップ２
をＢＩＳＴ試験する場合を例として説明する。切離しス
イッチ部５において，スイッチ６，６’８，８’，１０
はオンとし，スイッチ７，９はオフとする。他の半導体
チップも同様とする。また，不良半導体チップに対して
はスイッチ６，６’８，８’，１０はオフとし，スイッ
チ７，９はオンとする。そして，バーンイン試験を行う
ため半導体ウェハ１を恒温槽にセットする 制御信号入力部２２より制御信号線２７に各半導体チッ
プ２をバーンインモードとするシリアル信号（ＴＭＳ）
を入力し，各半導体チップ２のテストモード設定部４に
テストモードを設定する。例えば，０００を設定する。
その状態で，クロック入力部３１よりクロック信号線３
１’にクロック信号を入力し，テストデータ入力部３３
よりテストデータ入力線３３’にテストデータ（ＴＤ
Ｉ）を入力する。そして，各半導体チップ２において，
テストデータ入力線３３’よりシリアルに入力テストデ
ータがテスト制御部３’のスキャンレジスタ３’に入力
されて保持される。さらにテスト入力データは内部回路
２’に入力され，内部回路２’がテストされ，テスト結
果がスキャンレジスタ３’に保持され，テストデータ出
力線３４’より出力される。
る時に，半導体チップ２が不良となり，半導体チップ２
をＢＩＳＴ試験する場合を例として説明する。切離しス
イッチ部５において，スイッチ６，６’８，８’，１０
はオンとし，スイッチ７，９はオフとする。他の半導体
チップも同様とする。また，不良半導体チップに対して
はスイッチ６，６’８，８’，１０はオフとし，スイッ
チ７，９はオンとする。そして，バーンイン試験を行う
ため半導体ウェハ１を恒温槽にセットする 制御信号入力部２２より制御信号線２７に各半導体チッ
プ２をバーンインモードとするシリアル信号（ＴＭＳ）
を入力し，各半導体チップ２のテストモード設定部４に
テストモードを設定する。例えば，０００を設定する。
その状態で，クロック入力部３１よりクロック信号線３
１’にクロック信号を入力し，テストデータ入力部３３
よりテストデータ入力線３３’にテストデータ（ＴＤ
Ｉ）を入力する。そして，各半導体チップ２において，
テストデータ入力線３３’よりシリアルに入力テストデ
ータがテスト制御部３’のスキャンレジスタ３’に入力
されて保持される。さらにテスト入力データは内部回路
２’に入力され，内部回路２’がテストされ，テスト結
果がスキャンレジスタ３’に保持され，テストデータ出
力線３４’より出力される。
【００６１】バーンイン試験において，半導体チップ２
に不良が発生し，半導体チップ２のＢＩＳＴ試験をする
ものとする。まず，制御信号入力部２２より制御信号線
２７にテストモード設定信号（ＴＭＳ）を入力する。例
えば００１をＢＩＳＴモードとすると，半導体チップ２
のテストモード設定部４に００１を設定し，他の半導体
チップ（図示せず）のテストモード設定部４には０００
を設定するシリアル信号を制御信号線２７に入力する。
その結果，半導体チップ２にＢＩＳＴモードが設定さ
れ，他の半導体チップはバーンインモードのままであ
る。クロック入力部３１よりクロック信号線３１’にク
ロック（ＴＣＫ）を入力する。
に不良が発生し，半導体チップ２のＢＩＳＴ試験をする
ものとする。まず，制御信号入力部２２より制御信号線
２７にテストモード設定信号（ＴＭＳ）を入力する。例
えば００１をＢＩＳＴモードとすると，半導体チップ２
のテストモード設定部４に００１を設定し，他の半導体
チップ（図示せず）のテストモード設定部４には０００
を設定するシリアル信号を制御信号線２７に入力する。
その結果，半導体チップ２にＢＩＳＴモードが設定さ
れ，他の半導体チップはバーンインモードのままであ
る。クロック入力部３１よりクロック信号線３１’にク
ロック（ＴＣＫ）を入力する。
【００６２】テストデータ入力線３３’より，半導体チ
ップ２においてＢＩＳＴ試験をし，他の半導体チップに
おいてバーンイン試験をするようにシリアルに構成した
テスト信号を入力する。テスト制御部３のスキャンレジ
スタ３’にＢＩＳＴ試験データが保持される。ＢＩＳＴ
試験のモードが設定されると，ＢＩＳＴ制御部４２に制
御されて，テスト信号発生部４３はテストパターンを発
生する。内部回路２’がテストパターンにより試験さ
れ，テスト結果がテスト結果圧縮部４４に入力される。
テスト結果圧縮部４４より圧縮されたテスト結果が出力
され，スキャンレジスタ３’に保持される。そして，半
導体チップ２のＢＩＳＴ試験の圧縮された試験結果がテ
ストデータ出力線３４’に出力される。そして，半導体
チップ２のＢＩＳＴ試験の結果と他の半導体チップのテ
スト結果のシリアル信号がテストデータ出力線３４’よ
り試験装置（図示せず）に出力される。
ップ２においてＢＩＳＴ試験をし，他の半導体チップに
おいてバーンイン試験をするようにシリアルに構成した
テスト信号を入力する。テスト制御部３のスキャンレジ
スタ３’にＢＩＳＴ試験データが保持される。ＢＩＳＴ
試験のモードが設定されると，ＢＩＳＴ制御部４２に制
御されて，テスト信号発生部４３はテストパターンを発
生する。内部回路２’がテストパターンにより試験さ
れ，テスト結果がテスト結果圧縮部４４に入力される。
テスト結果圧縮部４４より圧縮されたテスト結果が出力
され，スキャンレジスタ３’に保持される。そして，半
導体チップ２のＢＩＳＴ試験の圧縮された試験結果がテ
ストデータ出力線３４’に出力される。そして，半導体
チップ２のＢＩＳＴ試験の結果と他の半導体チップのテ
スト結果のシリアル信号がテストデータ出力線３４’よ
り試験装置（図示せず）に出力される。
【００６３】図４は本発明の切離しスイッチ部の実施例
である。図４は，例えば，図３のスイッチ回路のうちの
３つのみについて示す。他のスイッチ回路も同様の構成
である。
である。図４は，例えば，図３のスイッチ回路のうちの
３つのみについて示す。他のスイッチ回路も同様の構成
である。
【００６４】図４において，５３はＰＭＯＳトランジス
タである（図３のスイッチ回路７もしくは９に対応す
る）。
タである（図３のスイッチ回路７もしくは９に対応す
る）。
【００６５】５４はＮＭＯＳトランジスタである（図３
のスイッチ回路６もしくは８に対応する）。５５はヒュ
ーズである。
のスイッチ回路６もしくは８に対応する）。５５はヒュ
ーズである。
【００６６】５６は抵抗である。６４はＮＭＯＳトラン
ジスタである（図３のスイッチ回路６’もしくは８’に
対応する）。
ジスタである（図３のスイッチ回路６’もしくは８’に
対応する）。
【００６７】６５はヒューズである。６６は抵抗であ
る。３つのスイッチ回路を図３のように構成した場合，
図３のスイッチ回路１０はＮＭＯＳトランジスタで構成
する。
る。３つのスイッチ回路を図３のように構成した場合，
図３のスイッチ回路１０はＮＭＯＳトランジスタで構成
する。
【００６８】半導体チップをテスト用信号線から切り離
さない場合には，ヒューズ５５，６５は切断しないでお
く。その時，電源部よりＮＭＯＳトランジスタ５４，Ｎ
ＭＯＳトランジスタ６４のゲートにＨレベルの信号が印
加され，ＮＭＯＳトランジスタ５４，ＮＭＯＳトランジ
スタ６４はオンである。また，ＰＭＯＳトランジスタ５
３のゲートにもＨレベルの信号が印加されるのでＰＭＯ
Ｓトランジスタ５３はオフである。
さない場合には，ヒューズ５５，６５は切断しないでお
く。その時，電源部よりＮＭＯＳトランジスタ５４，Ｎ
ＭＯＳトランジスタ６４のゲートにＨレベルの信号が印
加され，ＮＭＯＳトランジスタ５４，ＮＭＯＳトランジ
スタ６４はオンである。また，ＰＭＯＳトランジスタ５
３のゲートにもＨレベルの信号が印加されるのでＰＭＯ
Ｓトランジスタ５３はオフである。
【００６９】次に，半導体チップをテスト用信号線から
切り離す時は，ヒューズ５５に大電流を流すか，もしく
はレーザビーム照射等でヒューズ５５，ヒューズ６５を
切断する。その結果，ＮＭＯＳトランジスタ５４，ＮＭ
ＯＳトランジスタ６４のゲートにＬレベルの信号が印加
されることとなり，それぞれオフとなる。また，ＰＭＯ
Ｓトランジスタ５３のゲートにもＬレベルの信号が印加
され，ＰＭＯＳトランジスタ５３はオフになる。
切り離す時は，ヒューズ５５に大電流を流すか，もしく
はレーザビーム照射等でヒューズ５５，ヒューズ６５を
切断する。その結果，ＮＭＯＳトランジスタ５４，ＮＭ
ＯＳトランジスタ６４のゲートにＬレベルの信号が印加
されることとなり，それぞれオフとなる。また，ＰＭＯ
Ｓトランジスタ５３のゲートにもＬレベルの信号が印加
され，ＰＭＯＳトランジスタ５３はオフになる。
【００７０】
【発明の効果】本発明によれば，ウェハレベルのバーン
イン試験において，個々の半導体チップにＢＩＳＴ試験
等を行うことができるようになる。そのため，バーンイ
ン試験中に半導体チップに不良が発生したような時，不
良となった半導体チップについてバーンイン試験と別の
試験をして不良の原因を解析することが可能となり，半
導体ウェハ試験の能率を大幅に向上させることができ
る。
イン試験において，個々の半導体チップにＢＩＳＴ試験
等を行うことができるようになる。そのため，バーンイ
ン試験中に半導体チップに不良が発生したような時，不
良となった半導体チップについてバーンイン試験と別の
試験をして不良の原因を解析することが可能となり，半
導体ウェハ試験の能率を大幅に向上させることができ
る。
【００７１】また，バーンイン試験前に不良の半導体チ
ップが判明している場合には，不良半導体チップをテス
ト用信号線から切り離すことができるので，ウェハレベ
ルの試験を確実に行うことができる。
ップが判明している場合には，不良半導体チップをテス
ト用信号線から切り離すことができるので，ウェハレベ
ルの試験を確実に行うことができる。
【図１】本発明の基本構成を示す図である。
【図２】本発明の半導体ウェハの実施例を示す図であ
る。
る。
【図３】本発明の切離しスイッチ部と半導体チップの実
施例を示す図である。
施例を示す図である。
【図４】本発明の切離しスイッチ部の実施例を示す図で
ある。
ある。
【図５】従来の半導体ウェハを示す図である。
【図６】従来の半導体ウェハのバーンイン試験方法を示
す図である。
す図である。
【図７】従来のＢＩＳＴ試験を示す図である。
１：半導体ウェハ ２：半導体チップ ３：テスト制御部 ４：テストモード設定部 ４’：ＢＩＳＴ部 ５：切離しスイッチ部 ６，６’，７，８，８’，９：スイッチ １２：半導体チップ １３：テスト制御部 １４：テストモード設定部 １４’：ＢＩＳＴ部 １５：切離しスイッチ部 １６，１６’，１７，１８，１８’，１９：スイッチ ２２：制御信号入力部 ２３：テスト信号入力部 ２４：テスト結果出力部 ２５：テスト用信号線 ２６：テスト信号入力線 ２７：制御信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/28 Ｇ０１Ｒ 31/28 Ｇ Ｖ
Claims (8)
- 【請求項１】 半導体ウェハに形成された複数の半導体
チップを一括して試験する試験方法において，半導体ウ
ェハは各半導体チップにテストモードを設定する信号お
よびテスト用の信号をシリアルに供給するテスト用信号
線を備え，各半導体チップはテストモードを設定するテ
ストモード設定部を備え，各半導体チップのテストモー
ド設定部をシリアルに接続し，各テストモード設定部毎
に設定するテストモード設定信号をシリアル信号に構成
して各半導体チップのテストモード設定部に設定し，各
半導体チップのテスト信号をシリアル信号に構成して各
半導体チップに供給し，テスト結果をシリアル信号とし
て出力することを特徴とする半導体ウェハの試験方法。 - 【請求項２】 該テスト用信号線は，各半導体チップに
テストモード設定信号を供給する制御信号線と各半導体
チップにテスト信号を供給するテスト信号線とにより構
成されることを特徴とする請求項１に記載の半導体ウェ
ハの試験方法。 - 【請求項３】 半導体チップはスキャンチェーンを備え
たバウンダリスキャン部とＢＩＳＴ試験を行うＢＩＳＴ
部を備え，バーンイン試験およびＢＩＳＴ部の試験信号
および試験結果をスキャンチェーンにより入力もしくは
出力することを特徴とする請求項１もしくは２に記載の
半導体ウェハの試験方法。 - 【請求項４】 半導体チップと該テスト用信号線の切離
しを行う切離しスイッチを各半導体チップに備え，該不
良半導体チップを該テスト用信号線から切離すことを特
徴とする請求項１，２もしくは３に記載の半導体ウェハ
の試験方法。 - 【請求項５】 テスト用信号線に複数のスイッチ回路を
備え，該複数のスイッチ回路のうちスイッチ回路Ａはテ
スト用信号線と半導体チップに直列に接続され，他のス
イッチ回路Ｂは半導体チップに並列に接続され，テスト
用信号線と半導体チップを切り離さない時は該スイッチ
回路Ａをオン，該スイッチ回路Ｂをオフとし，テスト用
信号線と半導体チップを切り離す時は該スイッチ回路Ａ
をオフ，該スイッチ回路Ｂをオンとすることを特徴とす
る請求項４に記載の半導体ウェハの試験方法。 - 【請求項６】 複数の半導体チップを形成した半導体ウ
ェハにおいて，該半導体ウェハは各半導体チップにテス
トモードを設定するシリアル信号およびテスト用のシリ
アル信号を供給するテスト用信号線を備え，各半導体チ
ップはテスト用信号線により各テストモード設定部をシ
リアルに接続したものであることを特徴とする半導体ウ
ェハ。 - 【請求項７】 該テスト用信号線は各半導体チップにテ
ストモードを設定する信号を供給する制御信号線と各半
導体チップにテスト用の信号を供給するテスト用信号線
とにより構成されることを特徴とする請求項６に記載の
半導体ウェハ。 - 【請求項８】 半導体チップと該テスト用信号線の切離
しを行う切離しスイッチを各半導体チップに備えること
を特徴とする請求項６もしくは７に記載の半導体ウェ
ハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209593A JPH0955411A (ja) | 1995-08-17 | 1995-08-17 | 半導体ウェハの試験方法および半導体ウェハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209593A JPH0955411A (ja) | 1995-08-17 | 1995-08-17 | 半導体ウェハの試験方法および半導体ウェハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955411A true JPH0955411A (ja) | 1997-02-25 |
Family
ID=16575401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209593A Withdrawn JPH0955411A (ja) | 1995-08-17 | 1995-08-17 | 半導体ウェハの試験方法および半導体ウェハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955411A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228684B1 (en) | 1998-12-28 | 2001-05-08 | Fujitsu Limited | Wafer-level package, a method of manufacturing thereof and a method of manufacturing semiconductor devices from such a wafer-level package |
| US6573703B1 (en) | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2003347373A (ja) * | 2002-05-24 | 2003-12-05 | Agilent Technol Inc | ウエハ上の回路を試験するシステム及び方法 |
| JP2006038678A (ja) * | 2004-07-28 | 2006-02-09 | Seiko Epson Corp | バーインテストシステム、バーインテスト方法 |
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| KR100768578B1 (ko) * | 1999-11-29 | 2007-10-19 | 마쯔시다덴기산교 가부시키가이샤 | 집적회로의 검사 장치 |
| WO2009122635A1 (ja) * | 2008-04-01 | 2009-10-08 | パナソニック株式会社 | 半導体集積回路の検査回路 |
| KR102215319B1 (ko) * | 2020-11-13 | 2021-02-15 | (주)에이블리 | 반도체검사장비 디바이스 인터페이스 보드 및 그 운용방법 |
| KR20220142838A (ko) * | 2021-04-15 | 2022-10-24 | 큐알티 주식회사 | 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법 |
-
1995
- 1995-08-17 JP JP7209593A patent/JPH0955411A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7642551B2 (en) | 1998-12-28 | 2010-01-05 | Fujitsu Microelectronics Limited | Wafer-level package having test terminal |
| US6762431B2 (en) | 1998-12-28 | 2004-07-13 | Fujitsu Limited | Wafer-level package with test terminals |
| US7071487B2 (en) | 1998-12-28 | 2006-07-04 | Fujitsu Limited | Wafer-level package having test terminal |
| US6228684B1 (en) | 1998-12-28 | 2001-05-08 | Fujitsu Limited | Wafer-level package, a method of manufacturing thereof and a method of manufacturing semiconductor devices from such a wafer-level package |
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| US6573703B1 (en) | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| KR100768578B1 (ko) * | 1999-11-29 | 2007-10-19 | 마쯔시다덴기산교 가부시키가이샤 | 집적회로의 검사 장치 |
| JP2003347373A (ja) * | 2002-05-24 | 2003-12-05 | Agilent Technol Inc | ウエハ上の回路を試験するシステム及び方法 |
| JP2006038678A (ja) * | 2004-07-28 | 2006-02-09 | Seiko Epson Corp | バーインテストシステム、バーインテスト方法 |
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| WO2009122635A1 (ja) * | 2008-04-01 | 2009-10-08 | パナソニック株式会社 | 半導体集積回路の検査回路 |
| KR102215319B1 (ko) * | 2020-11-13 | 2021-02-15 | (주)에이블리 | 반도체검사장비 디바이스 인터페이스 보드 및 그 운용방법 |
| KR20220142838A (ko) * | 2021-04-15 | 2022-10-24 | 큐알티 주식회사 | 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법 |
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